WO2017203776A1 - モータ駆動システム、モータ制御システムおよび自走ロボット - Google Patents

モータ駆動システム、モータ制御システムおよび自走ロボット Download PDF

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WO2017203776A1
WO2017203776A1 PCT/JP2017/007625 JP2017007625W WO2017203776A1 WO 2017203776 A1 WO2017203776 A1 WO 2017203776A1 JP 2017007625 W JP2017007625 W JP 2017007625W WO 2017203776 A1 WO2017203776 A1 WO 2017203776A1
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motor control
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綱 張
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日本電産株式会社
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    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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    • G05B11/01—Automatic controllers electric
    • G05B11/011—Automatic controllers electric details of the correcting means
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B15/00—Systems controlled by a computer
    • G05B15/02—Systems controlled by a computer electric
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G—PHYSICS
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
    • G06F9/4825—Interrupt from clock, e.g. time of day
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P29/00—Arrangements for regulating or controlling electric motors, appropriate for both AC and DC motors

Definitions

  • This disclosure relates to a technique for adjusting the timing at which one signal processing circuit (processor) starts a plurality of tasks.
  • Recent motor controllers are being equipped with many other functions in addition to the function of controlling the rotation of the motor. For example, it is a communication function for connecting a motor controller to the Internet or communicating with other devices. Therefore, an operating system (OS) has been introduced so that a user or application software can easily use each function of the motor controller.
  • OS operating system
  • Real-time OS is known as an OS installed in a motor drive system having a motor controller.
  • the real-time OS has a real-time property of managing the processor time (CPU time) and calling it accurately at a specified time of software processing.
  • the real-time OS operates based on an interrupt signal from the system timer.
  • the real-time OS detects the passage of time each time an interrupt signal is generated, and allocates resources such as CPU time and memory space using a process to be executed as a task.
  • the OS can manage the time more finely. However, this increases the number of times the OS is called per unit time. In general, each time a call is made, data overhead must be saved to the stack, data restored from the stack, and the like, which increases the overhead due to the introduction of the OS. As a result, the CPU time occupied by the OS increases. The time interval between system timer interruptions cannot be made infinitely small, and at present, it is realistic to set it to 1 millisecond or more.
  • control software is also repeatedly executed at regular intervals in order to control the controlled object.
  • the time interval for repeatedly executing the control software is called a control cycle.
  • the control cycle differs depending on the property of the controlled object and is often determined by the time constant of the controlled object. For example, the control software that controls the operation of the motor needs to be executed with a period much shorter than 1 millisecond.
  • Japanese Patent Laid-Open No. 10-161890 discloses a scheduler that assigns a certain execution time to a program.
  • the total execution time of each program may exceed the cycle, that is, the cycle constraint may not be satisfied.
  • the scheduler divides the processing of a certain program and assigns the divided processing to be executed over a plurality of cycles. Thereby, the execution of a plurality of programs is realized in the cycle.
  • control software having a relatively short control cycle and the OS for executing a task by generating a system timer interrupt at a relatively long time interval be operated on the same processor. It is necessary to reliably execute the control software and the OS at a period set for each.
  • This disclosure provides a technique for periodically executing each of the motor control software and the OS on the same processor.
  • the count start value of the second timer is set to the second count value.
  • the threshold value is set to a value that is counted earlier by the count value D, or the second threshold value is set to a value that is counted longer by the count value D.
  • the count value D is equal to or greater than the count value corresponding to the difference between the time Ta when the second interrupt signal is generated and the time Tb when the processing of the motor control software is completed.
  • the first timer and the second timer change each count value in the same cycle based on the clock signal, or change one count value in a cycle N times (N: an integer of 2 or more) the other count value. Change.
  • N an integer of 2 or more
  • An exemplary motor control system of the present disclosure includes the above-described motor drive system and a system controller that outputs a control signal for controlling the drive of the motor of the motor drive system.
  • An exemplary self-propelled robot of the present disclosure includes the motor control system described above, a plurality of wheels, including a plurality of wheels driven by the motor, and a transfer table on which an object is placed. Yes.
  • the execution timings of the tasks of the motor control software and the operating system are adjusted, so that duplication of the respective execution timings can be avoided.
  • FIG. 1 is a diagram showing a loop structure relating to three types of control included in a feedback type motor control model.
  • FIG. 2 is a diagram showing the relationship of the processing loop of the motor control software.
  • FIG. 3 is a diagram showing the configuration of the motor drive system 1.
  • FIG. 4 is a diagram illustrating how the execution timing of the motor control software 20 interferes with the task execution timing of the real-time OS 30.
  • FIG. 5 is a diagram illustrating an example of a hardware configuration of the motor drive system 1 according to the present disclosure.
  • FIG. 6 is a diagram showing the internal structure of the processor 10.
  • FIG. 7 is a diagram showing an internal configuration of the system timer 122.
  • FIG. 8 is a flowchart showing the procedure of the initial operation of the processor 10.
  • FIG. 1 is a diagram showing a loop structure relating to three types of control included in a feedback type motor control model.
  • FIG. 2 is a diagram showing the relationship of the processing loop of the motor control software.
  • FIG. 3 is
  • FIG. 9 is a flowchart illustrating a procedure of task activation timing adjustment processing of the processor 10.
  • FIG. 10 is a diagram mainly showing changes in the counter value of the system timer 122 when the processing of FIG. 9 is executed.
  • FIG. 11 is a flowchart illustrating a procedure of task activation timing adjustment processing of the processor 10 according to the modification.
  • FIG. 12 is a diagram mainly showing changes in the counter value of the system timer 122 when the processing of FIG. 9 is executed.
  • FIG. 13 is a diagram illustrating a configuration of the self-running robot 200.
  • FIG. 14 is a diagram illustrating a hardware structure of the self-running robot 200.
  • Fig. 1 shows the loop structure of three types of control included in the feedback type motor control model.
  • the motor control software designed according to this model mainly causes the processor to execute the normal current control process a, the speed control process b, and the position control process c. These three control processes can be executed at different control periods.
  • description of the specific content of each process ac is abbreviate
  • Each control cycle of the current control process a and the speed control process b is determined by the inductance of the motor and the rotational moment of inertia.
  • Each of the current control process a and the speed control process b may be required to be executed with a control period of less than 1 millisecond, for example, 50 nanoseconds.
  • An OS that manages time at intervals of 1 millisecond or more cannot naturally manage motor control software that requires a control cycle of less than 1 millisecond. Therefore, for example, it is conceivable that an interrupt signal is generated at a time interval of less than 1 millisecond using a hardware timer which is a peripheral of the processor, and motor control software is executed on the processor based on the interrupt signal.
  • Fig. 2 shows the relationship of the motor control software processing loop.
  • the motor control software causes the processor to execute the current control process a every time.
  • the processor executes speed control every time the interrupt signal is generated 10 times, and executes position control every time 1000 times.
  • the current control process a is executed every 50 nanoseconds
  • the speed control process b is executed every 500 nanoseconds.
  • the current control process a and the speed control process b are executed at a time interval of less than 1 millisecond.
  • an interrupt signal may be generated every 1 millisecond using a different timer, for example, a system timer.
  • a different timer for example, a system timer.
  • FIG. 3 shows the configuration of the motor drive system 1.
  • the motor drive system 1 has a processor 10 and a motor M.
  • the rotation of the motor M is controlled by the tasks of the motor control software 20 and the real-time OS 30 that the processor 10 executes.
  • the processor 10 and the motor M as hardware, and the motor control software 20 and the real-time OS 30 which are software (computer programs) are shown.
  • the motor control software 20 and the real-time OS 30 are both just computer programs, and the processor 10 is the main part of the actual processing. In practice, however, each computer program and the processor 10 cooperate to operate as one specific device, thereby realizing the functions provided by each program. Therefore, in this specification, a computer program may be described as if it is the subject of operation. For example, it may be described that the motor control software 20 controls the motor, or that the real-time OS 30 causes the processor 10 to execute various instructions.
  • the computer program here is not limited to the motor control software 20 and the real-time OS 30 but also includes “tasks” which are programs (processes) managed and executed by each software.
  • the processor 10 has a plurality of timers.
  • FIG. 3 shows two timers, a system timer 122 and a hardware timer 123.
  • the system timer 122 and the hardware timer 123 operate independently. Each timer has a timer counter, and when the clock signal is received, the timer counter is counted up or down. When the timer counter value reaches a predetermined value, the timer outputs an interrupt signal on the assumption that an overflow or underflow has occurred.
  • the system timer 122 outputs an interrupt signal every 1 millisecond
  • the hardware timer 123 outputs an interrupt signal every 50 microseconds.
  • the motor control software 20 is executed by an interrupt signal from the hardware timer 123. As described with reference to FIG. 1, the motor control software 20 includes a current control process a, a speed control process b, and a position control process c. In the present disclosure, at least the current control process a is executed every 50 microseconds.
  • the real-time OS 30 is executed by an interrupt signal from the system timer 122.
  • a scheduler 32 and two queues 34a and 34b are managed.
  • the scheduler 32 allocates processes (tasks) operating on the real-time OS 30 to the queue 12a for executable processes, the queue 12b for block processes, or the processor. Further, the scheduler 32 receives an interrupt signal from the system timer, and determines each task to be executed by the processor 10 each time. As a result of the determination, the scheduler 32 causes the processor 10 to execute a task having the highest executable priority, for example. Further, the scheduler 32 causes the processor 10 to execute a predetermined task in response to a signal for interrupting the event waiting process from the processor 10.
  • a certain task is executed every millisecond by the scheduler 32 of the real-time OS 30.
  • the system timer 122 and the hardware timer 123 generate an interrupt signal when each timer counter overflows.
  • the hardware timer 123 gives an example in which an overflow occurs 20 times faster than the system timer 122.
  • the hardware timer 123 will be described below as an overflow occurs twice as fast as the system timer 122.
  • FIG. 4 shows how the execution timing of the motor control software 20 interferes with the task execution timing of the real-time OS 30.
  • 4A and 4B show timings related to the operation of the motor control software 20
  • FIGS. 4C and 4D show timings related to the operation of the real-time OS 30.
  • FIG. 4A and 4B show timings related to the operation of the motor control software 20
  • FIGS. 4C and 4D show timings related to the operation of the real-time OS 30.
  • each of the system timer 122 (FIG. 4 (d)) and the hardware timer 123 (FIG. 4 (b)) outputs an interrupt signal with a different period, either of the interrupt signals will be at the same timing or close timing. Will occur. “Near” means that a later interrupt signal is generated before a task executed based on an interrupt signal generated earlier is completed. FIG. 4 shows a situation when both interrupt signals are generated at close timing.
  • the hardware timer 123 outputs an interrupt signal at time T0 when the count value of the hardware timer 123 shown in FIG. 4B overflows.
  • the processor 10 executes the process of the motor control software 20 from time T0. The process continues until time T2. In the time period from time T0 to T2, the processor 10 is occupied by the processing of the motor control software 20.
  • the system timer 122 outputs an interrupt signal at time T1 when the count value of the system timer 122 shown in FIG.
  • the time T1 is included in the time zone from the time T0 to T2.
  • the processor 10 cannot execute the task of the real-time OS 30.
  • FIG. 4C also shows a delay time E2 due to preemption as well as a period from time T3 to time T4.
  • an overflow interrupt by the system timer 122 is generated at a cycle Ta.
  • the task of the real-time OS 30 that should be executed in the control cycle Ta is executed in the control cycle Tb when a start delay due to preemption occurs, and the execution of the task in the assumed cycle is hindered.
  • a rule is adopted in which a high priority is given to an interrupt signal having a relatively short control cycle, and a low priority is given to an interrupt signal having a relatively long control cycle.
  • a low priority is given to the interrupt of the timer that drives the real-time system
  • a high priority is given to the interrupt of the timer that drives the motor control software.
  • the inventor of the present application has made a technique according to the present disclosure so that each of the motor control software 20 and the real-time OS 30 is executed in a preset control cycle.
  • the configuration and operation of the present disclosure will be described with reference to FIGS.
  • FIG. 5 is a diagram illustrating an example of a hardware configuration of the motor drive system 1 according to the present disclosure.
  • the motor drive system 1 includes a motor M, a ROM (read only memory) 2, a RAM (random access memory) 4, an I / F (input / output interface) 6, and a processor 10 that are connected to each other by a bus 8. Yes.
  • Other circuits or devices such as AD converters may be additionally connected to the bus 11.
  • the motor M includes not only the motor body but also a motor drive circuit for driving the motor body for convenience.
  • the motor M receives the PWM signal and rotates based on the PWM signal.
  • ROM 2 is a non-volatile memory that stores data of the real-time OS 30.
  • the ROM 2 may further store motor control software 20.
  • the motor control software 20 may be stored in a program flash memory of the processor 10 described later.
  • the RAM 4 is a volatile memory used as a work memory.
  • the I / F 6 is a data input / output terminal, and is used when the motor drive system 1 exchanges data with an external device.
  • the I / F 6 can be various connection terminals.
  • the I / F 6 may be a communication terminal for transmitting data generated by a task of the real-time OS 30.
  • the I / F 6 may be a data input terminal that receives a new version of the real-time OS 30.
  • the I / F 6 may be a wireless communication circuit that performs wireless communication.
  • the processor 10 executes the real-time OS 30 stored in the RAM 4 or the motor control software 20 stored in the SRAM inside the processor 10.
  • the processor 10 When the motor drive system 1 is turned on, the processor 10 reads the data of the real-time OS 30 from the ROM 2 and develops it in the RAM 4. Thereby, the processor 10 can execute the real-time OS 30. Further, the processor 10 reads the motor control software 20 from the ROM 2 and develops it in the SRAM inside the processor 10. Thereby, the processor 10 can execute the motor control software 20.
  • the processor 10 periodically executes the tasks of the motor control software 20 and the real-time OS 30 by executing the processing of the present disclosure described later.
  • the processor 10 sends a PWM signal generated by executing the motor control software 20 to the motor M, and controls the rotation of the motor M. Further, the processor 10 transmits data generated by operating the real-time OS 30 to the outside via the I / F 6.
  • the motor drive system 1 can be realized by, for example, a 32-bit general-purpose microcontroller. Such a microcontroller may be composed of one or more integrated circuit chips.
  • FIG. 6 shows the internal structure of the processor 10.
  • the processor 10 includes a processor core 120, a frequency divider 121, a system timer 122, a hardware timer 123, an SRAM 124, a program flash memory 125, an EEPROM 126, and a constant connected to each other via an internal data bus 119. It has a cycle / variable cycle timer group 127, a peripheral circuit group 128, and a register 129.
  • the processor core 120 is an arithmetic circuit having various configurations inside.
  • the processor core 120 includes, for example, a program counter, an instruction register, an instruction decoder, a stack pointer, a general-purpose register, and a timer interrupt control circuit. These are all general and will not be described in detail.
  • the frequency divider 121 receives an external clock signal from an oscillator 118 that is provided outside the processor 10 and uses crystal or silicon, divides the external clock signal, and outputs a clock signal having a predetermined frequency.
  • the system timer 122 generates an internal clock signal having a predetermined frequency for operating the processor 10 based on the clock signal received from the frequency divider 121.
  • Each of the system timer 122 and the hardware timer 123 counts up a timer counter (described later) using the clock signal received from the frequency divider 121, and outputs an interrupt signal when the counter value reaches a predetermined value.
  • the data is output to the processor core 120.
  • the number of hardware timers is arbitrary. A plurality may be provided.
  • the timer counter may count down. In this disclosure, an example of counting up will be described.
  • processor core 120 can select which frequency of the clock signal is input to the system timer 122 and the hardware timer 123 from the frequency divider 121.
  • the SRAM 124 is a work memory that is used when the processor core 120 operates, and stores data that is frequently rewritten.
  • the program flash memory 125 is a memory for storing programs and data with low rewrite frequency.
  • the EEPROM 126 is a kind of non-volatile memory in which recorded contents are not lost even when the power is turned off, and is a memory that can be electrically rewritten. Various values set in advance described below are stored in the EEPROM 126.
  • the fixed period / variable period timer group 127 is a circuit in which a plurality of timers for generating a PWM signal are combined. By combining a fixed period timer and a variable period timer, a pulse width modulated signal can be generated.
  • the peripheral circuit group 128 is a set of circuits other than the circuits described above.
  • the peripheral circuit group 128 includes, for example, a high-precision analog circuit (AD converter, DA converter), a motor control circuit, a UART (Universal Asynchronous Receiver Receiver Transmitter) that converts serial signals and parallel signals, and a communication interface device.
  • AD converter high-precision analog circuit
  • DA converter digital versatile disk drive
  • UART Universal Asynchronous Receiver Receiver Transmitter
  • the register 129 holds data designating the priorities of the system timer 122 and the hardware timer 123.
  • the priority of the hardware timer 123 is set higher than the priority of the system timer 122.
  • the priority of the hardware timer 123 is set to a value smaller than the priority of the system timer 122.
  • An interrupt signal from a timer having a relatively high priority is processed in preference to an interrupt signal from a timer having a relatively low priority.
  • the processor core 120 preferentially executes the motor control software 20 when receiving an interrupt signal from the hardware timer 123.
  • the above-described priority may be referred to as “interrupt priority”.
  • FIG. 7 shows the internal configuration of the system timer 122.
  • the system timer 122 includes a timer counter 130 and an automatic reload register (ARR) 132.
  • the ARR 132 holds data 136 indicating the upper limit count value Cf.
  • the timer counter 130 counts up the counter value from the count initial value C0 based on the clock signal supplied from the frequency divider 121.
  • the timer counter 130 stops counting when the counter value reaches the upper limit count value Cf held in the ARR 132, and outputs an overflow interrupt signal notifying the timer counter 130 that an overflow has occurred to the processor core 120. . Thereafter, the timer counter 130 resets the count value to the count initial value C0.
  • the time from the count initial value C0 to the upper limit count value Cf is 1 millisecond.
  • the timing at which the overflow occurs can be shifted thereafter.
  • the oscillator 118 and the frequency divider 121 output a sufficiently accurate clock signal.
  • the system timer 122 and the hardware timer 123 that count up in response to the clock signal can also count up with sufficient accuracy and cause an overflow every period P.
  • the timer counter 130 normally counts from the count initial value C0 to the upper limit count value Cf. However, when a signal designating the count setting value Cs is received from the processor core 120, counting starts from the count setting value Cs. By appropriately setting the count set value Cs, the time until the timer counter 130 overflows can be adjusted.
  • the timer counter 130 counts up from the designated count setting value Cs, and when the upper limit count value Cf is reached, the count value is reset to the count initial value C0. Therefore, the timer counter 130 changes the value to start counting only when the count setting value Cs is designated.
  • a method of changing the upper limit count value Cf instead of changing the count initial value C0 is conceivable. If the upper limit count value Cf is set smaller, the time until the timer counter 130 overflows becomes shorter, and if the upper limit count value Cf is set larger, the time until the timer counter 130 overflows becomes longer. After changing the upper limit count value Cf, the changed value may be continuously adopted, or may be returned to a predetermined value after the timer counter 130 is once reset.
  • the configuration of the hardware timer 123 (FIG. 6) can also be the same as the configuration of the system timer 122 shown in FIG. However, in the hardware timer 123, the time from the initial count value C0 to the upper limit count value Cf is 500 microseconds. The reason why it is twice as fast as the system timer 122 is that the timer counter 130 of the hardware timer 123 changes the count value by twice as large as that of the timer counter 130 of the system timer 122. As a result, even if the same clock signal is used and the same upper limit count value is set, the hardware timer 123 can always generate the overflow interrupt signal twice as fast as the system timer 122.
  • the processor core 120 can also read the timer counter 130 for each of the system timer 122 and the hardware timer 123, and the count initial value C0 of the timer counter 130 and / or It is possible to rewrite the upper limit count value Cf.
  • FIG. 8 is a flowchart showing the procedure of the initial operation of the processor 10.
  • step S11 the processor 10 sets the same count-up cycle for the system timer and the hardware timer. Specifically, the processor core 120 of the processor 10 inputs a clock signal having the same frequency from the frequency divider 121 to the system timer 122 and the hardware timer 123. As a result, the system timer 122 and the hardware timer 123 count up at equal intervals.
  • step S12 the processor core 120 performs a normal operation.
  • the normal operation is an operation in which the processor core 120 switches and executes the motor control software 20 and the real-time OS 30 in response to the overflow interrupt signal from the system timer 122 and the overflow interrupt signal from the hardware timer 123.
  • FIG. 9 is a flowchart showing a procedure of task activation timing adjustment processing of the processor 10.
  • the process of FIG. 9 is executed in parallel with the normal process after the start of FIG.
  • FIG. 10 mainly shows changes in the counter value of the system timer 122 when the processing of FIG. 9 is executed.
  • FIGS. 10A and 10B show timings related to the operation of the motor control software 20 based on the hardware timer 123.
  • FIGS. 10C and 10D show timings related to the operation of the real-time OS 30 based on the system timer 122.
  • FIG. 10 (e) is a partially enlarged view of FIG. 10 (d).
  • step S21 of FIG. 9 the processor core 120 executes normal processing until an interrupt signal is received from a timer having a high interrupt priority.
  • the “timer with a high interrupt priority” is the hardware timer 123.
  • the interrupt priority is preset in the register 129 (FIG. 6).
  • the processor core 120 executes the subsequent step S22. As shown in FIG. 10B, an interrupt signal is output from the hardware timer 123 at time T0.
  • step S22 the processor core 120 acquires the counter value A1 of the timer having a low interrupt priority.
  • the “timer with a low interrupt priority” is the system timer 122.
  • the processor core 120 stores the acquired counter value A1 in the SRAM 124. As shown in FIG. 10D, the counter value A1 of the system timer 122 is acquired at time T0.
  • step S23 the processor core 120 performs a normal operation. That is, the processor core 120 receives the interrupt signal from the hardware timer 123 (step S21), and therefore executes the motor control software 20 (FIG. 10A). After the execution of the motor control software 20 is completed, the processor core 120 executes the next step S24.
  • step S24 the processor core 120 acquires the count value A2 of the timer having a low interrupt priority.
  • the processor core 120 stores the acquired counter value A2 in the SRAM 124.
  • the counter value A2 of the system timer 122 is acquired at time T10.
  • the meaning of the process in step S25 is to determine whether or not the system timer 122 having a low interrupt priority has overflowed during the execution of the motor control software 20. Since the system timer 122 is counting up, if the value A2 acquired later is equal to or less than the previously acquired value A1, it means that the system timer 122 overflowed and was reset once. By executing the determination process of step S26, the processor core 120 can know that the interrupt signals of the system timer 122 and the hardware timer 123 are generated at the same timing or close timing.
  • step S ⁇ b> 26 the processor core 120 counts the initial count value Cs of the system timer 122 having a low interrupt priority by a value earlier by D than the count upper limit value Cf, that is, earlier by D as viewed from the count upper limit value Cf.
  • the system timer 122 is reset by changing the value (Cf-D). As a result, the system timer 122 starts counting from the initial count value Cf-D.
  • the count value D is a value set so that a low-priority interrupt is generated immediately after the processing of the high-priority motor control software 20 is completed. More specifically, as shown in FIG. 10 (d), this corresponds to the difference between time T11 when the system timer 122 overflows and an interrupt signal is generated, and time T10 when the processing of the motor control software 20 is completed. The value is equal to or greater than the count value.
  • the count value D is set to (T11-T10), an interrupt with a low priority is generated at the next count after the processing of the motor control software 20 with a high priority is completed.
  • the count value D may be set longer than (T11 ⁇ T10) to give a slight margin.
  • a count value corresponding to the worst execution time of the motor control software 20 can be set as the count value D.
  • FIG. 10E shows an example when a count value D corresponding to a time longer than (T11 ⁇ T10) is set.
  • FIG. 11 is a flowchart showing a procedure of task activation timing adjustment processing of the processor 10 according to the modification.
  • FIG. 12 mainly shows changes in the counter value of the system timer 122 when the processing of FIG. 9 is executed.
  • steps S21 to S25 are the same as those in FIG.
  • step S31 the processor core 120 changes the upper limit count value Cf of the system timer 122 having a low interrupt priority to a value counted later by the count D from the previous value.
  • the upper limit count value Cf before the change is set to Cfa
  • the upper limit count value Cf after the change is expressed as Cfa + D.
  • the system timer 122 overflows at a time later by the count D than the upper limit count value so far. That is, the generation of the overflow interrupt signal from the system timer 122 can be delayed by a time corresponding to the count value D.
  • the system timer 122 As a result of setting the count upper limit Cf to (Cfa + D), the system timer 122 generates an overflow interrupt signal at time T12 after the time when the processing of the motor control software 20 is completed. It has been shown.
  • the system timer 122 after the change of the upper limit count value starts counting later than the system timer 122 before the change by a time corresponding to the count value D, thereby causing an overflow. Therefore, after the processing of the motor control software 20 executed in response to the overflow interrupt signal of the hardware timer 123, the system timer 122 can overflow, and the task of the real-time OS 30 can be executed.
  • the hardware timer 123 generates the overflow interrupt signal twice or 20 times faster than the system timer 122.
  • the hardware timer 123 may change the count value at a frequency that is N times (N: a positive integer) higher than the system timer 122.
  • the processor core 120 may set the frequency of the clock signal input from the frequency divider 121 to the hardware timer 123 to be N times higher than the clock signal input to the system timer 122.
  • N may be 1.
  • the hardware timer 123 also causes an overflow in less than 1 millisecond. In that case, the processor core 120 may execute the task of the real-time OS 30 in response to the interrupt signal once every N interrupt signals from the system timer 122 are generated.
  • the hardware timer 123 may set the change amount of the count value to N (N: a positive integer) and change the count value.
  • the processor core 120 adjusts the count start value or the upper limit count value of the system timer 122 so that the task of the real-time OS 30 is executed after completion of the execution timing of all software. For example, the processor core 120 determines the count start value or the upper limit count value of the system timer 122 based on the overflow timing of each hardware timer 123 and the execution end time of software by the above-described processing, and the count at which no duplication occurs. One start value or upper limit count value may be determined.
  • motor control software having an execution cycle of 50 microseconds
  • resolver reader software having an execution cycle of 100 microseconds
  • the real-time OS 30 can be operated without causing a start delay due to preemption.
  • FIG. 13 shows a configuration of the self-running robot 200.
  • the self-running robot 200 has a transfer table 201, a system controller 202, motor drive systems 203A and 203B, and two drive wheels 204A and 204B.
  • the transport table 201 is a table on which a transported article is placed.
  • the system controller 202 controls the traveling direction and traveling speed of the self-running robot 200 based on a wired or wireless instruction from the host device 250. Specifically, the system controller 202 determines the rotation speed and rotation direction of the two drive wheels, the left wheel 204A and the right wheel 204B, and transmits control signals to the motor drive systems 203A and 203B.
  • Motor drive systems 203A and 203B independently control the rotation speed and rotation direction of drive wheels 204A and 204B, respectively, based on a control signal from system controller 102.
  • FIG. 14 shows a hardware structure of the self-running robot 200.
  • the host device 150 that does not constitute the self-running robot 200 is indicated by a broken line.
  • the system controller 202 has a processor 10C.
  • the processor 10C has a hardware structure shown in FIG. Therefore, detailed description of the processor 10C is omitted.
  • the motor drive system 203A includes a processor 10A and a motor MA.
  • the motor drive system 203B includes a processor 10B and a motor MB.
  • the motor drive systems 203A and 203B correspond to the motor drive system 1 shown in FIG.
  • the system controller 202 receives various control signals for controlling the driving of the motor, for example, a control signal for starting the rotation of the motor, a control signal for instructing the rotation speed of the motor, and a control signal for stopping the rotation of the motor. Output to each of 203A and 203B.
  • the motor drive systems 203A and 203B perform the above-described processing based on the control signal from the system controller 202, respectively, and execute the motor control software 20 and the real-time OS 30.
  • the processor 10C of the system controller 202 may also execute the motor control software and the real-time OS and perform the above-described synchronization processing, or may replace the motor control software with other software having a control cycle faster than the real-time OS. May be executed.
  • the processors 10A and 10B and the processor 112B are not necessarily products of the same manufacturer and the same model number. The same applies to the motors MA and MB. What is necessary is just to have the performance required as the self-propelled robot 200.
  • the motor drive systems 203A and 203B are sometimes referred to as intelligent motors.
  • the system controller 202 and the motor control systems 203A and 203B may be collectively referred to as a motor control system.
  • the present disclosure can be applied to a two-wheeled vehicle in which front wheels and rear wheels are driven by separate motors, a tricycle in which a plurality of wheels are driven by separate motors, and a four-wheeled vehicle.
  • the present disclosure can also be applied to a motor control system in which the system controller controls the operation of a motor drive system having one motor.
  • the processor core sets a count value corresponding to the worst execution time of the motor control software as the count value D.
  • the first timer changes the count value from the preset first initial value after the count value reaches the first threshold value.
  • the second timer changes the count value from a second initial value that is different from a preset count start value.
  • the count value A2 of the second timer at the end of execution of the motor control software is the count value A1 of the second timer at the start of execution of the motor control software. If so, the processor core detects that the second interrupt signal is generated during the execution of the motor control software.
  • the count value A2 of the second timer at the end of execution of the motor control software is the count value A1 of the second timer at the start of execution of the motor control software. If so, the processor core detects that the second interrupt signal is generated during the execution of the motor control software.
  • the processor core preferentially executes the motor control software when the second interrupt signal is generated even when the operating system task is being executed.
  • the change amount of the count value of the first timer is N times larger than the change amount of the count value of the second timer.
  • the processor core responds to the second interrupt signal once every second interrupt signal is generated N times. Perform the task.
  • the first timer receives a clock signal having a frequency N times higher than the clock signal received by the second timer.
  • An exemplary motor drive system operates on the same processor with control software having a relatively short control period and an OS that generates a system timer interrupt at a relatively long time interval to execute a task. Useful for.

Abstract

【課題】 モータ制御のソフトウェアおよびＯＳの各々を、同一のプロセッサ上で周期的に実行させる。 【解決手段】 モータ駆動システムのプロセッサは、閾値に到達すると第１および第２割込信号をそれぞれ出力する第１および第２タイマーと、プロセッサコアとを備えている。第１タイマーは第２タイマーと等倍または整数倍の速くカウントする。プロセッサコアは、第１割込信号に応答してモータ制御ソフトウェアを実行し、第２割込信号に応答してＯＳのタスクを実行する。プロセッサコアは、モータ制御ソフトウェアの実行中に第２割込信号が発生すると、第２タイマーのカウント開始値を、第２閾値を基準としてカウント値Ｄだけ早くカウントされる値、または、第２閾値をカウント値Ｄだけ長くカウントされる値に設定する。カウント値Ｄは、第２割込信号の発生時刻とモータ制御ソフトウェアの処理完了時刻との差分に相当するカウント値以上である。

Description

モータ駆動システム、モータ制御システムおよび自走ロボット
　本開示は、１つの信号処理回路（プロセッサ）が、複数のタスクを開始するタイミングを調整する技術に関する。
　近年のモータ制御器には、モータの回転を制御する機能だけでなく、他の多くの機能が搭載されるようになりつつある。たとえば、モータ制御器をインターネットに接続させ、または他の機器と相互に通信させるための通信機能である。そのため、ユーザまたはアプリケーションソフトウェアが、モータ制御器の各機能を容易に利用できるよう、オペレーティングシステム（ＯＳ）が導入されるようになってきた。
　モータ制御器を有するモータ駆動システムに導入されるＯＳとして、リアルタイムＯＳが知られている。リアルタイムＯＳは、プロセッサの時間（ＣＰＵ時間）を管理し、ソフトウェア処理の指定された時間に正確に呼び出すリアルタイム性を持つ。リアルタイムＯＳは、システムタイマーからの割り込み信号に基づいて動作する。リアルタイムＯＳは、割り込み信号が発生する度に時間の経過を検知し、実行すべき処理をタスクとして、ＣＰＵ時間、メモリ空間等の資源を割り当てる。
　システムタイマーに割り込みを発生させる時間間隔を短くすると、ＯＳはより細かく時間を管理することができる。ただしそうすると、単位時間におけるＯＳの呼び出し回数が増える。一般的には、呼び出しの度に、スタックへのデータの退避、スタックからのデータの復旧等を行わなければならないため、ＯＳの導入によるオーバーヘッドが大きくなる。結果的に、ＯＳによって占有されるＣＰＵ時間が増える。システムタイマー割り込みの時間間隔を無限に小さくできるわけではなく、現在では、１ミリ秒以上に設定するのが現実的である。
　一方、制御ソフトウェアもまた、制御対象を制御するために一定時間ごとに繰り返し実行される。制御ソフトウェアを繰り返し実行する時間間隔は、制御周期と呼ばれている。制御周期は制御対象の性質によって異なり、制御対象の時定数によって決定されることが多い。たとえば、モータの動作を制御する制御ソフトウェアは、１ミリ秒よりもはるかに短い周期で実行される必要がある。
　たとえば特開平１０－１６１８９０号公報は、プログラムに一定の実行時間を割り当てるスケジューラを開示する。所与の周期で複数のプログラムを実行するにあたり、各プログラムの実行時間の合計値が当該周期を超える場合、つまり周期制約を満たせない場合がある。すると、スケジューラは、あるプログラムの処理を分割して、分割された処理が複数の周期にわたって実行されるよう割り当てる。それにより、当該周期で複数のプログラムの実行を実現している。
日本国公開公報平１０－１６１８９０号公報
　相対的に短い制御周期の制御ソフトウェアと、相対的に長い時間間隔でシステムタイマー割り込みを発生させてタスクを実行するＯＳとを同じプロセッサ上で動作させることが求められている。各々に設定された周期で制御ソフトウェアおよびＯＳを確実に実行することが必要とされる。
　本開示は、モータ制御のソフトウェアおよびＯＳの各々を、同一のプロセッサ上で周期的に実行する技術を提供する。
　本開示の例示的なモータ駆動システムによれば、モータ制御ソフトウェアの実行中に、オペレーティングシステムを動作させるための第２割込信号が発生したときは、第２タイマーのカウント開始値を、第２閾値を基準としてカウント値Ｄだけ早くカウントされる値に設定し、または、第２閾値をカウント値Ｄだけ長くカウントされる値に設定する。当該カウント値Ｄは、第２割込信号が発生した時刻Ｔａとモータ制御ソフトウェアの処理が完了した時刻Ｔｂとの差分に相当するカウント値以上である。第１タイマーおよび第２タイマーは、クロック信号に基づいて、各カウント値を同じ周期で変化させ、または、一方のカウント値を他方のカウント値のＮ倍（Ｎ：２以上の整数）の周期で変化させる。これにより、各割り込みが干渉しないよう調整され、タスクを開始するタイミングを調整することができる。よって、モータ制御ソフトウェアの実行タイミングとオペレーティングシステムのタスクの実行タイミングとの重複を避けることができる。
　本開示の例示的なモータ制御システムは、上述のモータ駆動システムと、前記モータ駆動システムのモータの駆動を制御する制御信号を出力するシステムコントローラとを備えている。
　本開示の例示的な自走ロボットは、上述のモータ制御システムと、複数の車輪であって、前記モータによって駆動される車輪を含む複数の車輪と、物を載置する搬送テーブルとを備えている。
　本発明の例示的な実施形態によれば、モータ制御ソフトウェアおよびオペレーティングシステムのタスクの実行タイミングを調整するため、それぞれの実行タイミングの重複を避けることができる。
図１は、フィードバック型モータ制御モデルに含まれる、三種類の制御に関するループ構造を示す図である。 図２は、モータ制御のソフトウェアの処理ループの関係を示す図である。 図３は、モータ駆動システム１の構成を示す図である。 図４は、モータ制御ソフトウェア２０の実行タイミングとリアルタイムＯＳ３０のタスク実行タイミングとが干渉している様子を示す図である。 図５は、本開示によるモータ駆動システム１のハードウェア構成の例を示す図である。 図６は、プロセッサ１０の内部構造を示す図である。 図７は、システムタイマー１２２の内部構成を示す図である。 図８は、プロセッサ１０の初期動作の手順を示すフローチャートである。 図９は、プロセッサ１０のタスク起動タイミング調整処理の手順を示すフローチャートである。 図１０は、主として、図９の処理を実行したときのシステムタイマー１２２のカウンタ値の変化を示す図である。 図１１は、変形例によるプロセッサ１０のタスク起動タイミング調整処理の手順を示すフローチャートである。 図１２は、主として、図９の処理を実行したときのシステムタイマー１２２のカウンタ値の変化を示す図である。 図１３は、自走ロボット２００の構成を示す図である。 図１４は、自走ロボット２００のハードウェア構造を示す図である。
　まず、図１～図３を参照しながら、モータ制御器の信号処理回路（プロセッサ）によって実行されるモータ制御のソフトウェアおよびオペレーティングシステムを説明し、続いて図４を参照しながら本願発明者が見出した課題を説明する。その後、図５以降の図面を参照しながら、本開示に係るモータ制御システムを説明する。以下の説明では、「オペレーティングシステム」を「ＯＳ」と略記する。
　図１は、フィードバック型モータ制御モデルに含まれる、三種類の制御に関するループ構造を示す。本モデルに従って設計されたモータ制御のソフトウェアは、主として通常電流制御処理ａ、速度制御処理ｂおよび位置制御処理ｃをプロセッサに実行させる。これら三つの制御処理はそれぞれ異なる制御周期で実行させることが可能である。なお、各処理ａ～ｃの具体的な内容の説明は省略する。
　電流制御処理ａおよび速度制御処理ｂの各制御周期は、モータのインダクタンスおよび回転慣性モーメントによって決定される。電流制御処理ａおよび速度制御処理ｂは、それぞれ１ミリ秒未満、たとえば５０ナノ秒の制御周期で実行することが求められ得る。
　１ミリ秒以上間隔で時間を管理するＯＳは、当然に、１ミリ秒未満の制御周期を必要とするモータ制御のソフトウェアを管理することはできない。そこで、たとえばプロセッサのペリフェラルであるハードウェアタイマーを用いて１ミリ秒未満の時間間隔で割込信号を発生させ、割込信号に基づいてプロセッサ上でモータ制御ソフトウェアを実行させることが考えられる。
　図２は、モータ制御のソフトウェアの処理ループの関係を示す。ハードウェアタイマーが５０ナノ秒の時間間隔で割込信号を発生させると、割込信号の受信に応答して、モータ制御のソフトウェアはプロセッサに都度電流制御処理ａを実行させる。プロセッサは、割込信号が１０回発生する毎に速度制御を実行し、１０００回発生する毎に位置制御を実行する。これにより、電流制御処理ａは５０ナノ秒毎に実行され、速度制御処理ｂは５００ナノ秒毎に実行される。電流制御処理ａおよび速度制御処理ｂは１ミリ秒未満の時間間隔で実行される。
　一方、同一プロセッサ上で実行されるリアルタイムＯＳに関しては、異なるタイマー、たとえばシステムタイマーを利用して、１ミリ秒ごとに割込信号を発生させればよい。これにより、１ミリ秒以上の制御周期を必要とする種々のソフトウェアをリアルタイムＯＳ管理下のタスクとして実行することができる。
　図３は、モータ駆動システム１の構成を示す。
　モータ駆動システム１は、プロセッサ１０と、モータＭとを有している。モータＭの回転は、プロセッサ１０がそれぞれ実行するモータ制御ソフトウェア２０およびリアルタイムＯＳ３０のタスクによって制御される。
　図３では、理解の便宜のため、ハードウェアとしてのプロセッサ１０およびモータＭと、ソフトウェア（コンピュータプログラム）であるモータ制御ソフトウェア２０およびリアルタイムＯＳ３０とを併記している。モータ制御ソフトウェア２０およびリアルタイムＯＳ３０は、いずれもコンピュータプログラムに過ぎず、実際の処理の主体となるのはプロセッサ１０である。しかしながら実際には、各コンピュータプログラムとプロセッサ１０とが協働して見かけ上１つの具体的な装置として動作し、それにより各プログラムによって提供される機能が実現されている。そこで本明細書では、コンピュータプログラムが動作の主体であるかのように記載することがある。たとえば、モータ制御ソフトウェア２０がモータを制御する、と記載したり、リアルタイムＯＳ３０が種々の命令をプロセッサ１０に実行させる、などと記載することがある。ここでいうコンピュータプログラムは、モータ制御ソフトウェア２０およびリアルタイムＯＳ３０に限られず、各ソフトウェアによって管理され実行されるプログラム（処理）である「タスク」も含まれる。
　プロセッサ１０は、複数のタイマーを有している。図３には、２つのタイマー、すなわちシステムタイマー１２２およびハードウェアタイマー１２３が示されている。
　システムタイマー１２２およびハードウェアタイマー１２３は独立して動作する。いずれのタイマーもタイマーカウンタを有しており、クロック信号を受け取るとタイマーカウンタをカウントアップまたはカウントダウンする。タイマーカウンタ値が予め定められた値になると、オーバーフローまたはアンダーフローが発生したとして、タイマーは割込信号を出力する。
　本開示では、システムタイマー１２２は１ミリ秒ごとに割込信号を出力し、ハードウェアタイマー１２３は５０マイクロ秒ごとに割込信号を出力するとして説明する。
　モータ制御ソフトウェア２０は、ハードウェアタイマー１２３からの割込信号によって実行される。図１を参照しながら説明したように、モータ制御ソフトウェア２０は、電流制御処理ａ、速度制御処理ｂおよび位置制御処理ｃを含む。本開示では、少なくとも電流制御処理ａは５０マイクロ秒ごとに実行される。
　リアルタイムＯＳ３０は、システムタイマー１２２からの割込信号によって実行される。リアルタイムＯＳ３０では、スケジューラ３２と、２つの待ち行列３４ａおよび３４ｂとが管理されている。
 スケジューラ３２は、リアルタイムＯＳ３０上で動作する処理（タスク）を、実行可能処理の待ち行列１２ａ、ブロック処理の待ち行列１２ｂ、またはプロセッサ上に割り当てる。また、スケジューラ３２は、システムタイマーから割込信号を受け取り、その都度、管理下のどのタスクをプロセッサ１０に実行させるか判断する。その判断の結果、スケジューラ３２は、たとえば実行可能な最高優先度を持つタスクをプロセッサ１０に実行させる。また、スケジューラ３２は、プロセッサ１０からのイベント待ち処理を中断する信号に応答して、所定のタスクをプロセッサ１０に実行させる。
　本開示では、リアルタイムＯＳ３０のスケジューラ３２によって、１ミリ秒ごとに何らかのタスクが実行されることになる。
　次に、図４を参照しながら、本願発明者が見出した、モータ駆動システム１の動作上の課題を説明する。なお、以下の説明では、システムタイマー１２２およびハードウェアタイマー１２３は、各タイマーカウンタがオーバーフローしたときに割込信号を発生させるとする。ただし、これまでは、システムタイマー１２２は１ミリ秒ごとに、ハードウェアタイマー１２３は５０マイクロ秒ごとにオーバーフローが発生する例を挙げていた。つまり、ハードウェアタイマー１２３はシステムタイマー１２２より２０倍速くオーバーフローが発生する例を挙げていた。しかしながら、図面上煩雑になるため、以下では、ハードウェアタイマー１２３はシステムタイマー１２２より２倍速くオーバーフローが発生するとして説明する。
　図４は、モータ制御ソフトウェア２０の実行タイミングとリアルタイムＯＳ３０のタスク実行タイミングとが干渉している様子を示す。図４（ａ）および（ｂ）はモータ制御ソフトウェア２０の動作に関するタイミングを示し、図４（ｃ）および（ｄ）は、リアルタイムＯＳ３０の動作に関するタイミングを示す。
　システムタイマー１２２（図４（ｄ））およびハードウェアタイマー１２３（図４（ｂ））の各々は、異なる周期で割り込み信号を出力するため、いずれ、両者の割込信号が同じタイミングもしくは近いタイミングで発生することになる。「近い」とは、先に発生した割り込み信号に基づいて実行されたタスクが終了する前に、後の割り込み信号が発生することを言う。図４は、両者の割込信号が近いタイミングで発生したときの状況を示している。
　モータ制御ソフトウェア２０について見ると、図４（ｂ）に示すハードウェアタイマー１２３のカウント値がオーバーフローした時刻Ｔ０で、ハードウェアタイマー１２３は割り込み信号を出力する。その結果、プロセッサ１０は、時刻Ｔ０からモータ制御ソフトウェア２０の処理を実行する。処理は時刻Ｔ２まで継続する。時刻Ｔ０からＴ２までの時間帯では、プロセッサ１０はモータ制御ソフトウェア２０の処理に占有される。
　一方、リアルタイムＯＳ３０について見ると、図４（ｄ）に示すシステムタイマー１２２のカウント値がオーバーフローした時刻Ｔ１で、システムタイマー１２２は割り込み信号を出力する。しかしながら、図示されるように、時刻Ｔ１は、時刻Ｔ０からＴ２までの時間帯に含まれている。プロセッサ１０は、リアルタイムＯＳ３０のタスクを実行することができない。
　そのため、リアルタイムＯＳ３０のタスクの実行は時刻Ｔ２まで保留され、時刻Ｔ２から開始される。本来、時刻Ｔ１から実行されるべきタスクが、時刻Ｔ２から実行されるため、（Ｔ２－Ｔ１）の時間Ｅ１だけタスクの実行開始が遅延する。この遅延時間Ｅ１を、「プリエンプションによる開始遅延」と言う。図４（ｃ）には、時刻Ｔ３から時刻Ｔ４までの期間もプリエンプションによる遅延時間Ｅ２も示されている。
　図４（ｄ）に示すように、システムタイマー１２２によるオーバーフロー割り込みは周期Ｔａで発生している。本来、制御周期Ｔａで実行されるべきリアルタイムＯＳ３０のタスクは、プリエンプションによる開始遅延が発生すると、制御周期Ｔｂで実行されることになり、想定された周期によるタスクの実行が阻害される。
　一般的には、制御周期が相対的に短い割り込み信号には高い優先度を与え、制御周期が相対的に長い割り込み信号には低い優先度を与える、という規則を採用する。同じ規則をモータ制御ソフトウェアとリアルタイムシステムが共存するシステムに適用する場合、リアルタイムシステムを駆動するタイマーの割り込みに低い優先度を与え、モータ制御ソフトウェアを駆動するタイマーの割り込みに高い優先度を与えることになる。そのため、図４では、モータ制御ソフトウェア２０が先に実行されている場合には、システムタイマー１２２からの割り込み信号が発生しても、優先度が低いため、リアルタイムＯＳ３０のタスクにプリエンプションによる開始遅延が発生していた。
　ただし、上述の規則を適用しない場合には、リアルタイムＯＳ３０のタスクが先に実行されていることにより、モータ制御ソフトウェア２０にプリエンプションによる開始遅延が発生する状況も想定され得る。高速に回転するモータＭを正確に制御するために、モータ制御ソフトウェア２０の制御周期は相対的に短く設定されている。したがって、プリエンプションによる開始遅延が発生すると、モータ駆動システム１の動作に影響を与え得る。影響の程度は、リアルタイムＯＳ３０に発生したプリエンプションによる開始遅延の影響よりも大きいと考えられる。
　本願発明者は、モータ制御ソフトウェア２０およびリアルタイムＯＳ３０の各々が、予め設定された制御周期で実行されるようにするために、本開示にかかる技術をなすに至った。以下、図５から１３を参照しながら本開示の構成および動作を説明する。
　まず、図５～７を参照しながら、本開示の処理を実現するためのモータ駆動システム１の具体的な構成を説明する。その後図８～１３を参照しながら、プロセッサ１０の具体的な処理を説明する。
　図５は、本開示によるモータ駆動システム１のハードウェア構成の例を示す図である。
　モータ駆動システム１は、モータＭと、互いにバス８によって接続された、ＲＯＭ（リードオンリーメモリ）２、ＲＡＭ（ランダムアクセスメモリ）４、Ｉ／Ｆ（入出力インタフェース）６およびプロセッサ１０を有している。図示されていない他の回路またはデバイス（ＡＤ変換器など）が付加的にバス１１に接続されていても良い。
　モータＭは、便宜上、モータ本体だけではなく、モータ本体を駆動するモータ駆動回路も含む。モータＭは、ＰＷＭ信号を受け取り、当該ＰＷＭ信号に基づいて回転する。
　ＲＯＭ２は、リアルタイムＯＳ３０のデータを格納する不揮発性メモリである。ＲＯＭ２は、さらに、モータ制御ソフトウェア２０を格納していてもよい。ただしモータ制御ソフトウェア２０は、後述するプロセッサ１０のプログラム用フラッシュメモリに格納されていてもよい。ＲＡＭ４は、ワークメモリとして使用される揮発性メモリである。
　Ｉ／Ｆ６は、データ入出力端子であり、モータ駆動システム１が外部装置とデータを授受する際に利用される。Ｉ／Ｆ６は種々の接続端子であり得る。Ｉ／Ｆ６は、リアルタイムＯＳ３０のタスクによって生成されたデータを送信するための通信端子であってもよい。または、ＲＯＭ２が書換可能であるときにおいて、Ｉ／Ｆ６は、新たなバージョンのリアルタイムＯＳ３０を受け取るデータ入力端子であってもよい。またはＩ／Ｆ６は、無線による通信を行う無線通信回路であってもよい。
　プロセッサ１０は、ＲＡＭ４に格納されたリアルタイムＯＳ３０を実行し、またはプロセッサ１０内部のＳＲＡＭに格納されたモータ制御ソフトウェア２０を実行する。
　モータ駆動システム１に電源が投入されると、プロセッサ１０はＲＯＭ２からリアルタイムＯＳ３０のデータを読み出し、ＲＡＭ４に展開する。これにより、プロセッサ１０はリアルタイムＯＳ３０を実行することができる。また、プロセッサ１０は、ＲＯＭ２からモータ制御ソフトウェア２０を読み出し、プロセッサ１０内部のＳＲＡＭに展開する。これにより、プロセッサ１０はモータ制御ソフトウェア２０を実行することができる。
　プロセッサ１０が、後述する本開示の処理を実行することにより、モータ制御ソフトウェア２０およびリアルタイムＯＳ３０のタスクをそれぞれ周期的に実行する。プロセッサ１０は、モータ制御ソフトウェア２０を実行することによって生成したPWM信号をモータＭに送り、モータＭの回転を制御する。また、プロセッサ１０は、リアルタイムＯＳ３０を動作させることによって生成したデータを、Ｉ／Ｆ６を介して外部に送信する。
　モータ駆動システム１は、たとえば３２ビットの汎用的なマイクロコントローラによって実現され得る。そのようなマイクロコントローラは、１個または複数の集積回路チップから構成され得る。
　次に、プロセッサ１０の内部構造を説明する。
　図６は、プロセッサ１０の内部構造を示す。
　プロセッサ１０は、内部データバス１１９で互いに接続された、プロセッサコア１２０と、分周器１２１と、システムタイマー１２２と、ハードウェアタイマー１２３と、ＳＲＡＭ１２４と、プログラム用フラッシュメモリ１２５と、ＥＥＰＲＯＭ１２６と、定周期／可変周期タイマー群１２７と、周辺回路群１２８と、レジスタ１２９とを有する。
　プロセッサコア１２０は、内部にさらに種々の構成を有する演算回路である。プロセッサコア１２０の内部には、たとえば、プログラムカウンタ、命令レジスタ、命令デコーダ、スタックポインタ、汎用レジスタ、タイマー割り込み制御回路を有している。これらはいずれも一般的であり、詳細な説明は省略する。
　分周器１２１は、プロセッサ１０の外部に設けられた、水晶またはシリコンを用いる発振子１１８から外部クロック信号を受け取り、外部クロック信号を分周して所定の周波数のクロック信号を出力する。
　システムタイマー１２２は、分周器１２１から受け取ったクロック信号に基づいて、プロセッサ１０を動作させるための所定周波数の内部クロック信号を生成する。
　またシステムタイマー１２２およびハードウェアタイマー１２３は、それぞれ、分周器１２１から受け取ったクロック信号を利用してタイマーカウンタ（後述）をカウントアップし、カウンタ値が予め定められた値になると割込信号をプロセッサコア１２０に出力する。なお、ハードウェアタイマーの数は任意である。複数個設けられていてもよい。また、タイマーカウンタは、カウントダウンを行ってもよい。本開示ではカウントアップの例を挙げて説明する。
　なお、分周器１２１から、どの周波数のクロック信号をシステムタイマー１２２およびハードウェアタイマー１２３に入力するかは、プロセッサコア１２０が選択することができる。
　ＳＲＡＭ１２４は、プロセッサコア１２０が動作する際に利用されるワークメモリであり、書き換え頻度が高いデータを格納する。
　プログラム用フラッシュメモリ１２５は、プログラムおよび書き換え頻度が低いデータを格納するメモリである。
　ＥＥＰＲＯＭ１２６は、電源が遮断されても記録内容が消えない不揮発メモリの一種であり、電気的に内容を書き換えることが可能なメモリである。以下で説明する、予め設定された各種の値は、ＥＥＰＲＯＭ１２６に格納されている。
　定周期／可変周期タイマー群１２７は、ＰＷＭ信号を生成するための複数のタイマーが組み合わされた回路である。定周期タイマーと可変周期タイマーとを組み合わせることにより、パルス幅変調された信号を生成することができる。
　周辺回路群１２８は、上述した回路以外の回路の集合である。周辺回路群１２８は、たとえば、高精度アナログ回路（ＡＤコンバータ、ＤＡコンバータ）、モータ制御回路、シリアル信号とパラレル信号とを相互に変換するＵＡＲＴ(Universal Asynchronous Receiver Transmitter)、通信インタフェース装置を含む。
　レジスタ１２９は、システムタイマー１２２およびハードウェアタイマー１２３の各々の優先度を指定するデータを保持する。本開示では、ハードウェアタイマー１２３の優先度の方がシステムタイマー１２２の優先度よりも高く設定される。たとえば小さい値ほど優先度が高いという規則を採用した場合には、ハードウェアタイマー１２３の優先度の方が、システムタイマー１２２の優先度よりも小さい値が設定される。優先度が相対的に高いタイマーからの割込信号は、優先度が相対的に低いタイマーからの割込信号よりも優先して処理される。たとえば、プロセッサコア１２０は、リアルタイムＯＳ３０のタスクの実行中であっても、ハードウェアタイマー１２３から割込信号を受けたときは、モータ制御ソフトウェア２０を優先して実行する。本開示において、上述の優先度を「割り込み優先度」と呼ぶことがある。
　本開示においては、ハードウェアタイマー１２３のオーバーフロー割り込みに応答してプロセッサコア１２０がモータ制御ソフトウェア２０を実行している時間帯に、システムタイマー１２２のオーバーフロー割り込みが発生したとしても、プロセッサコア１２０はシステムタイマー１２２の割り込みの処理を行わない。したがって、リアルタイムＯＳ３０の実行は保留される。
　次に、システムタイマー１２２の構成を説明する。
　図７は、システムタイマー１２２の内部構成を示す。
　システムタイマー１２２は、タイマーカウンタ１３０および自動再ロードレジスタ（ＡＲＲ：Auto Reload Register）１３２を有している。ＡＲＲ１３２は、上限カウント値Ｃｆを示すデータ１３６を保持している。タイマーカウンタ１３０は、分周器１２１から供給されるクロック信号に基づいてカウンタ値を、カウント初期値Ｃ０からカウントアップする。そしてタイマーカウンタ１３０は、カウンタ値がＡＲＲ１３２に保持された上限カウント値Ｃｆに到達するとカウントを停止し、プロセッサコア１２０に、タイマーカウンタ１３０にオーバーフローが発生したことを通知するオーバーフロー割込信号を出力する。その後、タイマーカウンタ１３０は、カウント値をカウント初期値Ｃ０にリセットする。
　本開示では、カウント初期値Ｃ０から上限カウント値Ｃｆに到達するまでの時間は、１ミリ秒である。ただし後述の処理により、その値を変更して、オーバーフローが発生するまでの時間を一時的に変更することにより、その後、オーバーフローが発生するタイミングをずらすことができる。
　発振子１１８および分周器１２１は十分な精度のクロック信号を出力する。当該クロック信号を受けてカウントアップするシステムタイマー１２２およびハードウェアタイマー１２３もまた、十分な精度でカウントアップし、周期Ｐごとにオーバーフローを発生させ得る。
　タイマーカウンタ１３０は、通常は、カウント初期値Ｃ０から上限カウント値Ｃｆまでカウントする。しかしながら、プロセッサコア１２０からカウント設定値Ｃｓを指定する信号を受け取ると、当該カウント設定値Ｃｓからカウントを開始する。カウント設定値Ｃｓを適宜設定することにより、タイマーカウンタ１３０がオーバーフローするまでの時間を調整することができる。
　本実施形態では、タイマーカウンタ１３０は指定されたカウント設定値Ｃｓからカウントアップし、上限カウント値Ｃｆに到達すると、カウント値をカウント初期値Ｃ０にリセットする。したがって、タイマーカウンタ１３０は、カウント設定値Ｃｓが指定された時だけ、カウントを開始する値を変更する。
　なお、タイマーカウンタ１３０がオーバーフローするまでの時間を調整する他の方法として、カウント初期値Ｃ０を変更するのではなく、上限カウント値Ｃｆを変更する方法が考えられる。上限カウント値Ｃｆをより小さく設定すれば、タイマーカウンタ１３０がオーバーフローするまでの時間は短くなり、上限カウント値Ｃｆをより大きく設定すれば、タイマーカウンタ１３０がオーバーフローするまでの時間は長くなる。上限カウント値Ｃｆを変更した後は、変更後の値が引き続き採用されてもよいし、タイマーカウンタ１３０が一旦リセットされた後は所定値に戻してもよい。
　ハードウェアタイマー１２３（図６）の構成もまた、図７に示すシステムタイマー１２２の構成と同じであり得る。ただしハードウェアタイマー１２３においては、カウント初期値Ｃ０から上限カウント値Ｃｆに到達するまでの時間は、５００マイクロ秒である。システムタイマー１２２よりも２倍速い理由は、ハードウェアタイマー１２３のタイマーカウンタ１３０は、システムタイマー１２２のタイマーカウンタ１３０よりも、１クロック信号あたり２倍の大きさでカウント値を変化させるからである。この結果、同じクロック信号を用い、同じ上限カウント値が設定されていたとしても、ハードウェアタイマー１２３はシステムタイマー１２２よりも常に２倍速くオーバーフロー割込信号を発生させることができる。
　上述の説明から理解されるように、プロセッサコア１２０は、システムタイマー１２２およびハードウェアタイマー１２３の各々について、タイマーカウンタ１３０を読み出すことも可能であるし、タイマーカウンタ１３０のカウント初期値Ｃ０および／または上限カウント値Ｃｆを書き換えることが可能である。
　次に、図８～図１１を参照しながら、本開示によるプロセッサ１０の動作を説明する。
　図８は、プロセッサ１０の初期動作の手順を示すフローチャートである。
　ステップＳ１１において、プロセッサ１０は、システムタイマーおよびハードウェアタイマーに同一のカウントアップ周期を設定する。具体的には、プロセッサ１０のプロセッサコア１２０は、システムタイマー１２２およびハードウェアタイマー１２３に、分周器１２１から同じ周波数のクロック信号を入力する。これにより、システムタイマー１２２およびハードウェアタイマー１２３は、等しい周期でカウントアップを行う。
　ステップＳ１２において、プロセッサコア１２０は、通常動作を行う。通常動作とは、プロセッサコア１２０が、システムタイマー１２２からオーバーフロー割込信号およびハードウェアタイマー１２３からのオーバーフロー割込信号に応答して、モータ制御ソフトウェア２０およびリアルタイムＯＳ３０を切り換えて実行する動作である。
　図８の処理により、モータ駆動システム１の動作が開始される。
　次に、図９および図１０を参照する。
　図９は、プロセッサ１０のタスク起動タイミング調整処理の手順を示すフローチャートである。図９の処理は、図８の開始後から、通常処理と平行して実行される。また図１０は、主として、図９の処理を実行したときのシステムタイマー１２２のカウンタ値の変化を示す。図１０（ａ）および（ｂ）はハードウェアタイマー１２３に基づくモータ制御ソフトウェア２０の動作に関するタイミングを示す。図１０（ｃ）および（ｄ）は、システムタイマー１２２に基づくリアルタイムＯＳ３０の動作に関するタイミングを示す。また図１０（ｅ）は図１０（ｄ）の部分拡大図である。
　図９のステップＳ２１において、プロセッサコア１２０は、割り込み優先度の高いタイマーから割込信号を受信するまで、通常処理を実行する。ここでいう「割り込み優先度の高いタイマー」とは、ハードウェアタイマー１２３である。なお、割り込み優先度はレジスタ１２９（図６）に予め設定されている。プロセッサコア１２０は、ハードウェアタイマー１２３から割込信号を受け取ると、続くステップＳ２２を実行する。図１０（ｂ）に示されるように、時刻Ｔ０において、ハードウェアタイマー１２３から割込信号が出力されている。
　ステップＳ２２において、プロセッサコア１２０は、割り込み優先度の低いタイマーのカウンタ値Ａ１を取得する。ここでいう「割り込み優先度の低いタイマー」とはシステムタイマー１２２である。プロセッサコア１２０は、取得したカウンタ値Ａ１をＳＲＡＭ１２４に格納する。図１０（ｄ）に示されるように、時刻Ｔ０において、システムタイマー１２２のカウンタ値Ａ１が取得されている。
　ステップＳ２３において、プロセッサコア１２０は、通常動作を行う。すなわちプロセッサコア１２０は、ハードウェアタイマー１２３から割込信号を受け取っているため（ステップＳ２１）、モータ制御ソフトウェア２０を実行する（図１０（ａ））。モータ制御ソフトウェア２０の実行が完了した後、プロセッサコア１２０は次のステップＳ２４を実行する。
　ステップＳ２４において、プロセッサコア１２０は、割り込み優先度の低いタイマーのカウント値Ａ２を取得する。プロセッサコア１２０は、取得したカウンタ値Ａ２をＳＲＡＭ１２４に格納する。図１０（ｄ）に示されるように、時刻Ｔ１０において、システムタイマー１２２のカウンタ値Ａ２が取得されている。
　ステップＳ２５において、プロセッサコア１２０は、取得した各カウンタ値Ａ１およびＡ２が、Ａ２＜＝Ａ１であるか否かを判定する。Ａ２＜＝Ａ１である場合には処理はステップＳ２６に進み、Ａ２＞Ａ１である場合には処理はステップＳ２６に進む。ステップＳ２５の処理の意味は、モータ制御ソフトウェア２０の実行中に、割り込み優先度の低いシステムタイマー１２２がオーバーフローしたか否かを判定することにある。システムタイマー１２２はカウントアップしているため、後に取得した値Ａ２が、先に取得した値Ａ１以下の場合には、システムタイマー１２２がオーバーフローして一旦リセットされたことを意味する。ステップＳ２６の判定処理を実行することにより、プロセッサコア１２０は、システムタイマー１２２およびハードウェアタイマー１２３の割込信号が同じタイミングもしくは近いタイミングで発生したことを知ることができる。
　なお、図１０（ｄ）は、Ａ２＜＝Ａ１が成り立つ場合の例である。時刻Ｔ０と時刻１０の間で、システムタイマー１２２はオーバーフロー割り込みを出力していることが理解される。
　ステップＳ２６において、プロセッサコア１２０は、割り込み優先度の低いシステムタイマー１２２のカウント初期値Ｃｓを、カウント上限値ＣｆからＤだけ前の値、つまり、カウント上限値Ｃｆから見てＤだけ早くカウントされる値（Cｆ-Ｄ）に変更してシステムタイマー１２２をリセットする。これにより、システムタイマー１２２はカウント初期値Cｆ-Ｄからカウントを開始する。
　ここで、カウント値Ｄは、優先度の高いモータ制御ソフトウェア２０の処理が終了した後にすぐに優先度の低い割り込みが発生するように設定する値である。より具体的には、図１０（ｄ）に示すように、システムタイマー１２２のオーバーフローが発生し割り込み信号が発生する時刻Ｔ１１と、モータ制御ソフトウェア２０の処理が完了した時刻Ｔ１０との差に相当するカウント値以上の値である。カウント値Ｄを（Ｔ１１―Ｔ１０）に設定すると、優先度の高いモータ制御ソフトウェア２０の処理が終了した後の次のカウントで優先度の低い割り込みが発生する。カウント値Ｄを（Ｔ１１―Ｔ１０）より長く設定して若干の余裕を持たせてもよい。たとえば、モータ制御ソフトウェア２０の最悪実行時間に相当するカウント値をカウント値Ｄとして設定することができる。図１０（ｅ）は、（Ｔ１１―Ｔ１０）より長い時間に相当するカウント値Ｄを設定したときの例である。システムタイマー１２２は、Ｔ１０よりも前の時刻Ｔｘにリセットされ、カウント値Ｃｓ（＝Ｃｆ―Ｄ）からカウントが開始されている。
　上述の図９のステップＳ２５の説明は、カウントアップするシステムタイマー１２２に適用される処理である。システムタイマー１２２がカウントダウンを行う場合には、先に取得されたカウント値Ａ１と、後に取得されたカウント値Ａ２との関係は、Ａ１＜＝Ａ２に読み替えればよい。Ａ１＜＝Ａ２が成り立つとき、プロセッサコア１２０は、モータ制御ソフトウェア２０の実行中にシステムタイマー１２２からのアンダーフロー割込信号が発生したことを検出する。
　次に、図１１および図１２を参照しながら、変形例を説明する。図９および図１０の例では、システムタイマー１２２に設けられたタイマーカウンタ１３０のカウント初期値を変更した。本変形例では、タイマーカウンタ１３０の上限カウント値を変更する。
　図１１は、変形例によるプロセッサ１０のタスク起動タイミング調整処理の手順を示すフローチャートである。また図１２は、主として、図９の処理を実行したときのシステムタイマー１２２のカウンタ値の変化を示す。
　図１１の処理のうち、ステップＳ２１からＳ２５までは図９と同じであるため説明を省略する。
　ステップＳ３１において、プロセッサコア１２０は、割り込み優先度の低いシステムタイマー１２２の上限カウント値Ｃｆを、これまでの値からカウントＤだけ遅くカウントされる値に変更する。変更前の上限カウント値ＣｆをＣｆａとおくと、変更後の上限カウント値Ｃｆは、Ｃｆａ＋Ｄと表現される。これにより、システムタイマー１２２はこれまでの上限カウント値よりもカウントＤだけ遅い時間にオーバーフローする。つまり、システムタイマー１２２からのオーバーフロー割込信号の発生を、カウント値Ｄに相当する時間だけ遅らせることができる。
　図１２（ｄ）には、カウント上限値Ｃｆが（Cｆａ＋Ｄ）に設定された結果、モータ制御ソフトウェア２０の処理が完了した時刻以後の時刻Ｔ１２においてシステムタイマー１２２がオーバーフロー割込信号を発生させていることが示されている。
　ステップＳ３２において、プロセッサコア１２０は、システムタイマー１２２のカウント値リセット後に、システムタイマー１２２の上限カウント値Ｃｆ（＝Cｆａ＋Ｄ）を、再びＤだけ小さい値に設定する。つまり、ステップＳ３１において変更される前の上限カウント値Ｃｆａに戻す。これにより、上限カウント値変更後のシステムタイマー１２２は、変更前のシステムタイマー１２２と比較すると、カウント値Ｄに相当する時間だけ遅くカウントを開始し、オーバーフローを発生させることになる。よって、ハードウェアタイマー１２３のオーバーフロー割込信号に応答して実行されるモータ制御ソフトウェア２０の処理後に、システムタイマー１２２がオーバーフローを発生し、リアルタイムＯＳ３０のタスクを実行させることができる。
　なお、上述の説明では、ハードウェアタイマー１２３はシステムタイマー１２２よりも２倍または２０倍速くオーバーフロー割込信号を発生させる例を挙げた。しかしながらこれらの値は一例に過ぎない。ハードウェアタイマー１２３はシステムタイマー１２２よりもＮ倍（Ｎ：正の整数）高い周波数でカウント値を変化させればよい。そのために、プロセッサコア１２０は、分周器１２１からハードウェアタイマー１２３に入力されるクロック信号の周波数を、システムタイマー１２２に入力されるクロック信号よりもＮ倍高周波にすればよい。なお、Ｎは１であってもよい。このときは、ハードウェアタイマー１２３の仕様が優先されるため、ハードウェアタイマー１２３も１ミリ秒未満でオーバーフローを発生させることになる。その場合には、プロセッサコア１２０は、システムタイマー１２２からの割込信号がＮ回発生する度に１回、割込信号に応答してリアルタイムＯＳ３０のタスクを実行すればよい。
　あるいは、システムタイマー１２２のカウント値の変化量を１としたとき、ハードウェアタイマー１２３はカウント値の変化量をＮ（Ｎ：正の整数）に設定して、カウント値を変化させればよい。
　また、上述の説明では、モータ制御ソフトウェア２０およびリアルタイムＯＳ３０の２つのソフトウェアを動作させる例を挙げた。しかしながら、リアルタイムＯＳ３０の制御周期よりも速い他のソフトウェアをさらに同時に動作させることも可能である。その場合には、複数のハードウェアタイマー１２３が用いられる。プロセッサコア１２０は、全てのソフトウェアの実行タイミング終了後にリアルタイムＯＳ３０のタスクが実行されるよう、システムタイマー１２２のカウント開始値または上限カウント値を調整する。たとえばプロセッサコア１２０は、上述の処理により、各ハードウェアタイマー１２３のオーバーフロータイミングおよびソフトウェアの実行終了時刻に基づいて、システムタイマー１２２のカウント開始値または上限カウント値をそれぞれ決定し、重複が生じないカウント開始値または上限カウント値を一つ決定すればよい。
　具体例として、５０マイクロ秒の実行周期を持つモータ制御ソフトウェアと、１００マイクロ秒周期の実行周期を持つレゾルバーリーダソフトウェアと、１ミリ秒または１ミリ秒より遅い周期で動作する複数のタスクを管理するリアルタイムＯＳ３０とを、プリエンプションによる開始遅延を生じさせることなくそれぞれ動作させることができる。
　（応用例）以下、上述のモータ駆動システムを搭載した応用例を説明する。
　図１３は、自走ロボット２００の構成を示す。自走ロボット２００は、搬送テーブル２０１と、システムコントローラ２０２と、モータ駆動システム２０３Ａおよび２０３Ｂと、２つの駆動輪２０４Ａおよび２０４Ｂとを有する。
　搬送テーブル２０１は運搬物を載置するテーブルである。
　システムコントローラ２０２は、上位装置２５０からの有線または無線による指示に基づいて、自走ロボット２００の進行方向および走行速度を制御する。具体的には、システムコントローラ２０２は、２つの駆動輪である左輪２０４Ａおよび右輪２０４Ｂの回転速度および回転方向を決定し、モータ駆動システム２０３Ａおよび２０３Ｂへ制御信号を送信する。
　モータ駆動システム２０３Ａおよび２０３Ｂは、システムコントローラ１０２からの制御信号に基づいて、それぞれ、駆動輪２０４Ａおよび２０４Ｂの回転速度および回転方向を独立して制御する。
　図１４は、自走ロボット２００のハードウェア構造を示す。参考のため、自走ロボット２００を構成しない上位装置１５０を破線で示す。
　システムコントローラ２０２は、プロセッサ１０Ｃを有している。プロセッサ１０Ｃは、図６で示すハードウェア構造を有している。そのため、プロセッサ１０Ｃの詳細な説明は省略する。
　モータ駆動システム２０３Ａは、プロセッサ１０Ａと、モータＭ－Ａとを有する。モータ駆動システム２０３Ｂは、プロセッサ１０Ｂと、モータＭ－Ｂとを有する。モータ駆動システム２０３Ａおよび２０３Ｂは、それぞれ、図５に示すモータ駆動システム１に相当する。システムコントローラ２０２は、モータの駆動を制御する種々の制御信号、たとえば、モータの回転を開始させる制御信号、モータの回転速度を指示する制御信号、モータの回転を停止させる制御信号を、モータ駆動システム２０３Ａおよび２０３Ｂの各々に出力する。モータ駆動システム２０３Ａおよび２０３Ｂは、システムコントローラ２０２からの制御信号に基づいて、それぞれ上述の処理を行って、モータ制御ソフトウェア２０およびリアルタイムＯＳ３０を実行する。さらに、システムコントローラ２０２のプロセッサ１０Ｃもまた、モータ制御ソフトウェアおよびリアルタイムＯＳを実行し、上述の同期処理を行ってもよいし、モータ制御ソフトウェアに代えて、リアルタイムＯＳよりも速い制御周期の他のソフトウェアを実行してもよい。
　なお、プロセッサ１０Ａおよび１０Ｂとプロセッサ１１２Ｂとは、必ずしも同じメーカの同じ型番の製品である必要はない。モータＭ－ＡおよびＭ－Ｂについても同様である。自走ロボット２００として必要とされる性能を有していればよい。モータ駆動システム２０３Ａおよび２０３Ｂは、それぞれインテリジェントモータと呼ばれることもある。
　なお、システムコントローラ２０２、モータ制御システム２０３Ａおよび２０３Ｂをまとめて、モータ制御システムと呼ぶことがある。
　上述の例は、２つの後輪が駆動輪であるとして説明したが、これは一例である。たとえば前輪および後輪を別個のモータで駆動する二輪車、複数の車輪を別個のモータで駆動する三輪車、四輪車などにも、本開示は適用可能である。さらに、本開示は、システムコントローラが１つのモータを有するモータ駆動システムの動作を制御するモータ制御システムにも適用可能である。
　本開示によれば、異なる周期を持つ互いに無関係な複数の制御プログラムを同一プロセッサ上で並列的に実行させる場合であっても、互いの実行が干渉せず、プリエンプションによる開始遅延を生じない。従来はセマフォーなどによってプログラム間の同期を行っていた。しかしながら本開示の方法によれば、セマフォーを使うことなく、オーバーヘッドなしに実行順序を保証することができる。
　本開示おける例示的なモータ駆動システムにおいて、プロセッサコアは、カウント値Ｄとして、モータ制御ソフトウェアの最悪実行時間に相当するカウント値を設定する。
　第１タイマーは、カウント値が第１閾値に到達した後は予め設定された第１初期値からカウント値を変化させる。カウント値が第２閾値に到達した後は、第２タイマーは、予め設定されたカウント開始値と異なる第２初期値からカウント値を変化させる。
　第２タイマーが、クロック信号に基づいてカウント値を増加させるときにおいて、モータ制御ソフトウェアの実行終了時の第２タイマーのカウント値Ａ２が、モータ制御ソフトウェアの実行開始時の第２タイマーのカウント値Ａ１以下であれば、プロセッサコアは、モータ制御ソフトウェアの実行中に第２割込信号が発生したことを検出する。
　第２タイマーが、クロック信号に基づいてカウント値を減少させるときにおいて、モータ制御ソフトウェアの実行終了時の第２タイマーのカウント値Ａ２が、モータ制御ソフトウェアの実行開始時の第２タイマーのカウント値Ａ１以上であれば、プロセッサコアは、モータ制御ソフトウェアの実行中に第２割込信号が発生したことを検出する。
　プロセッサコアは、オペレーティングシステムのタスクの実行中であっても、第２割込信号が発生したときは、モータ制御ソフトウェアを優先して実行する。
　第１タイマーが、第２タイマーと同じ周波数でカウント値を変化させるときにおいて、第１タイマーのカウント値の変化量は、第２タイマーのカウント値の変化量よりもＮ倍大きい。
　第１タイマーが、第２タイマーと同じ周波数でカウント値を変化させるときにおいて、プロセッサコアは、第２割込信号がＮ回発生する度に１回、第２割込信号に応答してオペレーティングシステムのタスクを実行する。
　第１タイマーは、第２タイマーが受け取るクロック信号よりもＮ倍高い周波数のクロック信号を受け取る。
　本開示の例示的なモータ駆動システムは、相対的に短い制御周期の制御ソフトウェアと、相対的に長い時間間隔でシステムタイマー割り込みを発生させてタスクを実行するＯＳとを同じプロセッサ上で動作させる際に有用である。
　１…モータ駆動システム　１０…プロセッサ　１２０…プロセッサコア　１２１…分周器　１２２…システムタイマー　１２３…ハードウェアタイマー　１２４…ＳＲＡＭ　１２５…プログラム用フラッシュメモリ　１２６…ＥＥＰＲＯＭ　１２７…定周期／可変周期タイマー群　１２８…周辺回路群　１２９…レジスタ１３０…タイマーカウンタ　１３２…自動再ロードレジスタ　Ｃｓ…カウント設定値　Ｃｆ…上限カウント値

Claims (11)

  1. 　モータと、
    　クロック信号を出力する発振回路と、
    　前記クロック信号に基づいて動作して、前記モータを制御するプロセッサと
    　を有するモータ駆動システムであって、
    　前記プロセッサは、
    　　設定された第１カウント開始値からカウント値を変化させ、前記カウント値が第１閾値に到達した時刻に第１割込信号を出力する第１タイマーと、
    　　設定された第２カウント開始値からカウント値を変化させ、前記カウント値が第２閾値に到達した時刻に第２割込信号を出力する第２タイマーと、
    　　前記第１割込信号および前記第２割込信号に応答して、前記モータを制御するためのモータ制御ソフトウェアおよびオペレーティングシステムを切り換えて実行するプロセッサコアと
    　を備えており、
    　前記クロック信号に基づいて、前記第１タイマーは、前記第２タイマーと同じ周波数またはＮ倍（Ｎ：２以上の整数）の周波数でカウント値を変化させ、
    　前記プロセッサコアは、
    　　前記第１割込信号に応答して前記モータ制御ソフトウェアを実行し、前記第２割込信号に応答して前記オペレーティングシステムのタスクを実行し、
    　　前記モータ制御ソフトウェアの実行中に前記第２割込信号が発生したときは、前記第２タイマーの前記カウント開始値を、前記第２閾値を基準としてカウント値Ｄだけ早くカウントされる値に設定し、または、前記第２閾値をカウント値Ｄだけ長くカウントされる値に設定し、
    　前記カウント値Ｄは、前記第２割込信号が発生した時刻Ｔａと前記モータ制御ソフトウェアの処理が完了した時刻Ｔｂとの差分に相当するカウント値以上である、モータ駆動システム。
  2. 　前記プロセッサコアは、前記カウント値Ｄとして、前記モータ制御ソフトウェアの最悪実行時間に相当するカウント値を設定する、請求項１に記載のモータ駆動システム。
  3. 　前記第１タイマーは、前記カウント値が前記第１閾値に到達した後は予め設定された第１初期値から前記カウント値を変化させ、
    　前記第２タイマーは、前記カウント値が前記第２閾値に到達した後は、予め設定された、前記カウント開始値と異なる第２初期値から前記カウント値を変化させる、請求項１または２に記載のモータ駆動システム。
  4. 　前記第２タイマーが、前記クロック信号に基づいて前記カウント値を増加させるときにおいて、
    　前記モータ制御ソフトウェアの実行終了時の前記第２タイマーのカウント値Ａ２が、前記モータ制御ソフトウェアの実行開始時の前記第２タイマーのカウント値Ａ１以下であれば、前記プロセッサコアは、前記モータ制御ソフトウェアの実行中に前記第２割込信号が発生したことを検出する、請求項１から３のいずれかに記載のモータ駆動システム。
  5. 　前記第２タイマーが、前記クロック信号に基づいて前記カウント値を減少させるときにおいて、
    　前記モータ制御ソフトウェアの実行終了時の前記第２タイマーのカウント値Ａ２が、前記モータ制御ソフトウェアの実行開始時の前記第２タイマーのカウント値Ａ１以上であれば、前記プロセッサコアは、前記モータ制御ソフトウェアの実行中に前記第２割込信号が発生したことを検出する、請求項１から３のいずれかに記載のモータ駆動システム。
  6. 　前記プロセッサコアは、前記オペレーティングシステムのタスクの実行中であっても、前記第２割込信号が発生したときは、前記モータ制御ソフトウェアを優先して実行する、請求項１から５のいずれかに記載のモータ駆動システム。
  7. 　前記第１タイマーが、前記第２タイマーと同じ周波数でカウント値を変化させるときにおいて、前記第１タイマーのカウント値の変化量は、前記第２タイマーのカウント値の変化量よりもＮ倍大きい、請求項１から６のいずれかに記載のモータ駆動システム。
  8. 　前記第１タイマーが、前記第２タイマーと同じ周波数でカウント値を変化させるときにおいて、前記プロセッサコアは、前記第２割込信号がＮ回発生する度に１回、第２割込信号に応答して前記オペレーティングシステムのタスクを実行する、請求項１から６のいずれかに記載のモータ駆動システム。
  9. 　前記第１タイマーは、前記第２タイマーが受け取るクロック信号よりもＮ倍高い周波数のクロック信号を受け取る、請求項１から６のいずれかに記載のモータ駆動システム。
  10. 　請求項１から９のいずれかに記載のモータ駆動システムと、　前記モータ駆動システムのモータの駆動を制御する制御信号を出力するシステムコントローラと　を備えたモータ制御システム。
  11. 　請求項１０に記載のモータ制御システムと、
    　複数の車輪であって、前記モータによって駆動される車輪を含む複数の車輪と、
    　物を載置する搬送テーブルと　を備えた自走ロボット。
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