JP2001005722A - メモリアクセス制御方法とその装置 - Google Patents
メモリアクセス制御方法とその装置Info
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- JP2001005722A JP2001005722A JP11175657A JP17565799A JP2001005722A JP 2001005722 A JP2001005722 A JP 2001005722A JP 11175657 A JP11175657 A JP 11175657A JP 17565799 A JP17565799 A JP 17565799A JP 2001005722 A JP2001005722 A JP 2001005722A
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Abstract
(57)【要約】
【課題】 書込み／読出しデータがメモリ上でのデータ
幅よりも大として、ソフトウェア処理能力の低下なし
に、メモリを書込み／読出しアクセスすること。 【解決手段】 ｎワード分の書込みアクセス時、データ
は一旦ラッチ回路５に保持後、ＭＰＵ１にデータ転送完
了が通知された上、そのデータは１ワード単位にＤＭＡ
制御下にメモリ７上に書込まれ、ｎワード分の読出しア
クセス時は、メモリ７上からｎワード分のデータがＤＭ
Ａ制御下に１ワード単位に読み出される度に、一旦回路
５にラッチされ、データが全てラッチされるのを待っ
て、ＭＰＵ１にデータがデータ転送完了通知を伴い送出
されるようにしたものである。
幅よりも大として、ソフトウェア処理能力の低下なし
に、メモリを書込み／読出しアクセスすること。 【解決手段】 ｎワード分の書込みアクセス時、データ
は一旦ラッチ回路５に保持後、ＭＰＵ１にデータ転送完
了が通知された上、そのデータは１ワード単位にＤＭＡ
制御下にメモリ７上に書込まれ、ｎワード分の読出しア
クセス時は、メモリ７上からｎワード分のデータがＤＭ
Ａ制御下に１ワード単位に読み出される度に、一旦回路
５にラッチされ、データが全てラッチされるのを待っ
て、ＭＰＵ１にデータがデータ転送完了通知を伴い送出
されるようにしたものである。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サからデータバス幅がｍ（ｍ：２以上の任意設定整数）
ワード分とされたデータバスを介し、１ワード単位に書
込み／読出しアクセス可とされているメモリに対し、ｎ
（ｎ：ｍ以下、且つ２以上の任意設定整数）ワード分の
書込み／読出しアクセスが行われる場合でのメモリアク
セス制御方法とその装置に関するものである。
サからデータバス幅がｍ（ｍ：２以上の任意設定整数）
ワード分とされたデータバスを介し、１ワード単位に書
込み／読出しアクセス可とされているメモリに対し、ｎ
（ｎ：ｍ以下、且つ２以上の任意設定整数）ワード分の
書込み／読出しアクセスが行われる場合でのメモリアク
セス制御方法とその装置に関するものである。
【０００２】
【従来の技術】周知なように、書込み／読出しアクセス
対象としてのデータがメモリ上でのアクセス単位として
の１ワード分であって、しかもマイクロプロセッサのデ
ータバス幅以下である場合には、マイクロプロセッサか
らは１回のプログラム転送によるメモリアクセスで以
て、そのデータのメモリへの書込みやメモリからの読出
しが行われ得るものとなっている。
対象としてのデータがメモリ上でのアクセス単位として
の１ワード分であって、しかもマイクロプロセッサのデ
ータバス幅以下である場合には、マイクロプロセッサか
らは１回のプログラム転送によるメモリアクセスで以
て、そのデータのメモリへの書込みやメモリからの読出
しが行われ得るものとなっている。
【０００３】
【発明が解決しようとする課題】しかしながら、書込み
／読出しアクセス対象としてのデータがメモリ上でのア
クセス単位としての１ワード分よりも大きく複数ワード
分であって、しかもマイクロプロセッサのデータバス幅
以下である場合には、マイクロプロセッサからは複数回
に亘ってプログラム転送によるメモリアクセスが１ワー
ド単位に行われる必要があるものとなっている。即ち、
最初のアクセス開始時点から最後のアクセスが終了する
までの間、マイクロプロセッサでの処理は専らそれらア
クセス処理に占有されることとなり、そのアクセス処理
以外の処理が実行不可とされている結果、マイクロプロ
セッサでのソフトウェア処理能力の低下は否めないもの
となっているのが実情である。
／読出しアクセス対象としてのデータがメモリ上でのア
クセス単位としての１ワード分よりも大きく複数ワード
分であって、しかもマイクロプロセッサのデータバス幅
以下である場合には、マイクロプロセッサからは複数回
に亘ってプログラム転送によるメモリアクセスが１ワー
ド単位に行われる必要があるものとなっている。即ち、
最初のアクセス開始時点から最後のアクセスが終了する
までの間、マイクロプロセッサでの処理は専らそれらア
クセス処理に占有されることとなり、そのアクセス処理
以外の処理が実行不可とされている結果、マイクロプロ
セッサでのソフトウェア処理能力の低下は否めないもの
となっているのが実情である。
【０００４】本発明の第１の目的は、書込み／読出しア
クセス対象としてのデータがメモリ上でのアクセス単位
としての１ワード分よりも大きく複数ワード分であっ
て、しかもマイクロプロセッサのデータバス幅以下であ
る場合に、マイクロプロセッサでのソフトウェア処理能
力を低下させることなく、メモリが書込み／読出しアク
セスされ得るメモリアクセス制御方法とその装置を供す
るにある。本発明の第２の目的は、その第１の目的に加
え、書込み／読出しアクセスが連続的に行われ得るメモ
リアクセス制御方法とその装置を供するにある。
クセス対象としてのデータがメモリ上でのアクセス単位
としての１ワード分よりも大きく複数ワード分であっ
て、しかもマイクロプロセッサのデータバス幅以下であ
る場合に、マイクロプロセッサでのソフトウェア処理能
力を低下させることなく、メモリが書込み／読出しアク
セスされ得るメモリアクセス制御方法とその装置を供す
るにある。本発明の第２の目的は、その第１の目的に加
え、書込み／読出しアクセスが連続的に行われ得るメモ
リアクセス制御方法とその装置を供するにある。
【０００５】
【課題を解決するための手段】上記目的は、マイクロプ
ロセッサからｎワード分の書込みアクセスが行われる場
合、マイクロプロセッサからデータバス上に送出される
ｎワード分の書込みデータは一旦ラッチされた後、速や
かにマイクロプロセッサにはデータ転送完了が通知され
た上、ラッチされた書込みデータは１ワード単位にＤＭ
Ａ制御下にメモリデータバスを介しメモリ上に所定順に
連続的に書込まれる一方、マイクロプロセッサからｎワ
ード分の読出しアクセスが行われる場合には、メモリ上
からはｎワード分の読出しデータがＤＭＡ制御下に１ワ
ード単位に所定順にメモリデータバス上に連続的に読み
出される度に、所定順に一旦ラッチされ、ｎワード分の
読出しデータが全てラッチされるのを待って、マイクロ
プロセッサには該読出しデータがデータバスを介しデー
タ転送完了通知を伴い送出されることで達成される。
ロセッサからｎワード分の書込みアクセスが行われる場
合、マイクロプロセッサからデータバス上に送出される
ｎワード分の書込みデータは一旦ラッチされた後、速や
かにマイクロプロセッサにはデータ転送完了が通知され
た上、ラッチされた書込みデータは１ワード単位にＤＭ
Ａ制御下にメモリデータバスを介しメモリ上に所定順に
連続的に書込まれる一方、マイクロプロセッサからｎワ
ード分の読出しアクセスが行われる場合には、メモリ上
からはｎワード分の読出しデータがＤＭＡ制御下に１ワ
ード単位に所定順にメモリデータバス上に連続的に読み
出される度に、所定順に一旦ラッチされ、ｎワード分の
読出しデータが全てラッチされるのを待って、マイクロ
プロセッサには該読出しデータがデータバスを介しデー
タ転送完了通知を伴い送出されることで達成される。
【０００６】また、装置構成としては、マイクロプロセ
ッサからのｎワード分の書込みデータをラッチの上、１
ワード単位にメモリデータバス上に所定順に送出すると
ともに、メモリから順次読み出される１ワード単位の読
出しデータを所定順にラッチの上、ｎワード分の読出し
データが全てラッチされるのを待ってデータバス上に送
出するラッチ手段と、マイクロプロセッサからのｎワー
ド分の書込みデータを上記ラッチ手段に一旦ラッチせし
めた後、速やかにマイクロプロセッサにデータ転送完了
を通知の上、該ラッチ手段上の書込みデータを１ワード
単位にメモリデータバス上に所定順に送出せしめるべく
制御する一方、メモリ上から１ワード単位に順次読み出
したｎワード分の読出しデータを上記ラッチ手段に一旦
ラッチせしめた上、ｎワード分の読出しデータが全てラ
ッチされるのを待って、データ転送完了通知を伴い該読
出しデータをデータバス上に送出せしめるべく制御する
ＤＭＡ制御手段とを少なくとも具備せしめることで達成
される。
ッサからのｎワード分の書込みデータをラッチの上、１
ワード単位にメモリデータバス上に所定順に送出すると
ともに、メモリから順次読み出される１ワード単位の読
出しデータを所定順にラッチの上、ｎワード分の読出し
データが全てラッチされるのを待ってデータバス上に送
出するラッチ手段と、マイクロプロセッサからのｎワー
ド分の書込みデータを上記ラッチ手段に一旦ラッチせし
めた後、速やかにマイクロプロセッサにデータ転送完了
を通知の上、該ラッチ手段上の書込みデータを１ワード
単位にメモリデータバス上に所定順に送出せしめるべく
制御する一方、メモリ上から１ワード単位に順次読み出
したｎワード分の読出しデータを上記ラッチ手段に一旦
ラッチせしめた上、ｎワード分の読出しデータが全てラ
ッチされるのを待って、データ転送完了通知を伴い該読
出しデータをデータバス上に送出せしめるべく制御する
ＤＭＡ制御手段とを少なくとも具備せしめることで達成
される。
【０００７】
【発明の実施の形態】以下、本発明の実施形態を図１，
図２を用いて説明する。さて、本発明によるメモリアク
セス制御装置であるが、図１はその一例での概要ブロッ
ク構成を、マイクロプロセッサ（ＭＰＵ）１やメモリ制
御回路６、メモリ７等とともに示したものである。図示
のように、本例では、３２ビット幅のデータバス１０６
を有するマイクロプロセッサ１により、８ビット幅のメ
モリデータバス１１２を有するメモリ７が書込み／読出
しアクセスされる場合が想定されたものとなっている。
図２を用いて説明する。さて、本発明によるメモリアク
セス制御装置であるが、図１はその一例での概要ブロッ
ク構成を、マイクロプロセッサ（ＭＰＵ）１やメモリ制
御回路６、メモリ７等とともに示したものである。図示
のように、本例では、３２ビット幅のデータバス１０６
を有するマイクロプロセッサ１により、８ビット幅のメ
モリデータバス１１２を有するメモリ７が書込み／読出
しアクセスされる場合が想定されたものとなっている。
【０００８】以上のように、データバス１０６のビット
幅とメモリデータバス１１２のそれとは全く異なってい
るが、それにも拘らず、その書込み／読出しアクセスを
容易に実現させるべく、マイクロプロセッサ１とメモリ
７との間には、メモリ７に対し直接メモリ制御信号１１
３を発生するメモリ制御回路６以外に、本発明に係るＤ
ＭＡ制御手段として、データバス幅変換制御信号やデー
タラッチ等のシーケンス制御信号１１１を生成するシー
ケンス制御回路２や、ＤＭＡ完了前の次マイクロプロセ
ッサアクセスに対しＤＭＡ中のデータを保護するマスク
信号１０４を生成するマスク生成回路３、およびマイク
ロプロセッサ１にデータ転送完了信号１０５を送出する
ＤＳＡＣＫ生成回路４が設けられ、また、本発明に係る
ラッチ手段として、マイクロプロセッサ１からの書込み
データやメモリ７からの読出しデータを一旦ラッチした
上、データバス幅変換を行うラッチ回路５がデータバス
１０６、メモリデータバス１１２間に設けられたものと
なっている。
幅とメモリデータバス１１２のそれとは全く異なってい
るが、それにも拘らず、その書込み／読出しアクセスを
容易に実現させるべく、マイクロプロセッサ１とメモリ
７との間には、メモリ７に対し直接メモリ制御信号１１
３を発生するメモリ制御回路６以外に、本発明に係るＤ
ＭＡ制御手段として、データバス幅変換制御信号やデー
タラッチ等のシーケンス制御信号１１１を生成するシー
ケンス制御回路２や、ＤＭＡ完了前の次マイクロプロセ
ッサアクセスに対しＤＭＡ中のデータを保護するマスク
信号１０４を生成するマスク生成回路３、およびマイク
ロプロセッサ１にデータ転送完了信号１０５を送出する
ＤＳＡＣＫ生成回路４が設けられ、また、本発明に係る
ラッチ手段として、マイクロプロセッサ１からの書込み
データやメモリ７からの読出しデータを一旦ラッチした
上、データバス幅変換を行うラッチ回路５がデータバス
１０６、メモリデータバス１１２間に設けられたものと
なっている。
【０００９】ここで、書込み／読出しアクセスが如何に
行われるかについて具体的に説明すれば、書込み／読出
しアクセスが行われる度に、マイクロプロセッサ１から
はアドレス（ＡＤＲ）信号１００、アクセス許否（ある
いはチップセレクト）（ＣＳ）信号１０１、データスト
ローブ（ＤＳ）信号１０２、書込み／読出し（Ｒ／Ｗ）
信号１０３が送出されるものとなっている。これら信号
に基づき、シーケンス制御回路２ではシーケンス制御信
号１１１を始めとして、メモリ制御回路６への各種信号
が生成されているものであるが、このうち、シーケンス
制御信号１１１はマスク生成回路３、ＤＳＡＣＫ生成回
路４およびラッチ回路５に与えられたものとなってい
る。マイクロプロセッサ１からのアドレス（ＡＤＲ）信
号１００、書込み／読出し（Ｒ／Ｗ）信号１０３各々は
シーケンス制御回路２で一旦保持された上、内部ＡＤＲ
信号１０７、内部Ｒ／Ｗ信号１０８としてメモリ制御回
路６に与えられているものであり、また、シーケンス制
御回路２からメモリ制御回路６に対してはメモリアクセ
スを指示すべく、ＲＥＱ（要求）信号１０９が送出され
たものとなっている。
行われるかについて具体的に説明すれば、書込み／読出
しアクセスが行われる度に、マイクロプロセッサ１から
はアドレス（ＡＤＲ）信号１００、アクセス許否（ある
いはチップセレクト）（ＣＳ）信号１０１、データスト
ローブ（ＤＳ）信号１０２、書込み／読出し（Ｒ／Ｗ）
信号１０３が送出されるものとなっている。これら信号
に基づき、シーケンス制御回路２ではシーケンス制御信
号１１１を始めとして、メモリ制御回路６への各種信号
が生成されているものであるが、このうち、シーケンス
制御信号１１１はマスク生成回路３、ＤＳＡＣＫ生成回
路４およびラッチ回路５に与えられたものとなってい
る。マイクロプロセッサ１からのアドレス（ＡＤＲ）信
号１００、書込み／読出し（Ｒ／Ｗ）信号１０３各々は
シーケンス制御回路２で一旦保持された上、内部ＡＤＲ
信号１０７、内部Ｒ／Ｗ信号１０８としてメモリ制御回
路６に与えられているものであり、また、シーケンス制
御回路２からメモリ制御回路６に対してはメモリアクセ
スを指示すべく、ＲＥＱ（要求）信号１０９が送出され
たものとなっている。
【００１０】ここで、先ず書込みアクセスについて具体
的に説明すれば、その書込みアクセスに際しては、デー
タバス１０６上に書込みデータ（正味３２ビットデー
タ）がマイクロプロセッサ１から送出されているが、そ
の書込みデータはシーケンス制御回路２からのシーケン
ス制御信号１１１により、一旦ラッチ回路５にラッチさ
れるものとなっている。その書込みデータのラッチ後、
シーケンス制御信号１１１によりＤＳＡＣＫ生成回路４
からはデータ転送完了信号１０５がマイクロプロセッサ
１に送出されることによって、マイクロプロセッサ１で
はそのデータ転送完了信号１０５の受信を以て、以降、
その書込みアクセス処理から解放された上、それ以外の
処理が処理可とされているものである。そのデータ転送
完了信号１０５はまた、マスク生成回路３に入力された
上、ＲＥＱ信号１０９の存在を前提としてマスク信号１
０４が生成されるものとなっている。そのマスク信号１
０４はシーケンス制御回路２に与えられることで、マス
ク信号１０４の生成期間内に、たとえ、次書込みアクセ
スや読出しアクセスがマイクロプロセッサ１から即にあ
ったとしても、そのアクセスは、マスク信号１０４の生
成が停止されるまでの間（即ち、直前アクセスが終了さ
れるまでの間）、マイクロプロセッサ１からそのまま送
出され続けられることで、待機状態におかれるものとな
っている。後述のように、本例では、８ビット単位での
データ書込みがメモリ７に対し４回行われた時点で、マ
スク信号１０４の生成が停止されていることから、それ
まで待機状態におかれていたアクセスは、その後、速や
かに実行されるものとなっている。尤も、マイクロプロ
セッサ１からのアクセス各々がシーケンス制御回路２内
で待ち状態としてＦＩＦＯ的に記憶される場合は、マイ
クロプロセッサ１から送出され続けられることは不要と
なっている。
的に説明すれば、その書込みアクセスに際しては、デー
タバス１０６上に書込みデータ（正味３２ビットデー
タ）がマイクロプロセッサ１から送出されているが、そ
の書込みデータはシーケンス制御回路２からのシーケン
ス制御信号１１１により、一旦ラッチ回路５にラッチさ
れるものとなっている。その書込みデータのラッチ後、
シーケンス制御信号１１１によりＤＳＡＣＫ生成回路４
からはデータ転送完了信号１０５がマイクロプロセッサ
１に送出されることによって、マイクロプロセッサ１で
はそのデータ転送完了信号１０５の受信を以て、以降、
その書込みアクセス処理から解放された上、それ以外の
処理が処理可とされているものである。そのデータ転送
完了信号１０５はまた、マスク生成回路３に入力された
上、ＲＥＱ信号１０９の存在を前提としてマスク信号１
０４が生成されるものとなっている。そのマスク信号１
０４はシーケンス制御回路２に与えられることで、マス
ク信号１０４の生成期間内に、たとえ、次書込みアクセ
スや読出しアクセスがマイクロプロセッサ１から即にあ
ったとしても、そのアクセスは、マスク信号１０４の生
成が停止されるまでの間（即ち、直前アクセスが終了さ
れるまでの間）、マイクロプロセッサ１からそのまま送
出され続けられることで、待機状態におかれるものとな
っている。後述のように、本例では、８ビット単位での
データ書込みがメモリ７に対し４回行われた時点で、マ
スク信号１０４の生成が停止されていることから、それ
まで待機状態におかれていたアクセスは、その後、速や
かに実行されるものとなっている。尤も、マイクロプロ
セッサ１からのアクセス各々がシーケンス制御回路２内
で待ち状態としてＦＩＦＯ的に記憶される場合は、マイ
クロプロセッサ１から送出され続けられることは不要と
なっている。
【００１１】ラッチ回路５にラッチされた書込みデータ
が実際にメモリ７に書込みされるに際しては、ラッチさ
れた３２ビットデータのうち、最上位側８ビットデータ
が先ずシーケンス制御信号１１１によりメモリデータバ
ス１１２上に選択的に送出された状態で、シーケンス制
御回路２からメモリ制御回路６にはＲＥＱ信号１０９、
内部ＡＤＲ信号１０７（＝アドレス（ＡＤＲ）信号１０
０）および内部Ｒ／Ｗ信号１０８が送出されるものとな
っている。これら信号に基づきメモリ制御回路６からメ
モリ７にはメモリ制御信号１１３が送出されることで、
メモリデータバス１１２上の最上位側８ビットデータが
メモリ７に書込みされているものである。その最上位側
８ビットデータが書込みされれば、その応答としてメモ
リ制御回路６からはＡＣＫ信号１１０がシーケンス制御
回路２に返送されているが、このＡＣＫ信号１１０によ
り内部ＡＤＲ信号１０７（＝アドレス（ＡＤＲ）信号１
００）がインクリメント（＋１更新）された上、新たな
内部ＡＤＲ信号１０７としてメモリ制御回路６に送出さ
れているものである。これに並行して、ラッチ回路５か
らは、シーケンス制御信号１１１により最上位側８ビッ
トデータに隣接している８ビットデータが新たに選択さ
れた上、メモリデータバス１１２上に送出されることに
よって、その８ビットデータがメモリ７に書込みされて
いるものである。その後、同様にして、内部ＡＤＲ信号
１０７の＋１更新と８ビットデータの選択更新とを２回
に亘って繰返すようにすれば、書込みデータはメモリ７
上で４連続アドレスに亘って分散書込みされるところと
なるものである。
が実際にメモリ７に書込みされるに際しては、ラッチさ
れた３２ビットデータのうち、最上位側８ビットデータ
が先ずシーケンス制御信号１１１によりメモリデータバ
ス１１２上に選択的に送出された状態で、シーケンス制
御回路２からメモリ制御回路６にはＲＥＱ信号１０９、
内部ＡＤＲ信号１０７（＝アドレス（ＡＤＲ）信号１０
０）および内部Ｒ／Ｗ信号１０８が送出されるものとな
っている。これら信号に基づきメモリ制御回路６からメ
モリ７にはメモリ制御信号１１３が送出されることで、
メモリデータバス１１２上の最上位側８ビットデータが
メモリ７に書込みされているものである。その最上位側
８ビットデータが書込みされれば、その応答としてメモ
リ制御回路６からはＡＣＫ信号１１０がシーケンス制御
回路２に返送されているが、このＡＣＫ信号１１０によ
り内部ＡＤＲ信号１０７（＝アドレス（ＡＤＲ）信号１
００）がインクリメント（＋１更新）された上、新たな
内部ＡＤＲ信号１０７としてメモリ制御回路６に送出さ
れているものである。これに並行して、ラッチ回路５か
らは、シーケンス制御信号１１１により最上位側８ビッ
トデータに隣接している８ビットデータが新たに選択さ
れた上、メモリデータバス１１２上に送出されることに
よって、その８ビットデータがメモリ７に書込みされて
いるものである。その後、同様にして、内部ＡＤＲ信号
１０７の＋１更新と８ビットデータの選択更新とを２回
に亘って繰返すようにすれば、書込みデータはメモリ７
上で４連続アドレスに亘って分散書込みされるところと
なるものである。
【００１２】シーケンス制御回路２において、ＡＣＫ信
号１１０が４回カウントされたことを以て、データ転送
完了と判定された場合には、ＲＥＱ信号１０９はその出
力が停止され、また、シーケンス制御信号１１１により
マスク生成回路３でのＭＳＫ信号１０４の生成も停止さ
れているものである。ＭＳＫ信号１０４が生成停止され
れば、それまで待機状態におかれていたアクセスがシー
ケンス制御回路２で受付けされた上、その後、速やかに
実行され得るものである。
号１１０が４回カウントされたことを以て、データ転送
完了と判定された場合には、ＲＥＱ信号１０９はその出
力が停止され、また、シーケンス制御信号１１１により
マスク生成回路３でのＭＳＫ信号１０４の生成も停止さ
れているものである。ＭＳＫ信号１０４が生成停止され
れば、それまで待機状態におかれていたアクセスがシー
ケンス制御回路２で受付けされた上、その後、速やかに
実行され得るものである。
【００１３】次に、メモリ７上から３２ビットデータを
読み出す読出しアクセスについて具体的に説明すれば、
読出しアクセスが書込みアクセスとタイミング上、大き
く異なるところは、ＤＳＡＣＫ生成回路４からはデータ
転送完了信号１０５がアクセス開始初期に出力されな
く、したがって、このままでは、マスク生成回路３でマ
スク信号１０４も生成され得ない点である。よって、読
出しアクセスの場合は、シーケンス制御信号１１１によ
りマスク生成回路３からは書込みアクセスの場合と同一
タイミングでマスク信号１０４が強制的に生成されてお
り、その生成停止は８ビット単位でのデータ読出しがメ
モリ７に対し４回行われた時点とされ、また、他に大き
く異なるところは、ＤＳＡＣＫ生成回路４内では、ＡＣ
Ｋ信号１１０が４回カウントされたことを以てデータ転
送完了と判定された上、データ転送完了信号１０５が生
成されており、これがマイクロプロセッサ１に送出され
ることによって、マイクロプロセッサ１ではそのデータ
転送完了信号１０５の受信タイミングを以て、ラッチ回
路５からデータバス１０６上に送出されている３２ビッ
ト読出しデータが取込みされている点である。
読み出す読出しアクセスについて具体的に説明すれば、
読出しアクセスが書込みアクセスとタイミング上、大き
く異なるところは、ＤＳＡＣＫ生成回路４からはデータ
転送完了信号１０５がアクセス開始初期に出力されな
く、したがって、このままでは、マスク生成回路３でマ
スク信号１０４も生成され得ない点である。よって、読
出しアクセスの場合は、シーケンス制御信号１１１によ
りマスク生成回路３からは書込みアクセスの場合と同一
タイミングでマスク信号１０４が強制的に生成されてお
り、その生成停止は８ビット単位でのデータ読出しがメ
モリ７に対し４回行われた時点とされ、また、他に大き
く異なるところは、ＤＳＡＣＫ生成回路４内では、ＡＣ
Ｋ信号１１０が４回カウントされたことを以てデータ転
送完了と判定された上、データ転送完了信号１０５が生
成されており、これがマイクロプロセッサ１に送出され
ることによって、マイクロプロセッサ１ではそのデータ
転送完了信号１０５の受信タイミングを以て、ラッチ回
路５からデータバス１０６上に送出されている３２ビッ
ト読出しデータが取込みされている点である。
【００１４】より具体的に説明すれば、書込みアクセス
の場合と同様、先ずメモリ制御回路６からは、ＲＥＱ信
号１０９、内部ＡＤＲ信号１０７（＝アドレス（ＡＤ
Ｒ）信号１００）および内部Ｒ／Ｗ信号１０８に基づ
き、メモリ７にはメモリ制御信号１１３が送出されるこ
とによって、メモリ７上の該当アドレスからは最上位側
８ビットデータが読み出された上、メモリデータバス１
１２に送出されるものとなっている。その最上位側８ビ
ットデータはラッチ回路５に一旦ラッチされるが、その
際でのラッチ位置はシーケンス制御信号１１１により予
め指定されており、また、ＡＣＫ信号１１０自体がラッ
チ信号として用いられているものである。以下、同様に
して、初期状態としての内部ＡＤＲ信号１０７（＝アド
レス（ＡＤＲ）信号１００）が３回に亘って順次＋１更
新される度に、メモリ７上からは８ビットデータが読み
出された上、ラッチ回路５上の指定ラッチ位置にラッチ
されるようにすればよいものである。
の場合と同様、先ずメモリ制御回路６からは、ＲＥＱ信
号１０９、内部ＡＤＲ信号１０７（＝アドレス（ＡＤ
Ｒ）信号１００）および内部Ｒ／Ｗ信号１０８に基づ
き、メモリ７にはメモリ制御信号１１３が送出されるこ
とによって、メモリ７上の該当アドレスからは最上位側
８ビットデータが読み出された上、メモリデータバス１
１２に送出されるものとなっている。その最上位側８ビ
ットデータはラッチ回路５に一旦ラッチされるが、その
際でのラッチ位置はシーケンス制御信号１１１により予
め指定されており、また、ＡＣＫ信号１１０自体がラッ
チ信号として用いられているものである。以下、同様に
して、初期状態としての内部ＡＤＲ信号１０７（＝アド
レス（ＡＤＲ）信号１００）が３回に亘って順次＋１更
新される度に、メモリ７上からは８ビットデータが読み
出された上、ラッチ回路５上の指定ラッチ位置にラッチ
されるようにすればよいものである。
【００１５】最後に、書込みアクセスが行われている状
態で、マイクロプロセッサ１から次書込みアクセスがあ
った場合での動作について説明すれば、図２に示すよう
である。即ち、図２に示す例では、最初の書込みアクセ
スでは、メモリ７上のアドレスＡＤＲ１を先頭アドレス
として、書込みデータとして２４ビットデータ“９８７
６５４（１６進表示）”がアドレスＡＤＲ１，ＡＤＲ１
＋１，ＡＤＲ１＋２各々に分散書込みされる場合が想定
されたものとなっている。その最初の書込みアクセスが
あった直後に次書込みアクセスがあった場合が想定され
ているわけであるが、その次書込みアクセスはＭＳＫ信
号１０４の存在によりシーケンス制御回路２で直ちに受
付けされることはなく、最初の書込みアクセスが完了す
るまで、マイクロプロセッサ１から送出され続けられる
ものとなっている。換言すれば、最初の書込みアクセス
の完了を待って、次書込みアクセスがシーケンス制御回
路２で受付けされた上、次書込みアクセス処理が開始さ
れているものである。因みに、その次書込みアクセスで
は、メモリ７上のアドレスＡＤＲ２を先頭アドレスとし
て、書込みデータとして２４ビットデータ“ＡＢＣＤＥ
Ｆ（１６進表示）”がアドレスＡＤＲ２，ＡＤＲ２＋
１，ＡＤＲ２＋２各々に分散書込みされる場合が想定さ
れたものとなっている。
態で、マイクロプロセッサ１から次書込みアクセスがあ
った場合での動作について説明すれば、図２に示すよう
である。即ち、図２に示す例では、最初の書込みアクセ
スでは、メモリ７上のアドレスＡＤＲ１を先頭アドレス
として、書込みデータとして２４ビットデータ“９８７
６５４（１６進表示）”がアドレスＡＤＲ１，ＡＤＲ１
＋１，ＡＤＲ１＋２各々に分散書込みされる場合が想定
されたものとなっている。その最初の書込みアクセスが
あった直後に次書込みアクセスがあった場合が想定され
ているわけであるが、その次書込みアクセスはＭＳＫ信
号１０４の存在によりシーケンス制御回路２で直ちに受
付けされることはなく、最初の書込みアクセスが完了す
るまで、マイクロプロセッサ１から送出され続けられる
ものとなっている。換言すれば、最初の書込みアクセス
の完了を待って、次書込みアクセスがシーケンス制御回
路２で受付けされた上、次書込みアクセス処理が開始さ
れているものである。因みに、その次書込みアクセスで
は、メモリ７上のアドレスＡＤＲ２を先頭アドレスとし
て、書込みデータとして２４ビットデータ“ＡＢＣＤＥ
Ｆ（１６進表示）”がアドレスＡＤＲ２，ＡＤＲ２＋
１，ＡＤＲ２＋２各々に分散書込みされる場合が想定さ
れたものとなっている。
【００１６】以上、本発明について説明したが、例えば
データバス１０６が３２ビット幅、メモリデータバス１
１２が８ビット幅である場合には、データバス１０６上
での書込み／読出しデータ幅は最大３２ビットとして、
これ以外にも必要に応じて、２４ビット、１６ビットと
して、外部からのマニュアル設定等により随時半固定的
に可変設定されるようにすればよいものである。
データバス１０６が３２ビット幅、メモリデータバス１
１２が８ビット幅である場合には、データバス１０６上
での書込み／読出しデータ幅は最大３２ビットとして、
これ以外にも必要に応じて、２４ビット、１６ビットと
して、外部からのマニュアル設定等により随時半固定的
に可変設定されるようにすればよいものである。
【００１７】
【発明の効果】以上、説明したように、請求項１，３に
よる場合は、書込み／読出しアクセス対象としてのデー
タがメモリ上でのアクセス単位としての１ワード分より
も大きく複数ワード分であって、しかもマイクロプロセ
ッサのデータバス幅以下である場合に、マイクロプロセ
ッサでのソフトウェア処理能力を低下させることなく、
メモリが書込み／読出しアクセスされ得るメモリアクセ
ス制御方法とその装置が、また、請求項２，４による場
合は、そのような効果に加え、書込み／読出しアクセス
が連続的に行われ得るメモリアクセス制御方法とその装
置が得られるものとなっている。
よる場合は、書込み／読出しアクセス対象としてのデー
タがメモリ上でのアクセス単位としての１ワード分より
も大きく複数ワード分であって、しかもマイクロプロセ
ッサのデータバス幅以下である場合に、マイクロプロセ
ッサでのソフトウェア処理能力を低下させることなく、
メモリが書込み／読出しアクセスされ得るメモリアクセ
ス制御方法とその装置が、また、請求項２，４による場
合は、そのような効果に加え、書込み／読出しアクセス
が連続的に行われ得るメモリアクセス制御方法とその装
置が得られるものとなっている。
【図１】図１は、本発明によるメモリアクセス制御装置
の一例での概要ブロック構成を示す図
の一例での概要ブロック構成を示す図
【図２】図２は、アクセスが連続的に行われる場合での
動作を説明するための図
動作を説明するための図
１…マイクロプロセッサ（ＭＰＵ）、２…シーケンス制
御回路、３…マスク生成回路、４…ＤＳＡＣＫ生成回
路、５…ラッチ回路、６…メモリ制御回路、７…メモリ
御回路、３…マスク生成回路、４…ＤＳＡＣＫ生成回
路、５…ラッチ回路、６…メモリ制御回路、７…メモリ
Claims (4)
- 【請求項１】 マイクロプロセッサのデータバス幅がｍ
（ｍ：２以上の任意設定整数）ワード分とされた状態
で、１ワード単位に書込み／読出しアクセス可とされて
いるメモリに対し、マイクロプロセッサからｎ（ｎ：ｍ
以下、且つ２以上の任意設定整数）ワード分の書込み／
読出しアクセスが行われる場合でのメモリアクセス制御
方法であって、マイクロプロセッサからｎワード分の書
込みアクセスが行われる場合、マイクロプロセッサから
データバス上に送出されるｎワード分の書込みデータは
一旦ラッチされた後、速やかにマイクロプロセッサには
データ転送完了が通知された上、ラッチされた書込みデ
ータは１ワード単位にＤＭＡ制御下にメモリデータバス
を介しメモリ上に所定順に連続的に書込まれる一方、マ
イクロプロセッサからｎワード分の読出しアクセスが行
われる場合には、メモリ上からはｎワード分の読出しデ
ータがＤＭＡ制御下に１ワード単位に所定順にメモリデ
ータバス上に連続的に読み出される度に、所定順に一旦
ラッチされ、ｎワード分の読出しデータが全てラッチさ
れるのを待って、マイクロプロセッサには該読出しデー
タがデータバスを介しデータ転送完了通知を伴い送出さ
れるようにしたメモリアクセス制御方法。 - 【請求項２】 メモリに対しＤＭＡ制御下にｎワード分
の書込み、または読出しに係るアクセスが行われている
状態で、マイクロプロセッサからｎワード分の書込み、
または読出しに係るアクセスが新たに行われた場合、該
アクセスは一時的に待機状態におかれた上、直前アクセ
スの完了を待って、実行されるようにした請求項１記載
のメモリアクセス制御方法。 - 【請求項３】 マイクロプロセッサのデータバス幅がｍ
（ｍ：２以上の任意設定整数）ワード分とされた状態
で、１ワード単位に書込み／読出しアクセス可とされて
いるメモリに対し、マイクロプロセッサからｎ（ｎ：ｍ
以下、且つ２以上の任意設定整数）ワード分の書込み／
読出しアクセスが行われる場合でのメモリアクセス制御
装置であって、マイクロプロセッサからのｎワード分の
書込みデータをラッチの上、１ワード単位にメモリデー
タバス上に所定順に送出するとともに、メモリから順次
読み出される１ワード単位の読出しデータを所定順にラ
ッチの上、ｎワード分の読出しデータが全てラッチされ
るのを待ってデータバス上に送出するラッチ手段と、マ
イクロプロセッサからのｎワード分の書込みデータを上
記ラッチ手段に一旦ラッチせしめた後、速やかにマイク
ロプロセッサにデータ転送完了を通知の上、該ラッチ手
段上の書込みデータを１ワード単位にメモリデータバス
上に所定順に送出せしめるべく制御する一方、メモリ上
から１ワード単位に順次読み出したｎワード分の読出し
データを上記ラッチ手段に一旦ラッチせしめた上、ｎワ
ード分の読出しデータが全てラッチされるのを待って、
データ転送完了通知を伴い該読出しデータをデータバス
上に送出せしめるべく制御するＤＭＡ制御手段とを少な
くとも含む構成のメモリアクセス制御装置。 - 【請求項４】 ＤＭＡ制御手段によるＤＭＡ制御下に、
メモリに対しｎワード分の書込み、または読出しに係る
アクセスが行われている状態で、マイクロプロセッサか
らｎワード分の書込み、または読出しに係るアクセスが
新たに行われた場合、該アクセスは一時的に待機状態に
おかれた上、直前アクセスの完了を待って、実行される
べく制御されるようにした請求項３記載のメモリアクセ
ス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11175657A JP2001005722A (ja) | 1999-06-22 | 1999-06-22 | メモリアクセス制御方法とその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11175657A JP2001005722A (ja) | 1999-06-22 | 1999-06-22 | メモリアクセス制御方法とその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001005722A true JP2001005722A (ja) | 2001-01-12 |
Family
ID=15999942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11175657A Pending JP2001005722A (ja) | 1999-06-22 | 1999-06-22 | メモリアクセス制御方法とその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001005722A (ja) |
-
1999
- 1999-06-22 JP JP11175657A patent/JP2001005722A/ja active Pending
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