JP2000516075A

JP2000516075A - Ａｄｃ用の電流−電圧積分器

Info

Publication number: JP2000516075A
Application number: JP10543044A
Authority: JP
Inventors: カルトホフ，ティモシー・ブイ; タッドセン，ジェームズ・エル
Original assignee: Burr Brown Corp
Current assignee: Texas Instruments Tucson Corp
Priority date: 1997-04-08
Filing date: 1998-04-06
Publication date: 2000-11-28
Anticipated expiration: 2018-04-06
Also published as: US5841310A; EP0974119A4; WO1998045798A1; EP0974119A1; JP3464228B2

Abstract

(57)【要約】積分回路（７）は、オペアンプ（ＯＰＡ）と積分キャパシタ（１２−１）を含み、この積分キャパシタは、各積分サイクルの前に、オペアンブ（ＯＰＡ）の出力から減結合し、そして正の基準電圧にプリチャージする。

Description

【発明の詳細な説明】ＡＤＣ用の電流−電圧積分器関連する出願の相互参照この出願は、本願と同時に出願のトッドセンおよびカルソフ(James L.Todsen and Timothy V.Kalthoff)による対応の譲渡された出願“ユーザ調節可能で製造業者トリマブルのキャパシタンスを有するキャパシタ・アレイおよびその方法(C apacitor Array Having User-Adjustable，Manufacturer-Trimmable Capaci tance And Method)”と関連しており、そしてこの言及により本文に含めるものとする。発明の背景本発明は、電流−電圧積分器に、そしてユニポーラ（すなわち、単一）の電源から動作できるようにするこの積分器における改良に、そしてさらにキャパシタのスイッチングに起因する電荷注入誤差およびｋＴ／Ｃ誤差を低減するそのような電流−電圧積分器における改良に、そしてより特定すると、単一の電源から動作可能なアナログ−デジタル変換器のフロントエンド積分器としてのそのような電流−電圧積分器の使用に関するものである。従来技術の積分を行う増幅器において（例えば、種々のアナログ積分器およびスイッチト・キャパシタ積分器におけるものにおいて）は、積分するキャパシタは、各積分サイクルの初めに“リセット”すなわちゼロ・ボルトに放電させる。図２を参照すると、これは通常、スイッチ３５を閉じて積分キャパシタ３６の２つの端子を互いに短絡させることにより行う。積分キャパシタをゼロ・ボルトにリセットするこの既知の技法の結果は、図２の演算増幅器３７の反転入力に流れ込む（ホトセンサにより発生する光電流のような）入力電流が、その出力を、演算増幅器３７の非反転入力に印加された基準電圧（例えば、グランド）より下に電圧レベルを低下させる。したがって、２つの電源を設けなければならず、１つは通常＋５ボルトとグランドの基準電圧を与え、そして他方は負の電源電圧を与える。この積分型電流−電圧変換器を、＋５ボルト電源のような単一の電源のみから給電することは、大いに望ましいことである。また、機能回路であって積分型電流−電圧変換器がそのコンポーネント（例えば、アナログ−デジタル変換器のフロントエンド積分器）になっているような機能回路全体を、単一の５ボルト電源から動作可能とすることも非常に望ましい。このことは、このような製品に対する見込みのある顧客に対しては、これまで実現されていなかった大きな利点を提供するものである。相関型の二重サンプリング・キャパシタ（correlated double sampling capac itors）の使用により達成されるエラー訂正技術は、ｋＴ／Ｃ誤差電圧（これは、スイッチを開くことによって回路から動作上切断したときにキャパシタに本来的に発生する）を記憶させることにより、積分回路の出力におけるそのようなｋＴ／Ｃ誤差電圧の影響をキャンセルすることに対しては、知られている。この技法は、ＣＣＤ（電荷結合デバイス）アレイからの信号をバッファを通してアナログ−デジタル変換器の入力に出力する開ループ回路におけるｋＴ／Ｃ誤差を低減させるのに使用されてきている。米国特許５，０２７，１１６（アームストロング(Armstrong et al.)）は、自動零点化機能を差動的に実行し、両出力を２つの対応する自動零点化入力にそれぞれ印加し戻すことを開示している。発明の摘要したがって、本発明の目的は、５ボルト電源のような単一の電源のみから動作可能な電流−電圧積分器を提供することである。本発明の別の目的は、アナログ−デジタル変換器へのフロントエンド積分増幅器のような電流−電圧積分器であって、この積分器とアナログ−デジタル変換器の両方を含む回路全体が単一の低電圧電源のみから動作可能であるような上記の電流−電圧積分器を提供することである。本発明の別の目的は、単一の電源のみから動作可能な積分型電流−電圧変換器であって、積分キャパシタ上のｋＴ／Ｃ誤差および電荷注入誤差の自動キャンセルを二重サンプリング・キャパシタを使って提供するような上記の積分型電流− 電圧変換器を提供することである。本発明の別の目的は、フロントエンド電流積分器を有する低コストのアナログ −デジタル変換器であって、フロントエンド電流積分器が、アナログ−デジタル変換器による出力サンプリングの間、従来技術で実現されていたよりもフロントエンド電流積分器のより高速のセトリングを提供する、上記のアナログ−デジタル変換器を提供することである。本発明の別の目的は、低コストの多チャンネル・データ獲得システムであって、多数のフロントエンド積分器を含み、これら積分器の出力を多重化して単一のアナログ−デジタル変換器に入れ、これが、従来技術において実現できていたものと比べ、アナログ−デジタル変換の間においてフロントエンド積分器の高速のセトリング、したがってフロントエンド積分器のセトリング時間を含むシステム全体の高速の変換時間を提供するようになった、低コストの多チャンネル・データ獲得システムを提供することである。簡潔に１実施形態により説明すると、本発明は、積分回路を提供し、この積分回路は、反転入力、出力、および第１の基準電圧を導く第１基準電圧導体に結合した非反転入力を有する演算増幅器（７−１）と、前記反転入力に結合した第１の端子と、前記出力に結合した第２の端子とを有する積分キャパシタ（Ｃ_INT1）と、前記出力と前記第２端子との間に結合した第１のスイッチング回路（１０− １）であって、前記積分キャパシタのプリチャージの間において前記出力を前記積分キャパシタから減結合するよう動作する前記の第１スイッチング回路（１０ −１）と、から成る。第１導体（４６）は、精密な第１基準電圧（＋Ｖ_REF）を導く。前記第１導体と前記第２端子との間に結合した第２のスイッチング回路（１１−１および４５）は、前記積分キャパシタのプリチャージの間において前記第２端子を前記第２基準電圧（＋Ｖ_REF）に結合するよう動作する。前記第１基準電圧導体と前記第１端子との間に結合した第３のスイッチング回路（８−１）は、前記プリチャージの間において前記第１端子（２７−１）を前記第１基準電圧に結合するよう動作する。このプリチャージは、各積分サイクルの前に生起し、この積分サイクルは、前記第１端子を前記第１基準電圧導体から減結合すること、前記第２端子を前記第２基準電圧から減結合すること、前記出力を前記第１端子（４０）に結合すること、および入力電流を前記反転入力（２７−１）内へ導くことを含む。積分の間、前記演算増幅器は、前記反転入力（２７−１）を前記第１基準電圧に維持するのに必要なだけその出力電圧を前記第２基準電圧から調節する。１実施形態においては、前記積分回路は、単一の電源によってのみ給電する。前記演算増幅器（７−１）の前記出力は、その自動零点化段（５１）の反転入力にフィードバックすることにより、前記プリチャージの間において前記演算増幅器を安定化させる。前記自動零点化段はまた、前記基準電圧に結合した非反転入力を有していて、前記演算増幅器の前記出力（４）を、次に積分サイクルの開始時において前記基準電圧にあるようにする。記述実施形態において、相関型二重サンプリング・キャパシタ（１６−１）は、前記第２端子に結合した第３端子と、そしてまた第４端子とを備える。第４スイッチング回路（１１−１，４５，１３−１）は、前記第３端子と第４端子との間に結合し、そして前記積分キャパシタの前記プリチャージの間において前記相関型二重サンプリング・キャパシタをゼロ・ボルトに放電させるよう動作する。第５スイッチング回路（１４−１）は、前記第４端子と前記出力との間に結合し、そして前記積分サイクルが完了した後に、前記相関型二重サンプリング・キャパシタを前記積分キャパシタと直列に結合して、前記積分キャパシタと前記相関型二重サンプリング・キャパシタの両方に蓄積された逆極性のリセット誤差をキャンセルし、そしてこれにより前記演算増幅器に前記積分サイクルに渡って前記入力電流をより正確に表す出力電圧を発生させるよう動作する。前記演算増幅器は、前記出力と、内部信号経路内の１点との間に結合した第１の内部補償キャパシタ（５２）を含む。また、前記演算増幅器は、前記出力と前記内部信号経路内の１点との間に直列に結合した第２の内部補償キャパシタ（５３）および第４スイッチング回路（５４）を含んで、前記第４スイッチング回路が前記第２補償キャパシタを前記第１のものと並列に結合するよう動作するときに、前記演算増幅器の帯域幅を減少させる。前記積分キャパシタは、キャパシタのプログラマブル・アレイを含み、該アレイは、複数のゲイン選択入力に応答して選択的に並列に結合して、これにより前記積分回路のゲインを制御することができる。前記出力は、差動型のデルタシグマ・アナログ−デジタル変換器の反転入力に結合し、この変換器は、前記基準電圧（＋Ｖ_REF）に結合した非反転入力を有し、そして前記単一の電源電圧によってのみ給電する。図面の簡単な説明図１は、本発明の積分型電流−電圧変換器の基本ブロック図である。図１Ａ−図１Ｄは、図１の積分増幅器の動作を説明するのに役立つ簡単化した等価回路である。図２は、従来技術を説明するのに役立つ回路図。図３は、デュアルチャンネルの連続積分型アナログ−デジタル変換器の詳細な回路図であり、この変換器は、ｋＴ／Ｃスイッチング誤差および電荷注入誤差をキャンセルするよう動作する相関型二重サンプリング・キャパシタを備え、かつ単一電源から動作可能である。図４は、図３のアナログ−デジタル変換器のタイミング図。図５は、図１に含まれた演算増幅器の回路図。図５Ａは、図５の演算増幅器のための代替の帯域幅制御回路の回路図。好ましい実施形態の詳細な説明図１を参照すると、電流−電圧積分器７は、図５に詳細に示した演算増幅器７ −１を含んでいる。演算増幅器７−１は、導体２７−１に接続した反転（−）入力と、導体２８−１によりグランド（あるいはその他の適当なバイアス電圧導体 (この場合には、以下で使用する“仮想グランド”はそのバイアス電圧と等しくなる)）に接続した非反転（＋）入力とを含む。この記述実施形態においては、演算増幅器７−１はまた、自動零点化段を含み、これは、導体３０−１に接続した反転自動零点化入力（−）と、導体２９−１に接続した非反転自動零点化入力（＋）とを有する。これら２つの自動零点化入力は、内部的に自動零点化キャパシタ３１−１および３１−２にそれぞれ接続する。図５を参照して後で詳細に説明するように、演算増幅器７−１の帯域幅制御導体２５は、内部補償キャパシタンスの量したがってその帯域幅を変化させるため、入力ＭＡ₁を受けるように接続している。反転入力導体２７−１は、スイッチ８−１（これは信号ＡＺ_Aにより制御）によりグランドに結合する。導体２７−１はまた、サンプリング・スイッチ６−１（これはサンプル信号ＳＡにより制御）により外部ホトセンサ２（これは点線内に示した等価回路を有する）に結合する。導体２７−１は、さらに、プログラマブル・キャパシタ・アレイ１２−１に接続し、このアレイは、キャパシタンスＣ_INT1 をもつ積分キャパシタとして機能する。ゲイン選択入力Ｇ０，Ｇ１およびＧ２を含むデジタルコードは、Ｃ_INTの絶対値、したがって電流−電圧積分器７のゲインを選択する。キャパシタ・アレイ１２−１の詳細は、言及により含めた上記の共通に譲渡されたトッドセン外（Todsen et al.）の出願に記載されている。キャパシタ・アレイ１２−１は、複数の二進重み付けしたキャパシタを含み、これにより、ユーザは、Ｇ０，Ｇ１およびＧ２を選択してＣ_INT1の値を調節することにより電流−電圧積分器７のゲインを調節できるようになる。キャパシタ・アレイ１２−１は、以下“積分キャパシタＣ_INT1”とも呼ぶが、これは、演算増幅器７−１の反転入力と出力との間にスイッチ１０−１（これは信号ＣＡ₁により制御）により結合し、そしてこのスイッチは導体４０と４１との間に結合している。演算増幅器７−１の出力は、導体４０により自動零点化スイッチ３３−１の一方の端子に接続し、そしてこのスイッチの他方の端子は、導体３０−１に接続している。導体２９−１は、自動零点化スイッチ３４−１により＋Ｖ_REFに結合する。両スイッチ３３−１および３４−１は、自動零点化信号ＡＺ_Aにより制御する。非反転のユニティゲイン・バッファ４８は、スイッチ４７と１１−１を閉じしかもスイッチ４５を開いている間、＋Ｖ_REFを供給する精密な電圧基準回路（図示せず）をオーバーロードせずとも、Ｃ_INT1のほぼ＋Ｖ_REFボルトへの粗いがしかし高速の部分プリチャージを可能にする。このプリチャージの次にスイッチ４７を開き、そして次にスイッチ４５を閉じる。これにより、精密基準電圧回路を乱さずに、Ｃ_INT1の精密での＋Ｖ_REFへの最後のわずかな“微細”プリチャージを可能にするが、その理由は、Ｃ_INT1のプリチャージを仕上げるのには、非常に小さな追加の電荷しか必要ないからである。演算増幅器の出力４０は、スイッチ１０−１（信号ＣＡ₁により制御）により導体４１に接続し、そしてこの導体は、積分キャパシタＣ_INT1の一方の端子とそしてＣＤＳ（相関型二重サンプリング）キャパシタ１６−１の一方のプレートとに接続し、そしてこのキャパシタの他方のプレートは導体４２に接続している。導体４１は、スイッチ１１−１（これは自動零点化信号ＡＺ_Aにより制御）によ御）により導体４６に結合し、そしてこの導体は、基準電圧＋Ｖ_REFを受ける。また、導体４４は、スイッチ４７（これは、信号ＡＺ_Adにより制御）によりユニティゲイン・バッファ４８の出力および反転入力に結合する。バッファ４８の非反転入力は、導体４６によりＶ_REFに接続し、そしてその反転入力は、その出力に接続している。導体４６は、スイッチ１３−１（相関型二重サンプリング信号ＣＤＳ_Aにより制御）により導体４２に接続している。導体４２は、スイッチ１４−１（これは測定信号ＭＡ₁により制御）により演算増幅器の出力導体４０に結合する。この演算増幅器出力導体４０は、スイッチ１５−１（これもまた測定信号ＭＡ₁により制御）により積分器出力導体２０に結合する。図４は、図１内の種々のスイッチを制御する上述の信号のタイミング図である。図１Ａ、図１Ｂ、図１Ｃおよび図１Ｄは、図１の電流積分回路７の動作を説明するのに役立つ簡単化した等価回路を示しており、これらは、それぞれ、プリチャージ／自動零点化と、相関型二重サンプリングと、積分と、そして測定ホールド動作モードとに対するものである。図１Ａの等価回路により示しているように、プリチャージ／自動零点化動作の間、積分キャパシタ１２−１は、＋Ｖ_REFボルトにプリチャージし、かつＣＤＳキャパシタ１６−１は短絡あるいはゼロ・ボルトにリセットする。その反転入力と非反転入力とは、グランドにセットされる。これは、スイッチ６−１を開きかつスイッチ８−１，１１−１，１３−１，および４５を閉じることにより行い、これにより、積分キャパシタ１２−１を＋Ｖ_REFにプリチャージし、かつＣＤＳキャパシタ１６−１をゼロ・ボルトに放電させる。図１Ａに示していないが、演算増幅器７−１の自動零点化は、Ｃ_INT1の＋Ｖ_REFへのプリチャージと同時に、すなわちスイッチ３３−１および３４−１が閉じているときに発生し、これによりフィードバックを提供して、Ｃ_INT1をこのプリチャージ動作中切断している間の演算増幅器７−１の動作を安定化させ、また、導体４０を＋Ｖ_REF（これは、Ｃ_INT1をプリチャージしている先の電圧と同じである）にセットする。次に、これら双方は、スイッチ１０−１が閉じて次に積分を開始させるときには、同じ電圧＋Ｖ_REFとなることになる。次に、図１Ｂの等価回路を参照すると、スイッチ８−１および１１−１が開いており、スイッチ１０−１が閉じており、スイッチ６−１が開いたままであり、しかもスイッチ１３−１および４５が閉じたままである状態で、種々のスイッチを動作させることにより発生するｋＴ／Ｃノイズおよび電荷注入ノイズは、積分キャパシタＣ_INT1とＣＤＳキャパシタ１６−１の両方に蓄積される。尚、これら蓄積されたノイズ電圧は、積分キャパシタＣ_INT1とＣＤＳキャパシタ１６−１では逆極性のものである。（当業者には判るように、スイッチを開くことにより回路からキャパシタを動作上切断することは、キャパシタに蓄積した電圧において、電荷注入誤差とｋＴ／Ｃ誤差（“リセット誤差”とも呼ぶ）を発生する。スイッチ８−１および１１−１を開きかつスイッチ１３−１を閉じたままに保つことは、ほぼ等しいが逆極性の誤差電圧が積分キャパシタＣ_INT1および“相関型二重サンプリング”キャパシタ１６−１に蓄積される結果となる。ここで、ＣＤＳキャパシタ１６−１を＋Ｖ_REFから減結合することもまた、それに、キャンセルされないｋＴ／Ｃ誤差電圧を生じさせるが、ＣＤＳキャパシタ１６−１のサイズを十分に大きく、例えば２００ピコファラドにすることにより、そのような誤差電圧を無視することができるようにする。）このとき、積分回路７は、スイッチ６−１が閉じたときに入力光電流Ｉ_IN1の積分を開始する準備が完了する。図１Ｃの等価回路を参照すると、スイッチ８− １および１１−１は開いたままであり、かつスイッチ１０−１は閉じたままである。ＣＤＳキャパシタ１６−１は、スイッチ１３−１を開くことにより＋Ｖ_REF から切断する。演算増幅器７−１は、積分キャパシタＣ_INT1に入力光電流Ｉ_IN1 をバランスさせて反転入力導体２７−１を仮想グランド電圧に維持するのに必要なだけ、導体４０のその出力電圧を初期＋Ｖ_REF電圧（これに対し積分キャパシタＣ_INT1をプリチャージする）から減少させる。上述の積分サイクルが完了すると、積分回路７は、図１Ｄに示した等価回路を有する。スイッチ１０−１を開き、かつスイッチ１４−１を閉じることにより、ＣＤＳキャパシタ１６を積分キャパシタ１２−１と共にフィードバック・ループ内に組み込む。これは、積分キャパシタ１２−１とＣＤＳキャパシタ１６−１の双方に先に蓄積されていた逆極性のｋＴ／Ｃ誤差電圧とそしてまた電荷注入誤差電圧を自動的にキャンセルさせる。次に、入力スイッチ６−１を開く。スイッチ８−１は開いたままである。スイッチ１１−１は開いたままである。スイッチ１３−１は開いたままであり、そしてスイッチ１５−１を閉じて演算増幅器７−１のその積分した出力電圧を別の回路（例えば、図３に示すようなデルタシグマ変調器２１）の入力に印加する。帯域幅制御信号ＭＡ₁は、図５のスイッチ５４を開くために印加して、演算増幅器７−１の帯域幅を大きくし、そしてこれにより、積分器の出力の例えばアナログ−デジタル変換器によるサンプリングの直前のそのセトリング時間を減少させる。図１Ａ−１Ｃの等価回路に対応する動作の間、演算増幅器の帯域幅は、低い値にセットして(スイッチ５４は閉じている)、上述のプリチャージ／自動零点化、相関型二重サンプリング、および（入力信号）積分の各動作の間のノイズ特性を向上させる。次に図５を参照すると、演算増幅器７−１は、折返しカスコード段（folded c ascode stage）５５に接続した差動入力段５０を備えており、そしてカスコード段５５は、定電流源６１および６２を含んでいて、これらは、それぞれＰチャンネルのカスコードＭＯＳＦＥＴ６０および５７のソースに接続している。これらのドレインは、ＮチャンネルＭＯＳＦＥＴ４９のゲートおよびドレインとＮチャンネルＭＯＳＦＥＴ５８のドレインとに接続している。ＭＯＳＦＥＴ４９および５８の各ソースは、グランドに接続している。ＭＯＳＦＥＴ４９および５８の各ゲートは、互いに接続することにより、これらがカレントミラーを形成するようにしている。カレントミラー出力ＭＯＳＦＥＴ５８のドレインは、導体５６によりＮチャンネルＭＯＳＦＥＴ５９のゲートに接続し、そしてこのＭＯＳＦＥＴ５９は、ソース接地増幅器として接続している。演算増幅器７−１の差動入力段５０は、共通に譲渡された米国特許４，９０１，０３１（カルソフ外(Kalthoff et al.)）に十分に記述されている。演算増幅器７−１はまた、差動自動零点化段５１を含み、この段５１は、上記の自動零点化キャパシタ３１−１および３１−２を備え、これらは、グランドと（＋）自動零点化入力および（−）自動零点化入力の対応するものとの間に接続している。その（−）入力は、Ｎチャンネル・ソースフォロワＭＯＳＦＥＴ６５のゲートに接続し、（＋）入力はＮチャンネル・ソースフォロワＭＯＳＦＥＴ６４のゲートに接続している。これらソースフォロワは、１対のソース結合のＮチャンネルＭＯＳＦＥＴのゲートを駆動する。上述のスイッチ３３−１は、出力導体４０を自動零点化段５１の反転入力（＋）に結合し、そしてスイッチ３４−１はＶ_REFを自動零点化段５１の非反転入力（−）に結合する。この自動零点化技法は、上記の米国特許５，０２７，１１６（アームストロング(Armstrong et al .)）においてその全体が記述されている。演算増幅器７−１の出力は、これの自動零点化段５１の反転入力にフィードバックして(この段５１は、基準電圧に結合した非反転入力をもつ)、プリチャージ中の演算増幅器を安定化させ、また積分サイクルの開始時において演算増幅器出力の出力４を基準電圧にあるようにする。したがって、図５を参照することにより判るように、演算増幅器７−１の切断した出力４０は、自動零点化動作の間、自動零点化段５１の（＋）入力に印加された＋Ｖ_REF電圧に等しくなるように強制する。（自動零点化入力へのこのシングルエンデッドのフィードバックは、上記のアームストロング（Armstrong et al.）の米国特許５，０２７，１１６とは対照的であり、この米国特許では、差動出力が差動自動零点化入力にフィードバックされている。）導体２５は、帯域幅制御信号ＭＡ₁を導き、これは、補償キャパシタ５３の一方のプレートと導体５６との間の結合したスイッチ５４を制御する。導体５６は、ＭＯＳＦＥＴ５７および５８の各ドレインに接続する。補償キャパシタ５３の他方のプレートは、出力導体４０に接続する。補償キャパシタ５２は、導体５６と導体４０との間に接続し、そしてこれは、補償キャパシタ５３（これは、およそ２００ピコファラドのキャパシタンスをもつことがある）よりもはるかに小さいおよそ３０ピコファラドのキャパシタンスをもたせることができる。したがって、演算増幅器７−１の帯域幅は、スイッチ５４をターンオンすることによりかなり減少させることができる。後で説明するように、これは、積分増幅器７−１をデルタシグマ・アナログ−デジタル変換器のフロントエンド積分器として使用するときには有利となり得るものである。代替的には、図５Ａに示すように、キャパシタ５３とスイッチ５４を省くことができ、そしてゲイン段３９を、出力４０とキャパシタ５２の右側の端子との間に結合することができる。このとき、補償キャパシタ５２の実効値は、ゲイン段３９のゲインＧにより乗算され、そしてゲイン段３９のゲインは、ゲイン制御信号ＢＷＣにより制御することによって演算増幅器７−１の帯域幅を制御することができる。次に図３を参照すると、２チャンネル（すなわち、“チャンネル１”と“チャンネル２”のアナログ−デジタル変換器１は、アナログ入力として２つの光電流Ｉ_IN1とＩ_IN2を、それぞれ入力導体４と５を介して受ける。Ｉ_IN1とＩ_IN2は、２つのホトダイオードが発生し、そしてこれらホトダイオードは、それぞれ点線２と３内の等価回路により示すようにモデル化している。 “チャンネル１”においては、第１と第２のスイッチト・キャパシタ積分器１７−１および１７−２を多重化して、ホトセンサ１を交互にサンプルし、そしてまた連続的な積分／ホールド機能を交互に提供することにより、検知した光電流Ｉ_IN1を表す第１のアナログ出力電圧を発生する。同様に、“チャンネル２”では、第３および第４のスイッチト・キャパシタ積分器１７−３および１７−４を多重化して、ホトセンサ２を交互にサンプルし、そしてまた連続的な積分／ホールド機能を交互に提供することにより、検知した光電流Ｉ_IN2を表す第２のアナログ出力電圧を発生する。図３の回路内および図４に示したこれのタイミング図におけるスイッチ制御信号に使用したラベルの理解のためには、積分器１７−１および１７−３を、各々が“Ａ”回路経路を形成し、そして積分器１７−２および１７−４を、各々が“ Ｂ”回路経路を形成するものとして考えることができることに注意することが役に立つ。これにより、スイッチ制御信号においては、“Ａ”は、積分器１７−１および１７−３に対応し、そして“Ｂ”は、積分器１７−２および１７−４に対応する。また、番号“１”と“２”は、上記の“チャンネル１”と“チャンネル２” とにそれぞれ対応している。２つのアナログ出力段、すなわち“チャンネル１”に対する１つと“チャンネル２”に対する１つとは、互いに導体２０に多重化し、そして交互に差動デルタシグマ変調器２１の反転（−）入力に印加し、この変調器２１の（＋）入力は＋Ｖ_REFに接続している。デルタシグマ変調器２１の出力は、入力デジタル・フィルタ２２に結合し、これと一緒になって、デルタシグマ・アナログ−デジタル変換器を形成し、これが、２つの入力光電流Ｉ_IN1とＩ_IN2を交互に表すデジタル信号出力ＤＡＴＡＯＵＴを発生する。電流−電圧積分器７−１，７−２，７−３，７−４と同様に、デルタシグマ・アナログ−デジタル変換器は、＋Ｖ_DDを供給する単一の電源とグランドとによってのみ給電する。（尚、任意のタイプの差動アナログ−デジタル変換器を使用することができることに注意されたい。また、＋Ｖ_REF電圧（これに対し積分キャパシタ１２−１をプリチャージする）もまた、基準電圧であってこれに対しアナログ−デジタル変換器２１が積分器７により発生される出力電圧を測定するその基準電圧でなければならない。従来は、アナログ−デジタル変換器が入力電圧をグランドに対し相対的に測定する場合、これは、シングルエンデッドのアナログ−デジタル変換器であると考えられ、そしてアナログ−デジタル変換器が入力電圧をグランド以外のある電圧または信号に対し相対的に測定する場合、これは、差動型のアナログ−デジタル変換器であると考えられる。）以下の説明のほとんどは、スイッチト・キャパシタ積分器１７−１および１７ −２に向けているが、その理由は、スイッチト・キャパシタ積分器１７−３および１７−４を含む回路が積分器１７−１および１７−２と同一であるからであるが、但し、積分器１７−１および１７−２が発生する２つのサンプルしたホールドしたアナログ電圧信号および積分器１７−３および１７−４が発生するサンプルしホールドしたアナログ電圧信号の多重化を実現する制御信号のいくつかが相違しており、そしてこれらは、交互に導体２０を介してデルタシグマ変調器２１の反転入力に印加される。上記で説明したように、本発明の重要な面は、図３における４つの積分キャパシタＣ_INT1，Ｃ_INT2，Ｃ_INT3，Ｃ_INT4の各々を、各積分サイクルの開始時に固定の基準電圧＋Ｖ_REFに“プリチャージ”し、そして次に入力光電流Ｉ_IN1，Ｉ_IN2 を積分することにより、これによって、演算増幅器７−１，７−２，７−３，７−４が、種々の積分キャパシタを＋Ｖ_REFボルトからグランドに向かって下方へとＩ_IN1，Ｉ_IN2が供給する電荷量に比例して徐々に放電させ、そして次に＋Ｖ_REFに接続した非反転入力をもつ差動アナログ−デジタル変換器を使って積分キャパシタＣ_INT1，Ｃ_INT2，Ｃ_INT3，Ｃ_INT4のホールドされたその結果の電圧を交互に測定することにある。ここで、上述の積分キャパシタＣ_INT1，Ｃ_INT2，Ｃ_INT3，Ｃ_INT4を＋Ｖ_REFボルトにプリチャージする技法は、対応する積分増幅器それぞれをフィードバック・ループから物理的に除去することを必要とする。これは、通常、積分増幅器に不安定さを生じさせるものである。本発明によれば、積分増幅器７−１，７−２，７−３，７−４の各々には、上述の図５に示したように自動零点化段５１の（ −）入力への別個の内部負フィードバック経路を設けることにより、積分キャパシタを＋Ｖ_REFにプリチャージしている間、演算増幅器７−１の安定性を維持する。図３をまた参照すると、演算増幅器７−１は、制御入力ＭＡ₁を含み、演算増幅器７−２は制御入力ＭＢ₁を含んでいる。これら制御信号は、これらの演算増幅器が上記の積分モードにある間においてはそれら演算増幅器の帯域幅を減少させ、そしてこれら演算増幅器がそのホールド・モードまたは測定モードにある間においてはそれらの帯域幅を増大させる。積分モードの間の減少した帯域幅は、それら演算増幅器が発生しそしてその結果として積分キャパシタＣ_INT1，Ｃ_INT2 ，Ｃ_INT3，Ｃ_INT4に蓄積されるＲＭＳノイズを低減させる。測定モードの間（この間は、演算増幅器の出力はデルタシグマ変調器２１の（−）入力に接続されている）の上記の増大した帯域幅は、より高速のセトリングを提供し、したがって各アナログ−デジタル変換サイクルに対しより高速のアナログ−デジタル変換時間を提供する。演算増幅器の帯域幅を増減させるこの内部機構は、単に、ＭＡ₁ またはＭＢ₁に応答してより大きなあるいはより小さな内部補償キャパシタンスをスイッチ・インさせることである。上述の積分器は、単一の電源から動作させることができ、したがって単一電源のアナログ−デジタル変換器のフロントエンド積分器として使用することができる。積分後の積分器フィードバック・ループ内にＣＤＳキャパシタを含めるための記述した構造および技術により、例えばアナログ−デジタル変換器の入力によるサンプリングのための非常に正確な出力電圧をもたらす。演算増幅器の帯域幅制御能力は、アナログ−デジタル変換器の入力による積分器のコンタクト電圧のサンプリングの間における、良好なノイズ特性および高速セトリング時間の両方をもたらし、入力光電流のデジタル数への変換全体が高速となる。プログラマブル積分キャパシタは、“オンザフライ(on-the-fly)”ゲイン変更を可能にし、これは、ある種のユーザには非常に役に立つものとなる。以上、本発明についていくつかの特定の実施形態を参照して説明したが、当業者であれば、本発明のこの記述した実施形態に対し、本発明の要旨および範囲から逸脱せずに種々の変更を行うことができる。実質上同一の機能を実質上同一の方法で実行して実質上同一の結果を達成するエレメントおよびステップのあらゆる組合せは、本発明の範囲内にあると意図している。例えば、演算増幅器７−１の非反転入力はグランド以外のバイアス電圧に接続する場合、基準とする“仮想グランド”は、そのバイアス電圧と等しくなり、したがってＣ_INT1は、＋Ｖ_REF とバイアス電圧との間の差にプリチャージすべきことになる。また、開示した回路以外の回路も、積分サイクルの開始時において＋Ｖ_REFがＣ_INT1の両端に現れる限り、Ｃ_INT1をプリチャージするのに設けることができる。本発明の原理は、入力電流が演算増幅器の反転入力から流出してその出力電圧が積分の間において増大するような積分器にも、等しく適用することができる。また、ＣＤＳキャパシタ１６−１をリセットすることは必要ではない。

Claims

【特許請求の範囲】１．積分回路であって、（ａ）反転入力、出力、および第１の基準電圧を導く第１基準電圧導体に結合した非反転入力を有する演算増幅器であって、第１の電源電圧導体によりこれに印加される第１電源電圧と第２の電源電圧導体によりこれに印加される第２電源電圧とにより給電する、前記の演算増幅器と、（ｂ）前記反転入力に結合した第１の端子と、前記出力に結合した第２の端子とを有する積分キャパシタと、（ｃ）前記出力と前記第２端子との間に結合した第１のスイッチング回路であって、前記積分キャパシタのプリチャージの間において前記出力を前記積分キャパシタから減結合するよう動作する、前記の第１スイッチング回路と、（ｄ）精密な第２基準電圧を導く第１の導体と、（ｅ）前記第１導体と前記第２端子との間に結合した第２のスイッチング回路であって、前記プリチャージの間において前記第２端子を前記第２基準電圧に結合するよう動作する、前記の第２スイッチング回路と、（ｆ）前記第２電源電圧導体と前記第１端子との間に結合した第３のスイッチング回路であって、該スイッチング回路が、前記プリチャージの間において前記第１端子を前記第１基準電圧に結合するよう動作し、前記プリチャージが各積分サイクルの前に生起する、前記の第３スイッチング回路と、から成り、各積分サイクルが、前記第１端子を前記第１基準電圧導体から減結合すること、前記第２端子を前記第２基準電圧から減結合すること、前記出力を前記第２端子に結合すること、および入力電流を前記反転入力内へあるいはこの反転入力外へ導くことを含み、前記演算増幅器が、前記反転入力を前記第１基準電圧に等しい電圧に維持するのに必要なだけその出力電圧を前記第２基準電圧から調節すること、を特徴とする積分回路。２．請求項１記載の積分回路において、前記第１基準電圧導体は前記第２電源電圧導体であり、前記第１基準電圧は前記第２電源電圧であること、を特徴とする積分回路。３．請求項１記載の積分回路であって、さらに、前記第２端子に結合した第３端子とそしてまた第４端子とを有する相関型二重サンプリング・キャパシタと、前記第４端子と前記第１導体との間に結合した第４のスイッチング回路であって、前記積分キャパシタのリセット誤差の測定を、前記相関型二重サンプリング・キャパシタ上のリセット誤差の相関型二重サンプリングを前記積分サイクルの前に実行することにより、行うよう動作する、前記の第４スイッチング回路と、前記第４端子と前記出力との間に結合した第５のスイッチング回路であって、前記積分サイクルの後に前記相関型二重サンプリング・キャパシタを前記積分キャパシタと直列に結合して、前記積分キャパシタと前記相関型二重サンプリング・キャパシタの両方に蓄積された逆極性のリセット誤差電圧をキャンセルし、そしてこれにより前記演算増幅器が前記入力電流をより正確に表す出力電圧を発生するようにさせるよう動作する、前記の第５スイッチング回路と、を含むこと、を特徴とする積分回路。４．請求項１記載の積分回路において、前記演算増幅器は、前記出力と、前記演算増幅器の内部信号経路内の１点との間に結合した第１の内部補償キャパシタを含むこと、を特徴とする積分回路。５．請求項４記載の積分回路において、前記演算増幅器は、前記出力と前記内部信号経路内の１点との間に直列に結合した第２の内部補償キャパシタおよび第４スイッチング回路を含んで、前記第４スイッチング回路が前記第２補償キャパシタを前記第１補償キャパシタと並列に結合するよう動作しているときに、前記演算増幅器の帯域幅を減少させること、を特徴とする積分回路。６．請求項４記載の積分回路であって、前記出力に結合した入力と、前記第１補償キャパシタの一方の端子に結合した出力と、を有するゲイン段を含み、該ゲイン段は、ゲイン制御入力を有して、これにより前記演算増幅器の帯域幅の制御を、前記第１補償キャパシタの実効値を前記ゲイン段のゲインで乗算することにより行うこと、を特徴とする積分回路。７．請求項１記載の積分回路において、前記積分キャパシタは、キャパシタのプログラマブル・アレイを含み、該アレイは、複数のゲイン選択入力に応答して選択的に並列に結合して、これにより前記積分回路のゲインを制御することができること、を特徴とする積分回路。８．請求項１記載の積分回路において、前記演算増幅器は、差動の自動零点化段を含み、該段は、反転入力と、非反転入力と、前記演算増幅器の差動入力段の対応する出力に結合した差動出力と、を含むこと、を特徴とする積分回路。９．請求項８記載の積分回路において、前記第１スイッチング回路が前記出力を前記積分キャパシタから減結合している間、前記出力を前記自動零点化段の前記反転入力に結合して、前記演算増幅器を安定化させること、を特徴とする積分回路。１０．請求項９記載の積分回路において、前記自動零点化段の前記非反転入力は、前記第１導体に結合して、前記演算増幅器の前記出力を、前記積分キャパシタの前記プリチャージの終了時において前記第２基準電圧にあるようにすること、を特徴とする積分回路。１１．請求項３記載の積分回路であって、前記出力を差動型のアナログ−デジタル変換器の一方の入力に結合し、該アナログ−デジタル変換器の別の入力が前記第２基準電圧に結合したこと、を特徴とする積分回路。１２．請求項１１記載の積分回路において、前記アナログ−デジタル変換器は、デジタル・フィルタの入力に結合した出力を有するデルタシグマ変調器を含むこと、を特徴とする積分回路。１３．請求項２記載の積分回路において、前記第２スイッチング回路は、ｉ．前記第２基準電圧を導く第１導体と、 ii．前記第１導体に接続した入力と、また出力とを有するバッファ回路と、 iii．第１信号により制御する第１のスイッチであって、前記バッファ回路の前記出力と第２導体への間に結合して、前記バッファ回路が、前記基準電圧を発生する精密な基準電圧源をオーバーロードせずに、前記積分キャパシタをほぼ前記基準電圧に急速にプリチャージできるようにする、前記の第１スイッチと、 iv．前記第１導体と前記第２導体との間に結合した第２のスイッチであって、前記第１信号よりも遅延させた第２信号により制御して、前記積分キャパシタを前記基準電圧へ精密にプリチャージするのを完成させる、前記の第２スイッチと、ｖ．前記第２導体と前記第２端子との間に結合した第３のスイッチであって、前記第１スイッチおよび前記第２スイッチのいずれかが閉じている間において、前記第２導体を前記第２端子に結合するよう動作する、前記の第３スイッチと、を含むこと、を特徴とする積分回路。１４．積分回路を動作させる方法であって、（ａ）反転入力、出力、および第１の基準電圧を導く第１基準電圧導体に結合した非反転入力を有する演算増幅器を提供し、第１の電源電圧導体によりこれに印加される電源電圧と第２の電源電圧導体によりこれに印加される第２電源電圧とにより前記演算増幅器に給電するステップと、（ｂ）前記反転入力に結合した第１の端子と、また前記出力に結合した第２の端子とを有する積分キャパシタを提供するステップと、（ｃ）前記積分キャパシタを第２基準電圧にプリチャージするステップであって、該プリチャージを、前記積分キャパシタの前記第１端子を前記第１基準電圧に結合し、前記出力を前記積分キャパシタの前記第２端子から減結合し、前記積分キャパシタの前記第２端子を前記第２基準電圧を導く精密な第２基準電圧導体に結合することにより行い、前記プリチャージが各積分サイクルの前に生起する、前記のステップと、を含み、各積分サイクルが、前記第１端子を前記第１基準電圧導体から減結合すること、前記第２端子を前記第２基準電圧から減結合すること、前記出力を前記第２端子に結合すること、および入力電流を前記反転入力内へあるいはこの反転入力外へ導くことを含み、前記演算増幅器が、前記反転入力を前記第１基準電圧に等しい電圧に維持するのに必要なだけその出力電圧を前記第２基準電圧から調節すること、を特徴とする方法。１５．請求項１４記載の方法であって、前記第２基準電圧に等しい前記第１基準電圧を提供すること、を含むこと、を特徴とする方法。１６．請求項１４記載の方法であって、ｉ．相関型二重サンプリング・キャパシタを提供するステップと、 ii．前記相関型二重サンプリング・キャパシタを前記積分キャパシタに結合して、前記積分キャパシタのｋＴ／Ｃ誤差の測定を、次の積分サイクルの前に前記相関型二重サンプリング・キャパシタ上の前記ｋＴ／Ｃ誤差の相関型二重サンプリングを実行することにより行うステップと、 iii．前記相関型二重サンプリング・キャパシタを前記積分サイクル後に前記積分キャパシタと直列に結合して、前記積分キャパシタと前記相関型二重サンプリング・キャパシタの両方に蓄積された逆極性のｋＴ／Ｃ誤差電圧をキャンセルし、そしてこれにより前記演算増幅器が、前記入力電流をより正確に表す出力電圧を発生するようにさせるステップと、を含むこと、を特徴とする方法。