JP2000323689A

JP2000323689A - 半導体エピタキシャル基板及びその製造方法

Info

Publication number: JP2000323689A
Application number: JP13440199A
Authority: JP
Inventors: Ichiro Mizushima; 一郎水島; Yuichiro Mitani; 祐一郎三谷; Shigeru Kanbayashi; 茂神林
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-05-14
Filing date: 1999-05-14
Publication date: 2000-11-24
Anticipated expiration: 2019-05-14
Also published as: JP3886085B2

Abstract

(57)【要約】【課題】低価格で歩留まりの良いシリコンエピタキシャ
ル基板を得る。【解決手段】シリコン単結晶基板上に２−８×１０１４
ｃｍ−２のシリコン酸化膜を形成する。その後、その上
にアモルファスシリコン層を形成し７００℃でアニール
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体エピタキシャ
ル基板およびその製造方法に関するものであり、特に半
導体基板上に酸化膜を介して形成されたエピタキシャル
層を表面に有する半導体エピタキシャル基板及びその製
造方法に関する。

【０００２】

【従来の技術】ＬＳＩ素子の微細化に伴い、ＭＯＳＦＥ
Ｔにおいてはショートチャネル効果など、微細化に伴う
不具合の影響が増大している。これに対処するために、
ＳＯＩ構造の検討が行われている。しかしながらチャネ
ル領域の結晶性を確保した上でＳＯＩ構造を実現するこ
とは困難であり、少なくともウェハ接着技術、ＳＩＭＯ
Ｘ技術等を用いることが必要になっている。これらの技
術は、製造工程数増、材料コスト増、製造歩留低下を招
き、いずれも従来ＣＺ基板を用いる技術に比較して大幅
なコストアップが余儀なくされている。また、チャネル
領域で高い電子移動度を確保するために、Ｓｉ（シリコ
ン）基板上にＳｉＧｅ混晶を形成し、チャネル領域とし
て用いる試みがなされている。この場合、基板としては
高品質の基板が容易に入手可能なシリコン基板を用いる
ことが必要である一方、高い電子移動度を確保するには
Ｇｅ（ゲルマニウム）の混晶比を大きくすることが望ま
しい。しかしながら、シリコンとＧｅの格子定数の相違
から、Ｇｅ混晶比が２０％を超える高品質の（結晶欠陥
の少ない）エピタキシャル基板は得られていない。

【０００３】更に、半導体装置の製造工程途中において
シリコンのエピタキシャル成長を行うことによる、ＬＳ
Ｉの構造の可能性を広げる試みがなされている。例えば
半導体素子形成後にその素子上にシリコンエピタキシャ
ル成長を行い再度の素子形成を行うことにより多段的な
素子形成が可能となり素子形成密度を飛躍的に向上させ
ることが出来る。このためには無欠陥のエピタキシャル
層を形成することが必要であり、そのためには、エピタ
キシャル成長前に基板上の自然酸化膜を十分に除去する
必要があった。これは、ごくわずかでも基板上に酸素等
の不純物が残っていた場合、この酸素を起点として、エ
ピタキシャル層中に転位等の欠陥が形成されたためであ
る。しかしながらこのような表面の酸素を除去するため
には、酸素を還元するために、１０００℃近い温度での
熱処理が必要とされており、プロセス温度に上限のあ
る、製造工程の途中での採用には難しい点があった。

【０００４】

【発明が解決しようとする課題】以上の様に、チャネル
領域の結晶性を確保した上でＳＯＩ構造を実現すること
は困難であり、少なくともウェハ接着技術、ＳＩＭＯＸ
技術等を用いることが必要になっていた。これらの技術
は、製造工程数増、材料コスト増、製造歩留低下を招
き、いずれも従来のＣＺ基板を用いる技術に比較して大
幅なコストアップを余儀なくされていた。

【０００５】また、チャネル領域で高い電子移動度を確
保するために、Ｓｉ（シリコン）基板上にＳｉＧｅ混晶
を形成し、チャネル領域として用いる試みがなされてい
るが、シリコンとＧｅの格子定数の相違から、Ｇｅ混晶
比が２０％を超える高品質の（結晶欠陥の少ない）エピ
タキシャル基板は得られていなかった。

【０００６】更に、半導体装置の製造工程途中において
シリコンのエピタキシャル成長を行うことによる、ＬＳ
Ｉの構造の可能性を広げる試みがなされているが、良好
な結晶を得るためには１０００℃近い温度での熱処理が
必要とされており、プロセス温度に上限のある、製造工
程の途中での採用には難しい点があった。

【０００７】本発明は上記事情を考慮してなされたもの
であり、製造工程数増、材料コスト増、製造歩留低下の
ないＳＯＩ基板及びその製造方法を提供することを目的
とする。

【０００８】また、Ｇｅ混晶比が２０％を超える高品質
の（結晶欠陥の少ない）エピタキシャル基板を提供する
ことを目的とする。更に、７００℃程度以下の低温でシ
リコン基板上にエピタキシャル成長可能なエピタキシャ
ル層及びそに製造方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明は上記の問題を解
決するためになされたものであり、本発明に係る半導体
エピタキシャル基板では、シリコン基体の一主面上にエ
ピタキシャル層が形成されたシリコンエピタキシャル基
板であって、前記シリコン基体と前記エピタキシャル層
界面に酸化膜を有し、その酸化膜の最大酸素濃度が２×
１０¹⁴ｃｍ^-2乃至８×１０¹⁴ｃｍ^-2であることを特徴と
する。

【００１０】また、半導体エピタキシャル基板では、シ
リコン基体の一主面上に酸化膜を介してエピタキシャル
層が形成されたシリコンエピタキシャル基板であって、
前記エピタキシャル層が２０％乃至５０％のＧｅを含有
したＳｉＧｅ混晶であることを特徴とする。

【００１１】さらに、本発明に係る半導体エピタキシャ
ル基板の製造方法では、シリコン基体の一主面上に、薄
い酸化膜層を形成する工程と、前記薄い酸化膜層を介し
て前記シリコン基体上にアモルファスシリコン層を形成
する工程と、このアモルファスシリコン層を結晶化する
工程とを具備したシリコンエピタキシャル基板の製造方
法であって、前記薄い酸化膜層の厚さが、界面酸素濃度
２×１０¹⁴ｃｍ^-2から８×１０¹⁴ｃｍ^-2の範囲で規定さ
れる厚さであることを特徴とする。

【００１２】また、本発明に係る半導体エピタキシャル
基板の製造方法では、シリコン基体の一主面上に、薄い
酸化膜層を形成する工程と、前記薄い酸化膜層を介して
前記シリコン基体上にアモルファスシリコン層を形成す
る工程と、このアモルファスシリコン層を結晶化する工
程と、前記シリコン基体を酸化して前記薄い酸化膜層を
厚膜化する工程とを具備したシリコンエピタキシャル基
板の製造方法であって、前記薄い酸化膜層の厚さが、界
面酸素濃度２×１０¹⁴ｃｍ^-2から８×１０¹⁴ｃｍ^-2の範
囲で規定される厚さであることを特徴とする。

【００１３】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態（以下、実施形態と略す）に付いて詳細
に説明する。（第１の実施形態）図２は本発明の第１の実施形態に係
る半導体基板の製造工程を示す工程断面図である。

【００１４】単結晶シリコン基板１を希弗酸溶液に処理
し、表面の自然酸化膜を除去した後湿度３０％、温度２
５℃の大気中に３時間放置した。この放置によって、単
結晶シリコン基板１上には、図２（ａ）のように、極め
て薄い酸化膜層２が形成された。この後、単結晶シリコ
ン基板１をＬＰＣＶＤ炉中に導入し、５５０℃の堆積温
度、圧力０．３ＴｏｒｒでＳｉＨ₄を原料ガスとしてア
モルファスシリコン層３を堆積した（図２（ｂ））。こ
の後、一旦ＣＶＤ炉から取り出し、常圧窒素雰囲気中で
７００℃３時間の熱処理を行い、アモルファスシリコン
層を結晶化し、エピタキシャル（単結晶）シリコン層４
とした（図２（ｃ））。

【００１５】このエピタキシャル（単結晶）シリコン層
４の結晶状態を断面ＴＥＭにより観察したところ、図３
に示したように、欠陥の見られない単結晶であることが
確認された。ここで、１００はシリコン基板、２００は
エピタキシャルシリコン層を示している。また、この断
面ＴＥＭ像の右下に示した白線３００は１００ｎｍの長
さを示している。以下の各断面ＴＥＭ写真でもこれらの
記号を同様に使用する。

【００１６】通常、エピタキシャル成長において自然酸
化膜が界面に存在する場合、その酸化膜の存在により堆
積されたエピタキシャル成長層には欠陥が必ず入るもの
とされていた。しかしながら本発明者らの行った実験の
結果によれば、上述したように堆積層中に欠陥は観察さ
れていない。そこでこのような欠陥が発生せずにすむ機
構を調べるため、系統的に界面の酸化膜厚を変化させ
て、上記実施形態と同様にアモルファスシリコンを堆積
し、その後結晶化し、結晶状態を調べる実験を行った。

【００１７】図１に、界面の酸素量と結晶性との対応関
係を調べた結果を示した。ここで界面酸素量は、ＳＩＭ
Ｓによって酸素濃度のデプスプロファイルを測定し、界
面における酸素濃度の積分値を計算することによって求
めた。図８に、界面酸素濃度１．５×１０¹⁴ｃｍ^-2の時
の酸素のＳＩＭＳプロファイルの例を示した。またここ
で界面の酸化膜厚は希弗酸溶液中での処理の後の放置時
間を変えることにより制御可能であった。図９に放置時
間（Ｉｎｔｅｒｖａｌ）と界面酸素濃度（Ｉｎｔｅｒｆ
ａｃｉａｌＯｘｙｇｅｎＣｏｎｃｅｎｔｒａｔｉｏ
ｎ）との関係を示した。ここで縦軸として、界面での酸
素濃度だけでなく、被覆率（Ｃｏｖｅｒａｇｅ）を示し
た。ここで被覆率への換算は、界面酸素濃度を、シリコ
ンの原子面密度に相当する１．３６×１０¹⁵ｃｍ^-2で割
ることにより行った。またこの大気中（Ａｔｍｏｓｐｈ
ｅｒｉｃＡｍｂｉｅｎｔ）での放置は、温度（Ｔｅｍ
ｐｅｒａｔｕｒｅ）２４℃、湿度（Ｍｏｉｓｔｕｒｅ）
４５％に制御した状況で行った。この図から明らかなよ
うに、放置時間を変化させることで界面酸素濃度を１．
５×１０¹⁵ｃｍ^-2から６×１０¹⁵ｃｍ^-2の範囲で変化さ
せることができることが確かめられた。尚、例えば希弗
酸処理後の純水中での処理時間を変えることによって制
御することも可能である。またもしくは、アモルファス
シリコンの堆積直前、例えば炉内へのローディング時な
どに、加熱された酸化性ガスを含む雰囲気中で熱処理す
ることで制御してもよい。またアモルファスシリコンの
堆積はＬＰＣＶＤ法に限らず、超高真空中でのＣＶＤや
蒸着等によって行ってもよい。

【００１８】図１に示した結果から明らかなように、酸
素濃度２ｘ１０¹⁴ｃｍ^-2から８ｘ１０¹⁴ｃｍ^-2の範囲に
おいてのみ結晶性のよい単結晶層が得られており、それ
以下でもそれ以上でも、成長層中に欠陥が観察された。
この酸素濃度は、ＳｉＯ₂膜厚に換算して０．２５原子
層程度と推定された。この程度の酸素濃度が、少なくと
も｛１００｝シリコン面上でアモルファスシリコンから
シリコンを固相成長させる際に最適であることが推定さ
れた。

【００１９】図４に、界面酸素量の少ない酸素濃度が５
ｘ１０¹³ｃｍ^-2の時の、熱処理後の断面ＴＥＭ像を示し
た。成長方向に対して同方向に転位が形成されているこ
と、またその転位の形成された領域では膜厚が厚くなっ
ていることがわかる。このような欠陥を有する状態とな
ったのは、基板表面上で、酸化物がほとんど残っていな
いところと比較的多く残ったところが生じ、酸化膜の薄
いところでは結晶化がすばやく進み、単結晶状態で堆積
されたのに対し、酸化膜の多く残っていたところでは結
晶化が遅れアモルファス状態で堆積されたことによる。
この結果、アモルファス状態で堆積された領域の方が、
表面に存在する未結合手の数が多いため、堆積速度が速
くなり、したがってその部分だけ膜厚が厚くなり、また
転位が残ったものと考えられる。この結果としてエピタ
キシャル層表面に荒れが生じている。

【００２０】一方、図５に界面酸素濃度が２ｘ１０¹⁵ｃ
ｍ^-2のアモルファスシリコン層の熱処理後（７００℃）
の断面ＴＥＭ像を示した。下地の結晶性を引き継いでは
いるものの、双晶が高密度に存在することがわかる。こ
れは、酸化膜厚が厚かったために、アモルファス層の結
晶化時に下地の結晶性を引き継いでエピタキシャル成長
できない個所が多数あったためと考えられる。さらに解
散酸素濃度が高かった場合には、下地の結晶性が全く引
き継がれず、堆積層は多結晶状態に結晶化した。これ
は、ランダムに核生成が起こったことによるものと考え
られる。これらの結果から明らかなように、ある適切な
範囲に界面酸素濃度を制御することで、完全に自然酸化
膜を除去することなくとも、良好な結晶性を有するエピ
タキシャルシリコン層を形成できることがわかった。

【００２１】一方、アモルファスシリコン形成時の堆積
温度を７００℃に上げて実験を行ったところ、上記低温
堆積では欠陥の見られなかった界面酸素濃度であって
も、転位が形成されてしまうことが分かった。この様子
断面ＴＥＭで観察した結果を図６に示した。高い温度で
堆積を行うと、堆積と同時に結晶化が起きる（即ち、ア
モルファス状態は経由しない）。このような、一般に気
相成長と呼ばれるエピタキシャル成長においては、仮に
基板表面から完全に酸化膜がなくなっていればエピタキ
シャル成長が可能であるが、少しでも酸素があるとその
領域での結晶化が妨げられ、その周囲でのみ結晶化が進
む。それぞれの結晶化した領域は酸素のある領域上にせ
り出し結合するが、その下に酸素を含んだ領域が存在す
るため、結晶軸が完全には一致せず、転位が形成されて
しまうものと考えられる。したがって上記の従来技術の
項でも記載した様に通常行われるシリコンの気相エピタ
キシャル成長では、このような転位の形成を抑えるた
め、基板表面から完全に酸素を除去するべく、１０００
℃近い温度での熱処理が必要とされてきた。このため、
プロセス温度に上限のある製造工程の途中での採用には
難しい点があった。

【００２２】本発明においては、シリコン膜の堆積をア
モルファス状態で行っているため、その後のエピタキシ
ャル成長がアモルファス状態から単結晶状態への相変化
による、一般に固相成長と呼ばれる方法により起こる。
固相成長においては、界面に酸素があっても、それが高
すぎる濃度でない限り、平坦な成長端を保ちつつ結晶化
が起きるため、欠陥を生じることがない。この結果とし
て、酸素を除去するための還元のための高温熱工程を行
うことなく欠陥のないエピタキシャルシリコン層を形成
することができる。

【００２３】また、上記の方法により得られたエピタキ
シャル基板を酸素雰囲気中で熱処理することにより、エ
ピタキシャル層とシリコン基板との界面の酸化膜気相中
の酸化膜が厚くなる（酸素濃度が高くなる）現象が観察
された（以下、後酸化と称する）。これは、酸素がエピ
タキシャル層中を透過し、エピタキシャル相とシリコン
基板との界面の酸化膜に到達、固定されることにより起
こったものと推定された。これにより、エピタキシャル
層とシリコン基板との界面の酸化膜の膜厚は制御可能と
なり、ＳＯＩ基板として機能し得るエピタキシャル基板
の製造が可能となった。尚、この後酸化後もエピタキシ
ャル層の結晶性に大きな変化は観測されなかった。

【００２４】上記の本発明の第１の実施の形態を用いる
ことにより、界面の酸化膜形成工程を付加するだけで、
シリコン酸化膜を介して良好なシリコン単結晶層を有す
るエピタキシャル基板を得ることが出来た。

【００２５】また、その基板を更に酸化することによ
り、シリコン酸化膜を介して良好なシリコン単結晶層を
有するＳＯＩ基板を得ることが出来た。更に、半導体素
子形成工程中のシリコン基板上に最高温度７００℃で良
好なシリコンエピタキシャル層を形成することが可能と
なった。

【００２６】次に本発明の第１の実施形態の変形例につ
いて説明する。尚、以下の説明において、上記の第１の
実施例と同一の部分については説明を省略する。本変形
例では、希弗酸処理、図２に示す薄い酸化膜２の形成後
に、アモルファスシリコン層３の形成を、ＬＰＣＶＤ
で、０．３ＴｏｒｒのＳｉ₂Ｈ₆を用いて４８０℃で行っ
た。また、その後のアニールを窒素雰囲気で６００℃で
行った。この時の界面酸素濃度とエピタキシャル層の欠
陥密度との関係を調べた所、酸素濃度３．３×１０¹⁴ｃ
ｍ^-2で欠陥の無い単結晶が形成されることが確認され
た。

【００２７】しかし、酸素濃度２．５×１０¹⁴ｃｍ^-2の
時は結晶欠陥が見られ、また、酸素濃度５．８×１０¹⁴
ｃｍ^-2の時は多結晶が形成されていることが確認され
た。即ち、本変形例では、上記の第１の実施形態よりも
良好な単結晶が得られる条件が狭いことが分かった。し
かしながら、本変形例では最高温度６００℃で酸化膜を
介してのエピタキシャル成長が可能であることが確認で
きた。これは、本導体素子工程中にシリコンエピタキシ
ャル成長を行う必要がある場合には有力な方法である。
尚、本変形例で良好な単結晶の得られる酸素濃度範囲が
狭くなった理由は、ソースガスをＳｉＨ₄から還元性の
高いＳｉ₂Ｈ₆に変えたことにより、アモルファスシリコ
ンの堆積初期において表面酸素の偏在化が起こり、堆積
膜中に欠陥を作りやすくなってしまったためと考えられ
る。

【００２８】（第２の実施形態）次に本発明の第２の実
施形態について説明する。尚、本第２の実施形態の説明
で、上記の第１の実施形態と同一の部分については説明
を省略する。

【００２９】第２の実施形態では上記の第１の実施形態
と同様にシリコン基板表面に厚さを制御した薄い酸化膜
を形成した後、Ｇｅ組成を４０％含むアモルファスＳｉ
Ｇｅを堆積した。尚、アモルファスＳｉＧｅの形成は、
ＳｉＨ₄とＧｅＨ₄を用いたＬＰＣＶＤ法で行った。この
後、窒素雰囲気中での６５０℃３０分の熱処理によりア
モルファスＳｉＧｅのエピタキシャル成長を行ったとこ
ろ、膜中に転位等の欠陥のない単結晶層を得ることがで
きた。一般にＧｅ濃度が高くなると欠陥のないＳｉＧｅ
エピタキシャル層を形成することは非常に困難になる。
これは、Ｓｉに対してＧｅの添加により格子定数が大き
くなり、格子ゆがみが界面において入るためとされる。
そこで本方法により欠陥のないエピタキシャルＳｉＧｅ
がどの程度のＧｅ組成まで形成可能であるかを調べるた
め、Ｇｅ濃度を系統的に変化させ、６５０℃３０分の熱
処理結晶化後の結晶性を調べた。結果を図７に示したよ
うに、Ｓｉ：Ｇｅが５０％：５０％の組成まで、欠陥の
ない成長が可能であることがわかった。これに対して、
堆積温度を６２０℃程度まで上げ、ＳｉＧｅを気相エピ
タキシャル成長によって形成した場合には、２０％程度
のＧｅ組成以下でないと、欠陥が形成されてしまった。
このような違いは、界面に酸化膜を挟み固相エピタキシ
ャル成長させることにより、基板とエピタキシャル成長
層との間の歪みが緩和され、格子定数が異なっているに
もかかわらず、通常はエピタキシャル成長の困難な高濃
度にＧｅを含有するＳｉＧｅにおいてもヘテロエピタキ
シャル成長が可能となったものと考えられる。同様に、
Ｃ（炭素）を含有するＳｉに対しても本発明は有効であ
った。Ｇｅの代りにＣをドーピングした場合、またＧｅ
とＣを両方ともドーピングした場合でも、Ｓｉ単体の場
合と比較して格子定数が変化し、下地シリコン基板との
間に格子歪みが発生する。しかしながら、上記の本発明
の方法により形成したエピタキシャル層中には欠陥は存
在せず、良好な結晶性を有するエピタキシャル層を形成
できた。

【００３０】またこのような界面に酸素を有した構造の
エピタキシャル層が形成されることで、以下のようなメ
リットのあることもわかった。即ち、２０％のＧｅを含
有する厚さ５００ｎｍのＳｉＧｅ膜について、界面に酸
素を有するものと有しないものとを形成した後、アルゴ
ン雰囲気中で１０００℃３０分の熱処理を行った。熱処
理後の試料の結晶性を調べたところ、界面に酸素を有す
る試料では結晶性に変化がなかったのに対し、界面に酸
素を有しない試料ではエピタキシャル層内部のみならず
基板中にも転位か形成されていることがわかった。この
ように界面に酸素を有することで欠陥が形成されにくく
なるのは、界面酸素層があることで、基板／エピタキシ
ャル層間での格子歪みが緩和されることによるものと考
えられる。またこの界面酸素層にはエピ層中からの不純
物の拡散をブロックするという働きもあることがわかっ
た。これはエピ直後の状態で形成されていた、急峻なド
ーピングプロファイルを保つという点で非常に有利であ
る。

【００３１】尚、これらの効果は、本実施例に記載した
Ｓｉ／ＳｉＧｅのヘテロエピタキシャル層に限るもので
はなく、第１の実施形態に記載したＳｉ／Ｓｉのホモエ
ピタキシャル層においても有効であることはいうまでも
ない。

【００３２】このようにエピタキシャルＳｉ層中への他
元素を添加するという点では、不純物種はＧｅに限ら
ず、他の元素でも同様の効果が得られる。例えばＢ、
Ｐ、Ａｓなどの不純物をドーピングしたアモルファスシ
リコン膜を堆積した場合にも同様に有効であった。即
ち、不純物添加のアモルファスシリコンを堆積し、その
後結晶化することで、堆積と同時に結晶化を行う気相成
長によってエピタキシャル成長する場合と比較して、高
濃度に不純物をドーピングした場合でも、良好な結晶性
が得られた。またアモルファス状態で不純物添加を添加
したシリコンを堆積することで、堆積時に結晶化させて
しまうよりも高濃度のドーピングが可能となった。この
結果、欠陥のないエピタキシャル成長が実現できること
とあいまって、低抵抗のエピタキシャルシリコン層を形
成することができた。

【００３３】

【発明の効果】上述のように本発明を用いることによ
り、工程数の増加が少なく、歩留まり低下が少ないＳＯ
Ｉ基板及びその製造方法を得ることが出来た。また２０
％を超え、５０％までのＧｅ濃度（混晶比）を持つ、結
晶欠陥の無いＳｉＧｅエピタキシャル層を得ることが出
来た。

【００３４】更に本発明を用いることにより７００℃以
下の低温プロセスのみで欠陥の無い良好なシリコンエピ
タキシャル層を得ることが出来た。これにより、半導体
工程中でエピタキシャル成長層を形成することが可能と
なった。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るシリコン基板、
エピタキシャル層界面の界面酸素濃度と欠陥密度との関
係を示した図である。

【図２】本発明によるエピタキシャル層形成工程の工程
断面図である。

【図３】本発明の第１の実施形態を用いて得られた良好
な結晶性を有するエピタキシャル層の断面ＴＥＭ写真で
ある。

【図４】界面酸素量が５×１０¹⁴ｃｍ^-2と少なく、熱処
理後に欠陥の入ったエピタキシャル層の断面ＴＥＭ写真
である。

【図５】界面酸素量が２×１０¹⁵ｃｍ^-2と多く、熱処理
後に双晶が入ったエピタキシャル層の断面ＴＥＭ写真で
ある。

【図６】堆積温度を７００℃としたときの、欠陥の入っ
たエピタキシャル層の断面ＴＥＭ写真である。

【図７】本発明の第２の実施形態のエピタキシャル成長
方法と従来のエピタキシャル成長方法でＳｉＧｅ中のＧ
ｅ組成比を０％−８０％迄変化させた時の欠陥密度の変
化を示した図である。

【図８】酸素のＳＩＭＳプロファイルを示した図であ
る。

【図９】希弗酸処理後の放置時間と酸素膜厚との関係を
示した図である。

【符号の説明】

１…Ｓｉ基板２…薄い酸化膜３…アモルファスシリコン層４…エピタキシャルシリコン層１００…シリコン基板２００…エピタキシャルシリコン層３００…１００ｎｍを示す白線

フロントページの続き (72)発明者神林茂神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内Ｆターム(参考） 5F045 AA06 AB04 AC01 AD09 AD10 AF02 AF03 AF08 BB04 BB12 DC61 HA16 5F052 AA11 DA02 DA10 DB02 EA11 EA15

Claims

【特許請求の範囲】

【請求項１】シリコン基体の一主面上にエピタキシャル
層が形成されたシリコンエピタキシャル基板であって、
前記シリコン基体と前記エピタキシャル層界面に酸化膜
を有し、その酸化膜の最大酸素濃度が２×１０¹⁴ｃｍ^-2
乃至８×１０¹⁴ｃｍ^-2であることを特徴とする半導体エ
ピタキシャル基板。
【請求項２】シリコン基体の一主面上に酸化膜を介して
エピタキシャル層が形成されたシリコンエピタキシャル
基板であって、前記エピタキシャル層が２０％乃至５０
％のＧｅを含有したＳｉＧｅ混晶であることを特徴とす
る半導体エピタキシャル基板。
【請求項３】シリコン基体の一主面上に、薄い酸化膜層
を形成する工程と、前記薄い酸化膜層を介して前記シリ
コン基体上にアモルファスシリコン層を形成する工程
と、このアモルファスシリコン層を結晶化する工程とを
具備したシリコンエピタキシャル基板の製造方法であっ
て、前記薄い酸化膜層の厚さが、界面酸素濃度２×１０
¹⁴ｃｍ^-2から８×１０¹⁴ｃｍ^-2の範囲で規定される厚さ
であることを特徴とする半導体エピタキシャル基板の製
造方法。
【請求項４】シリコン基体の一主面上に、薄い酸化膜層
を形成する工程と、前記薄い酸化膜層を介して前記シリ
コン基体上にアモルファスシリコン層を形成する工程
と、このアモルファスシリコン層を結晶化する工程と、
前記シリコン基体を酸化して前記薄い酸化膜層を厚膜化
する工程とを具備したシリコンエピタキシャル基板の製
造方法であって、前記薄い酸化膜層の厚さが、界面酸素
濃度２×１０¹⁴ｃｍ^-2から８×１０¹⁴ｃｍ^-2の範囲で規
定される厚さであることを特徴とする半導体エピタキシ
ャル基板の製造方法。