JP2000311912A - 半導体基板の処理方法、電気的組立体の製作方法、及び、はんだバンプ付き半導体基板 - Google Patents

半導体基板の処理方法、電気的組立体の製作方法、及び、はんだバンプ付き半導体基板

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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
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Abstract

(57)【要約】 【課題】 本発明は、フリップチップを有する電気的
組立体の信頼性を改良し、製作中に使用される工程及び
材料が削減された半導体基板及びその製作方法の提供を
目的とする。 【解決手段】 本発明の半導体基板の処理方法は、導電
性領域と、ポリマー層と、リリース層とを含む積層を形
成する工程を有し、ポリマー層は、半導体基板と回路層
の間に設けられる。アパーチャは、導電性領域を露出す
るため、ポリマー層とリリース層の間に形成される。ア
パーチャ内において、はんだ組成物は、はんだバンプを
形成するためリフロー処理される。ポリマー層は、半導
体基板から得られたチップに対するパッシベーション層
として役立つ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体基板をポリ
マー層を含む半導体装置に処理する方法及び構造体に関
する。
【０００２】
【従来の技術】フリップチップボンディング処理は、チ
ップを回路基板のような配線基板に連結するための非常
に一般的な方法である。フリップチップボンディング処
理の一例として、複数のはんだバンプが半導体チップ上
に作製され、バンプはチップの表面側にある。バンプが
作製されたチップは、表裏が逆にされて回路基板に取り
付けられ、バンプは導電性パッドを回路基板に接触させ
る。次に、はんだバンプは加熱され、パッドに結合され
たはんだジョイントを形成し、チップを回路基板に連結
する。
【０００３】フリップチップボンディング処理されたチ
ップは、ワイヤボンディングのような他のチップ接続処
理よりも多数の利点がある。たとえば、ワイヤボンディ
ングされた組立体における回路基板は、典型的に環状パ
ターンのパッドを有し、チップは表向きに環状パターン
内に固定される。精細な配線は、回路基板上のパッドを
チップの上向き面の周辺にあるパッドに接触させる。こ
のような組立体の場合に、チップと基板の間の入出力
（Ｉ／Ｏ）コネクションの数は制限され、配線によって
占領される空間はかなり大きい。
【０００４】これに対し、フリップチップボンディング
処理されたチップは、ボンディングワイヤのような中間
導電性構造体を用いること無く、下側にある回路基板と
連結する。その結果として、フリップチップ組立体内の
チップと回路基板の間には、ワイヤボンディング処理さ
れた組立体のような組立体よりも短い信号パスが存在す
る。また、フィリップチップボンディング処理されたチ
ップは、チップと回路基板を連結するボンディングワイ
ヤのような中間導電性構造体を必要としないので、電気
的組立体で使用される材料及び処理工程が削減される。
材料及び処理工程を削減することによって、電気的組立
体のコストが著しく削減される。その上、フリップチッ
プ組立体の場合に、Ｉ／Ｏコネクションは、典型的なワ
イヤボンディング処理された組立体の場合とは異なり、
チップ面の周辺領域には限定されない。フリップチップ
組立体の場合に、Ｉ／Ｏコネクション（たとえば、はん
だジョイント）は、チップの表面全域に存在する。フリ
ップチップ組立体におけるチップと回路基板の間のＩ／
Ｏコネクションの本数が増加すると、チップと回路基板
の間の信号経路が増加する。
【０００５】フリップチップボンディングは多数の利点
があるが、フリップチップボンディングには多数の問題
点もある。たとえば、ステンシルは、フリップチップボ
ンディングされるべきチップ上にはんだバンプを形成す
るため使用され得る。典型的なステンシル処理の場合
に、剛性ステンシルが多数のチップを有する半導体ウェ
ーハ上に設けられる。ステンシルはウェーハ上に設けら
れるので、ステンシルのアパーチャは個々のチップのパ
ッドと整列される。堆積したはんだは、次に、ウェーハ
上にはんだバンプを形成するようリフロー処理される。
リフロー処理後、ステンシルはウェーハから分離され
る。マスクがウェーハから分離されたとき、ステンシル
は、１個以上のはんだバンプと不注意に接触し、はんだ
バンプをウェーハから取り除く可能性がある。このよう
な状況が発生したとき、バンプが作製されたチップの歩
留まりを最大にするためウェーハを加工する必要があ
る。ウェーハの加工はコスト高であり、かつ、時間を要
する。従来の写真像形成可能、かつ、除去可能なはんだ
マスクは、上記の剛性ステンシルの代わりに使用できる
が、はんだマスクを使用すると、形成された電気的組立
体のコストを増加させる余分な処理工程が必要になる。
【０００６】フリップチップはチップの面上に多数のは
んだジョイントを有する点が有利ではあるが、はんだジ
ョイントの数が増加すると共に他の問題が生ずる。たと
えば、鉛含有はんだは、アルファ粒子を放出し、このア
ルファ粒子ははんだが接合されるチップを入る。吸収さ
れたアルファ粒子は、チップ内のセルをフリップ状態に
変え、チップのメモリエラーが生ずる。このようなエラ
ーは「ソフトエラー」として公知であり、チップ形状が
小さくなり、はんだジョイントの数が増加すると共に増
大する傾向がある。
【０００７】また、はんだジョイントは、一般的に柔軟
性がある。動作中に、チップ組立体内のチップは、ター
ンオンされ、ターンオフされるのに応じて加熱、冷却さ
れる。チップ及び回路基板は、典型的に、異なる熱膨張
特性を有する非類似の材料により作られるので、チップ
及び回路基板は相対的に移動し得る。この相対運動はは
んだジョイントを変形させ、機械的応力を加える。この
応力は、チップの繰り返し動作と共にり返しジョイント
に加えられ、時間的にはんだジョイントを破損させる。
したがって、はんだジョイントの破損の可能性は、たと
えば、ワイヤボンディングチップ組立体よりもフリップ
チップ組立体の方が高い。その理由は、チップ上のはん
だジョイントの数が、ワイヤボンディングチップ組立体
よりもフリップチップ組立体の場合に著しく多いからで
ある。
【０００８】
【発明が解決しようとする課題】本発明の目的は、フリ
ップチップを有する電気的組立体の信頼性を改良するこ
とができると共に、フリップチップを有する電気的組立
体を形成するため使用される工程及び材料が削減された
方法及び構造体を提供することである。
【０００９】
【課題を解決するための手段】本発明の一実施例は、半
導体基板を処理する方法に関係する。この方法は、導電
性領域と、ポリマー層と、リリース層とを含む積層を形
成する工程を有し、ポリマー層は、半導体基板と回路層
の間に設けられる。アパーチャは、導電性領域を露出す
るため、ポリマー層とリリース層の間に形成される。ア
パーチャ内において、はんだ組成物は、はんだバンプを
形成するためリフロー処理される。
【００１０】本発明の他の実施例は、バンプが形成され
た半導体基板に関係する。バンプが形成された半導体基
板は、導電性領域と、半導体基板上のポリマー層と、ポ
リマー層上のリリース層とを有する。ポリマー層及びリ
リース層は、導電性領域上に設けられた共通アパーチャ
を有し、共通アパーチャは導電性領域に電気的接続され
たはんだバンプを有する。
【００１１】本発明の他の実施例は、マルチチップモジ
ュール及びチップスケールパッケージのような電気的組
立体を形成する方法に関する。
【００１２】請求項１に係る発明は、導電性領域、ポリ
マー層、及び、リリース層を有する半導体基板を含み、
上記ポリマー層が上記半導体基板と上記リリース層との
間に設けられた積層体を形成し、上記導電性領域を露出
するため、上記ポリマー層及び上記リリース層にアパー
チャを形成し、上記アパーチャ内にはんだ組成物を堆積
し、はんだバンプを形成するため、上記はんだ組成物が
上記アパーチャ内に残っている間に上記はんだ組成物を
リフロー処理し、上記ポリマー層から上記リリース層を
分離する、半導体基板の処理方法である。
【００１３】請求項２に係る発明は、複数のチップ及び
複数の導電性領域を有する半導体基板と、ポリマー層
と、リリース層とを含み、上記ポリマー層が上記半導体
基板と上記リリース層との間に設けられた積層体を形成
し、上記導電性領域を露出するため、上記ポリマー層及
び上記リリース層に複数のアパーチャを形成し、上記ア
パーチャ内にはんだ組成物を堆積し、複数のはんだバン
プを上記半導体基板上に形成するため、上記はんだ組成
物が上記アパーチャ内に残っている間に上記はんだ組成
物をリフロー処理し、上記ポリマー層から上記リリース
層を分離し、上記複数のチップを互いに分離するため、
少なくとも１個のチップに、はんだバンプと、上記少な
くとも１個のチップの表面で上記はんだバンプの周辺に
設けられたポリマー層の一部分とが含まれるように、上
記半導体基板及び上記ポリマー層を切断し、上記少なく
とも１個のチップ上の上記はんだバンプが回路基板上の
導電性領域に連結されるように、上記少なくとも１個の
チップを回路基板に実装する電気的組立体の製作方法で
ある。
【００１４】請求項３に係る発明は、導電性領域を有す
る半導体基板と、上記半導体基板の上にあるポリマー層
と、上記ポリマー層の上にあるリリース層と、はんだバ
ンプとを含み、上記ポリマー層及び上記リリース層は上
記導電性領域上に配置された共通のアパーチャを有し、
上記はんだバンプは上記共通のアパーチャ内に設けら
れ、上記半導体基板上の上記導電性領域に電気的接続さ
れている、はんだバンプ付き半導体基板である。
【００１５】請求項４によれば、本発明のはんだバンプ
付き半導体基板は、上記はんだバンプが支柱部及びヘッ
ド部を有し、上記支柱部が上記ヘッド部と上記導電性領
域との間に設けられている。
【００１６】請求項５によれば、本発明のバンプ付き半
導体基板は、上記はんだバンプが約３のアスペクト比を
有する。
【００１７】本発明の上記実施例並びに他の実施例は、
以下の詳細な説明、添付図面、及び、特許請求の範囲に
記載された事項から当業者に容易に理解される。
【００１８】
【発明の実施の形態】図１乃至６を参照して本発明の実
施例について説明する。図１乃至６には、半導体基板上
にはんだバンプを形成する例示的な方法が示されてい
る。
【００１９】本発明の実施例では、図２に示されるよう
な積層体２０が形成される。積層体２０は半導体基板１
０を含み、半導体基板１０は、複数の導電性領域１１、
リリース層１６、及び、基板１０とリリース層１６の間
のポリマー層１４を有する。
【００２０】図１には、処理されるべき半導体基板１０
の断面図が示される。好ましい実施例において、半導体
基板１０は、複数の集積回路チップを含む半導体ウェー
ハ（たとえば、Si、GaAs）である。本発明の実施例にお
いて、導電性領域は、個別の集積回路チップ上の導電性
パッドでもよい。ウェーハは、後で（たとえば、ウェー
ハ上にはんだバンプを形成した後に）、集積回路チップ
を分離するためダイシングされるので、望ましい形態で
実装若しくはパッケージングすることができる。他の実
施例において、半導体基板１０は、ダイシングされない
単体の半導体装置でもよい。
【００２１】導電性領域１１は適当な導電性材料により
作製され、単層若しくは多層のいずれの形式でも構わな
い。たとえば、導電性領域１１は、Cu、Al、Ag、Au、P
d、Pt及びこれらの合金のような金属の単層を含む。必
要に応じて、導電性領域１１は多層により構成してもよ
い。たとえば、導電性領域１１は、真鍮、青銅、Zn、N
i、Sn、Cd、Bi、Au、In、Pd、Ag、はんだ、合金及びこ
れらの化合物のような適当な金属材料を含む１層以上の
適当な導電性材料の層で被覆された導電性材料（たとえ
ば、Al若しくはCuのような金属）の層を含む。導電性領
域は、Ti/Ni/Au及びAl-W/Cuのようなアンダーバンプ冶
金（UBM）組成物を含み得る。導電性領域１１内の層数
とは無関係に、導電性領域の露出面（すなわち、蒸着は
んだにより接触されるべき表面）は、好ましくは、Cu、
Ni、Ag、Au、Sn、Pd、及び、これらの化合物のようなは
んだ付けできる材料を含む。より詳細には、はんだ付け
できる材料は、Ni若しくはPdのような拡散バリアメタル
である。
【００２２】積層体２０において、ポリマー層１４は粘
着特性を有し、熱硬化性又は熱可塑性である。ポリマー
層１４は、エラストマー特性があってもよい。適当なポ
リマー材料には、エポキシ機能性ポリマー、ポリイミ
ド、液晶ポリマー、シクロオレフィン、ポリウレタン、
ポリアミド、ベンゾシクロブタン、ポリアミド−イミ
ド、ポリアリレン エーテル、ベンゾイミダゾール、ポ
リエーテルケトン、ポリシロキサン、ポリエーテルエー
テルケトン、ポリフェニルキノザリン、ポリイミドイソ
−インドロキナゾリンジオン、フルオロポリマー、シア
ナート エステル、ビスマレイミド トリアジン（Ｂ
Ｔ）、シナート エステル、及び、これらの化合物が含
まれる。
【００２３】好ましくは、ポリマー層１４は熱硬化性で
ある。ポリマー層が熱硬化性である場合に、ポリマー層
は硬化していないときには粘着性があるが、硬化したと
きには粘着性がない。さらに、ポリマー層１４は適時硬
化される。好ましくは、ポリマー層１４は、リリース層
１６及びポリマー層１４にアパーチャ（図３）が形成さ
れる前に硬化される。
【００２４】ポリマー層１４は、単層であるか、又は、
同一組成物若しくは異なる組成物の適当な数の副層を有
する。たとえば、ポリマー層は、１又は２層のポリマー
副層で覆われた剛性コア若しくは熱的に安定な柔軟性コ
アを含む。ポリマー層１４、又は、ポリマー層１４の中
の１層以上の副層は、適当な厚さを有する。たとえば、
ポリマー層１４、又は、ポリマー層１４の中の１層以上
の副層の厚さは、約１０μｍ以上でもよい。好ましく
は、ポリマー層１４の厚さは、少なくとも約７５μｍで
ある。このような厚さは、はんだバンプ若しくは引き続
いて形成されたはんだジョイントより放出されたアルフ
ァ粒子からウェーハ内の集積回路を保護するため適当で
ある。ポリマー層は、より好ましくは、約１００μｍ乃
至約２００μｍ以上の厚さを有する。この厚さは、チッ
プスケールパッケージのような電気的組立体を製作する
ため特に適当である。
【００２５】積層体２０において、リリース層１６は、
剥離可能な形でポリマー層１４に接着される。すなわ
ち、ポリマー層１４とリリース層１６の間の接着力は、
人若しくは機械が、ポリマー層１４の物理的配置を著し
く阻害することなく、リリース層１６をポリマー層１４
から剥ぎ取ることができるような力である。
【００２６】リリース層１６は、約７．５μｍ以上の厚
さを含む適当な厚さを有する。一部の実施例において、
リリース層は、約７．５μｍ乃至約２００μｍの厚さを
有し、好ましくは、約５０μｍ乃至約１００μｍの厚さ
を有する。他の実施例において、リリース層は、約５０
０μｍ以上の厚さを有する。引き続いて形成されるバン
プ付きの半導体基板からチップスケールパッケージを形
成する必要があるとき、約５００μｍよりも厚いリリー
ス層を使用しても構わない。リリース層は、たとえば、
電気的組立体のチップと回路基板の間の間隔を増大させ
ることができる高アスペクト比のはんだバンプを製作す
るため利用される。間隔を増大させる利点は以下に詳細
に説明される。
【００２７】リリース層は、任意の適当な材料から作ら
れる。たとえば、リリース層は、はんだバンプを形成す
るため使用されるはんだ粒子のリフロー温度で溶融しな
い金属材料若しくはポリマー材料を含有する。この点に
関して、リリース層１６は、約２５０℃を超える融点、
好ましくは、約３５０℃、或いは、約４５０℃を超える
融点を有する。好ましくは、リリース層は、ポリテトラ
フルオロエチレン（TeflonTM）、ポリイミド、又は、金
属のような熱的に安定な材料である。
【００２８】図２に示された積層体２０は適当な方法で
形成することができる。たとえば、ポリマー層１４は、
半導体基板１０に接着する前に予め形成してもよい。適
当な予備形成されたポリマー層には、いわゆる「ボンデ
ィングシート」が含まれる。適当な市販されているボン
ディングシートには、日本製鋼製のポリイミドボンディ
ングシートSPB-Aと、DuPont製のKaptonTMKJ及びKapton
TMEKJと、ニットーデンコー製のPFMと、三菱GMPLと、味
の素ABFとがが含まれる。
【００２９】ある実施例において、予備形成されたポリ
マー層は半導体基板１０に積層される。一例として、２
層のリリース層の間に挟み込まれた粘着性ポリマー層を
含む合成物が得られる。一方のリリース層は、粘着性ポ
リマー層から分離してもよく、粘着性ポリマー層の粘着
面が露出される。次に、粘着性ポリマー層／リリース層
の合成物は、半導体基板１０にタック積層してもよい。
タック積層中に、熱及び圧力によって粘着性ポリマー層
中の樹脂が軟化され、ポリマー層１４が半導体基板１０
に接着できるようになる。好ましくは、タック積層は、
真空下の低圧（たとえば、約１５ｐｓｉ乃至約１００ｐ
ｓｉ）で行なわれる。リリース層１６／ポリマー層１４
の合成物が半導体基板１０上に積層されるとき、リリー
ス層１６は、ポリマー層１４が積層プレスのダイに接着
することを防止する利点が得られる。これは、リリース
層１６の外面が実質的に非粘着性のためである。タック
積層後、予め露出したポリマー層１４の粘着面は、半導
体基板の表面に接触し、分離されていないリリース層１
６はポリマー層１４の上部にあり、これにより、積層体
２０が形成される。
【００３０】必要に応じて、ポリマー層１４の上部のリ
リース層１６は異なるリリース層で置き換えてもよい。
たとえば、リリース層１６／ポリマー層１４の合成物
は、半導体基板１０に積層され得る。ポリマー層が半導
体基板に接触、接着した後、リリース層１６は、露出し
た粘着面を有するポリマー層から（剥離によって）分離
される。より望ましいリリース層は、積層体２０を形成
するため、ポリマー層の露出した粘着面上に積層され得
る。リリース層の置き換えは、異なる特性を有するリリ
ース層が必要とされる場合には望ましい。たとえば、低
い融点を有するリリース層は、より高い融点を有するリ
リース層と置換する方が望ましい。
【００３１】他の実施例において、予備形成されたポリ
マー層及びリリース層は、半導体基板上に同時に積層し
てもよい。たとえば、望ましいポリマー層及び望ましい
リリース層は、半導体基板に配置される。この合成物
は、熱プラテンを用いてこの合成物に加圧することによ
って、又は、この合成物を１対の積層ローラーに通すこ
とによって、一体的に積層され、積層体２０が形成され
る。
【００３２】ポリマー層１４は、予備形成しないで半導
体基板１０に形成してもよい。これは、液体接着剤の層
を第１の回路層１０の表面上にスクリーン印刷、スプレ
イコーティング、又は、カーテンコーティングするよう
な適当な方法で半導体基板１０に形成され得る。液体接
着層が半導体基板１０に堆積された後、液体接着層は溶
媒を除去するためソフトベーキング処理される。溶媒が
液体接着剤中に存在する場合、ソフトベーキングは、溶
媒を蒸発させることにより液体接着剤からの溶媒の除去
速度を増加させて液体接着剤から溶媒を分離させる。液
体接着層は、材料の接着特性を著しく失わせることな
く、約１分間以上に亘って室温（２５℃）を上回る温度
まで加熱される。粘着性ポリマー層を形成した後、リリ
ース層がポリマー層に積層される。
【００３３】リリース層が予備形成されていないとき、
リリース層は任意の適当な方法でポリマー層１４に形成
される。これは、ポリマー層１４が半導体基板１０の上
に置かれる前、又は、置かれた後に行なわれる。たとえ
ば、リリース層１６は、金属又はポリマー材料の連続的
若しくは不連続的な層をボンディングシート１４に蒸着
することによってポリマー層１４上に作製される。
【００３４】図３を参照するに、積層体２０が作製され
た後、１個以上のアパーチャが、半導体基板１０上の１
個以上の導電性領域１１を露出させるため、ポリマー層
１４とリリース層１６に作製される。各アパーチャ１８
は、約２５μｍ以上の径を有する。作製されたアパーチ
ャは、好ましくは、約２５μｍから約５００μｍの範
囲、より好ましくは、約５０μｍから約２５０μｍの範
囲に収まる径を有する。本発明の実施例において、最小
アパーチャ径は、引き続いてアパーチャに堆積される導
電性粒子の最大粒子サイズの約３倍である。たとえば、
図３に示されたアパーチャの最小径は、約１５μｍの最
大径を有する導電性粒子に対し約５０μｍ以上に達し得
る。
【００３５】アパーチャ１８は適当な方法で作製され
る。好ましくは、アパーチャ１８は、ポリマー層１４／
リリース層１６の合成物が半導体基板１−上に配置され
ている間にこの合成物をレーザドリル加工することによ
って形成される。レーザドリル加工を行うことにより、
ポリマー層１４及びリリース層１６に作製されたアパー
チャは、相互に整列し、かつ、半導体基板１０上の導電
性領域１１に対し整列する。この目的のため適当なレー
ザが使用される。たとえば、ＹＡＧ−ＵＶレーザ、エキ
シマレーザ、又は、炭酸ガスレーザがアパーチャ１８を
作製するため使用される。ＹＡＧ−ＵＶレーザは、より
歩留まりの高い無欠陥ドリル加工アパーチャが得られ、
かつ、ＹＡＧ−ＵＶレーザを用いて作製されたアパーチ
ャは典型的に洗浄する必要が無いので、ＹＡＧ−ＵＶレ
ーザが好ましい。選択的に、レージングシートは、レー
ザドリル加工処理（レーザ穿孔）を簡単に行うためリリ
ース層の上部に載置され得る。レージングシートは、レ
ーザドリル加工のため有益な熱分散を促し、より精密な
孔ドリル加工を実現させる。適当なレージングシート
は、Mitsubishi Chemical, Inc.から入手できる。
【００３６】アパーチャ１８はレーザを用いて同時に形
成してもよく、多数のアパーチャ１８はレーザを用いて
実質的に同時に形成され得る。たとえば、広域レーザ除
去プロセスにおいて、レーザドリルマスク（たとえば、
約１ミクロン以上の厚さを有するCr又はTiの不連続層）
がリリース層１６の上に形成若しくは載置される。次
に、レーザは、複数のアパーチャ１８を実質的に同時に
形成するため、レーザマスクのアパーチャを通して露出
したリリース層１６とポリマー層１４の一部分を照射
し、次に除去する。本例の場合に、好ましくは、CO2レ
ーザは、複数のアパーチャを実質的に同時に形成すべ
く、リリース層１６とポリマー層１４の一部分を除去す
るため使用される。レーザドリル加工の後、レーザマス
クは取り除かれる。
【００３７】リリース層１６がポリマー層１４上に存在
することによって、下にあるポリマー層の上側表面がレ
ーザドリル加工プロセスからの副生物によって汚染され
ることは防止される。ポリマー層１４がチップと回路基
板の間のアンダーフィルとして使用されるべき場合、ポ
リマー層の露出した粘着面上の汚染は、ポリマー層が回
路基板に接着することを阻害する。たとえば、残骸副生
物は、アパーチャを作製するためポリマー層がレーザ加
工されるときに生成される可能性がある。残骸副生物が
ポリマー層の粘着性表面に堆積した場合、残骸副生物
は、この表面と回路基板の表面との間に堆積し、チップ
と回路基板の間のボンディングを阻止する。
【００３８】他の一実施例において、アパーチャ１８
は、ドライエッチング法若しくはウェットエッチング法
を用いてポリマー層１４とリリース層１６に作製され
る。たとえば、一部の実施例では、ホトレジスト層はリ
リース層１６の上に堆積される。ホトレジスト層は、次
に、パターニングされ、半導体基板１０上で導電性領域
１１の上方にリリース層１６の一部分を露出させるため
現像される。リリース層１６の露出した部分は、導電性
領域１１を露出させるアパーチャ１８を作製するため、
隣接したポリマー層１４の対応した部分と共にエッチン
グされる。他の実施例では、リリース層１６及びポリマ
ー層１４は感光性であり、両方の層は放射線でパターン
露光され、複数のアパーチャ１８を形成するように現像
される。
【００３９】アパーチャ１８の作製後、アパーチャは望
ましくない残留物を取り除くため洗浄してもよい。プラ
ズマ洗浄処理又は湿式洗浄プロセスを含む適当な洗浄方
法が使用される。
【００４０】図４に示されるように、アパーチャ１８が
半導体基板１０の導電性領域１１の上方のポリマー層１
４及びリリース層１６に作製された後、はんだ組成物３
０がアパーチャ１８と導電性領域１１に堆積される。好
ましくは、はんだ組成物は、導電性スラリーの形をして
いる。はんだ組成物が堆積させられる方法とは無関係
に、はんだ組成物は、リリース層１６が未だ元の場所に
ある間に、アパーチャ１８内と導電性領域１１上とに堆
積される。
【００４１】はんだバンプを作製するため適したはんだ
組成物がアパーチャ内の堆積される。好ましくは、はん
だ組成物は、鉛又は錫合金を含有するはんだ粒子を含
む。このような適当な合金の例には、Sn-Ag（たとえ
ば、Sn96.5:Ag3.5）及びSn−Pb（たとえば、６３Sn:37P
b）合金が含まれる。はんだ組成物は、キャリア（たと
えば、柔軟化用キャリア）を含み、選択的にその他の適
当な添加物を含有する。キャリアは、樹脂、溶媒、硬化
剤、及び、柔軟化剤の中の少なくとも一つを含む。
【００４２】はんだ組成物がスラリーの形であるとき、
スラリーは、ステンシル処理を含む適当な方法によって
アパーチャ１８内に堆積させられる。ステンシル処理
は、立ち上がりエッジに沿ってスラリーが堆積したリリ
ース層１６の表面の上でドクターブレードのようなブレ
ードを通過させる。スラリーはリリース層１６の表面全
体を通過するので、一部のスラリー２０がアパーチャ１
８内に堆積する。一部のスラリー残留物２１は、ステン
シル処理後にリリース層１６の外面上に留まる。開口さ
れたリリース層１６はステンシルとして機能し、ポリマ
ー層１４のアパーチャ内に堆積するスラリーの量を制御
する。
【００４３】スラリーをアパーチャに堆積させるためリ
リース層をステンシルとして使用することにより幾つか
の利点が得られる。第１に、リリース層１６は、スラリ
ーの堆積中にポリマー層１４のボンディング表面を保護
し、スラリーがポリマー層のボンディング表面を汚染す
ることは防止される。上述の通り、ポリマー層がアンダ
ーフィル材料として使用される場合、ポリマー層のボン
ディング表面に存在する汚染物はポリマー層が隣接した
回路基板に適切に接着することを妨げる。
【００４４】第２に、従来のステンシルプロセスの場合
に、処理中にステンシルのミスアライメントが生じる可
能性がある。このため、ステンシルアパーチャの径は、
通常、はんだ組成物が堆積するアパーチャの径よりも小
さい。しかし、本発明の実施例の場合に、リリース層１
６のアパーチャは、下にあるポリマー層１４内のアパー
チャと実質的に完全に整列され、実質的に同じ径を有す
る。したがって、ポリマー層のアパーチャの最小径は、
除去可能なステンシルの場合のようにリリース層のアパ
ーチャの径によって制限されない。このため、リリース
層を使用することにより、より小さい径を有し、かつ、
より稠密に詰め込まれたはんだバンプを作製することが
できる。
【００４５】第３に、リリース層１６は、従来入手可能
な最も薄いステンシル（２５μｍ）よりも薄い１２．５
μｍにすることができる。より薄いステンシルは、スラ
リーをより小さいアパーチャに堆積させるため使用する
ことができ、結果的にさらに小さいはんだバンプが作製
される。
【００４６】第４に、リリース層１６は、従来のステン
シルと対比するに、下にある半導体基板の不均一性によ
って生じたポリマー層の表面上の任意の非平坦部に巧く
倣う。このため、複数のアパーチャ１８の中にステンシ
ルされるはんだ組成物の量の変動が減少する。その結果
として、リリース層１６を用いることによって、高稠密
の小さいバイア構造体を高い信頼性で作製するために重
要な要因であるより均一な充填と、より優れた制御可能
性とが実現する。
【００４７】第５に、従来のステンシルは、しばしば、
数回使用され、後でポリマー層１４に移される可能性の
ある汚染物をその表面に収集する傾向がある。上記の通
り、ポリマー層１４のボンディング表面上の汚染は、ポ
リマー層１４の粘着性表面が隣接した表面に接着するこ
とを妨げる。
【００４８】はんだバンプを作製するため、はんだ組成
物を誘電体層（たとえば、ポリマー層）のアパーチャ内
にステンシル処理することは、電気めっき、及び、スパ
ッタリングのような方法よりも多数の有利な効果をもた
らす。たとえば、ステンシル処理は、スパッタリングや
電気めっきのような従来の方法よりも非常に高速であ
り、低価格であり、実施しやすい。その上、スパッタリ
ングや電気めっきのような方法は、典型的に、余分な材
料を取り除くため、余分なエッチバック若しくはプレー
ナー化工程を必要とする。このような工程は本発明の実
施例の場合には必要とされない。さらに、ステンシル処
理され得る多数の望ましいはんだ組成物は、めっき処
理、若しくは、蒸着のような方法でパターニングできな
い。さらに、ステンシル処理中、導電性スラリーは、異
なるサイズを有するポリマー層のアパーチャに堆積され
得る。その結果として、異なるサイズを有するはんだバ
ンプがポリマー層に作製される。これに対し、電気めっ
きを用いて異なるサイズを有するバイア構造体を高い信
頼性で作製することは困難である。たとえば、ポリマー
層内の異なるサイズのアパーチャは、はんだを用いて均
一な高さまでアパーチャを完全にめっきするため、それ
ぞれに異なる電流密度を必要とする。これは、全体を通
じて比較的に均一な電気密度を有する電気めっき浴を用
いる場合には容易に実現し得ない。
【００４９】図５を参照するに、はんだ組成物３０をア
パーチャ１８に堆積させた後、はんだ組成物３０はリフ
ローされる。リフロー処理時に、はんだ組成物３０中の
導電性粒子は溶融し、一つに混じり合い、はんだ粒子の
間に存在していた隙間を実質的に除去する。はんだ組成
物３０内の融合金属粒子の表面張力によって、融合粒子
ははんだバンプ３１を形成する。
【００５０】はんだ組成物の堆積物は、適当な回数だけ
リフローすることができる。たとえば、はんだ組成物３
０は、はんだバンプ３１を形成するため、アパーチャ１
８内で第１の時間に亘って第１のリフロー工程でリフロ
ーされ得る。組成物中のはんだ粒子は溶融し、流動する
ので、ポリマー層１４及びリリース層１６内のアパーチ
ャ１８の側壁は、はなだ組成物のリフローを拘束する。
しかし、形成されたはんだバンプのはんだ組成物３０の
露出した端部は拘束されずに還流する。形成中のバンプ
の露出した端における還流するはんだの表面張力は、バ
ンプの露出した端を湾曲させる（たとえば、円錐体又は
円錐体形状にする）。したがって、形成されたはんだバ
ンプは、露出した略直線状の辺部及び湾曲した端部を有
する。露出した端部は、バンプが配置されている導電性
領域１１に対向して設けられる。
【００５１】はんだ組成物のリフロー中に、ポリマー層
の上に開口されたリリース層が存在することにより多数
の効果が生じる。第１に、リリース層は隣接した還流は
んだ組成物の堆積物を分離するので、隣接した堆積物が
リフロー中に一体的に集まる可能性を減少させ、短絡を
生じさせる。
【００５２】第２に、はんだ組成物をアパーチャに堆積
させる間、並びに、リフロー処理の間に、開口されたリ
リース層がポリマー層上に存在することにより、形成さ
れたはんだバンプにより多くのはんだを組み込むことが
可能になる。例えば、図４を参照するに、リリース層１
６のアパーチャは、下にあるポリマー層１４の対応した
アパーチャ上方のスラリーの量を制限する。このスラリ
ーの量は、リリース層１６内の個々のアパーチャの平均
断面積と、リリース層１６の厚さとの積によって決まる
容積に実質的に一致する。リフロー処理中に、融合して
いるはんだ粒子は、はんだバンプを形成するため、溶融
し、一体的に混じり合う。スラリー中の非金属構成物は
蒸発し、形成されたはんだバンプから分離する。
【００５３】はんだバンプ３１を形成した後、リリース
層１６は、たとえば、剥離によってポリマー層１４から
分離される。リリース層１６の上面に残る過剰なスラリ
ー、又は、ステンシルプロセスから還流されたスラリー
は、リリース層１６をポリマー層１４から分離すること
によって、得られた構造体からリリース層１６と共に除
去される。このため、ポリマー層１４の上側表面が露出
される。リリース層１６をポリマー層１４から分離した
後、図６に示されるように、ポリマー層を有するバンプ
付き半導体基板５０が形成される。図６に示されるよう
に、はんだバンプ３１の高さ又は長さは、ポリマー層１
４の厚さよりも大きくなる。
【００５４】必要であるならば、はんだバンプ３１は、
はんだバンプ３２を再形成するため、第２のリフロー工
程で２回リフロー処理される。第２のリフローは、リリ
ース層１６をポリマー層１４から分離した後に行なわれ
る。第２のリフロー中に、予め形成されたはんだバンプ
の上部が還流し、リリース層のアパーチャ壁に拘束され
ることなく再形成する。バンプの上部にはんだの表面張
力が拘束されることなく生じ、略球状のヘッド部を形成
する。図７に示される如く、第２のリフロー後、再形成
されたはんだバンプ３２は、ヘッド部３２（ａ）と、支
柱部３２（ｂ）とを有する。支柱部３２（ｂ）はポリマ
ー層１４のアパーチャ内に配置される。
【００５５】再形成されたはんだバンプを形成するた
め、形成されたはんだバンプを再度リフロー処理するこ
とによって、再形成されたはんだバンプの高さの正確な
測定が行なえる。再形成されたはんだバンプの最終的な
高さは、ポリマー層を上回り、リリース層の厚さと、リ
リース層内のアパーチャの径とにより影響される。プロ
セスの変形に応じて、ポリマー層及びリリース層内のア
パーチャの径は変化する。（リリース層を分離し、か
つ、第２のリフロー工程の後に）再形成されたバンプ上
で行なわれた高さ測定は、プロセスの変形をより正確に
表わす。はんだバンプの正確な表現は、形成されたはん
だバンプがプロセス制御の限界内に収まることを保証す
るため役立つ。
【００５６】はんだバンプを形成若しくは再形成した
後、はんだバンプは選択的に融解若しくは洗浄される。
バンプは、水又はイソプロピルアルコールのような洗浄
液で洗浄され、及び／又は、適当な融剤材料を用いて溶
かされる。或いは、スパッタリング、蒸着、又は、ＰＡ
ＤＳ（プラズマアシスト乾燥はんだ付け）のようなプロ
セスによってバンプの上に保護層を堆積又は形成しても
よい。洗浄処理は、はんだバンプがポリマー層／リリー
ス層の合成物のアパーチャ内に存在する間に行なわれ、
又は、リリース層がポリマー層から分離されたの地位行
なわれる。
【００５７】本発明の実施例に従って形成されたはんだ
バンプは、非常に長く、及び／又は、高アスペクト比を
有し、チップと基板の間のスタンドオフ距離を増加させ
る。はんだバンプのアスペクト比は、はんだバンプの長
さを、はんだバンプの最小断面幅で除算したものであ
る。本発明の実施例に従って形成されたはんだバンプ
は、約２を上回るアスペクト比を有し、好ましくは、ア
スペクト比が約３よりも大きい。この高いアスペクト比
に対し、従来技術の方法によって形成されたはんだバン
プのアスペクト比は約１である。
【００５８】高アスペクト比を有するはんだバンプはチ
ップと回路基板の間のスタンドオフ距離を増加させる。
スタンドオフ距離を増大させることは非常に望ましい。
たとえば、スタンドオフ距離の増加によって、はんだジ
ョイントの疲労寿命が延びる。はんだジョイントの疲労
は、一方で、チップの温度サイクルと、非常に間隔が狭
いチップと回路基板の熱膨張特性の大きな差とに起因す
る。チップと下にある回路基板との間の空間が増大する
ことによって、チップが回路基板に接近して配置されて
いる場合に、熱サイクルに応じてチップがより自由に動
けるようになる。したがって、スタンドオフ距離が増大
すると、はんだジョイント疲労は軽減され、はんだジョ
イントを破損する可能性は低減する。
【００５９】従来、チップと回路基板の間のスタンドオ
フ距離は、はんだジョイントを形成するため大きい径を
有するはんだボールを使用することによって拡大され
た。しかし、径の大きいはんだボールを単に使用するだ
けでは、形成されたはんだジョイントのピッチが増加
し、チップと回路基板の間のＩ／Ｏコネクションの密度
が減少する。これに対し、本発明の実施例によれば、ス
タンドオフの高さはピッチを増加させることなく大きく
できる。たとえば、本発明の実施例によれば、はんだバ
ンプの平均ピッチは約１５０μｍ未満であり、少なくと
も約１５０μｍのスタンドオフ距離が得られる。
【００６０】このスタンドオフ距離は、本発明の他の実
施例では一層増加される。たとえば、図８を参照する
に、はんだボールは、より大きいはんだバンプ３３を形
成するため、本発明の他の実施例に従って形成されたは
んだバンプ（たとえば、図６に示されたはんだバンプ３
２）に接合され、或いは、はんだバンプ上に形成され
る。形成されたはんだバンプ３３は、ヘッド部３３
（ａ）及び支柱部３３（ｂ）を有し、ヘッド部３３
（ａ）は半導体基板１０上の対応したパッド１１に対向
して配置される。支柱部３３（ｂ）は、湾曲した側面、
若しくは、直線状の側面を有し、ヘッド部３３（ａ）は
実質的に球状である。このようなはんだバンプ３３を設
けることによって、スタンドオフ距離がより増大され
る。
【００６１】はんだバンプの端部に接合されたはんだボ
ールは、任意の適当な径を有し、たとえば、径が２５μ
ｍより大きくてもよい。はんだバンプ３３の次に形成さ
れたヘッド部３３（ａ）は、はんだボールと同じ寸法を
有する。特に、チップスケールパッケージアプリケーシ
ョンの場合に、はんだボールは、好ましくは、約２００
μｍ乃至約４００μｍの径を有する。フリップチップア
プリケーションの場合に、はんだボールは、好ましく
は、およそピッチの半分以下の径を有する。たとえば、
はんだボールは、ピッチが約１５０μｍであるとき、約
７５μｍの径を有する。
【００６２】はんだボールは、より大きいはんだバンプ
を形成するため、既に形成されたはんだバンプに適当な
方法で接合される。たとえば、本発明の実施例によれ
ば、予備形成されたはんだボールが載置され、形成され
たはんだバンプの露出した端部に融合される。他の実施
例の場合に、はんだボールは、より大きいはんだバンプ
を形成するため、はんだバンプの露出した端部に形成さ
れ得る。たとえば、はんだ組成物を含むスラリーは、形
成されたはんだバンプの端部にステンシル処理される。
次に、ステンシル処理されたはんだ組成物は、はんだバ
ンプの露出した端部にはんだボールを形成するためリフ
ロー処理される。
【００６３】上述の通り、リリース層１６をポリマー層
１４から分離した後、図６乃至８に示されるように、ポ
リマー層５０を有するバンプ付きの半導体基板はが形成
される。半導体基板１０が単独の装置である場合、バン
プ付きの半導体基板は、裏返しにされ、適当な回路基板
（図示しない）に実装される。
【００６４】好ましくは、半導体基板１０は、刻み線で
分割された多数の集積回路チップを含む。半導体基板１
０と、半導体基板１０に配置されたポリマー層は、チッ
プを分割するため、適当な装置（たとえば、鋸、レー
ザ）を用いて、刻み線に沿って切断（ダイシング）され
る。個々のチップは、はんだバンプを有し、バンプの周
囲に不連続ポリマー層がも設けられる。ポリマー層は半
導体基板と共に切断されるので、切断によって形成され
たポリマー層の部分は、分割されたチップと実質的に同
じ平面的な寸法を有する。バンプ付きのチップを相互に
分離した後、バンプ付きのチップは裏返しにされ、チッ
プを基板に連結するため、回路基板の導電性領域（たと
えば、パッド）に実装される。複数のはんだジョイント
が、チップを回路基板に接合するためはんだバンプから
形成され、これにより、マルチチップモジュール又はチ
ップスケールパッケージのような電気的組立体を形成す
る。適当な回路基板には、フレキシブル回路基板、剛性
回路基板などが含まれる。ポリマー層が形成されたはん
だバンプと実質的に同じ厚さを有する場合、ポリマー層
は、アンダーフィル材料並びにアルファ粒子バリアとし
て働く。他の実施例では、形成された電気的組立体にお
いて、空間がポリマー層と回路基板との間に存在する。
【００６５】ポリマー層１４は形成された電気的組立体
に幾つかの利点を生じさせる。たとえば、電気的組立体
において、ポリマー層１４は、半導体基板１０、又は、
半導体基板から得られたチップの表面をパッシベーショ
ンする。より詳細には、ポリマー層１４は、半導体基板
１０、又は、半導体基板から得られたチップを、湿度、
物理的損傷及び残骸物などのチップに有害な環境条件か
ら保護する。図９に示されるように、半導体基板１０内
の集積回路に損傷を加えるおそれのあった取り扱いに起
因した残骸物４１及び損傷４３は、ポリマー層１４によ
って阻止される。ポリマー層１４は、形成されたはんだ
ジョイントによって放出されたアルファ粒子へのバリア
としても働く。たとえば、ポリマー層１４は、半導体チ
ップ内の集積回路又は半導体基板に向かって進むアルフ
ァ粒子を遮断し、ソフトエラーを生じさせる可能性を低
減し、半導体基板又はチップの信頼性を高める。
【００６６】その上、一部の実施例では、ポリマー層１
４は、回路基板とフリップチップボンディングされたチ
ップとの間にあるアンダーフィル材料として使用され
る。これらの実施例の場合に、形成されたはんだバンプ
の高さ若しくは長さは、形成されたポリマー層の厚さと
実質的に一致する。形成された電気的組立体内にアンダ
ーフィル材料が存在するため、ジョイントを固定するこ
とによって、形成されたはんだジョイントの疲労寿命が
延びる。さらに、電気的組立体の安定性は、チップが回
路基板に粘着的に取り付けられ得るので向上する。
【００６７】従来のアンダーフィル材料は、チップと回
路基板との間にはんだジョイントが形成された後、チッ
プと回路基板との間に堆積される。アンダーフィル材料
を追加するために要する付加的な工程は、時間を要し、
コストを上昇させる。しかし、本発明の実施例におい
て、このような付加的な工程は不要である。上記の事項
から明らかなように、ポリマー層は複数のチップを有す
る半導体基板上に設けられ、スラリーを半導体基板の導
電性領域に堆積させるために役立つステンシルとして使
用される。このステンシルは別個のチップ上に残されて
もよく、別個のアンダーフィル材料堆積工程を行なうこ
と無く、アンダーフィル材料として使用される。したが
って、本発明の実施例によれば、処理工程が削減され、
形成された組立体の総コストが低下する。
【００６８】図１０には、半導体チップ６０と、ポリマ
ー層１４と、回路基板７０とを含む電気的組立体の断面
図が示される。半導体チップ６０は、複数のチップを含
む切断又はダイシングされた半導体基板から得られる。
電気的組立体において、ポリマー層１４は、ポリマー層
１４がアンダーフィル材料として使用されるとき、チッ
プ６０と回路基板４０との間に配置され、その隙間を充
填する。半導体チップ６０は、回路基板７０上で導電性
領域７１と対向する導電性領域１１を有する。前述のは
んだバンプから形成された多数のはんだジョイント３４
が対向する導電性領域１１と導電性領域７１の間に配置
され、対向する導電性領域１１と導電性領域７１を電気
的に結合する。ポリマー層１４は、アンダーフィル材料
として使用され、チップ６０の動作中に形成されたはん
だジョイント３４に安定性を与える。
【００６９】上記の通り、本発明は、特に、具体的に実
施例に関して説明されているが、本発明の開示に基づい
て、本発明の範囲を逸脱すること無く、種々の変形、変
更及び適応をなし得ることが明らかである。
【００７０】
【発明の効果】以上の説明の通り、本発明のバンプ付き
半導体基板は、半導体基板から得られたチップに対する
パッシベーション層として役立つポリマー層を有する。
これにより、フリップチップを有する電気的組立体の信
頼性を改良することができると共に、フリップチップを
有する電気的組立体を形成するため使用される工程及び
材料が削減される。
【００７１】以上の説明に関して更に以下のような態様
が考えられる。
【００７２】（１） 導電性領域、ポリマー層、及び、
リリース層を有する半導体基板を含み、上記ポリマー層
が上記半導体基板と上記リリース層との間に設けられた
積層体を形成し、上記導電性領域を露出するため、上記
ポリマー層及び上記リリース層にアパーチャを形成し、
上記アパーチャ内にはんだ組成物を堆積し、はんだバン
プを形成するため、上記はんだ組成物が上記アパーチャ
内に残っている間に上記はんだ組成物をリフロー処理
し、上記ポリマー層から上記リリース層を分離する、半
導体基板の処理方法。
【００７３】（２） 上記アパーチャは上記導電性領域
を露出するため上記ポリマー層及び上記リリース層をレ
ーザ穿孔加工することにより形成される、項１記載の処
理方法。
【００７４】（３） 上記積層体は上記ポリマー層及び
上記リリース層を上記半導体基板に積層することにより
形成される、項１又は２記載の処理方法。
【００７５】（４） 上記アパーチャは約２５μｍ乃至
約５００μｍの径を有する、項１乃至３のうちいずれか
一項記載の処理方法。
【００７６】（５） 再形成されたはんだバンプを形成
するため、上記はんだバンプをリフロー処理する工程を
更に有する項１乃至４のうちいずれか一項記載の処理方
法。
【００７７】（６） 上記はんだバンプの露出した端部
にはんだボールを接合する工程を更に有する項１乃至５
のうちいずれか一項記載の処理方法。
【００７８】（７） 上記はんだ組成物は、上記リリー
ス層の上部及び上記アパーチャ内部の全域ではんだ組成
物をステンシル処理することにより堆積される、項１乃
至６のうちいずれか一項記載の処理方法。
【００７９】（８） 上記はんだバンプの高さは上記ポ
リマー層の厚さと実質的に同じである、項１乃至７のう
ちいずれか一項記載の処理方法。
【００８０】（９） 上記ポリマー層を硬化する工程を
更に有する項１乃至８のうちいずれか一項記載の処理方
法。
【００８１】（１０） 上記ポリマー層は少なくとも約
７５μｍの厚さを有する、項１乃至９のうちいずれか一
項記載の処理方法。
【００８２】（１１） 上記はんだバンプは少なくとも
約３のアスペクト比を有する、項１乃至１０のうちいず
れか一項記載の処理方法。
【００８３】（１２） 上記半導体基板は複数のチップ
を有する半導体ウェーハであり、上記リリース層を分離
した後、上記複数のチップを分割するため上記半導体ウ
ェーハをダイシングする工程を更に有する項１乃至１１
のうちいずれか一項記載の処理方法。
【００８４】（１３） 複数のチップ及び複数の導電性
領域を有する半導体基板と、ポリマー層と、リリース層
とを含み、上記ポリマー層が上記半導体基板と上記リリ
ース層との間に設けられた積層体を形成し、上記導電性
領域を露出するため、上記ポリマー層及び上記リリース
層に複数のアパーチャを形成し、上記アパーチャ内には
んだ組成物を堆積し、複数のはんだバンプを上記半導体
基板上に形成するため、上記はんだ組成物が上記アパー
チャ内に残っている間に上記はんだ組成物をリフロー処
理し、上記ポリマー層から上記リリース層を分離し、上
記複数のチップを互いに分離するため、少なくとも１個
のチップに、はんだバンプと、上記少なくとも１個のチ
ップの表面で上記はんだバンプの周辺に設けられたポリ
マー層の一部分とが含まれるように、上記半導体基板及
び上記ポリマー層を切断し、上記少なくとも１個のチッ
プ上の上記はんだバンプが回路基板上の導電性領域に連
結されるように、上記少なくとも１個のチップを回路基
板に実装する電気的組立体の製作方法。
【００８５】（１４） 上記ポリマー層は約７５μｍ以
上の厚さを有する項１３記載の製作方法。
【００８６】（１５） 上記リリース層はポリイミドを
含む項１３又は１４記載の製作方法。
【００８７】（１６） 導電性領域を有する半導体基板
と、上記半導体基板の上にあるポリマー層と、上記ポリ
マー層の上にあるリリース層と、はんだバンプとを含
み、上記ポリマー層及び上記リリース層は上記導電性領
域上に配置された共通のアパーチャを有し、上記はんだ
バンプは上記共通のアパーチャ内に設けられ、上記半導
体基板上の上記導電性領域に電気的接続されている、は
んだバンプ付き半導体基板。
【００８８】（１７） 上記半導体基板は、複数の半導
体チップを有する半導体ウェーハを含む、項１６記載の
はんだバンプ付き半導体基板。
【００８９】（１８） 上記ポリマー層は熱硬化性であ
る項１６又は１７記載のバンプ付き半導体基板。
【００９０】（１９） 上記はんだバンプは支柱部及び
ヘッド部を有し、上記支柱部は上記ヘッド部と上記導電
性領域との間に設けられている、項１６又は１７記載の
はんだバンプ付き半導体基板。
【００９１】（２０） 上記はんだバンプは約３のアス
ペクト比を有する項１６乃至１９のうちいずれか一項記
載のバンプ付き半導体基板。
【００９２】（２１） 上記電気的組立体はチップスケ
ールパッケージである項１３記載の製作方法。
【００９３】（２２） 上記ポリマー層の一部分はアン
ダーフィル材料である項１３記載の製作方法。
【００９４】（２３） 上記ポリマー層の一部分はパッ
シベーション層である項１３記載の製作方法。
【００９５】（２４） 上記少なくとも１個のチップを
上記回路基板に実装した後、上記少なくとも１個のチッ
プ上で上記はんだバンプから複数のはんだジョイントを
形成する工程を更に有し、上記はんだジョイントは上記
少なくとも１個のチップと上記回路基板に電気的接続さ
れている項１３記載の製作方法。
【００９６】（２５） 上記ポリマー層及び上記リリー
ス層内の上記複数のアパーチャは、複数のアパーチャを
形成するためのレーザマスクを通して上記ポリマー層及
び上記リリース層をレーザ穿孔加工することにより形成
される、項１３記載の製作方法。
【図面の簡単な説明】
【図１】本発明の実施例にしたがってバンプ付きの半導
体基板を形成するため使用される基板の断面図である。
【図２】本発明の実施例にしたがってバンプ付きの半導
体基板を形成するため使用される基板の断面図である。
【図３】本発明の実施例にしたがってバンプ付きの半導
体基板を形成するため使用される基板の断面図である。
【図４】本発明の実施例にしたがってバンプ付きの半導
体基板を形成するため使用される基板の断面図である。
【図５】本発明の実施例にしたがってバンプ付きの半導
体基板を形成するため使用される基板の断面図である。
【図６】本発明の実施例にしたがってバンプ付きの半導
体基板を形成するため使用される基板の断面図である。
【図７】本発明の実施例によるバンプ付き半導体基板の
断面図である。
【図８】本発明の実施例によるバンプ付き半導体基板の
断面図である。
【図９】本発明の実施例によるバンプ付き半導体基板の
断面図である。
【図１０】本発明の実施例にしたがって形成される電気
的組立体の断面図である。
【符号の説明】
１０ 半導体基板 １１，７１ 導電性領域 １４，５０ ポリマー層 １６ リリース層 １８ アパーチャ ２０ 積層体 ３０ はんだ組成物 ３１，３２，３３ はんだバンプ ３２（ａ） ヘッド部 ３２（ｂ） 支柱部 ３４ はんだジョイント ５０ バンプ付き半導体基板 ６０ 半導体チップ ７０ 回路基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハント ハン ジアン アメリカ合衆国，カリフォルニア 95129, サン・ノゼ，リージェンシー・ノウル・ド ライヴ 1045番

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 導電性領域、ポリマー層、及び、リリー
    ス層を有する半導体基板を含み、上記ポリマー層が上記
    半導体基板と上記リリース層との間に設けられた積層体
    を形成し、 上記導電性領域を露出するため、上記ポリマー層及び上
    記リリース層にアパーチャを形成し、 上記アパーチャ内にはんだ組成物を堆積し、 はんだバンプを形成するため、上記はんだ組成物が上記
    アパーチャ内に残っている間に上記はんだ組成物をリフ
    ロー処理し、 上記ポリマー層から上記リリース層を分離する、半導体
    基板の処理方法。
  2. 【請求項２】 複数のチップ及び複数の導電性領域を有
    する半導体基板と、ポリマー層と、リリース層とを含
    み、上記ポリマー層が上記半導体基板と上記リリース層
    との間に設けられた積層体を形成し、 上記導電性領域を露出するため、上記ポリマー層及び上
    記リリース層に複数のアパーチャを形成し、 上記アパーチャ内にはんだ組成物を堆積し、 複数のはんだバンプを上記半導体基板上に形成するた
    め、上記はんだ組成物が上記アパーチャ内に残っている
    間に上記はんだ組成物をリフロー処理し、 上記ポリマー層から上記リリース層を分離し、 上記複数のチップを互いに分離するため、少なくとも１
    個のチップに、はんだバンプと、上記少なくとも１個の
    チップの表面で上記はんだバンプの周辺に設けられたポ
    リマー層の一部分とが含まれるように、上記半導体基板
    及び上記ポリマー層を切断し、 上記少なくとも１個のチップ上の上記はんだバンプが回
    路基板上の導電性領域に連結されるように、上記少なく
    とも１個のチップを回路基板に実装する電気的組立体の
    製作方法。
  3. 【請求項３】 導電性領域を有する半導体基板と、 上記半導体基板の上にあるポリマー層と、 上記ポリマー層の上にあるリリース層と、 はんだバンプとを含み、 上記ポリマー層及び上記リリース層は上記導電性領域上
    に配置された共通のアパーチャを有し、 上記はんだバンプは上記共通のアパーチャ内に設けら
    れ、上記半導体基板上の上記導電性領域に電気的接続さ
    れている、はんだバンプ付き半導体基板。
  4. 【請求項４】 上記はんだバンプは支柱部及びヘッド部
    を有し、上記支柱部は上記ヘッド部と上記導電性領域と
    の間に設けられている、請求項３記載のはんだバンプ付
    き半導体基板。
  5. 【請求項５】 上記はんだバンプは約３のアスペクト比
    を有する請求項３又は４記載のバンプ付き半導体基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002324776A (ja) * 2001-04-26 2002-11-08 Nippon Steel Corp 半導体素子のバンプ形成方法

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642136B1 (en) * 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US6544880B1 (en) * 1999-06-14 2003-04-08 Micron Technology, Inc. Method of improving copper interconnects of semiconductor devices for bonding
TW459362B (en) * 2000-08-01 2001-10-11 Siliconware Precision Industries Co Ltd Bump structure to improve the smoothness
US6992322B2 (en) * 2001-01-02 2006-01-31 Kavassery Sureswaran Narayan Photo-responsive organic field effect transistor
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
US6818545B2 (en) 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US7902679B2 (en) * 2001-03-05 2011-03-08 Megica Corporation Structure and manufacturing method of a chip scale package with low fabrication cost, fine pitch and high reliability solder bump
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US6869515B2 (en) 2001-03-30 2005-03-22 Uri Cohen Enhanced electrochemical deposition (ECD) filling of high aspect ratio openings
US6605524B1 (en) * 2001-09-10 2003-08-12 Taiwan Semiconductor Manufacturing Company Bumping process to increase bump height and to create a more robust bump structure
US20030047339A1 (en) * 2001-09-12 2003-03-13 Lutz Michael A. Semiconductor device with compliant electrical terminals, apparatus including the semiconductor device, and methods for forming same
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
TWI245402B (en) 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
JP3717899B2 (ja) * 2002-04-01 2005-11-16 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US20040007779A1 (en) * 2002-07-15 2004-01-15 Diane Arbuthnot Wafer-level method for fine-pitch, high aspect ratio chip interconnect
JP2004063953A (ja) * 2002-07-31 2004-02-26 Ube Ind Ltd ダイシングテ−プ
US6734567B2 (en) * 2002-08-23 2004-05-11 Texas Instruments Incorporated Flip-chip device strengthened by substrate metal ring
US6774497B1 (en) * 2003-03-28 2004-08-10 Freescale Semiconductor, Inc. Flip-chip assembly with thin underfill and thick solder mask
US7470997B2 (en) * 2003-07-23 2008-12-30 Megica Corporation Wirebond pad for semiconductor chip or wafer
US7744802B2 (en) 2004-06-25 2010-06-29 Intel Corporation Dielectric film with low coefficient of thermal expansion (CTE) using liquid crystalline resin
CN100531514C (zh) * 2004-07-12 2009-08-19 鸿富锦精密工业（深圳）有限公司 防止短路的印刷电路板结构
US8067837B2 (en) * 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
US9929080B2 (en) * 2004-11-15 2018-03-27 Intel Corporation Forming a stress compensation layer and structures formed thereby
DE102004062212A1 (de) * 2004-12-23 2006-07-13 Texas Instruments Deutschland Gmbh Elektronische Vorrichtung, Chipkontaktierungsverfahren und Kontaktierungsvorrichtung
US8294279B2 (en) 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
CN2788876Y (zh) * 2005-05-10 2006-06-21 张逸夫 模拟花开动作的仿真玩具花
US20070026575A1 (en) * 2005-06-24 2007-02-01 Subramanian Sankara J No flow underfill device and method
US20070145104A1 (en) * 2005-12-28 2007-06-28 Mengzhi Pang System and method for advanced solder bumping using a disposable mask
US7517788B2 (en) * 2005-12-29 2009-04-14 Intel Corporation System, apparatus, and method for advanced solder bumping
US7381590B2 (en) * 2006-03-09 2008-06-03 International Business Machines Corporation Method and device including reworkable alpha particle barrier and corrosion barrier
US8305131B2 (en) 2006-03-21 2012-11-06 Maxim Integrated, Inc. Passive offset and overshoot cancellation for sampled-data circuits
US9084377B2 (en) * 2007-03-30 2015-07-14 Stats Chippac Ltd. Integrated circuit package system with mounting features for clearance
US20090042382A1 (en) * 2007-08-06 2009-02-12 Barry Thomas Hawkey Device packages
US8269345B2 (en) 2007-10-11 2012-09-18 Maxim Integrated Products, Inc. Bump I/O contact for semiconductor device
US20090127718A1 (en) * 2007-11-15 2009-05-21 Chen Singjang Flip chip wafer, flip chip die and manufacturing processes thereof
US8618648B1 (en) 2012-07-12 2013-12-31 Xilinx, Inc. Methods for flip chip stacking
US9508563B2 (en) * 2012-07-12 2016-11-29 Xilinx, Inc. Methods for flip chip stacking
US9786517B2 (en) * 2013-09-09 2017-10-10 Intel Corporation Ablation method and recipe for wafer level underfill material patterning and removal

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06105774B2 (ja) 1987-11-17 1994-12-21 富士通株式会社 半導体記憶装置及びその製造方法
US5094919A (en) 1988-06-30 1992-03-10 Nippon Steel Chemical Co., Ltd. Polyimide copolymers and process for preparing the same
US4928387A (en) 1989-09-07 1990-05-29 Rockwell International Corp. Temporary soldering aid for manufacture of printed wiring assemblies
US5679977A (en) 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
JP2940269B2 (ja) 1990-12-26 1999-08-25 日本電気株式会社 集積回路素子の接続方法
JPH0567869A (ja) 1991-09-05 1993-03-19 Matsushita Electric Ind Co Ltd 電装部品接合方法並びにモジユール及び多層基板
US5539153A (en) 1994-08-08 1996-07-23 Hewlett-Packard Company Method of bumping substrates by contained paste deposition
CA2135508C (en) 1994-11-09 1998-11-03 Robert J. Lyn Method for forming solder balls on a semiconductor substrate
JP3353508B2 (ja) 1994-12-20 2002-12-03 ソニー株式会社 プリント配線板とこれを用いた電子装置
KR100192766B1 (ko) 1995-07-05 1999-06-15 황인길 솔더볼을 입출력 단자로 사용하는 볼그리드 어레이 반도체 패키지의 솔더볼 평탄화 방법 및 그 기판구조
US5789271A (en) * 1996-03-18 1998-08-04 Micron Technology, Inc. Method for fabricating microbump interconnect for bare semiconductor dice
US5808360A (en) * 1996-05-15 1998-09-15 Micron Technology, Inc. Microbump interconnect for bore semiconductor dice
JP3413020B2 (ja) * 1996-07-17 2003-06-03 株式会社東芝 半導体装置の製造方法
JP3587019B2 (ja) 1997-04-08 2004-11-10 ソニー株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002324776A (ja) * 2001-04-26 2002-11-08 Nippon Steel Corp 半導体素子のバンプ形成方法

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