JP4203211B2 - 半導体基板の処理方法、電気的組立体の製作方法、及び、はんだバンプ付き半導体基板 - Google Patents
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- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/05611—Tin [Sn] as principal constituent
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- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05639—Silver [Ag] as principal constituent
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- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
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- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
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- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05664—Palladium [Pd] as principal constituent
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- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05669—Platinum [Pt] as principal constituent
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
- H01L2224/1146—Plating
- H01L2224/11462—Electroplating
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/1147—Manufacturing methods using a lift-off mask
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/118—Post-treatment of the bump connector
- H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
- H01L2224/11849—Reflowing
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/13111—Tin [Sn] as principal constituent
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/29111—Tin [Sn] as principal constituent
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
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- H01L2924/01074—Tungsten [W]
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Description
【発明の属する技術分野】
本発明は、半導体基板をポリマー層を含む半導体装置に処理する方法及び構造体に関する。
【0002】
【従来の技術】
フリップチップボンディング処理は、チップを回路基板のような配線基板に連結するための非常に一般的な方法である。フリップチップボンディング処理の一例として、複数のはんだバンプが半導体チップ上に作製され、バンプはチップの表面側にある。バンプが作製されたチップは、表裏が逆にされて回路基板に取り付けられ、バンプは導電性パッドを回路基板に接触させる。次に、はんだバンプは加熱され、パッドに結合されたはんだジョイントを形成し、チップを回路基板に連結する。
【0003】
フリップチップボンディング処理されたチップは、ワイヤボンディングのような他のチップ接続処理よりも多数の利点がある。たとえば、ワイヤボンディングされた組立体における回路基板は、典型的に環状パターンのパッドを有し、チップは表向きに環状パターン内に固定される。精細な配線は、回路基板上のパッドをチップの上向き面の周辺にあるパッドに接触させる。このような組立体の場合に、チップと基板の間の入出力(I/O)コネクションの数は制限され、配線によって占領される空間はかなり大きい。
【0004】
これに対し、フリップチップボンディング処理されたチップは、ボンディングワイヤのような中間導電性構造体を用いること無く、下側にある回路基板と連結する。その結果として、フリップチップ組立体内のチップと回路基板の間には、ワイヤボンディング処理された組立体のような組立体よりも短い信号パスが存在する。また、フィリップチップボンディング処理されたチップは、チップと回路基板を連結するボンディングワイヤのような中間導電性構造体を必要としないので、電気的組立体で使用される材料及び処理工程が削減される。材料及び処理工程を削減することによって、電気的組立体のコストが著しく削減される。その上、フリップチップ組立体の場合に、I/Oコネクションは、典型的なワイヤボンディング処理された組立体の場合とは異なり、チップ面の周辺領域には限定されない。フリップチップ組立体の場合に、I/Oコネクション(たとえば、はんだジョイント)は、チップの表面全域に存在する。フリップチップ組立体におけるチップと回路基板の間のI/Oコネクションの本数が増加すると、チップと回路基板の間の信号経路が増加する。
【0005】
フリップチップボンディングは多数の利点があるが、フリップチップボンディングには多数の問題点もある。たとえば、ステンシルは、フリップチップボンディングされるべきチップ上にはんだバンプを形成するため使用され得る。典型的なステンシル処理の場合に、剛性ステンシルが多数のチップを有する半導体ウェーハ上に設けられる。ステンシルはウェーハ上に設けられるので、ステンシルのアパーチャは個々のチップのパッドと整列される。堆積したはんだは、次に、ウェーハ上にはんだバンプを形成するようリフロー処理される。リフロー処理後、ステンシルはウェーハから分離される。マスクがウェーハから分離されたとき、ステンシルは、1個以上のはんだバンプと不注意に接触し、はんだバンプをウェーハから取り除く可能性がある。このような状況が発生したとき、バンプが作製されたチップの歩留まりを最大にするためウェーハを加工する必要がある。ウェーハの加工はコスト高であり、かつ、時間を要する。従来の写真像形成可能、かつ、除去可能なはんだマスクは、上記の剛性ステンシルの代わりに使用できるが、はんだマスクを使用すると、形成された電気的組立体のコストを増加させる余分な処理工程が必要になる。
【0006】
フリップチップはチップの面上に多数のはんだジョイントを有する点が有利ではあるが、はんだジョイントの数が増加すると共に他の問題が生ずる。たとえば、鉛含有はんだは、アルファ粒子を放出し、このアルファ粒子ははんだが接合されるチップを入る。吸収されたアルファ粒子は、チップ内のセルをフリップ状態に変え、チップのメモリエラーが生ずる。このようなエラーは「ソフトエラー」として公知であり、チップ形状が小さくなり、はんだジョイントの数が増加すると共に増大する傾向がある。
【0007】
また、はんだジョイントは、一般的に柔軟性がある。動作中に、チップ組立体内のチップは、ターンオンされ、ターンオフされるのに応じて加熱、冷却される。チップ及び回路基板は、典型的に、異なる熱膨張特性を有する非類似の材料により作られるので、チップ及び回路基板は相対的に移動し得る。この相対運動ははんだジョイントを変形させ、機械的応力を加える。この応力は、チップの繰り返し動作と共にり返しジョイントに加えられ、時間的にはんだジョイントを破損させる。したがって、はんだジョイントの破損の可能性は、たとえば、ワイヤボンディングチップ組立体よりもフリップチップ組立体の方が高い。その理由は、チップ上のはんだジョイントの数が、ワイヤボンディングチップ組立体よりもフリップチップ組立体の場合に著しく多いからである。
【0008】
【発明が解決しようとする課題】
本発明の目的は、フリップチップを有する電気的組立体の信頼性を改良することができると共に、フリップチップを有する電気的組立体を形成するため使用される工程及び材料が削減された方法及び構造体を提供することである。
【0009】
【課題を解決するための手段】
本発明の一実施例は、半導体基板を処理する方法に関係する。この方法は、導電性領域と、ポリマー層と、リリース層とを含む積層を形成する工程を有し、ポリマー層は、半導体基板と回路層の間に設けられる。アパーチャは、導電性領域を露出するため、ポリマー層とリリース層の間に形成される。アパーチャ内において、はんだ組成物は、はんだバンプを形成するためリフロー処理される。
【0010】
本発明の他の実施例は、バンプが形成された半導体基板に関係する。バンプが形成された半導体基板は、導電性領域と、半導体基板上のポリマー層と、ポリマー層上のリリース層とを有する。ポリマー層及びリリース層は、導電性領域上に設けられた共通アパーチャを有し、共通アパーチャは導電性領域に電気的接続されたはんだバンプを有する。
【0011】
本発明の他の実施例は、マルチチップモジュール及びチップスケールパッケージのような電気的組立体を形成する方法に関する。
【0012】
請求項1に係る発明は、導電性領域、ポリマー層、及び、リリース層を有する半導体基板を含み、上記ポリマー層が上記半導体基板と上記リリース層との間に設けられた積層体を形成し、
上記導電性領域を露出するため、上記ポリマー層及び上記リリース層にアパーチャを形成し、
上記アパーチャ内にはんだ組成物を堆積し、
はんだバンプを形成するため、上記はんだ組成物が上記アパーチャ内に残っている間に上記はんだ組成物をリフロー処理し、
上記ポリマー層から上記リリース層を分離する、半導体基板の処理方法である。
【0013】
請求項2に係る発明は、複数のチップ及び複数の導電性領域を有する半導体基板と、ポリマー層と、リリース層とを含み、上記ポリマー層が上記半導体基板と上記リリース層との間に設けられた積層体を形成し、
上記導電性領域を露出するため、上記ポリマー層及び上記リリース層に複数のアパーチャを形成し、
上記アパーチャ内にはんだ組成物を堆積し、
複数のはんだバンプを上記半導体基板上に形成するため、上記はんだ組成物が上記アパーチャ内に残っている間に上記はんだ組成物をリフロー処理し、
上記ポリマー層から上記リリース層を分離し、
上記複数のチップを互いに分離するため、少なくとも1個のチップに、はんだバンプと、上記少なくとも1個のチップの表面で上記はんだバンプの周辺に設けられたポリマー層の一部分とが含まれるように、上記半導体基板及び上記ポリマー層を切断し、
上記少なくとも1個のチップ上の上記はんだバンプが回路基板上の導電性領域に連結されるように、上記少なくとも1個のチップを回路基板に実装する電気的組立体の製作方法である。
【0014】
請求項3に係る発明は、導電性領域を有する半導体基板と、
上記半導体基板の上にあるポリマー層と、
上記ポリマー層の上にあるリリース層と、
はんだバンプとを含み、
上記ポリマー層及び上記リリース層は上記導電性領域上に配置された共通のアパーチャを有し、
上記はんだバンプは上記共通のアパーチャ内に設けられ、上記半導体基板上の上記導電性領域に電気的接続されている、はんだバンプ付き半導体基板である。
【0015】
請求項4によれば、本発明のはんだバンプ付き半導体基板は、上記はんだバンプが支柱部及びヘッド部を有し、上記支柱部が上記ヘッド部と上記導電性領域との間に設けられている。
【0016】
請求項5によれば、本発明のバンプ付き半導体基板は、上記はんだバンプが約3のアスペクト比を有する。
【0017】
本発明の上記実施例並びに他の実施例は、以下の詳細な説明、添付図面、及び、特許請求の範囲に記載された事項から当業者に容易に理解される。
【0018】
【発明の実施の形態】
図1乃至6を参照して本発明の実施例について説明する。図1乃至6には、半導体基板上にはんだバンプを形成する例示的な方法が示されている。
【0019】
本発明の実施例では、図2に示されるような積層体20が形成される。積層体20は半導体基板10を含み、半導体基板10は、複数の導電性領域11、リリース層16、及び、基板10とリリース層16の間のポリマー層14を有する。
【0020】
図1には、処理されるべき半導体基板10の断面図が示される。好ましい実施例において、半導体基板10は、複数の集積回路チップを含む半導体ウェーハ(たとえば、Si、GaAs)である。本発明の実施例において、導電性領域は、個別の集積回路チップ上の導電性パッドでもよい。ウェーハは、後で(たとえば、ウェーハ上にはんだバンプを形成した後に)、集積回路チップを分離するためダイシングされるので、望ましい形態で実装若しくはパッケージングすることができる。他の実施例において、半導体基板10は、ダイシングされない単体の半導体装置でもよい。
【0021】
導電性領域11は適当な導電性材料により作製され、単層若しくは多層のいずれの形式でも構わない。たとえば、導電性領域11は、Cu、Al、Ag、Au、Pd、Pt及びこれらの合金のような金属の単層を含む。必要に応じて、導電性領域11は多層により構成してもよい。たとえば、導電性領域11は、真鍮、青銅、Zn、Ni、Sn、Cd、Bi、Au、In、Pd、Ag、はんだ、合金及びこれらの化合物のような適当な金属材料を含む1層以上の適当な導電性材料の層で被覆された導電性材料(たとえば、Al若しくはCuのような金属)の層を含む。導電性領域は、Ti/Ni/Au及びAl-W/Cuのようなアンダーバンプ冶金(UBM)組成物を含み得る。導電性領域11内の層数とは無関係に、導電性領域の露出面(すなわち、蒸着はんだにより接触されるべき表面)は、好ましくは、Cu、Ni、Ag、Au、Sn、Pd、及び、これらの化合物のようなはんだ付けできる材料を含む。より詳細には、はんだ付けできる材料は、Ni若しくはPdのような拡散バリアメタルである。
【0022】
積層体20において、ポリマー層14は粘着特性を有し、熱硬化性又は熱可塑性である。ポリマー層14は、エラストマー特性があってもよい。適当なポリマー材料には、エポキシ機能性ポリマー、ポリイミド、液晶ポリマー、シクロオレフィン、ポリウレタン、ポリアミド、ベンゾシクロブタン、ポリアミド−イミド、ポリアリレン エーテル、ベンゾイミダゾール、ポリエーテルケトン、ポリシロキサン、ポリエーテルエーテルケトン、ポリフェニルキノザリン、ポリイミドイソ−インドロキナゾリンジオン、フルオロポリマー、シアナート エステル、ビスマレイミド トリアジン(BT)、シナート エステル、及び、これらの化合物が含まれる。
【0023】
好ましくは、ポリマー層14は熱硬化性である。ポリマー層が熱硬化性である場合に、ポリマー層は硬化していないときには粘着性があるが、硬化したときには粘着性がない。さらに、ポリマー層14は適時硬化される。好ましくは、ポリマー層14は、リリース層16及びポリマー層14にアパーチャ(図3)が形成される前に硬化される。
【0024】
ポリマー層14は、単層であるか、又は、同一組成物若しくは異なる組成物の適当な数の副層を有する。たとえば、ポリマー層は、1又は2層のポリマー副層で覆われた剛性コア若しくは熱的に安定な柔軟性コアを含む。ポリマー層14、又は、ポリマー層14の中の1層以上の副層は、適当な厚さを有する。たとえば、ポリマー層14、又は、ポリマー層14の中の1層以上の副層の厚さは、約10μm以上でもよい。好ましくは、ポリマー層14の厚さは、少なくとも約75μmである。このような厚さは、はんだバンプ若しくは引き続いて形成されたはんだジョイントより放出されたアルファ粒子からウェーハ内の集積回路を保護するため適当である。ポリマー層は、より好ましくは、約100μm乃至約200μm以上の厚さを有する。この厚さは、チップスケールパッケージのような電気的組立体を製作するため特に適当である。
【0025】
積層体20において、リリース層16は、剥離可能な形でポリマー層14に接着される。すなわち、ポリマー層14とリリース層16の間の接着力は、人若しくは機械が、ポリマー層14の物理的配置を著しく阻害することなく、リリース層16をポリマー層14から剥ぎ取ることができるような力である。
【0026】
リリース層16は、約7.5μm以上の厚さを含む適当な厚さを有する。一部の実施例において、リリース層は、約7.5μm乃至約200μmの厚さを有し、好ましくは、約50μm乃至約100μmの厚さを有する。他の実施例において、リリース層は、約500μm以上の厚さを有する。引き続いて形成されるバンプ付きの半導体基板からチップスケールパッケージを形成する必要があるとき、約500μmよりも厚いリリース層を使用しても構わない。リリース層は、たとえば、電気的組立体のチップと回路基板の間の間隔を増大させることができる高アスペクト比のはんだバンプを製作するため利用される。間隔を増大させる利点は以下に詳細に説明される。
【0027】
リリース層は、任意の適当な材料から作られる。たとえば、リリース層は、はんだバンプを形成するため使用されるはんだ粒子のリフロー温度で溶融しない金属材料若しくはポリマー材料を含有する。この点に関して、リリース層16は、約250℃を超える融点、好ましくは、約350℃、或いは、約450℃を超える融点を有する。好ましくは、リリース層は、ポリテトラフルオロエチレン(TeflonTM)、ポリイミド、又は、金属のような熱的に安定な材料である。
【0028】
図2に示された積層体20は適当な方法で形成することができる。たとえば、ポリマー層14は、半導体基板10に接着する前に予め形成してもよい。適当な予備形成されたポリマー層には、いわゆる「ボンディングシート」が含まれる。適当な市販されているボンディングシートには、日本製鋼製のポリイミドボンディングシートSPB-Aと、DuPont製のKaptonTMKJ及びKaptonTMEKJと、ニットーデンコー製のPFMと、三菱GMPLと、味の素ABFとがが含まれる。
【0029】
ある実施例において、予備形成されたポリマー層は半導体基板10に積層される。一例として、2層のリリース層の間に挟み込まれた粘着性ポリマー層を含む合成物が得られる。一方のリリース層は、粘着性ポリマー層から分離してもよく、粘着性ポリマー層の粘着面が露出される。次に、粘着性ポリマー層/リリース層の合成物は、半導体基板10にタック積層してもよい。タック積層中に、熱及び圧力によって粘着性ポリマー層中の樹脂が軟化され、ポリマー層14が半導体基板10に接着できるようになる。好ましくは、タック積層は、真空下の低圧(たとえば、約15psi乃至約100psi)で行なわれる。リリース層16/ポリマー層14の合成物が半導体基板10上に積層されるとき、リリース層16は、ポリマー層14が積層プレスのダイに接着することを防止する利点が得られる。これは、リリース層16の外面が実質的に非粘着性のためである。タック積層後、予め露出したポリマー層14の粘着面は、半導体基板の表面に接触し、分離されていないリリース層16はポリマー層14の上部にあり、これにより、積層体20が形成される。
【0030】
必要に応じて、ポリマー層14の上部のリリース層16は異なるリリース層で置き換えてもよい。たとえば、リリース層16/ポリマー層14の合成物は、半導体基板10に積層され得る。ポリマー層が半導体基板に接触、接着した後、リリース層16は、露出した粘着面を有するポリマー層から(剥離によって)分離される。より望ましいリリース層は、積層体20を形成するため、ポリマー層の露出した粘着面上に積層され得る。リリース層の置き換えは、異なる特性を有するリリース層が必要とされる場合には望ましい。たとえば、低い融点を有するリリース層は、より高い融点を有するリリース層と置換する方が望ましい。
【0031】
他の実施例において、予備形成されたポリマー層及びリリース層は、半導体基板上に同時に積層してもよい。たとえば、望ましいポリマー層及び望ましいリリース層は、半導体基板に配置される。この合成物は、熱プラテンを用いてこの合成物に加圧することによって、又は、この合成物を1対の積層ローラーに通すことによって、一体的に積層され、積層体20が形成される。
【0032】
ポリマー層14は、予備形成しないで半導体基板10に形成してもよい。これは、液体接着剤の層を第1の回路層10の表面上にスクリーン印刷、スプレイコーティング、又は、カーテンコーティングするような適当な方法で半導体基板10に形成され得る。液体接着層が半導体基板10に堆積された後、液体接着層は溶媒を除去するためソフトベーキング処理される。溶媒が液体接着剤中に存在する場合、ソフトベーキングは、溶媒を蒸発させることにより液体接着剤からの溶媒の除去速度を増加させて液体接着剤から溶媒を分離させる。液体接着層は、材料の接着特性を著しく失わせることなく、約1分間以上に亘って室温(25℃)を上回る温度まで加熱される。粘着性ポリマー層を形成した後、リリース層がポリマー層に積層される。
【0033】
リリース層が予備形成されていないとき、リリース層は任意の適当な方法でポリマー層14に形成される。これは、ポリマー層14が半導体基板10の上に置かれる前、又は、置かれた後に行なわれる。たとえば、リリース層16は、金属又はポリマー材料の連続的若しくは不連続的な層をボンディングシート14に蒸着することによってポリマー層14上に作製される。
【0034】
図3を参照するに、積層体20が作製された後、1個以上のアパーチャが、半導体基板10上の1個以上の導電性領域11を露出させるため、ポリマー層14とリリース層16に作製される。各アパーチャ18は、約25μm以上の径を有する。作製されたアパーチャは、好ましくは、約25μmから約500μmの範囲、より好ましくは、約50μmから約250μmの範囲に収まる径を有する。本発明の実施例において、最小アパーチャ径は、引き続いてアパーチャに堆積される導電性粒子の最大粒子サイズの約3倍である。たとえば、図3に示されたアパーチャの最小径は、約15μmの最大径を有する導電性粒子に対し約50μm以上に達し得る。
【0035】
アパーチャ18は適当な方法で作製される。好ましくは、アパーチャ18は、ポリマー層14/リリース層16の合成物が半導体基板1−上に配置されている間にこの合成物をレーザドリル加工することによって形成される。レーザドリル加工を行うことにより、ポリマー層14及びリリース層16に作製されたアパーチャは、相互に整列し、かつ、半導体基板10上の導電性領域11に対し整列する。この目的のため適当なレーザが使用される。たとえば、YAG−UVレーザ、エキシマレーザ、又は、炭酸ガスレーザがアパーチャ18を作製するため使用される。YAG−UVレーザは、より歩留まりの高い無欠陥ドリル加工アパーチャが得られ、かつ、YAG−UVレーザを用いて作製されたアパーチャは典型的に洗浄する必要が無いので、YAG−UVレーザが好ましい。選択的に、レージングシートは、レーザドリル加工処理(レーザ穿孔)を簡単に行うためリリース層の上部に載置され得る。レージングシートは、レーザドリル加工のため有益な熱分散を促し、より精密な孔ドリル加工を実現させる。適当なレージングシートは、Mitsubishi Chemical, Inc.から入手できる。
【0036】
アパーチャ18はレーザを用いて同時に形成してもよく、多数のアパーチャ18はレーザを用いて実質的に同時に形成され得る。たとえば、広域レーザ除去プロセスにおいて、レーザドリルマスク(たとえば、約1ミクロン以上の厚さを有するCr又はTiの不連続層)がリリース層16の上に形成若しくは載置される。次に、レーザは、複数のアパーチャ18を実質的に同時に形成するため、レーザマスクのアパーチャを通して露出したリリース層16とポリマー層14の一部分を照射し、次に除去する。本例の場合に、好ましくは、CO2レーザは、複数のアパーチャを実質的に同時に形成すべく、リリース層16とポリマー層14の一部分を除去するため使用される。レーザドリル加工の後、レーザマスクは取り除かれる。
【0037】
リリース層16がポリマー層14上に存在することによって、下にあるポリマー層の上側表面がレーザドリル加工プロセスからの副生物によって汚染されることは防止される。ポリマー層14がチップと回路基板の間のアンダーフィルとして使用されるべき場合、ポリマー層の露出した粘着面上の汚染は、ポリマー層が回路基板に接着することを阻害する。たとえば、残骸副生物は、アパーチャを作製するためポリマー層がレーザ加工されるときに生成される可能性がある。残骸副生物がポリマー層の粘着性表面に堆積した場合、残骸副生物は、この表面と回路基板の表面との間に堆積し、チップと回路基板の間のボンディングを阻止する。
【0038】
他の一実施例において、アパーチャ18は、ドライエッチング法若しくはウェットエッチング法を用いてポリマー層14とリリース層16に作製される。たとえば、一部の実施例では、ホトレジスト層はリリース層16の上に堆積される。ホトレジスト層は、次に、パターニングされ、半導体基板10上で導電性領域11の上方にリリース層16の一部分を露出させるため現像される。リリース層16の露出した部分は、導電性領域11を露出させるアパーチャ18を作製するため、隣接したポリマー層14の対応した部分と共にエッチングされる。他の実施例では、リリース層16及びポリマー層14は感光性であり、両方の層は放射線でパターン露光され、複数のアパーチャ18を形成するように現像される。
【0039】
アパーチャ18の作製後、アパーチャは望ましくない残留物を取り除くため洗浄してもよい。プラズマ洗浄処理又は湿式洗浄プロセスを含む適当な洗浄方法が使用される。
【0040】
図4に示されるように、アパーチャ18が半導体基板10の導電性領域11の上方のポリマー層14及びリリース層16に作製された後、はんだ組成物30がアパーチャ18と導電性領域11に堆積される。好ましくは、はんだ組成物は、導電性スラリーの形をしている。はんだ組成物が堆積させられる方法とは無関係に、はんだ組成物は、リリース層16が未だ元の場所にある間に、アパーチャ18内と導電性領域11上とに堆積される。
【0041】
はんだバンプを作製するため適したはんだ組成物がアパーチャ内の堆積される。好ましくは、はんだ組成物は、鉛又は錫合金を含有するはんだ粒子を含む。このような適当な合金の例には、Sn-Ag(たとえば、Sn96.5:Ag3.5)及びSn−Pb(たとえば、63Sn:37Pb)合金が含まれる。はんだ組成物は、キャリア(たとえば、柔軟化用キャリア)を含み、選択的にその他の適当な添加物を含有する。キャリアは、樹脂、溶媒、硬化剤、及び、柔軟化剤の中の少なくとも一つを含む。
【0042】
はんだ組成物がスラリーの形であるとき、スラリーは、ステンシル処理を含む適当な方法によってアパーチャ18内に堆積させられる。ステンシル処理は、立ち上がりエッジに沿ってスラリーが堆積したリリース層16の表面の上でドクターブレードのようなブレードを通過させる。スラリーはリリース層16の表面全体を通過するので、一部のスラリー20がアパーチャ18内に堆積する。一部のスラリー残留物21は、ステンシル処理後にリリース層16の外面上に留まる。開口されたリリース層16はステンシルとして機能し、ポリマー層14のアパーチャ内に堆積するスラリーの量を制御する。
【0043】
スラリーをアパーチャに堆積させるためリリース層をステンシルとして使用することにより幾つかの利点が得られる。第1に、リリース層16は、スラリーの堆積中にポリマー層14のボンディング表面を保護し、スラリーがポリマー層のボンディング表面を汚染することは防止される。上述の通り、ポリマー層がアンダーフィル材料として使用される場合、ポリマー層のボンディング表面に存在する汚染物はポリマー層が隣接した回路基板に適切に接着することを妨げる。
【0044】
第2に、従来のステンシルプロセスの場合に、処理中にステンシルのミスアライメントが生じる可能性がある。このため、ステンシルアパーチャの径は、通常、はんだ組成物が堆積するアパーチャの径よりも小さい。しかし、本発明の実施例の場合に、リリース層16のアパーチャは、下にあるポリマー層14内のアパーチャと実質的に完全に整列され、実質的に同じ径を有する。したがって、ポリマー層のアパーチャの最小径は、除去可能なステンシルの場合のようにリリース層のアパーチャの径によって制限されない。このため、リリース層を使用することにより、より小さい径を有し、かつ、より稠密に詰め込まれたはんだバンプを作製することができる。
【0045】
第3に、リリース層16は、従来入手可能な最も薄いステンシル(25μm)よりも薄い12.5μmにすることができる。より薄いステンシルは、スラリーをより小さいアパーチャに堆積させるため使用することができ、結果的にさらに小さいはんだバンプが作製される。
【0046】
第4に、リリース層16は、従来のステンシルと対比するに、下にある半導体基板の不均一性によって生じたポリマー層の表面上の任意の非平坦部に巧く倣う。このため、複数のアパーチャ18の中にステンシルされるはんだ組成物の量の変動が減少する。その結果として、リリース層16を用いることによって、高稠密の小さいバイア構造体を高い信頼性で作製するために重要な要因であるより均一な充填と、より優れた制御可能性とが実現する。
【0047】
第5に、従来のステンシルは、しばしば、数回使用され、後でポリマー層14に移される可能性のある汚染物をその表面に収集する傾向がある。上記の通り、ポリマー層14のボンディング表面上の汚染は、ポリマー層14の粘着性表面が隣接した表面に接着することを妨げる。
【0048】
はんだバンプを作製するため、はんだ組成物を誘電体層(たとえば、ポリマー層)のアパーチャ内にステンシル処理することは、電気めっき、及び、スパッタリングのような方法よりも多数の有利な効果をもたらす。たとえば、ステンシル処理は、スパッタリングや電気めっきのような従来の方法よりも非常に高速であり、低価格であり、実施しやすい。その上、スパッタリングや電気めっきのような方法は、典型的に、余分な材料を取り除くため、余分なエッチバック若しくはプレーナー化工程を必要とする。このような工程は本発明の実施例の場合には必要とされない。さらに、ステンシル処理され得る多数の望ましいはんだ組成物は、めっき処理、若しくは、蒸着のような方法でパターニングできない。さらに、ステンシル処理中、導電性スラリーは、異なるサイズを有するポリマー層のアパーチャに堆積され得る。その結果として、異なるサイズを有するはんだバンプがポリマー層に作製される。これに対し、電気めっきを用いて異なるサイズを有するバイア構造体を高い信頼性で作製することは困難である。たとえば、ポリマー層内の異なるサイズのアパーチャは、はんだを用いて均一な高さまでアパーチャを完全にめっきするため、それぞれに異なる電流密度を必要とする。これは、全体を通じて比較的に均一な電気密度を有する電気めっき浴を用いる場合には容易に実現し得ない。
【0049】
図5を参照するに、はんだ組成物30をアパーチャ18に堆積させた後、はんだ組成物30はリフローされる。リフロー処理時に、はんだ組成物30中の導電性粒子は溶融し、一つに混じり合い、はんだ粒子の間に存在していた隙間を実質的に除去する。はんだ組成物30内の融合金属粒子の表面張力によって、融合粒子ははんだバンプ31を形成する。
【0050】
はんだ組成物の堆積物は、適当な回数だけリフローすることができる。たとえば、はんだ組成物30は、はんだバンプ31を形成するため、アパーチャ18内で第1の時間に亘って第1のリフロー工程でリフローされ得る。組成物中のはんだ粒子は溶融し、流動するので、ポリマー層14及びリリース層16内のアパーチャ18の側壁は、はなだ組成物のリフローを拘束する。しかし、形成されたはんだバンプのはんだ組成物30の露出した端部は拘束されずに還流する。形成中のバンプの露出した端における還流するはんだの表面張力は、バンプの露出した端を湾曲させる(たとえば、円錐体又は円錐体形状にする)。したがって、形成されたはんだバンプは、露出した略直線状の辺部及び湾曲した端部を有する。露出した端部は、バンプが配置されている導電性領域11に対向して設けられる。
【0051】
はんだ組成物のリフロー中に、ポリマー層の上に開口されたリリース層が存在することにより多数の効果が生じる。第1に、リリース層は隣接した還流はんだ組成物の堆積物を分離するので、隣接した堆積物がリフロー中に一体的に集まる可能性を減少させ、短絡を生じさせる。
【0052】
第2に、はんだ組成物をアパーチャに堆積させる間、並びに、リフロー処理の間に、開口されたリリース層がポリマー層上に存在することにより、形成されたはんだバンプにより多くのはんだを組み込むことが可能になる。例えば、図4を参照するに、リリース層16のアパーチャは、下にあるポリマー層14の対応したアパーチャ上方のスラリーの量を制限する。このスラリーの量は、リリース層16内の個々のアパーチャの平均断面積と、リリース層16の厚さとの積によって決まる容積に実質的に一致する。リフロー処理中に、融合しているはんだ粒子は、はんだバンプを形成するため、溶融し、一体的に混じり合う。スラリー中の非金属構成物は蒸発し、形成されたはんだバンプから分離する。
【0053】
はんだバンプ31を形成した後、リリース層16は、たとえば、剥離によってポリマー層14から分離される。リリース層16の上面に残る過剰なスラリー、又は、ステンシルプロセスから還流されたスラリーは、リリース層16をポリマー層14から分離することによって、得られた構造体からリリース層16と共に除去される。このため、ポリマー層14の上側表面が露出される。リリース層16をポリマー層14から分離した後、図6に示されるように、ポリマー層を有するバンプ付き半導体基板50が形成される。図6に示されるように、はんだバンプ31の高さ又は長さは、ポリマー層14の厚さよりも大きくなる。
【0054】
必要であるならば、はんだバンプ31は、はんだバンプ32を再形成するため、第2のリフロー工程で2回リフロー処理される。第2のリフローは、リリース層16をポリマー層14から分離した後に行なわれる。第2のリフロー中に、予め形成されたはんだバンプの上部が還流し、リリース層のアパーチャ壁に拘束されることなく再形成する。バンプの上部にはんだの表面張力が拘束されることなく生じ、略球状のヘッド部を形成する。図7に示される如く、第2のリフロー後、再形成されたはんだバンプ32は、ヘッド部32(a)と、支柱部32(b)とを有する。支柱部32(b)はポリマー層14のアパーチャ内に配置される。
【0055】
再形成されたはんだバンプを形成するため、形成されたはんだバンプを再度リフロー処理することによって、再形成されたはんだバンプの高さの正確な測定が行なえる。再形成されたはんだバンプの最終的な高さは、ポリマー層を上回り、リリース層の厚さと、リリース層内のアパーチャの径とにより影響される。プロセスの変形に応じて、ポリマー層及びリリース層内のアパーチャの径は変化する。(リリース層を分離し、かつ、第2のリフロー工程の後に)再形成されたバンプ上で行なわれた高さ測定は、プロセスの変形をより正確に表わす。はんだバンプの正確な表現は、形成されたはんだバンプがプロセス制御の限界内に収まることを保証するため役立つ。
【0056】
はんだバンプを形成若しくは再形成した後、はんだバンプは選択的に融解若しくは洗浄される。バンプは、水又はイソプロピルアルコールのような洗浄液で洗浄され、及び/又は、適当な融剤材料を用いて溶かされる。或いは、スパッタリング、蒸着、又は、PADS(プラズマアシスト乾燥はんだ付け)のようなプロセスによってバンプの上に保護層を堆積又は形成してもよい。洗浄処理は、はんだバンプがポリマー層/リリース層の合成物のアパーチャ内に存在する間に行なわれ、又は、リリース層がポリマー層から分離されたの地位行なわれる。
【0057】
本発明の実施例に従って形成されたはんだバンプは、非常に長く、及び/又は、高アスペクト比を有し、チップと基板の間のスタンドオフ距離を増加させる。はんだバンプのアスペクト比は、はんだバンプの長さを、はんだバンプの最小断面幅で除算したものである。本発明の実施例に従って形成されたはんだバンプは、約2を上回るアスペクト比を有し、好ましくは、アスペクト比が約3よりも大きい。この高いアスペクト比に対し、従来技術の方法によって形成されたはんだバンプのアスペクト比は約1である。
【0058】
高アスペクト比を有するはんだバンプはチップと回路基板の間のスタンドオフ距離を増加させる。スタンドオフ距離を増大させることは非常に望ましい。たとえば、スタンドオフ距離の増加によって、はんだジョイントの疲労寿命が延びる。はんだジョイントの疲労は、一方で、チップの温度サイクルと、非常に間隔が狭いチップと回路基板の熱膨張特性の大きな差とに起因する。チップと下にある回路基板との間の空間が増大することによって、チップが回路基板に接近して配置されている場合に、熱サイクルに応じてチップがより自由に動けるようになる。したがって、スタンドオフ距離が増大すると、はんだジョイント疲労は軽減され、はんだジョイントを破損する可能性は低減する。
【0059】
従来、チップと回路基板の間のスタンドオフ距離は、はんだジョイントを形成するため大きい径を有するはんだボールを使用することによって拡大された。しかし、径の大きいはんだボールを単に使用するだけでは、形成されたはんだジョイントのピッチが増加し、チップと回路基板の間のI/Oコネクションの密度が減少する。これに対し、本発明の実施例によれば、スタンドオフの高さはピッチを増加させることなく大きくできる。たとえば、本発明の実施例によれば、はんだバンプの平均ピッチは約150μm未満であり、少なくとも約150μmのスタンドオフ距離が得られる。
【0060】
このスタンドオフ距離は、本発明の他の実施例では一層増加される。たとえば、図8を参照するに、はんだボールは、より大きいはんだバンプ33を形成するため、本発明の他の実施例に従って形成されたはんだバンプ(たとえば、図6に示されたはんだバンプ32)に接合され、或いは、はんだバンプ上に形成される。形成されたはんだバンプ33は、ヘッド部33(a)及び支柱部33(b)を有し、ヘッド部33(a)は半導体基板10上の対応したパッド11に対向して配置される。支柱部33(b)は、湾曲した側面、若しくは、直線状の側面を有し、ヘッド部33(a)は実質的に球状である。このようなはんだバンプ33を設けることによって、スタンドオフ距離がより増大される。
【0061】
はんだバンプの端部に接合されたはんだボールは、任意の適当な径を有し、たとえば、径が25μmより大きくてもよい。はんだバンプ33の次に形成されたヘッド部33(a)は、はんだボールと同じ寸法を有する。特に、チップスケールパッケージアプリケーションの場合に、はんだボールは、好ましくは、約200μm乃至約400μmの径を有する。フリップチップアプリケーションの場合に、はんだボールは、好ましくは、およそピッチの半分以下の径を有する。たとえば、はんだボールは、ピッチが約150μmであるとき、約75μmの径を有する。
【0062】
はんだボールは、より大きいはんだバンプを形成するため、既に形成されたはんだバンプに適当な方法で接合される。たとえば、本発明の実施例によれば、予備形成されたはんだボールが載置され、形成されたはんだバンプの露出した端部に融合される。他の実施例の場合に、はんだボールは、より大きいはんだバンプを形成するため、はんだバンプの露出した端部に形成され得る。たとえば、はんだ組成物を含むスラリーは、形成されたはんだバンプの端部にステンシル処理される。次に、ステンシル処理されたはんだ組成物は、はんだバンプの露出した端部にはんだボールを形成するためリフロー処理される。
【0063】
上述の通り、リリース層16をポリマー層14から分離した後、図6乃至8に示されるように、ポリマー層50を有するバンプ付きの半導体基板はが形成される。半導体基板10が単独の装置である場合、バンプ付きの半導体基板は、裏返しにされ、適当な回路基板(図示しない)に実装される。
【0064】
好ましくは、半導体基板10は、刻み線で分割された多数の集積回路チップを含む。半導体基板10と、半導体基板10に配置されたポリマー層は、チップを分割するため、適当な装置(たとえば、鋸、レーザ)を用いて、刻み線に沿って切断(ダイシング)される。個々のチップは、はんだバンプを有し、バンプの周囲に不連続ポリマー層がも設けられる。ポリマー層は半導体基板と共に切断されるので、切断によって形成されたポリマー層の部分は、分割されたチップと実質的に同じ平面的な寸法を有する。バンプ付きのチップを相互に分離した後、バンプ付きのチップは裏返しにされ、チップを基板に連結するため、回路基板の導電性領域(たとえば、パッド)に実装される。複数のはんだジョイントが、チップを回路基板に接合するためはんだバンプから形成され、これにより、マルチチップモジュール又はチップスケールパッケージのような電気的組立体を形成する。適当な回路基板には、フレキシブル回路基板、剛性回路基板などが含まれる。ポリマー層が形成されたはんだバンプと実質的に同じ厚さを有する場合、ポリマー層は、アンダーフィル材料並びにアルファ粒子バリアとして働く。他の実施例では、形成された電気的組立体において、空間がポリマー層と回路基板との間に存在する。
【0065】
ポリマー層14は形成された電気的組立体に幾つかの利点を生じさせる。たとえば、電気的組立体において、ポリマー層14は、半導体基板10、又は、半導体基板から得られたチップの表面をパッシベーションする。より詳細には、ポリマー層14は、半導体基板10、又は、半導体基板から得られたチップを、湿度、物理的損傷及び残骸物などのチップに有害な環境条件から保護する。図9に示されるように、半導体基板10内の集積回路に損傷を加えるおそれのあった取り扱いに起因した残骸物41及び損傷43は、ポリマー層14によって阻止される。ポリマー層14は、形成されたはんだジョイントによって放出されたアルファ粒子へのバリアとしても働く。たとえば、ポリマー層14は、半導体チップ内の集積回路又は半導体基板に向かって進むアルファ粒子を遮断し、ソフトエラーを生じさせる可能性を低減し、半導体基板又はチップの信頼性を高める。
【0066】
その上、一部の実施例では、ポリマー層14は、回路基板とフリップチップボンディングされたチップとの間にあるアンダーフィル材料として使用される。これらの実施例の場合に、形成されたはんだバンプの高さ若しくは長さは、形成されたポリマー層の厚さと実質的に一致する。形成された電気的組立体内にアンダーフィル材料が存在するため、ジョイントを固定することによって、形成されたはんだジョイントの疲労寿命が延びる。さらに、電気的組立体の安定性は、チップが回路基板に粘着的に取り付けられ得るので向上する。
【0067】
従来のアンダーフィル材料は、チップと回路基板との間にはんだジョイントが形成された後、チップと回路基板との間に堆積される。アンダーフィル材料を追加するために要する付加的な工程は、時間を要し、コストを上昇させる。しかし、本発明の実施例において、このような付加的な工程は不要である。上記の事項から明らかなように、ポリマー層は複数のチップを有する半導体基板上に設けられ、スラリーを半導体基板の導電性領域に堆積させるために役立つステンシルとして使用される。このステンシルは別個のチップ上に残されてもよく、別個のアンダーフィル材料堆積工程を行なうこと無く、アンダーフィル材料として使用される。したがって、本発明の実施例によれば、処理工程が削減され、形成された組立体の総コストが低下する。
【0068】
図10には、半導体チップ60と、ポリマー層14と、回路基板70とを含む電気的組立体の断面図が示される。半導体チップ60は、複数のチップを含む切断又はダイシングされた半導体基板から得られる。電気的組立体において、ポリマー層14は、ポリマー層14がアンダーフィル材料として使用されるとき、チップ60と回路基板40との間に配置され、その隙間を充填する。半導体チップ60は、回路基板70上で導電性領域71と対向する導電性領域11を有する。前述のはんだバンプから形成された多数のはんだジョイント34が対向する導電性領域11と導電性領域71の間に配置され、対向する導電性領域11と導電性領域71を電気的に結合する。ポリマー層14は、アンダーフィル材料として使用され、チップ60の動作中に形成されたはんだジョイント34に安定性を与える。
【0069】
上記の通り、本発明は、特に、具体的に実施例に関して説明されているが、本発明の開示に基づいて、本発明の範囲を逸脱すること無く、種々の変形、変更及び適応をなし得ることが明らかである。
【0070】
【発明の効果】
以上の説明の通り、本発明のバンプ付き半導体基板は、半導体基板から得られたチップに対するパッシベーション層として役立つポリマー層を有する。これにより、フリップチップを有する電気的組立体の信頼性を改良することができると共に、フリップチップを有する電気的組立体を形成するため使用される工程及び材料が削減される。
【0071】
以上の説明に関して更に以下のような態様が考えられる。
【0072】
(1) 導電性領域、ポリマー層、及び、リリース層を有する半導体基板を含み、上記ポリマー層が上記半導体基板と上記リリース層との間に設けられた積層体を形成し、
上記導電性領域を露出するため、上記ポリマー層及び上記リリース層にアパーチャを形成し、
上記アパーチャ内にはんだ組成物を堆積し、
はんだバンプを形成するため、上記はんだ組成物が上記アパーチャ内に残っている間に上記はんだ組成物をリフロー処理し、
上記ポリマー層から上記リリース層を分離する、半導体基板の処理方法。
【0073】
(2) 上記アパーチャは上記導電性領域を露出するため上記ポリマー層及び上記リリース層をレーザ穿孔加工することにより形成される、項1記載の処理方法。
【0074】
(3) 上記積層体は上記ポリマー層及び上記リリース層を上記半導体基板に積層することにより形成される、項1又は2記載の処理方法。
【0075】
(4) 上記アパーチャは約25μm乃至約500μmの径を有する、項1乃至3のうちいずれか一項記載の処理方法。
【0076】
(5) 再形成されたはんだバンプを形成するため、上記はんだバンプをリフロー処理する工程を更に有する項1乃至4のうちいずれか一項記載の処理方法。
【0077】
(6) 上記はんだバンプの露出した端部にはんだボールを接合する工程を更に有する項1乃至5のうちいずれか一項記載の処理方法。
【0078】
(7) 上記はんだ組成物は、上記リリース層の上部及び上記アパーチャ内部の全域ではんだ組成物をステンシル処理することにより堆積される、項1乃至6のうちいずれか一項記載の処理方法。
【0079】
(8) 上記はんだバンプの高さは上記ポリマー層の厚さと実質的に同じである、項1乃至7のうちいずれか一項記載の処理方法。
【0080】
(9) 上記ポリマー層を硬化する工程を更に有する項1乃至8のうちいずれか一項記載の処理方法。
【0081】
(10) 上記ポリマー層は少なくとも約75μmの厚さを有する、項1乃至9のうちいずれか一項記載の処理方法。
【0082】
(11) 上記はんだバンプは少なくとも約3のアスペクト比を有する、項1乃至10のうちいずれか一項記載の処理方法。
【0083】
(12) 上記半導体基板は複数のチップを有する半導体ウェーハであり、
上記リリース層を分離した後、上記複数のチップを分割するため上記半導体ウェーハをダイシングする工程を更に有する項1乃至11のうちいずれか一項記載の処理方法。
【0084】
(13) 複数のチップ及び複数の導電性領域を有する半導体基板と、ポリマー層と、リリース層とを含み、上記ポリマー層が上記半導体基板と上記リリース層との間に設けられた積層体を形成し、
上記導電性領域を露出するため、上記ポリマー層及び上記リリース層に複数のアパーチャを形成し、
上記アパーチャ内にはんだ組成物を堆積し、
複数のはんだバンプを上記半導体基板上に形成するため、上記はんだ組成物が上記アパーチャ内に残っている間に上記はんだ組成物をリフロー処理し、
上記ポリマー層から上記リリース層を分離し、
上記複数のチップを互いに分離するため、少なくとも1個のチップに、はんだバンプと、上記少なくとも1個のチップの表面で上記はんだバンプの周辺に設けられたポリマー層の一部分とが含まれるように、上記半導体基板及び上記ポリマー層を切断し、
上記少なくとも1個のチップ上の上記はんだバンプが回路基板上の導電性領域に連結されるように、上記少なくとも1個のチップを回路基板に実装する電気的組立体の製作方法。
【0085】
(14) 上記ポリマー層は約75μm以上の厚さを有する項13記載の製作方法。
【0086】
(15) 上記リリース層はポリイミドを含む項13又は14記載の製作方法。
【0087】
(16) 導電性領域を有する半導体基板と、
上記半導体基板の上にあるポリマー層と、
上記ポリマー層の上にあるリリース層と、
はんだバンプとを含み、
上記ポリマー層及び上記リリース層は上記導電性領域上に配置された共通のアパーチャを有し、
上記はんだバンプは上記共通のアパーチャ内に設けられ、上記半導体基板上の上記導電性領域に電気的接続されている、はんだバンプ付き半導体基板。
【0088】
(17) 上記半導体基板は、複数の半導体チップを有する半導体ウェーハを含む、項16記載のはんだバンプ付き半導体基板。
【0089】
(18) 上記ポリマー層は熱硬化性である項16又は17記載のバンプ付き半導体基板。
【0090】
(19) 上記はんだバンプは支柱部及びヘッド部を有し、上記支柱部は上記ヘッド部と上記導電性領域との間に設けられている、項16又は17記載のはんだバンプ付き半導体基板。
【0091】
(20) 上記はんだバンプは約3のアスペクト比を有する項16乃至19のうちいずれか一項記載のバンプ付き半導体基板。
【0092】
(21) 上記電気的組立体はチップスケールパッケージである項13記載の製作方法。
【0093】
(22) 上記ポリマー層の一部分はアンダーフィル材料である項13記載の製作方法。
【0094】
(23) 上記ポリマー層の一部分はパッシベーション層である項13記載の製作方法。
【0095】
(24) 上記少なくとも1個のチップを上記回路基板に実装した後、上記少なくとも1個のチップ上で上記はんだバンプから複数のはんだジョイントを形成する工程を更に有し、
上記はんだジョイントは上記少なくとも1個のチップと上記回路基板に電気的接続されている項13記載の製作方法。
【0096】
(25) 上記ポリマー層及び上記リリース層内の上記複数のアパーチャは、複数のアパーチャを形成するためのレーザマスクを通して上記ポリマー層及び上記リリース層をレーザ穿孔加工することにより形成される、項13記載の製作方法。
【図面の簡単な説明】
【図1】本発明の実施例にしたがってバンプ付きの半導体基板を形成するため使用される基板の断面図である。
【図2】本発明の実施例にしたがってバンプ付きの半導体基板を形成するため使用される基板の断面図である。
【図3】本発明の実施例にしたがってバンプ付きの半導体基板を形成するため使用される基板の断面図である。
【図4】本発明の実施例にしたがってバンプ付きの半導体基板を形成するため使用される基板の断面図である。
【図5】本発明の実施例にしたがってバンプ付きの半導体基板を形成するため使用される基板の断面図である。
【図6】本発明の実施例にしたがってバンプ付きの半導体基板を形成するため使用される基板の断面図である。
【図7】本発明の実施例によるバンプ付き半導体基板の断面図である。
【図8】本発明の実施例によるバンプ付き半導体基板の断面図である。
【図9】本発明の実施例によるバンプ付き半導体基板の断面図である。
【図10】本発明の実施例にしたがって形成される電気的組立体の断面図である。
【符号の説明】
10 半導体基板
11,71 導電性領域
14,50 ポリマー層
16 リリース層
18 アパーチャ
20 積層体
30 はんだ組成物
31,32,33 はんだバンプ
32(a) ヘッド部
32(b) 支柱部
34 はんだジョイント
50 バンプ付き半導体基板
60 半導体チップ
70 回路基板
Claims (5)
- 導電性領域を有する半導体基板と、上記半導体基板内の集積回路を保護する、熱硬化性であり複数の副層を有するポリマー層と、リリース層とを有する、上記ポリマー層が上記半導体基板と上記リリース層との間に設けられた積層体を形成する工程と、
上記導電性領域を露出するため、上記ポリマー層及び上記リリース層にアパーチャを形成する工程と、
上記アパーチャ内にはんだ組成物の導電性スラリーを堆積する工程と、
はんだバンプを形成するため、上記導電性スラリーが上記アパーチャ内に残っている間に上記導電性スラリーをリフロー処理する工程と、
上記ポリマー層から上記リリース層を分離する工程とを有し、
形成される前記はんだバンプの高さは上記ポリマー層の厚さより大きい、半導体基板の処理方法。 - 複数のチップ及び複数の導電性領域を有する半導体基板と、上記複数のチップを保護する、熱硬化性であり複数の副層を有するポリマー層と、リリース層とを含み、上記ポリマー層が上記半導体基板と上記リリース層との間に設けられた積層体を形成する工程と、
上記導電性領域を露出するため、上記ポリマー層及び上記リリース層に複数のアパーチャを形成する工程と、
上記アパーチャ内にはんだ組成物の導電性スラリーを堆積する工程と、
複数のはんだバンプを上記半導体基板上に形成するため、上記導電性スラリーが上記アパーチャ内に残っている間に上記導電性スラリーをリフロー処理する工程と、
上記ポリマー層から上記リリース層を分離する工程と、
上記複数のチップを互いに分離するため、少なくとも1個のチップに、はんだバンプと、上記少なくとも1個のチップの表面で上記はんだバンプの周辺に設けられたポリマー層の一部分とが含まれるように、上記半導体基板及び上記ポリマー層を切断する工程と、
上記少なくとも1個のチップ上の上記はんだバンプが回路基板上の導電性領域に連結されるように、上記少なくとも1個のチップを回路基板に実装する工程とを有し、上記半導体基板上に形成されるはんだバンプの高さは上記ポリマー層の厚さより大きい、電気的組立体の製作方法。 - 導電性領域を有する半導体基板と、
上記半導体基板の上にあり、上記半導体基板内の集積回路を保護する、熱硬化性であり複数の副層を有するポリマー層と、
上記ポリマー層の上にあるリリース層と、
はんだバンプとを含み、
上記ポリマー層及び上記リリース層は上記導電性領域上に配置された共通のアパーチャを有し、
上記はんだバンプは上記共通のアパーチャ内に設けられ、上記半導体基板上の上記導電性領域に電気的接続され、上記はんだバンプの高さは上記ポリマー層の厚さより大きい、はんだバンプ付き半導体基板。 - 上記はんだバンプは支柱部及びヘッド部を有し、上記支柱部は上記ヘッド部と上記導電性領域との間に設けられている、請求項3記載のはんだバンプ付き半導体基板。
- 上記はんだバンプは約3のアスペクト比を有する請求項3又は4記載のバンプ付き半導体基板。
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