JP2000269794A - 信号遅延回路、プログラマブル遅延素子、信号遅延方法およびプログラマブル遅延回路 - Google Patents
信号遅延回路、プログラマブル遅延素子、信号遅延方法およびプログラマブル遅延回路Info
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- G—PHYSICS
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- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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Abstract
(57)【要約】
【課題】 高性能コンピュータ・システムにおいて用い
るプログラマブル遅延素子回路を提供する。 【解決手段】 プログラマブル遅延素子１００は、分数
遅延ユニットを有する精密遅延素子２００を備えてい
る。精密遅延素子２００は、複数の選択性遅延経路を有
する精密遅延回路を備えている。精密遅延素子２００
は、入力信号を受信し遅延させるデータ端子に電気的に
結合されている。制御回路が精密遅延素子２００に電気
的に結合されており、入力信号用に遅延経路を選択す
る。さらに、精密遅延素子２００は、繰り返し構成をし
た複数の選択性遅延ブロックを備えた粗遅延回路１１５
に電気的に結合されている。制御回路は、精密遅延、粗
遅延、または精密遅延と粗遅延との双方を選択できるよ
うに、精密遅延素子２００の選択性遅延経路および粗遅
延回路１１５に電気的に結合されている。
るプログラマブル遅延素子回路を提供する。 【解決手段】 プログラマブル遅延素子１００は、分数
遅延ユニットを有する精密遅延素子２００を備えてい
る。精密遅延素子２００は、複数の選択性遅延経路を有
する精密遅延回路を備えている。精密遅延素子２００
は、入力信号を受信し遅延させるデータ端子に電気的に
結合されている。制御回路が精密遅延素子２００に電気
的に結合されており、入力信号用に遅延経路を選択す
る。さらに、精密遅延素子２００は、繰り返し構成をし
た複数の選択性遅延ブロックを備えた粗遅延回路１１５
に電気的に結合されている。制御回路は、精密遅延、粗
遅延、または精密遅延と粗遅延との双方を選択できるよ
うに、精密遅延素子２００の選択性遅延経路および粗遅
延回路１１５に電気的に結合されている。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、信号遅延回路、プ
ログラマブル遅延素子、信号遅延方法およびプログラマ
ブル遅延回路に関する。本発明は、一般に信号遅延デバ
イスに関し、特にコンピュータ・システム部品と共に使
用する、累積的に調節可能であるディジタル遅延素子に
関する。
ログラマブル遅延素子、信号遅延方法およびプログラマ
ブル遅延回路に関する。本発明は、一般に信号遅延デバ
イスに関し、特にコンピュータ・システム部品と共に使
用する、累積的に調節可能であるディジタル遅延素子に
関する。
【０００２】
【従来の技術】コンピュータ・システムの処理速度が増
大し続けるにつれて、システム部品のタイミング要件の
ためにクロックおよびデータ信号のうちの一方を遅延さ
せてコンピュータ・システム内のクリティカルなタイミ
ングを最適化することが必要になっている。確かに、コ
ンピュータ・システムのクロック速度が増大すると、コ
ンピュータ素子間のタイミング、およびコンピュータ・
チップ内のタイミングがクリティカルになる。これらの
タイミングを制御する方法の一つに、ディジタル遅延ロ
ック・ループ(Delay Locked Loop;"ＤＬＬ")によって制
御可能な遅延素子を用いるものがある。この遅延素子
は、通常、粗い可変遅延に限定して用いられている。こ
の場合、累積遅延ユニットは、必要に応じて１個または
２個のブロック遅延ユニットを提供する１個または２個
の論理ゲートである。
大し続けるにつれて、システム部品のタイミング要件の
ためにクロックおよびデータ信号のうちの一方を遅延さ
せてコンピュータ・システム内のクリティカルなタイミ
ングを最適化することが必要になっている。確かに、コ
ンピュータ・システムのクロック速度が増大すると、コ
ンピュータ素子間のタイミング、およびコンピュータ・
チップ内のタイミングがクリティカルになる。これらの
タイミングを制御する方法の一つに、ディジタル遅延ロ
ック・ループ(Delay Locked Loop;"ＤＬＬ")によって制
御可能な遅延素子を用いるものがある。この遅延素子
は、通常、粗い可変遅延に限定して用いられている。こ
の場合、累積遅延ユニットは、必要に応じて１個または
２個のブロック遅延ユニットを提供する１個または２個
の論理ゲートである。
【０００３】遅延素子を設計する際に考慮すべき事項
は、遅延精度および挿入遅延である。遅延精度とは、遅
延素子を通して生じる遅延ユニットのことである。ブロ
ック・ユニット遅延を有する従来の遅延回路は、動作速
度が低い場合には用いることができた。しかし、高性能
回路では、ブロック遅延を分数累積することが必要にな
っている。挿入遅延とは、零遅延状態において遅延素子
が発生させる遅延量のことである。挿入遅延は、特にデ
ータの歪を除去する際に考慮すべき重要事項である。な
ぜならば、データに少しでも遅延が付加されると、全体
の性能が低下するからである。
は、遅延精度および挿入遅延である。遅延精度とは、遅
延素子を通して生じる遅延ユニットのことである。ブロ
ック・ユニット遅延を有する従来の遅延回路は、動作速
度が低い場合には用いることができた。しかし、高性能
回路では、ブロック遅延を分数累積することが必要にな
っている。挿入遅延とは、零遅延状態において遅延素子
が発生させる遅延量のことである。挿入遅延は、特にデ
ータの歪を除去する際に考慮すべき重要事項である。な
ぜならば、データに少しでも遅延が付加されると、全体
の性能が低下するからである。
【０００４】従来の遅延回路においては、挿入遅延が大
きく、図６に示す遅延素子の場合、遅延の最小増加量よ
りもはるかに大きい、というのが普通である。この場
合、多数の入力がＮ：１ＭＵＸにおいて多重化されるの
に起因して、挿入遅延が大きくなっている。例えば、遅
延の最小増加量が０．２ナノ秒であるのに、挿入遅延が
２ナノ秒である、ということがあり得る。その代わり、
挿入遅延が小さく、図７に示す遅延素子の場合のよう
に、遅延の最小増加量が挿入遅延の大きさと同じであ
る、ということもあり得る。しかし、この構成の場合、
信号が歪むのを抑えるために、各２：１ＭＵＸ遅延素子
を揃える必要がある。したがって、図７に示す遅延素子
の場合、挿入遅延が小さく、選択可能な最大遅延を大き
くすべきときには、相当多数の遅延素子を備える必要が
ある。例えば、図７に示す遅延素子の場合、挿入遅延を
０．２ナノ秒にすべきであるとすると、２．６ナノ秒の
最大遅延を達成するのに１３個のＭＵＸを必要とする。
きく、図６に示す遅延素子の場合、遅延の最小増加量よ
りもはるかに大きい、というのが普通である。この場
合、多数の入力がＮ：１ＭＵＸにおいて多重化されるの
に起因して、挿入遅延が大きくなっている。例えば、遅
延の最小増加量が０．２ナノ秒であるのに、挿入遅延が
２ナノ秒である、ということがあり得る。その代わり、
挿入遅延が小さく、図７に示す遅延素子の場合のよう
に、遅延の最小増加量が挿入遅延の大きさと同じであ
る、ということもあり得る。しかし、この構成の場合、
信号が歪むのを抑えるために、各２：１ＭＵＸ遅延素子
を揃える必要がある。したがって、図７に示す遅延素子
の場合、挿入遅延が小さく、選択可能な最大遅延を大き
くすべきときには、相当多数の遅延素子を備える必要が
ある。例えば、図７に示す遅延素子の場合、挿入遅延を
０．２ナノ秒にすべきであるとすると、２．６ナノ秒の
最大遅延を達成するのに１３個のＭＵＸを必要とする。
【０００５】したがって、高い遅延精度と無視し得る挿
入遅延とを有する、高性能コンピュータ・システム用の
プログラマブル遅延素子が必要とされている。また、遅
延回路を通過する信号を、大きな遅延値および小さな遅
延値の双方において歪ませることがなく、比較的単純な
試験手法によって試験可能であるプログラマブル遅延素
子が必要とされている。
入遅延とを有する、高性能コンピュータ・システム用の
プログラマブル遅延素子が必要とされている。また、遅
延回路を通過する信号を、大きな遅延値および小さな遅
延値の双方において歪ませることがなく、比較的単純な
試験手法によって試験可能であるプログラマブル遅延素
子が必要とされている。
【０００６】
【課題を解決するための手段】本発明は、粗遅延素子お
よび精密遅延素子を備えた信号遅延回路を提供すること
により、上述した課題に取り組むものである。上記粗遅
延素子は、入力信号を受信する遅延素子入力ノードに結
合されると共に、ある粗遅延素子に出力信号を出力する
出力ノードを有する。上記粗遅延素子は、遅延時間を選
択する少なくとも１つの制御信号を受信する。上記出力
信号は、上記入力信号に応答し、上記選択した遅延手段
に従う入力信号に関して遅延させられる。上記精密遅延
素子は、上記入力信号を受信する上記遅延素子入力ノー
ドに結合されると共に、上記粗遅延素子から上記出力信
号を受信する上記粗遅延素子出力ノードに結合されてい
る。上記精密遅延素子は、出力信号を出力する出力ノー
ドを有する。上記精密遅延素子は、上記精密遅延素子の
遅延時間を選択する少なくとも１つの制御信号を受信す
ると共に、上記遅延素子入力信号および上記粗遅延素子
出力信号から操作中の入力信号を受信する。上記精密遅
延素子出力信号は、上記操作中の精密遅延素子入力信号
に応答し、上記選択した精密遅延素子遅延時間に従う上
記操作中の精密遅延素子入力信号に関して遅延させられ
る。
よび精密遅延素子を備えた信号遅延回路を提供すること
により、上述した課題に取り組むものである。上記粗遅
延素子は、入力信号を受信する遅延素子入力ノードに結
合されると共に、ある粗遅延素子に出力信号を出力する
出力ノードを有する。上記粗遅延素子は、遅延時間を選
択する少なくとも１つの制御信号を受信する。上記出力
信号は、上記入力信号に応答し、上記選択した遅延手段
に従う入力信号に関して遅延させられる。上記精密遅延
素子は、上記入力信号を受信する上記遅延素子入力ノー
ドに結合されると共に、上記粗遅延素子から上記出力信
号を受信する上記粗遅延素子出力ノードに結合されてい
る。上記精密遅延素子は、出力信号を出力する出力ノー
ドを有する。上記精密遅延素子は、上記精密遅延素子の
遅延時間を選択する少なくとも１つの制御信号を受信す
ると共に、上記遅延素子入力信号および上記粗遅延素子
出力信号から操作中の入力信号を受信する。上記精密遅
延素子出力信号は、上記操作中の精密遅延素子入力信号
に応答し、上記選択した精密遅延素子遅延時間に従う上
記操作中の精密遅延素子入力信号に関して遅延させられ
る。
【０００７】本発明のさらなる側面は、信号遅延方法で
ある。この信号遅延方法においては、粗遅延素子によっ
て遅延素子入力信号を受信し、少なくとも１つの粗遅延
素子制御信号によって粗遅延素子遅延時間を選択し、上
記遅延素子入力信号に応答し、上記選択した粗遅延素子
遅延時間に従う上記遅延素子入力信号に関して遅延され
た粗遅延素子出力信号を、上記粗遅延素子によって出力
する。また、上記信号遅延方法においては、精密遅延素
子によって上記遅延素子入力信号を受信し、上記精密遅
延素子によって上記粗遅延素子出力信号を受信し、少な
くとも１つの精密遅延素子制御信号によって上記遅延素
子入力信号または上記粗遅延素子出力信号を操作中の精
密遅延素子入力信号として選択し、少なくとも１つの精
密遅延素子制御信号によって精密遅延素子遅延時間を選
択し、そして、上記操作中の精密遅延素子入力信号に応
答し、上記選択した精密遅延素子遅延時間に従う操作中
の精密遅延素子入力信号に関して遅延させられた精密遅
延素子出力信号を出力する。
ある。この信号遅延方法においては、粗遅延素子によっ
て遅延素子入力信号を受信し、少なくとも１つの粗遅延
素子制御信号によって粗遅延素子遅延時間を選択し、上
記遅延素子入力信号に応答し、上記選択した粗遅延素子
遅延時間に従う上記遅延素子入力信号に関して遅延され
た粗遅延素子出力信号を、上記粗遅延素子によって出力
する。また、上記信号遅延方法においては、精密遅延素
子によって上記遅延素子入力信号を受信し、上記精密遅
延素子によって上記粗遅延素子出力信号を受信し、少な
くとも１つの精密遅延素子制御信号によって上記遅延素
子入力信号または上記粗遅延素子出力信号を操作中の精
密遅延素子入力信号として選択し、少なくとも１つの精
密遅延素子制御信号によって精密遅延素子遅延時間を選
択し、そして、上記操作中の精密遅延素子入力信号に応
答し、上記選択した精密遅延素子遅延時間に従う操作中
の精密遅延素子入力信号に関して遅延させられた精密遅
延素子出力信号を出力する。
【０００８】以上、本発明の特徴および技術的利点を、
以下に続く本発明の詳細な記述がよく理解できるよう
に、いくぶん広く概説した。
以下に続く本発明の詳細な記述がよく理解できるよう
に、いくぶん広く概説した。
【０００９】
【発明の実施の形態】以下の記述では、多くの具体的な
詳細を述べて、本発明を完全に理解することができるよ
うにする。しかし、当業者は、そのような具体的な詳細
がなくとも本発明を実施することができる点に留意され
たい。また、不必要な詳細にわたって本発明を不明瞭に
しないために、周知の回路は、ブロック図の形態で示し
てある。
詳細を述べて、本発明を完全に理解することができるよ
うにする。しかし、当業者は、そのような具体的な詳細
がなくとも本発明を実施することができる点に留意され
たい。また、不必要な詳細にわたって本発明を不明瞭に
しないために、周知の回路は、ブロック図の形態で示し
てある。
【００１０】本発明を、入力コードに応じた遅延間隔を
もたらす遅延素子の具体的な実施形態について述べる
が、本発明に係るプログラマブル遅延素子は、類似のハ
ードウェア能力を有する別のディジタル装置用、および
選択性回路用に適用することができることを了解された
い。上記選択性回路としては、例えば、ＡＮＤゲート、
ＮＡＮＤゲートおよびＮＯＲゲートのような論理ゲート
の別の組み合わせであって、ギガヘルツ（ＧＨｚ）帯の
高速クロックレートでの高性能コンピュータ動作のため
に十分な帯域幅を有するものを挙げることができる。ま
た、本発明に係るプログラマブル遅延素子は、適切な遅
延精度と無視し得る挿入遅延とを備えた選択性精密遅延
を提供する能力を有することを了解されたい。さらに、
本発明に係る遅延素子は、コンピュータ・システムにお
いて、オンチップ（同一半導体チップ上に形成した）お
よびオフチップ（別の半導体チップ上に形成した）双方
の遅延回路に適用することができる。このような変形例
は、全て、本発明の範囲内に含まれるべきものである。
図面中には、本発明の動作に必要な信号線および処理装
置ブロックのみが示してあることを了解されたい。
もたらす遅延素子の具体的な実施形態について述べる
が、本発明に係るプログラマブル遅延素子は、類似のハ
ードウェア能力を有する別のディジタル装置用、および
選択性回路用に適用することができることを了解された
い。上記選択性回路としては、例えば、ＡＮＤゲート、
ＮＡＮＤゲートおよびＮＯＲゲートのような論理ゲート
の別の組み合わせであって、ギガヘルツ（ＧＨｚ）帯の
高速クロックレートでの高性能コンピュータ動作のため
に十分な帯域幅を有するものを挙げることができる。ま
た、本発明に係るプログラマブル遅延素子は、適切な遅
延精度と無視し得る挿入遅延とを備えた選択性精密遅延
を提供する能力を有することを了解されたい。さらに、
本発明に係る遅延素子は、コンピュータ・システムにお
いて、オンチップ（同一半導体チップ上に形成した）お
よびオフチップ（別の半導体チップ上に形成した）双方
の遅延回路に適用することができる。このような変形例
は、全て、本発明の範囲内に含まれるべきものである。
図面中には、本発明の動作に必要な信号線および処理装
置ブロックのみが示してあることを了解されたい。
【００１１】図面を参照すると、描画要素は、必ずしも
比例尺に合わせて示されていない。また、同一あるいは
同様の要素には、いくつかの図面を通して同じ参照符号
が付してある。
比例尺に合わせて示されていない。また、同一あるいは
同様の要素には、いくつかの図面を通して同じ参照符号
が付してある。
【００１２】図１は、本発明に係るプログラマブル遅延
素子１００のブロック図である。プログラマブル遅延素
子１００は、繰り返しブロック構成に配置され粗遅延回
路（coarse delay element: 以下「ＣＤＥ」と略称す
る）１１５をなす複数の反転する遅延ブロック１０２、
１０４、１０６、１０８、１１０、１１２、および１１
４を有する。遅延ブロック１０２、１０４、１０６、お
よび１０８は、まとめられてＤＡＴＡ＿ＩＮ信号経路を
形成している。遅延ブロック１１０、１１２、および１
１４は、まとめられてＤＡＴＡ＿ＯＵＴ信号経路を形成
している。
素子１００のブロック図である。プログラマブル遅延素
子１００は、繰り返しブロック構成に配置され粗遅延回
路（coarse delay element: 以下「ＣＤＥ」と略称す
る）１１５をなす複数の反転する遅延ブロック１０２、
１０４、１０６、１０８、１１０、１１２、および１１
４を有する。遅延ブロック１０２、１０４、１０６、お
よび１０８は、まとめられてＤＡＴＡ＿ＩＮ信号経路を
形成している。遅延ブロック１１０、１１２、および１
１４は、まとめられてＤＡＴＡ＿ＯＵＴ信号経路を形成
している。
【００１３】各々の遅延ブロックの入力端子から出力端
子まで伝搬する信号伝搬用に所定の遅延時間が、各遅延
ブロックに関連付けられている。一実施形態によると、
１つの遅延ブロックの遅延時間は、コンピュータ・シス
テム用のディジタル・クロック信号の１サイクルの約１
０分の１である。遅延ブロックは、各々、マルチプレク
サ、インバータ、および／またはレジスタの組み合わせ
を用いて実現することができる。この実施形態において
は、マルチプレクサ（ＭＵＸ）を実現し、それにより遅
延ブロック１０２、１０４、１０６、１０８、１１０、
１１２、および１１４を設けている。
子まで伝搬する信号伝搬用に所定の遅延時間が、各遅延
ブロックに関連付けられている。一実施形態によると、
１つの遅延ブロックの遅延時間は、コンピュータ・シス
テム用のディジタル・クロック信号の１サイクルの約１
０分の１である。遅延ブロックは、各々、マルチプレク
サ、インバータ、および／またはレジスタの組み合わせ
を用いて実現することができる。この実施形態において
は、マルチプレクサ（ＭＵＸ）を実現し、それにより遅
延ブロック１０２、１０４、１０６、１０８、１１０、
１１２、および１１４を設けている。
【００１４】入力信号ＤＡＴＡ＿ＩＮは、遅延ブロック
１０２、１０４、１０６、１０８、１１０、１１２、お
よび１１４のうちのいくつかを通過して、粗遅延素子１
１５の出力ノード（Ｄ1 線）まで伝搬する。すなわち、
Ｓ1 線、Ｓ2 線およびＳ3 線上の制御信号は、信号が、
遅延ブロック１０２、１０４、および１０６のうちの任
意の１以上のものの中を通過するか、さらなる遅延のた
めに、遅延ブロック１０２、１０４、１１２、および１
１４の中を通過するか、あるいは、最大遅延のために、
遅延ブロック１０２、１０４、１０６、１１２、および
１１４の中を通過するかを選択する。この実施形態によ
れば、遅延ブロック１０８は、上述した信号伝搬経路の
いずれにも存在しない点に留意されたい。遅延ブロック
１０８は、対称性を付与するために使われているだけで
ある。すなわち、遅延ブロック１０８は、遅延ブロック
１０６の出力側負荷の一部をなしている。その結果、遅
延ブロック１０６の負荷は、図１に示す他の遅延ブロッ
クと同じになる。また、遅延ブロック１０２、１０４、
および１０６は、２：１マルチプレクサであるが、１つ
の入力しか受信しない点にも留意されたい。このような
２：１マルチプレクサは、回路の対称性を維持するため
に使用されており、図８に示すように配線されている。
その結果、それぞれの入力のうちの一つだけが常に選択
されている。
１０２、１０４、１０６、１０８、１１０、１１２、お
よび１１４のうちのいくつかを通過して、粗遅延素子１
１５の出力ノード（Ｄ1 線）まで伝搬する。すなわち、
Ｓ1 線、Ｓ2 線およびＳ3 線上の制御信号は、信号が、
遅延ブロック１０２、１０４、および１０６のうちの任
意の１以上のものの中を通過するか、さらなる遅延のた
めに、遅延ブロック１０２、１０４、１１２、および１
１４の中を通過するか、あるいは、最大遅延のために、
遅延ブロック１０２、１０４、１０６、１１２、および
１１４の中を通過するかを選択する。この実施形態によ
れば、遅延ブロック１０８は、上述した信号伝搬経路の
いずれにも存在しない点に留意されたい。遅延ブロック
１０８は、対称性を付与するために使われているだけで
ある。すなわち、遅延ブロック１０８は、遅延ブロック
１０６の出力側負荷の一部をなしている。その結果、遅
延ブロック１０６の負荷は、図１に示す他の遅延ブロッ
クと同じになる。また、遅延ブロック１０２、１０４、
および１０６は、２：１マルチプレクサであるが、１つ
の入力しか受信しない点にも留意されたい。このような
２：１マルチプレクサは、回路の対称性を維持するため
に使用されており、図８に示すように配線されている。
その結果、それぞれの入力のうちの一つだけが常に選択
されている。
【００１５】ＤＡＴＡ＿ＩＮ信号が、遅延ブロック１０
２の入力端子１０２ｂに供給されている。ＤＡＴＡ＿Ｉ
Ｎ信号には、システム・クロック信号、ディジタル・デ
ータ信号、または、同一チップ内または別チップ上に形
成された他の回路と連係するために遅延間隔を必要とす
る他の形式のディジタル信号を用いることができる。
２の入力端子１０２ｂに供給されている。ＤＡＴＡ＿Ｉ
Ｎ信号には、システム・クロック信号、ディジタル・デ
ータ信号、または、同一チップ内または別チップ上に形
成された他の回路と連係するために遅延間隔を必要とす
る他の形式のディジタル信号を用いることができる。
【００１６】ここで使用する用語「チップ」は、基本的
に、数千個ないし数百万個のトランジスタを小さな半導
体基板に詰め込み、相互配線を施して具体的な機能を奏
するようにしたものである、と了解されたい。今までの
配線は、アルミニウムを使用している。先進技術を用い
て作製されたチップでは、銅を用いて相互配線を行なっ
ている。１個のチップ上に形成されているトランジスタ
の数、各トランジスタの速度、並びに、電気が各トラン
ジスタおよび各トランジスタの金属相互接続を通過する
ときに生じる遅延によって、チップ全体の動作速度が規
定される。最も一般的な３種類のチップとして、マイク
ロプロセッサ・チップ、メモリ・チップ、および論理チ
ップがある。マイクロプロセッサ（コンピュータあるい
は他の電子機器の「頭脳」）は、大多数の演算および処
理を実行する。メモリ・チップは、データおよび実行中
のコンピュータ・プログラムを格納するために用いる。
通常、コンピュータには、２種類のメモリが搭載されて
いる。すなわち、スタティック・メモリ（ＳＲＡＭ：高
速だが、集積度は低い）、およびダイナミック・メモリ
（ＤＲＡＭ：低速だが、集積度は高い）。コンピュータ
に搭載されている第４の種類のチップに、一連の論理チ
ップがある。これらは、コンピュータ上の「バス」の動
作、ディスク駆動装置、および他の多くのオペレーショ
ンを制御するチップである。
に、数千個ないし数百万個のトランジスタを小さな半導
体基板に詰め込み、相互配線を施して具体的な機能を奏
するようにしたものである、と了解されたい。今までの
配線は、アルミニウムを使用している。先進技術を用い
て作製されたチップでは、銅を用いて相互配線を行なっ
ている。１個のチップ上に形成されているトランジスタ
の数、各トランジスタの速度、並びに、電気が各トラン
ジスタおよび各トランジスタの金属相互接続を通過する
ときに生じる遅延によって、チップ全体の動作速度が規
定される。最も一般的な３種類のチップとして、マイク
ロプロセッサ・チップ、メモリ・チップ、および論理チ
ップがある。マイクロプロセッサ（コンピュータあるい
は他の電子機器の「頭脳」）は、大多数の演算および処
理を実行する。メモリ・チップは、データおよび実行中
のコンピュータ・プログラムを格納するために用いる。
通常、コンピュータには、２種類のメモリが搭載されて
いる。すなわち、スタティック・メモリ（ＳＲＡＭ：高
速だが、集積度は低い）、およびダイナミック・メモリ
（ＤＲＡＭ：低速だが、集積度は高い）。コンピュータ
に搭載されている第４の種類のチップに、一連の論理チ
ップがある。これらは、コンピュータ上の「バス」の動
作、ディスク駆動装置、および他の多くのオペレーショ
ンを制御するチップである。
【００１７】プログラマブル遅延素子１００の繰り返し
ブロック構成は、ＤＡＴＡ＿ＩＮ信号経路中およびＤＡ
ＴＡ＿ＯＵＴ信号経路中の遅延ブロックをカスケード接
続することにより形成されている。すなわち、遅延ブロ
ック１０２の出力端子１０２ａが、入力端子１０４ｂお
よび遅延ブロック入力端子１１４ｃに電気的に結合され
ている。遅延ブロック１０４の出力端子１０４ａが、入
力端子１０６ｂおよび遅延ブロック入力端子１１２ｃに
電気的に結合されている。そして、遅延ブロック１０６
の出力端子１０６ａが、入力端子１０８ｂおよび遅延ブ
ロック入力端子１１０ｃに電気的に結合されている。遅
延ブロック１０８の出力端子１０８ａは、追加の遅延ブ
ロックに電気的に結合しているので、追加の遅延値を得
ることができる。
ブロック構成は、ＤＡＴＡ＿ＩＮ信号経路中およびＤＡ
ＴＡ＿ＯＵＴ信号経路中の遅延ブロックをカスケード接
続することにより形成されている。すなわち、遅延ブロ
ック１０２の出力端子１０２ａが、入力端子１０４ｂお
よび遅延ブロック入力端子１１４ｃに電気的に結合され
ている。遅延ブロック１０４の出力端子１０４ａが、入
力端子１０６ｂおよび遅延ブロック入力端子１１２ｃに
電気的に結合されている。そして、遅延ブロック１０６
の出力端子１０６ａが、入力端子１０８ｂおよび遅延ブ
ロック入力端子１１０ｃに電気的に結合されている。遅
延ブロック１０８の出力端子１０８ａは、追加の遅延ブ
ロックに電気的に結合しているので、追加の遅延値を得
ることができる。
【００１８】ＤＡＴＡ＿ＯＵＴ信号経路については、遅
延ブロック１１０の出力端子１１０ａが、遅延ブロック
１１２の入力端子１１２ｂに電気的に結合されている。
そして、入力端子１１０ｂが、電圧源に電気的に結合さ
れており、それにより当該入力端子１１０ｂがフローテ
ィングにならないようにされている。図に示すように、
入力端子１１０ｂは、電圧源ＧＮＤに結合されている。
遅延ブロック１１２の出力端子１１２ａが、遅延ブロッ
ク１１４の入力端子１１４ｂに電気的に結合されてい
る。遅延ブロック１１４の出力端子１１４ａが、精密遅
延素子（fine delay element: 以下「ＦＤＥ」と略称す
る）２００の入力端子２００ｂに電気的に結合されてい
る。
延ブロック１１０の出力端子１１０ａが、遅延ブロック
１１２の入力端子１１２ｂに電気的に結合されている。
そして、入力端子１１０ｂが、電圧源に電気的に結合さ
れており、それにより当該入力端子１１０ｂがフローテ
ィングにならないようにされている。図に示すように、
入力端子１１０ｂは、電圧源ＧＮＤに結合されている。
遅延ブロック１１２の出力端子１１２ａが、遅延ブロッ
ク１１４の入力端子１１４ｂに電気的に結合されてい
る。遅延ブロック１１４の出力端子１１４ａが、精密遅
延素子（fine delay element: 以下「ＦＤＥ」と略称す
る）２００の入力端子２００ｂに電気的に結合されてい
る。
【００１９】精密遅延素子２００は、出力端子から信号
出力線ＤＡＴＡ＿ＯＵＴを引き込んでいる。ＤＡＴＡ＿
ＩＮ信号は、入力端子１０２ｂに電気的に結合されてい
るのに加え、精密遅延素子２００の副入力端子２００ｃ
にも電気的に結合されている。
出力線ＤＡＴＡ＿ＯＵＴを引き込んでいる。ＤＡＴＡ＿
ＩＮ信号は、入力端子１０２ｂに電気的に結合されてい
るのに加え、精密遅延素子２００の副入力端子２００ｃ
にも電気的に結合されている。
【００２０】遅延ブロック１０２、１０４、１０６、１
０８、１１０、１１２、１１４、および２００は、反転
信号出力をもたらす点に留意されたい。遅延ブロックは
本質的に同様あるいは同一であるから、１つの遅延ブロ
ックによるいかなる信号歪も別の遅延ブロックによる信
号歪と同様あるいは同一になる傾向がある。さらに、各
遅延ブロックは各々の入力信号を反転させるから、これ
により、先行する遅延ブロックによって導入された信号
歪は帳消しされる傾向がある。これにより、少なくとも
１ギガヘルツ（ＧＨｚ）のコンピュータ・システム・ク
ロック周波数を収容することのできる高帯域幅設計が可
能になる。しかしながら、本発明は、低速コンピュータ
・システムに使用して、本発明の特徴を利用することも
可能である点に留意されたい。
０８、１１０、１１２、１１４、および２００は、反転
信号出力をもたらす点に留意されたい。遅延ブロックは
本質的に同様あるいは同一であるから、１つの遅延ブロ
ックによるいかなる信号歪も別の遅延ブロックによる信
号歪と同様あるいは同一になる傾向がある。さらに、各
遅延ブロックは各々の入力信号を反転させるから、これ
により、先行する遅延ブロックによって導入された信号
歪は帳消しされる傾向がある。これにより、少なくとも
１ギガヘルツ（ＧＨｚ）のコンピュータ・システム・ク
ロック周波数を収容することのできる高帯域幅設計が可
能になる。しかしながら、本発明は、低速コンピュータ
・システムに使用して、本発明の特徴を利用することも
可能である点に留意されたい。
【００２１】プログラマブル遅延素子１００のために生
じる挿入遅延（零遅延状態で発生する遅延量）は、本発
明の高遅延精度を間接的に利用しているので、１つのブ
ロックの遅延の数分の１ユニットである。
じる挿入遅延（零遅延状態で発生する遅延量）は、本発
明の高遅延精度を間接的に利用しているので、１つのブ
ロックの遅延の数分の１ユニットである。
【００２２】図２は、本発明に係るプログラマブル遅延
素子１００の精密遅延素子２００の論理レベルの概略図
である。図３は、本発明に係るプログラマブル遅延素子
１００の精密遅延素子２００の回路レベルの概略図であ
る。精密遅延素子２００は、粗遅延回路１１５用の遅延
ブロック中で用いたＭＵＸと同様のＭＵＸ構造をしてい
る。しかし、追加の枝路および制御論理を有している結
果、精密遅延素子２００によって遅延を調整することが
可能になっている。したがって、ＤＡＴＡ＿ＩＮ経路お
よびＤＡＴＡ＿ＯＵＴ経路によってもたらされる累積的
に増加する遅延値を持つ遅延素子の数をさほど増やさな
くとも位相調整の精度は高まる。
素子１００の精密遅延素子２００の論理レベルの概略図
である。図３は、本発明に係るプログラマブル遅延素子
１００の精密遅延素子２００の回路レベルの概略図であ
る。精密遅延素子２００は、粗遅延回路１１５用の遅延
ブロック中で用いたＭＵＸと同様のＭＵＸ構造をしてい
る。しかし、追加の枝路および制御論理を有している結
果、精密遅延素子２００によって遅延を調整することが
可能になっている。したがって、ＤＡＴＡ＿ＩＮ経路お
よびＤＡＴＡ＿ＯＵＴ経路によってもたらされる累積的
に増加する遅延値を持つ遅延素子の数をさほど増やさな
くとも位相調整の精度は高まる。
【００２３】図２および図３において、精密遅延素子２
００によって得られる遅延は、粗遅延ユニットの約２分
の１（即ち、２個の２：１ＭＵＸの２分の１）である。
始めに、精密遅延素子２００を選択し、端子２００ａを
通してＤＡＴＡ＿ＯＵＴ信号線に結合する。
００によって得られる遅延は、粗遅延ユニットの約２分
の１（即ち、２個の２：１ＭＵＸの２分の１）である。
始めに、精密遅延素子２００を選択し、端子２００ａを
通してＤＡＴＡ＿ＯＵＴ信号線に結合する。
【００２４】入力端子１０２ｂへの信号入力に対して追
加の遅延が必要な場合には、ＤＡＴＡ＿ＩＮ経路に精密
遅延ユニットを付加する。さらに追加の遅延が必要な場
合には、上記精密遅延を零に設定し、次の粗遅延（２個
の２：１ＭＵＸ）をＤＡＴＡ＿ＩＮ経路に付加する。そ
の結果、合計３個の遅延ブロック１０２、１１４、およ
び２００を備えることになる。一般に、精密遅延素子２
００は、小さな分数ユニット群に分解することができる
ので、精密遅延素子２００の全体の大きさおよび複雑さ
を大きく増大させることなく、必要な遅延精度を達成す
ることができる。プログラマブル遅延素子１００を制御
するために、１つの制御バスを使用することができる。
下位ビットは精密遅延を制御し、上位ビットは粗遅延を
制御する。
加の遅延が必要な場合には、ＤＡＴＡ＿ＩＮ経路に精密
遅延ユニットを付加する。さらに追加の遅延が必要な場
合には、上記精密遅延を零に設定し、次の粗遅延（２個
の２：１ＭＵＸ）をＤＡＴＡ＿ＩＮ経路に付加する。そ
の結果、合計３個の遅延ブロック１０２、１１４、およ
び２００を備えることになる。一般に、精密遅延素子２
００は、小さな分数ユニット群に分解することができる
ので、精密遅延素子２００の全体の大きさおよび複雑さ
を大きく増大させることなく、必要な遅延精度を達成す
ることができる。プログラマブル遅延素子１００を制御
するために、１つの制御バスを使用することができる。
下位ビットは精密遅延を制御し、上位ビットは粗遅延を
制御する。
【００２５】図２を参照すると、そこには精密遅延素子
２００の論理制御回路２０２が示されている。論理制御
回路２０２は、Ｓ０＿ＨＡＬＦ信号線に電気的に結合す
る制御端子２００ｄ、およびＳ０信号線に電気的に結合
する制御端子２００ｅを有する。Ｓ０＿ＨＡＬＦ信号線
およびＳ０信号線によってもたらされる２進ビットは、
プログラマブル遅延素子１００の場合、１６ビットを有
する２進制御ワード（語）の最下位ビット（“ＬＳ
Ｂ”：Least Significant Bit ) 群である（図１参
照）。したがって、プログラマブル遅延素子１００は、
可変精密遅延、可変粗遅延、および、可変精密遅延と可
変粗遅延との組み合わせのうちのいずれか１つを提供す
ることができる。
２００の論理制御回路２０２が示されている。論理制御
回路２０２は、Ｓ０＿ＨＡＬＦ信号線に電気的に結合す
る制御端子２００ｄ、およびＳ０信号線に電気的に結合
する制御端子２００ｅを有する。Ｓ０＿ＨＡＬＦ信号線
およびＳ０信号線によってもたらされる２進ビットは、
プログラマブル遅延素子１００の場合、１６ビットを有
する２進制御ワード（語）の最下位ビット（“ＬＳ
Ｂ”：Least Significant Bit ) 群である（図１参
照）。したがって、プログラマブル遅延素子１００は、
可変精密遅延、可変粗遅延、および、可変精密遅延と可
変粗遅延との組み合わせのうちのいずれか１つを提供す
ることができる。
【００２６】プログラマブル遅延素子１００は、上記２
進制御ワードによってプログラム可能であり、さらに、
マイクロプロセッサ回路によって制御することができる
点に留意されたい。また、容易に了解されるように、位
相比較器として広く用いられているディジタル遅延ロッ
ク・ループ( Delay Locked Loop:“ＤＬＬ”) を用いて
遅延フィードバックを供給することができる。遅延フィ
ードバックによって、プログラマブル遅延素子１００を
通過する信号に対する遅延値を動作中に制御することが
可能になる。
進制御ワードによってプログラム可能であり、さらに、
マイクロプロセッサ回路によって制御することができる
点に留意されたい。また、容易に了解されるように、位
相比較器として広く用いられているディジタル遅延ロッ
ク・ループ( Delay Locked Loop:“ＤＬＬ”) を用いて
遅延フィードバックを供給することができる。遅延フィ
ードバックによって、プログラマブル遅延素子１００を
通過する信号に対する遅延値を動作中に制御することが
可能になる。
【００２７】Ｓ０＿ＨＡＬＦ信号線は、インバータＩＮ
Ｖ１を通して論理ゲートＮＯＲ１およびＮＯＲ２、並び
に論理ゲートＮＡＮＤ１およびＮＡＮＤ２の各入力端子
に電気的に結合されている。Ｓ０信号線は、インバータ
ＩＮＶ２（反転Ｓ０信号を供給する）を通して論理ゲー
トＮＯＲ１およびＮＡＮＤ１の各入力端子に電気的に結
合されている。Ｓ０信号線は、反転することなく、論理
ゲートＮＯＲ２およびＮＡＮＤ２の各入力端子に電気的
に結合されている。論理ゲートＮＯＲ１、ＮＡＮＤ１、
ＮＯＲ２、およびＮＡＮＤ２の出力端子を、それぞれＸ
１、Ｆ０、Ｘ０、およびＦ１と呼ぶ。論理制御回路２０
２に関連付けられた論理を表１に示す。
Ｖ１を通して論理ゲートＮＯＲ１およびＮＯＲ２、並び
に論理ゲートＮＡＮＤ１およびＮＡＮＤ２の各入力端子
に電気的に結合されている。Ｓ０信号線は、インバータ
ＩＮＶ２（反転Ｓ０信号を供給する）を通して論理ゲー
トＮＯＲ１およびＮＡＮＤ１の各入力端子に電気的に結
合されている。Ｓ０信号線は、反転することなく、論理
ゲートＮＯＲ２およびＮＡＮＤ２の各入力端子に電気的
に結合されている。論理ゲートＮＯＲ１、ＮＡＮＤ１、
ＮＯＲ２、およびＮＡＮＤ２の出力端子を、それぞれＸ
１、Ｆ０、Ｘ０、およびＦ１と呼ぶ。論理制御回路２０
２に関連付けられた論理を表１に示す。
【００２８】
【表１】
【００２９】出力端子Ｘ１、Ｆ０、Ｘ０、およびＦ１
は、それぞれインバータＩＮＶ３、ＩＮＶ４、ＩＮＶ
５、およびＩＮＶ６を介して、図３に示す増分遅延回路
２０４に電気的に結合されている。
は、それぞれインバータＩＮＶ３、ＩＮＶ４、ＩＮＶ
５、およびＩＮＶ６を介して、図３に示す増分遅延回路
２０４に電気的に結合されている。
【００３０】図３を参照すると、増分遅延回路２０４
は、Ｓ０信号がＤ０信号経路（入力端子２００ｃに電気
的に結合されている）、またはＤ１信号経路（入力端子
２００ｂに電気的に結合されている）のうちの一方を選
択するようなスイッチング配置に配置された複数の“Ｍ
ＯＳＦＥＴ”( Metal Oxide Semiconductor Field Effe
ct Transistor ) を有する。
は、Ｓ０信号がＤ０信号経路（入力端子２００ｃに電気
的に結合されている）、またはＤ１信号経路（入力端子
２００ｂに電気的に結合されている）のうちの一方を選
択するようなスイッチング配置に配置された複数の“Ｍ
ＯＳＦＥＴ”( Metal Oxide Semiconductor Field Effe
ct Transistor ) を有する。
【００３１】少し戻り図２を参照すると、入力端子２０
０ｄにおけるＳ０＿ＨＡＬＦ信号線は、増分遅延回路２
０４内の１つの遅延経路を指定している。図３に示す構
成の場合、２つの遅延経路を備えている。すなわち、第
１遅延経路および低速遅延経路である。異なった遅延時
間間隔を有する追加の遅延経路を追加して、追加の分数
遅延ユニットを供給することができる点に留意された
い。
０ｄにおけるＳ０＿ＨＡＬＦ信号線は、増分遅延回路２
０４内の１つの遅延経路を指定している。図３に示す構
成の場合、２つの遅延経路を備えている。すなわち、第
１遅延経路および低速遅延経路である。異なった遅延時
間間隔を有する追加の遅延経路を追加して、追加の分数
遅延ユニットを供給することができる点に留意された
い。
【００３２】Ｄ０信号線が論理“１”電圧の場合、ｐＭ
ＯＳトランジスタＱ１、Ｑ２およびｎＭＯＳトランジス
タＱ４、Ｑ６の論理ＯＮ電圧状態によって、第１遅延経
路が指定される。低速遅延経路（時間遅延が第１遅延経
路より大きい経路）は、ｐＭＯＳトランジスタＱ１、Ｑ
３およびｎＭＯＳトランジスタＱ５、Ｑ６の論理“１”
電圧状態によって指定される。
ＯＳトランジスタＱ１、Ｑ２およびｎＭＯＳトランジス
タＱ４、Ｑ６の論理ＯＮ電圧状態によって、第１遅延経
路が指定される。低速遅延経路（時間遅延が第１遅延経
路より大きい経路）は、ｐＭＯＳトランジスタＱ１、Ｑ
３およびｎＭＯＳトランジスタＱ５、Ｑ６の論理“１”
電圧状態によって指定される。
【００３３】少し上で述べたように、半導体デバイスの
物理特性が、半導体デバイスの動作速度を決定する。本
発明における個々の半導体デバイスの時間遅延値は、設
計段階および半導体製造プロセスにおいて半導体デバイ
スのチャネル幅を調節することによって設定する。
物理特性が、半導体デバイスの動作速度を決定する。本
発明における個々の半導体デバイスの時間遅延値は、設
計段階および半導体製造プロセスにおいて半導体デバイ
スのチャネル幅を調節することによって設定する。
【００３４】ＭＯＳトランジスタのチャネルは、半導体
デバイスの導電性を有する部分であり、ＭＯＳトランジ
スタのソース拡散領域とドレイン拡散領域との間のトラ
ンジスタ・デバイス部にゲート電圧を印加することによ
って形成される。ソース拡散領域とドレイン拡散領域と
の間の距離がチャネル長Ｌであり、チャネルを横方向に
延長したもの（長さに対して垂直な方向の寸法）がチャ
ネル幅Ｗである。
デバイスの導電性を有する部分であり、ＭＯＳトランジ
スタのソース拡散領域とドレイン拡散領域との間のトラ
ンジスタ・デバイス部にゲート電圧を印加することによ
って形成される。ソース拡散領域とドレイン拡散領域と
の間の距離がチャネル長Ｌであり、チャネルを横方向に
延長したもの（長さに対して垂直な方向の寸法）がチャ
ネル幅Ｗである。
【００３５】第１遅延経路にあるトランジスタは、低速
遅延経路のものよりもチャネル幅が大きいデバイスであ
る。これらのデバイスの寸法は、低速遅延経路の遅延が
第１遅延経路よりも約２分の１だけ遅くなるように決め
ることができる。したがって、本発明のこの実施形態の
場合、トランジスタのチャネル幅の寸法は、ＷQ2＞
Ｗ Q3、ＷQ4＞ＷQ5、ＷQ8＞ＷQ9、およびＷQ10 ＞ＷQ11
のようになっている。
遅延経路のものよりもチャネル幅が大きいデバイスであ
る。これらのデバイスの寸法は、低速遅延経路の遅延が
第１遅延経路よりも約２分の１だけ遅くなるように決め
ることができる。したがって、本発明のこの実施形態の
場合、トランジスタのチャネル幅の寸法は、ＷQ2＞
Ｗ Q3、ＷQ4＞ＷQ5、ＷQ8＞ＷQ9、およびＷQ10 ＞ＷQ11
のようになっている。
【００３６】遅延基準の便宜のために、第１遅延経路の
遅延は、反転する遅延ブロック１０２、１０４、１０
６、１０８、１１０、１１２、および１１４のうちの１
つと同じ値に設定してある。しかしながら、第１遅延経
路の遅延値を、必要に応じて反転する遅延ブロックの遅
延値よりも小さく、あるいは大きく設定することができ
る点に留意されたい。したがって、回路は、以下のよう
に動作する。
遅延は、反転する遅延ブロック１０２、１０４、１０
６、１０８、１１０、１１２、および１１４のうちの１
つと同じ値に設定してある。しかしながら、第１遅延経
路の遅延値を、必要に応じて反転する遅延ブロックの遅
延値よりも小さく、あるいは大きく設定することができ
る点に留意されたい。したがって、回路は、以下のよう
に動作する。
【００３７】
【表２】
【００３８】精密遅延素子２００による遅延は、上述し
たように、遅延ブロック（即ちＭＵＸ）２００を通る並
行な経路のうちの選択された１つの経路によって決定さ
れる。粗遅延素子１１５においては、遅延ブロック（即
ちＭＵＸ）１０２／１１４、１０４／１１２、および１
０６／１１０を順次増やすことにより遅延を大きくして
いるが、ＦＤＥ２００の場合、直列接続する遅延ブロッ
クの数を増やすことにより遅延を大きくすることはない
点に留意されたい。（以下では、１０２／１１４のよう
な、ＣＤＥ１１５中の遅延ブロック対を、「ＣＤＥ遅延
素子」と呼ぶ。このようなＣＤＥ遅延素子は、「遅延ユ
ニット」と呼ぶある量の関連信号遅延を導入する。すな
わち、ＣＤＥが増加させることのできる遅延の増分が、
１遅延ユニットの増分である。同様に、ＣＤＥの最小遅
延状態、即ち１つのＣＤＥ遅延素子によって導入される
遅延が、１遅延ユニットである。）また、ＤＡＴＡ＿Ｉ
Ｎ信号をＦＤＥ２００（ＣＤＥ遅延素子によって確立さ
れた１「遅延ユニット」よりも短い関連信号遅延を有す
る少なくとも１つの信号伝搬経路を有する）だけを通し
てＤＡＴＡ＿ＯＵＴ線２００ａまで伝搬させることによ
り、遅延素子１００がＤＡＴＡ＿ＩＮ信号に応じて出力
を生成するように選択することも可能である。したがっ
て、ＦＤＥ２００の最小遅延状態、ひいては遅延素子１
００全体の最小遅延状態（「挿入遅延」とも呼ばれる）
は、ＣＤＥが確立した１「遅延ユニット」よりも小さ
い、ということになる。また、ＦＤＥ２００を通る選択
可能な経路のうちの少なくとも２つの経路の遅延がＣＤ
Ｅ遅延ユニットの遅延よりも短いときには、遅延素子１
００の遅延の増加分は１個の遅延ユニットの遅延よりも
短い、ということになる。
たように、遅延ブロック（即ちＭＵＸ）２００を通る並
行な経路のうちの選択された１つの経路によって決定さ
れる。粗遅延素子１１５においては、遅延ブロック（即
ちＭＵＸ）１０２／１１４、１０４／１１２、および１
０６／１１０を順次増やすことにより遅延を大きくして
いるが、ＦＤＥ２００の場合、直列接続する遅延ブロッ
クの数を増やすことにより遅延を大きくすることはない
点に留意されたい。（以下では、１０２／１１４のよう
な、ＣＤＥ１１５中の遅延ブロック対を、「ＣＤＥ遅延
素子」と呼ぶ。このようなＣＤＥ遅延素子は、「遅延ユ
ニット」と呼ぶある量の関連信号遅延を導入する。すな
わち、ＣＤＥが増加させることのできる遅延の増分が、
１遅延ユニットの増分である。同様に、ＣＤＥの最小遅
延状態、即ち１つのＣＤＥ遅延素子によって導入される
遅延が、１遅延ユニットである。）また、ＤＡＴＡ＿Ｉ
Ｎ信号をＦＤＥ２００（ＣＤＥ遅延素子によって確立さ
れた１「遅延ユニット」よりも短い関連信号遅延を有す
る少なくとも１つの信号伝搬経路を有する）だけを通し
てＤＡＴＡ＿ＯＵＴ線２００ａまで伝搬させることによ
り、遅延素子１００がＤＡＴＡ＿ＩＮ信号に応じて出力
を生成するように選択することも可能である。したがっ
て、ＦＤＥ２００の最小遅延状態、ひいては遅延素子１
００全体の最小遅延状態（「挿入遅延」とも呼ばれる）
は、ＣＤＥが確立した１「遅延ユニット」よりも小さ
い、ということになる。また、ＦＤＥ２００を通る選択
可能な経路のうちの少なくとも２つの経路の遅延がＣＤ
Ｅ遅延ユニットの遅延よりも短いときには、遅延素子１
００の遅延の増加分は１個の遅延ユニットの遅延よりも
短い、ということになる。
【００３９】図４を参照すると、そこには、精密遅延素
子２００用のＳ０信号線およびＳ０＿ＨＡＬＦ信号線に
よって選択される２進値から得られる遅延の増加値に関
するＸ−Ｙプロット図が示されている。例えば、Ｓ０信
号線およびＳ０＿ＨＡＬＦ信号線が論理“０”電圧レベ
ルにある場合、遅延量は約２１０ピコ秒（ｐｓ）であ
る。Ｓ０信号線が論理“０”電圧レベルにあり、Ｓ０＿
ＨＡＬＦ信号線が論理“１”電圧レベルにある場合、遅
延量は約３１０ピコ秒（ｐｓ）である。
子２００用のＳ０信号線およびＳ０＿ＨＡＬＦ信号線に
よって選択される２進値から得られる遅延の増加値に関
するＸ−Ｙプロット図が示されている。例えば、Ｓ０信
号線およびＳ０＿ＨＡＬＦ信号線が論理“０”電圧レベ
ルにある場合、遅延量は約２１０ピコ秒（ｐｓ）であ
る。Ｓ０信号線が論理“０”電圧レベルにあり、Ｓ０＿
ＨＡＬＦ信号線が論理“１”電圧レベルにある場合、遅
延量は約３１０ピコ秒（ｐｓ）である。
【００４０】Ｓ０信号線が論理“１”電圧レベルにあ
り、Ｓ０＿ＨＡＬＦ信号線が論理“０”電圧レベルにあ
る場合、遅延量は約４１０ピコ秒（ｐｓ）である。Ｓ０
信号線およびＳ０＿ＨＡＬＦ信号線が論理“１”電圧レ
ベルにある場合、遅延量は約５１０ピコ秒（ｐｓ）であ
る。当業者によって容易に了解されるように、個々のト
ランジスタの構造をしかるべく調節することより、別の
遅延値を生成することができる。
り、Ｓ０＿ＨＡＬＦ信号線が論理“０”電圧レベルにあ
る場合、遅延量は約４１０ピコ秒（ｐｓ）である。Ｓ０
信号線およびＳ０＿ＨＡＬＦ信号線が論理“１”電圧レ
ベルにある場合、遅延量は約５１０ピコ秒（ｐｓ）であ
る。当業者によって容易に了解されるように、個々のト
ランジスタの構造をしかるべく調節することより、別の
遅延値を生成することができる。
【００４１】図面として示した本発明は、縮退故障を試
験可能な回路である。なぜならば、第１遅延経路および
低速遅延経路は、並行回路経路を用いることなく、独立
に制御可能だからである。すなわち、縮退故障は、ソー
ス電流（“Ｉｄｄ”）試験および直流電圧試験のうちの
一方によって検出することができる。換言すると、経路
が「開回路」である場合（破損、ひび割れ、あるいは回
路を通過する電気の流れを妨害する他の状態によって、
連続的な電気伝導が危うくなっている場合）には、直流
電圧試験を使うことができる。
験可能な回路である。なぜならば、第１遅延経路および
低速遅延経路は、並行回路経路を用いることなく、独立
に制御可能だからである。すなわち、縮退故障は、ソー
ス電流（“Ｉｄｄ”）試験および直流電圧試験のうちの
一方によって検出することができる。換言すると、経路
が「開回路」である場合（破損、ひび割れ、あるいは回
路を通過する電気の流れを妨害する他の状態によって、
連続的な電気伝導が危うくなっている場合）には、直流
電圧試験を使うことができる。
【００４２】比較例を述べると、縮退故障を試験可能で
ない回路構成では、キャパシタ構成をとることにより、
精密遅延調節を制御している。そのような構成において
は、キャパシタが「開回路」である場合にも、回路は論
理的に正しく機能し続ける。そして、キャパシタ構成に
よって生成される筈の遅延も生じない。したがって、縮
退故障の検出は、困難である。さらに、直流試験法を用
いることができない。その結果、不正確でありながら高
価である交流試験法を用いて開回路故障の検出を行なう
必要がある。
ない回路構成では、キャパシタ構成をとることにより、
精密遅延調節を制御している。そのような構成において
は、キャパシタが「開回路」である場合にも、回路は論
理的に正しく機能し続ける。そして、キャパシタ構成に
よって生成される筈の遅延も生じない。したがって、縮
退故障の検出は、困難である。さらに、直流試験法を用
いることができない。その結果、不正確でありながら高
価である交流試験法を用いて開回路故障の検出を行なう
必要がある。
【００４３】本発明の別の利点は、キャパシタ構成を用
いる従来の手法の代わりに、遅延量を変化させるために
デバイス電流を使用しているので、回路のモデル化の正
確さを改善できることである。
いる従来の手法の代わりに、遅延量を変化させるために
デバイス電流を使用しているので、回路のモデル化の正
確さを改善できることである。
【００４４】図５は、回路部品間のデータ転送を高速に
行なうことのできるパスゲート・トランジスタ技術の使
用例を示す部品レベルの概略図である。このような高速
データ転送は、タイミングがクリティカルであるところ
では特に重要である。パスゲート技術は、当業者にとっ
て周知である。パスゲート技術の一例として、１９９８
年７月７日にチュウら( Chu et al.) に発行された米国
特許第５７７７５０４号が挙げられる。
行なうことのできるパスゲート・トランジスタ技術の使
用例を示す部品レベルの概略図である。このような高速
データ転送は、タイミングがクリティカルであるところ
では特に重要である。パスゲート技術は、当業者にとっ
て周知である。パスゲート技術の一例として、１９９８
年７月７日にチュウら( Chu et al.) に発行された米国
特許第５７７７５０４号が挙げられる。
【００４５】図５において、プログラマブル遅延素子４
００は、パスゲートを基礎にし、粗遅延素子回路４０４
に電気的に結合された精密遅延素子回路４０２を備えて
いる。
００は、パスゲートを基礎にし、粗遅延素子回路４０４
に電気的に結合された精密遅延素子回路４０２を備えて
いる。
【００４６】精密遅延素子回路４０２は、パスゲート・
トランジスタＳＡ、ＳＤ、ＳＥ、ＳＦＳ、ＧＳ、ＳＪ、
およびＳＫを備えた基底精密遅延部を有する。高精密遅
延部４０６は、パスゲート・トランジスタＳＢ、ＳＣ、
ＳＨ、およびＳＩ、並びにインバータ遅延ブロック４０
８によって構成されている。高精密遅延部４０６は、追
加の遅延をより精密に増加させる必要がある場合に利用
する。この点において、当業者によって了解されるよう
に、精密遅延素子回路４０２に精密遅延ユニットをさら
に追加することができる。この目的を達成するための一
例として、高精密遅延部４０６が設けられている。
トランジスタＳＡ、ＳＤ、ＳＥ、ＳＦＳ、ＧＳ、ＳＪ、
およびＳＫを備えた基底精密遅延部を有する。高精密遅
延部４０６は、パスゲート・トランジスタＳＢ、ＳＣ、
ＳＨ、およびＳＩ、並びにインバータ遅延ブロック４０
８によって構成されている。高精密遅延部４０６は、追
加の遅延をより精密に増加させる必要がある場合に利用
する。この点において、当業者によって了解されるよう
に、精密遅延素子回路４０２に精密遅延ユニットをさら
に追加することができる。この目的を達成するための一
例として、高精密遅延部４０６が設けられている。
【００４７】入力線Ｆは、プログラマブル遅延素子４０
０が作用すべきＤＡＴＡ＿ＩＮ信号に結合されている。
遅延された出力は、ＤＡＴＡ＿ＯＵＴ信号を有する出力
線ＺＲを通して取り出される。信号バッファは、インバ
ータＩＮＶ４０１およびＩＮＶ４０２がその用をなす。
０が作用すべきＤＡＴＡ＿ＩＮ信号に結合されている。
遅延された出力は、ＤＡＴＡ＿ＯＵＴ信号を有する出力
線ＺＲを通して取り出される。信号バッファは、インバ
ータＩＮＶ４０１およびＩＮＶ４０２がその用をなす。
【００４８】精密遅延素子回路４０２の基底精密遅延部
は、制御線Ｓ０、Ｓ１によってプログラム可能でるか、
あるいは制御可能である。制御線Ｓ０は、第１遅延経路
および低速遅延経路のうちの一方を選択する。基底精密
遅延部によって、論理“０”レベルの場合には第１遅延
経路が選択され、論理“１”レベルの場合には低速遅延
経路が選択される。しかしながら、制御論理は、別の制
御論理技術を採るように構成することができる点に留意
されたい。
は、制御線Ｓ０、Ｓ１によってプログラム可能でるか、
あるいは制御可能である。制御線Ｓ０は、第１遅延経路
および低速遅延経路のうちの一方を選択する。基底精密
遅延部によって、論理“０”レベルの場合には第１遅延
経路が選択され、論理“１”レベルの場合には低速遅延
経路が選択される。しかしながら、制御論理は、別の制
御論理技術を採るように構成することができる点に留意
されたい。
【００４９】制御線Ｓ２によって、データ経路が選択さ
れる。例えば、論理“０”レベルの場合には精密遅延素
子回路４０２を通るデータ経路が選択され、論理“１”
レベルの場合には精密遅延素子回路４０２と粗遅延素子
回路４０４とを通るデータ経路が選択される。
れる。例えば、論理“０”レベルの場合には精密遅延素
子回路４０２を通るデータ経路が選択され、論理“１”
レベルの場合には精密遅延素子回路４０２と粗遅延素子
回路４０４とを通るデータ経路が選択される。
【００５０】パスゲート・トランジスタは、それぞれの
ゲート端子によって活性化されることが分かっている。
したがって、高精密遅延部４０６を備えない精密遅延素
子回路４０２を構成するパスゲート・トランジスタの所
定の手順によって、データ経路を選択するための論理
は、表３に示す通りである。（表３において、「＃」は
後ろに記載された信号が負論理であることを表す。負論
理の表記法として、信号名、端子名、回路素子名などに
上線を付す方法もある。ここでは、明細書中においては
前者の表記法に従い、図面中においては後者の表記法に
従う）。
ゲート端子によって活性化されることが分かっている。
したがって、高精密遅延部４０６を備えない精密遅延素
子回路４０２を構成するパスゲート・トランジスタの所
定の手順によって、データ経路を選択するための論理
は、表３に示す通りである。（表３において、「＃」は
後ろに記載された信号が負論理であることを表す。負論
理の表記法として、信号名、端子名、回路素子名などに
上線を付す方法もある。ここでは、明細書中においては
前者の表記法に従い、図面中においては後者の表記法に
従う）。
【００５１】
【表３】
【００５２】表３に示すように、精密遅延素子回路４０
２用のデータ入力を選択するために、信号線Ｓ２を用い
ている。すなわち、プログラマブル遅延素子４００を通
るデータ経路として、粗遅延素子回路４０４を通る経路
をとるものと、粗遅延素子回路４０４を通る経路をとら
ずに精密遅延素子回路４０２を通る経路をとるものとの
いずれかが存在する。データ出力（遅延された入力信
号）は、信号線ＺＲを通して取り出す。
２用のデータ入力を選択するために、信号線Ｓ２を用い
ている。すなわち、プログラマブル遅延素子４００を通
るデータ経路として、粗遅延素子回路４０４を通る経路
をとるものと、粗遅延素子回路４０４を通る経路をとら
ずに精密遅延素子回路４０２を通る経路をとるものとの
いずれかが存在する。データ出力（遅延された入力信
号）は、信号線ＺＲを通して取り出す。
【００５３】破線で示す制御線Ｓ１は、精密遅延素子回
路４０２が高精密遅延部４０６を備えた構成において使
用する。高精密遅延部４０６があると、パスゲート・ト
ランジスタのゲート端子に結合された論理制御回路によ
って、遅延を選択することができる。この線論理回路の
論理を次の表４に示す。
路４０２が高精密遅延部４０６を備えた構成において使
用する。高精密遅延部４０６があると、パスゲート・ト
ランジスタのゲート端子に結合された論理制御回路によ
って、遅延を選択することができる。この線論理回路の
論理を次の表４に示す。
【００５４】
【表４】
【００５５】なおも図４を参照して、粗遅延素子回路４
０４は、ｎＭＯＳ論理トランジスタである複数のパスゲ
ート・トランジスタＳＰ1 、＃ＳＰ2 、ＳＰ3 、および
＃ＳＰ4 、並びにｐＭＯＳ論理トランジスタであるＳＰ
を備えている。入力制御線Ｓ３が、粗遅延素子回路４０
４を通るデータ経路を選択するトランジスタ＃ＳＰのゲ
ート端子に結合されている。バッファは、インバータＩ
ＮＶ４０４およびＩＮＶ４０５がその用をなす。
０４は、ｎＭＯＳ論理トランジスタである複数のパスゲ
ート・トランジスタＳＰ1 、＃ＳＰ2 、ＳＰ3 、および
＃ＳＰ4 、並びにｐＭＯＳ論理トランジスタであるＳＰ
を備えている。入力制御線Ｓ３が、粗遅延素子回路４０
４を通るデータ経路を選択するトランジスタ＃ＳＰのゲ
ート端子に結合されている。バッファは、インバータＩ
ＮＶ４０４およびＩＮＶ４０５がその用をなす。
【００５６】パスゲート・トランジスタＳＡからＳＫ、
並びにパスゲート・トランジスタＳＰ1 、＃ＳＰ2 、Ｓ
Ｐ3 、および＃ＳＰ4 の各々の時間遅延値は、詳細を上
述したように、トランジスタのチャネル幅を適切に設計
することにより、所定の値に設定することができる。こ
の方法により、プログラマブル遅延素子４００は、電気
回路中で使用する１組の所定の遅延値を備えることが可
能になる。さらに、マイクロプロセッサ、マイクロコン
トローラ、遅延ロック・ループ、または別の形態の遅延
フィードバック回路を、制御線Ｓ０、Ｓ２、およびＳ
３、そして、高精密遅延部４０６を用いてる場合には制
御線Ｓ１に結合させて、ＤＡＴＡ＿ＩＮ信号用の遅延量
を必要に応じてプログラム制御することがが可能にな
る。
並びにパスゲート・トランジスタＳＰ1 、＃ＳＰ2 、Ｓ
Ｐ3 、および＃ＳＰ4 の各々の時間遅延値は、詳細を上
述したように、トランジスタのチャネル幅を適切に設計
することにより、所定の値に設定することができる。こ
の方法により、プログラマブル遅延素子４００は、電気
回路中で使用する１組の所定の遅延値を備えることが可
能になる。さらに、マイクロプロセッサ、マイクロコン
トローラ、遅延ロック・ループ、または別の形態の遅延
フィードバック回路を、制御線Ｓ０、Ｓ２、およびＳ
３、そして、高精密遅延部４０６を用いてる場合には制
御線Ｓ１に結合させて、ＤＡＴＡ＿ＩＮ信号用の遅延量
を必要に応じてプログラム制御することがが可能にな
る。
【００５７】本発明およびその利点を詳細に述べたが、
特許請求の範囲によって定義された本発明の本旨および
範囲から離れることなく、その内において種々の変形、
置換、および交替をなすことが可能である点を理解すべ
きである。
特許請求の範囲によって定義された本発明の本旨および
範囲から離れることなく、その内において種々の変形、
置換、および交替をなすことが可能である点を理解すべ
きである。
【図１】 本発明に係るプログラマブル遅延素子のブロ
ック図である。
ック図である。
【図２】 本発明に係るプログラマブル遅延素子の精密
遅延素子の論理レベルの概略図である。
遅延素子の論理レベルの概略図である。
【図３】 本発明に係るプログラマブル遅延素子の精密
遅延素子の回路レベルの概略図である。
遅延素子の回路レベルの概略図である。
【図４】 本発明に係るプログラマブル遅延素子が示す
遅延間隔を、本発明に係る制御回路が示す入力選択値に
対してプロットしたＸ−Ｙプロット図である。
遅延間隔を、本発明に係る制御回路が示す入力選択値に
対してプロットしたＸ−Ｙプロット図である。
【図５】 パスゲート・トランジスタ技術によって実施
した、本発明に係るプログラマブル遅延素子の論理レベ
ルの概略図である。
した、本発明に係るプログラマブル遅延素子の論理レベ
ルの概略図である。
【図６】 １論理ブロックの遅延精度を有する従来の遅
延素子を示す図である。
延素子を示す図である。
【図７】 ２論理ブロックの遅延精度を有する従来の遅
延素子を示す図である。
延素子を示す図である。
【図８】 遅延素子１０２、１０４、１０６、１０８、
１１０、１１２、および１１４の各々の回路図である。
１１０、１１２、および１１４の各々の回路図である。
１００…プログラマブル遅延素子 １０２、１０４、１０６、１０８、１１０、１１２、１
１４…遅延ブロック １１５…粗遅延回路 ２００…精密遅延素子 １０２ａ、１０４ａ、１０６ａ、１０８ａ、１１０ａ、
１１２ａ、１１４ａ、２００ａ…出力端子 １０２ｂ、１０４ｂ、１０６ｂ、１０８ｂ、１１０ｂ、
１１２ｂ、１１４ｂ、２００ｂ…入力端子
１４…遅延ブロック １１５…粗遅延回路 ２００…精密遅延素子 １０２ａ、１０４ａ、１０６ａ、１０８ａ、１１０ａ、
１１２ａ、１１４ａ、２００ａ…出力端子 １０２ｂ、１０４ｂ、１０６ｂ、１０８ｂ、１１０ｂ、
１１２ｂ、１１４ｂ、２００ｂ…入力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダニエル・マーク・ドロップス アメリカ合衆国 テキサス州 78626、ジ ョージタウン、ベルモント ドライブ 300 (72)発明者 フランク・デビッド・フェライオロ アメリカ合衆国 バーモント州、エセック ス、ブルースターン ロード 16 (72)発明者 ケヴィン・チャールズ・ガウアー アメリカ合衆国 ニューヨーク州 12540、 ラグランジュヴィル、アラート アール・ ディー イー・エックス・ティー (72)発明者 ロジャー・ポール・グレガー アメリカ合衆国 ニューヨーク州 13760、 エンディコット、ナティコーク ドライブ 1392
Claims (14)
- 【請求項１】 遅延回路入力ノードに結合され、遅延回
路入力信号を受信する粗遅延素子（ＣＤＥ）であって、
ＣＤＥ出力信号を出力する出力ノードを備え、前記ＣＤ
Ｅは、ＣＤＥ遅延時間を選択する少なくとも１つのＣＤ
Ｅ制御信号を受信し、前記ＣＤＥ出力信号は、前記遅延
回路入力信号に応答し、かつ、前記選択したＣＤＥ遅延
時間に従った前記遅延回路入力信号に関して遅延されて
いる粗遅延素子と、 前記遅延回路入力ノードに結合され、遅延回路入力信号
を受信する精密遅延素子（ＦＤＥ）であって、前記ＦＤ
Ｅは、前記ＣＤＥ出力信号を受信する前記ＣＤＥ出力ノ
ードに結合されており、かつ、ＦＤＥ出力信号を出力す
る出力ノードを備え、前記ＦＤＥは、前記遅延回路入力
信号および前記ＣＤＥ出力信号から、i)ＦＤＥ遅延時
間、およびii) 操作中のＦＤＥ入力信号を選択する少な
くとも１つのＦＤＥ制御信号を受信し、前記ＦＤＥ出力
信号は、前記操作中のＦＤＥ入力信号に応答し、かつ、
前記選択したＦＤＥ遅延時間に従った前記操作中のＦＤ
Ｅ入力信号に関して遅延されている精密遅延素子とを含
む信号遅延回路。 - 【請求項２】 前記ＣＤＥは、このＣＤＥを通る少なく
とも第１および第２の選択可能なＣＤＥ信号伝搬経路を
備え、前記第１のＣＤＥ伝搬経路は第１のＣＤＥ遅延素
子を有し、前記第２のＣＤＥ信号伝搬経路は第２のＣＤ
Ｅ遅延素子と直列接続している前記第１のＣＤＥ遅延素
子を有し、前記第１のＣＤＥ信号伝搬経路は第１の比較
的短いＣＤＥ遅延時間用に選択し、前記第２のＣＤＥ信
号伝搬経路は第２の比較的長いＣＤＥ遅延時間用に選択
し、かつ、 前記ＦＤＥは、このＦＤＥを通る少なくとも第１および
第２の選択可能なＦＤＥ信号伝搬経路を備え、前記第１
のＦＤＥ伝搬経路は第１のＦＤＥ遅延素子を有し、前記
第２のＦＤＥ信号伝搬経路は前記第１のＦＤＥ遅延素子
を除く第２のＦＤＥ遅延素子を有し、前記第１のＦＤＥ
信号伝搬経路は第１の比較的短いＦＤＥ遅延時間用に選
択し、前記第２のＦＤＥ信号伝搬経路は第２の比較的長
いＦＤＥ遅延時間用に選択する、請求項１に記載の信号
遅延回路。 - 【請求項３】 前記第１のＦＤＥ遅延素子は第１のチャ
ネル寸法のトランジスタを有し、前記第２のＦＤＥ素子
は第２のチャネル寸法のトランジスタを有し、前記第１
のチャネル寸法は前記第２のチャネル寸法よりも長い、
請求項２に記載の信号遅延回路。 - 【請求項４】 ａ）粗遅延素子（ＣＤＥ）によって遅延
回路入力信号を受信するステップと、 ｂ）少なくとも１つのＣＤＥ制御信号によってＣＤＥ遅
延時間を選択するステップと、 ｃ）前記遅延回路入力信号に応答し、前記選択したＣＤ
Ｅ遅延時間に従う前記遅延回路入力信号に関して遅延さ
れているＣＤＥ出力信号を、前記ＣＤＥによって出力す
るステップと、 ｄ）精密遅延素子（ＦＤＥ）によって前記遅延回路入力
信号を受信するステップと、 ｅ）前記ＦＤＥによって前記ＣＤＥ出力信号を受信する
ステップと、 ｆ）前記遅延回路入力信号または前記ＣＤＥ出力信号を
操作中のＦＤＥ入力信号として、少なくとも１つのＦＤ
Ｅ制御信号によって受信するステップと、 ｇ）少なくとも１つのＦＤＥ制御信号によってＦＤＥ遅
延時間を選択するステップと、 ｈ）前記操作中のＦＤＥ入力信号に応答し、かつ、前記
選択したＦＤＥ遅延時間に従う前記操作中のＦＤＥ入力
信号に関して遅延されたＦＤＥ出力信号を出力するステ
ップとを含む信号遅延方法。 - 【請求項５】 ステップｂ）が、 ｂ１）前記ＣＤＥを通る信号伝搬経路を選択するステッ
プであって、比較的短い第１のＣＤＥ遅延時間を選択す
ることにより、前記ＣＤＥ信号伝搬経路用の第１のＣＤ
Ｅ遅延素子を選択し、比較的長い第２のＣＤＥ遅延時間
を選択することにより、前記ＣＤＥ信号伝搬経路中の前
記第１のＣＤＥ遅延素子に第２の遅延素子を付加するス
テップを含み、ステップｇ）が、 ｇ１）前記ＦＤＥを通る信号伝搬経路を選択するステッ
プであって、比較的短い第１のＦＤＥ遅延時間を選択す
ることにより、前記ＦＤＥ信号伝搬経路用の第１のＦＤ
Ｅ遅延素子を選択し、比較的長い第２のＦＤＥ遅延時間
を選択することにより、前記ＣＤＥ信号伝搬経路用の第
２のＦＤＥ遅延素子を選択し、前記ＣＤＥ信号伝搬経路
から前記第１のＦＤＥ遅延素子を除外するステップを含
む、請求項４に記載の信号遅延方法。 - 【請求項６】 前記第１のＦＤＥ遅延素子は第１のチャ
ネル寸法のトランジスタを有し、前記第２のＦＤＥ遅延
素子は第２のチャネル寸法のトランジスタを有し、前記
第１のチャネル寸法は前記第２のチャネル寸法よりも長
い、請求項５に記載の信号遅延方法。 - 【請求項７】 選択可能な線遅延を提供するプログラマ
ブル遅延素子であって、選択可能な粗遅延経路を提供す
る、繰り返しブロック構成をした複数の選択可能な遅延
ブロックを有する粗遅延回路であって、前記粗遅延経路
は、前記選択可能な粗遅延経路を通して信号を受信し、
遅延させるソース端子に電気的に結合されており、前記
複数の選択可能な遅延ブロックの各遅延ブロックは、粗
遅延出力信号を供給する関連遅延ユニットを有する粗遅
延回路と、前記関連遅延ユニットの分数遅延を有する精
密遅延回路であって、前記関連遅延ユニットの少なくと
も１つの分数遅延によって、前記粗遅延出力信号をさら
に遅延させる前記複数の選択可能な遅延ブロックの出力
に電気的に結合されている精密遅延回路と、前記信号用
に累積遅延を選択することができるように、前記複数の
選択可能な遅延ブロックおよび前記精密遅延ブロックに
結合された制御回路とを含むプログラマブル遅延素子。 - 【請求項８】 前記精密遅延回路が前記ソース端子に電
気的に結合されており、前記制御回路が前記ソース端子
および前記複数の選択可能な遅延ブロックの前記出力の
うちの一方を選択している、請求項７に記載のプログラ
マブル遅延素子。 - 【請求項９】 前記精密遅延回路が、さらに、 複数の選択性遅延経路であって、この複数の選択性遅延
経路の各々が前記複数の選択性遅延経路の各遅延経路の
集合体が遅延ユニットをなすように漸増する遅延時間間
隔を有し、前記複数の選択性遅延経路の各遅延経路が前
記制御回路によって制御可能である複数の選択性遅延経
路を含み、 前記信号は、前記複数の選択性遅延経路を通し相応して
遅延させられる請求項７に記載のプログラマブル遅延素
子。 - 【請求項１０】 前記精密遅延回路が前記ソース端子に
電気的に結合されており、前記制御回路が前記ソース端
子および前記複数の選択可能な遅延ブロックの前記出力
のうちの一方を選択している、請求項９に記載のプログ
ラマブル遅延素子。 - 【請求項１１】 前記精密遅延回路が前記ソース端子に
電気的に結合されており、前記制御回路が前記ソース端
子および前記複数の選択可能な遅延ブロックの前記出力
のうちの一方を選択しており、前記関連遅延ユニットの
前記少なくとも１つの分数遅延によって、前記信号およ
び前記粗遅延出力信号のうちの一方をさらに遅延させ
る、請求項１０に記載のプログラマブル遅延素子。 - 【請求項１２】 高速コンピュータ・システム用のプロ
グラマブル遅延回路であって、 遅延ユニットの分数によって入力信号を精密に遅延させ
る精密遅延手段と、 前記精密遅延手段に結合された制御回路であって、この
制御回路に供給される入力コードに応じて前記精密遅延
手段を通して前記遅延ユニットの前記分数の累積遅延値
を調節する制御回路とを含むプログラマブル遅延回路。 - 【請求項１３】 さらに、 前記入力信号を粗く遅延させる粗遅延手段であって、前
記粗遅延手段の出力信号を前記精密遅延手段によってさ
らに遅延させることができるように、前記精密遅延手段
に結合さている粗遅延手段を含む、請求項１２に記載の
プログラマブル遅延回路。 - 【請求項１４】 前記精密遅延手段が前記信号および前
記粗遅延手段の前記出力信号を受信し、前記制御回路へ
の前記入力コードが前記入力信号、および前記精密遅延
手段を通して経路を決めている前記粗遅延手段の前記出
力信号のうちの一方を選択する、請求項１３に記載のプ
ログラマブル遅延回路。
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