JP2000269446A - 電磁波シールド構造を有する強誘電体メモリ - Google Patents
電磁波シールド構造を有する強誘電体メモリInfo
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Abstract
(57)【要約】
【課題】電磁波にさらされてメモリセルの記憶状態が破
壊されることを防止する。 【解決手段】本発明は、強誘電体キャパシタをそれぞれ
有する複数のメモリセルが配置されたメモリセル領域を
有する強誘電体メモリチップにおいて、メモリセル領域
に外部からの電磁波をシールドする電磁波シールド層４
６、５０、４０が形成されることを特徴とする。電磁波
シールド層は、例えば、メモリセル領域上及び又は下に
設けられた導電層或いは半導体層で構成され、好ましく
は同じ電位になるよう接続される。かかる電磁波シール
ド層を設けることにより、メモリセル領域内のワード
線、プレート線、ビット線などに電磁波が直接照射され
ることはなくなり、従って、予期しない電界がメモリセ
ル内の強誘電体キャパシタに印加されて記憶状態が変化
するのを防止することができる。
壊されることを防止する。 【解決手段】本発明は、強誘電体キャパシタをそれぞれ
有する複数のメモリセルが配置されたメモリセル領域を
有する強誘電体メモリチップにおいて、メモリセル領域
に外部からの電磁波をシールドする電磁波シールド層４
６、５０、４０が形成されることを特徴とする。電磁波
シールド層は、例えば、メモリセル領域上及び又は下に
設けられた導電層或いは半導体層で構成され、好ましく
は同じ電位になるよう接続される。かかる電磁波シール
ド層を設けることにより、メモリセル領域内のワード
線、プレート線、ビット線などに電磁波が直接照射され
ることはなくなり、従って、予期しない電界がメモリセ
ル内の強誘電体キャパシタに印加されて記憶状態が変化
するのを防止することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリ
（ＦＲＡＭ）に関し、ＩＣカードなどに搭載される場合
の外部からの電磁波の影響を受けない電磁波シールド構
造を有する強誘電体メモリに関する。
（ＦＲＡＭ）に関し、ＩＣカードなどに搭載される場合
の外部からの電磁波の影響を受けない電磁波シールド構
造を有する強誘電体メモリに関する。
【０００２】
【従来の技術】強誘電体メモリは、強誘電体材料に一定
方向の電界を印加して分極させると、電源をオフにして
もその分極の状態が残留分極として維持されることを利
用する。かかる強誘電体材料は、ＥＥＰＲＯＭなどに比
較すると比較的小さいエネルギーで分極させることがで
き、強誘電体メモリは、ＥＥＰＲＯＭやフラッシュメモ
リに比較して短時間でデータの書き込み、消去及び読み
出しを行うことができる。しかも、強誘電体メモリは、
電源を切断した後も記憶データを保持することができる
ことから、次世代の不揮発性メモリとして注目されてい
る。例えば、書き換え可能なプログラムＲＯＭとして利
用されたり、従来のＤＲＡＭに置き換えることなどが検
討されている。
方向の電界を印加して分極させると、電源をオフにして
もその分極の状態が残留分極として維持されることを利
用する。かかる強誘電体材料は、ＥＥＰＲＯＭなどに比
較すると比較的小さいエネルギーで分極させることがで
き、強誘電体メモリは、ＥＥＰＲＯＭやフラッシュメモ
リに比較して短時間でデータの書き込み、消去及び読み
出しを行うことができる。しかも、強誘電体メモリは、
電源を切断した後も記憶データを保持することができる
ことから、次世代の不揮発性メモリとして注目されてい
る。例えば、書き換え可能なプログラムＲＯＭとして利
用されたり、従来のＤＲＡＭに置き換えることなどが検
討されている。
【０００３】強誘電体メモリの有力な用途として、大量
のデータを保持して種々の機能を有するＩＣカードへの
搭載が提案されている。かかるＩＣカードは、通常非接
触で外部のコンピュータと接続され、電磁波を利用して
電源の供給と通信データの送受信を行う。そのために、
ＩＣカード内には、強誘電体メモリが形成されたチップ
に接続された電磁波送受信用のアンテナが設けられる。
のデータを保持して種々の機能を有するＩＣカードへの
搭載が提案されている。かかるＩＣカードは、通常非接
触で外部のコンピュータと接続され、電磁波を利用して
電源の供給と通信データの送受信を行う。そのために、
ＩＣカード内には、強誘電体メモリが形成されたチップ
に接続された電磁波送受信用のアンテナが設けられる。
【０００４】
【発明が解決しようとする課題】しかしながら、非接触
で電源供給とデータの送受信を行う為、強誘電体メモリ
を搭載したＩＣカードは、非常に大きいエネルギーの電
磁波にさらされることになる。この電磁波は、ＩＣカー
ド内のアンテナと共に内蔵される強誘電体メモリのチッ
プにも照射される。強誘電体メモリチップ内には、ワー
ド線とプレート線とそれらの直交するビット線とが設け
られ、その交差位置に強誘電体キャパシタを有するメモ
リセルが形成される。その場合、ワード線やプレート
線、或いはビット線は、チップ内に比較的長い距離を有
して配置されるので、電磁波によって高周波電圧が印加
されその電位が変動することが予想される。これらの線
の電位が変動する結果、プレート線に接続される強誘電
体キャパシタに書き込み時とは異なる方向に電界が印加
され、記憶されている残留分極の状態が反転或いは破壊
する場合がある。
で電源供給とデータの送受信を行う為、強誘電体メモリ
を搭載したＩＣカードは、非常に大きいエネルギーの電
磁波にさらされることになる。この電磁波は、ＩＣカー
ド内のアンテナと共に内蔵される強誘電体メモリのチッ
プにも照射される。強誘電体メモリチップ内には、ワー
ド線とプレート線とそれらの直交するビット線とが設け
られ、その交差位置に強誘電体キャパシタを有するメモ
リセルが形成される。その場合、ワード線やプレート
線、或いはビット線は、チップ内に比較的長い距離を有
して配置されるので、電磁波によって高周波電圧が印加
されその電位が変動することが予想される。これらの線
の電位が変動する結果、プレート線に接続される強誘電
体キャパシタに書き込み時とは異なる方向に電界が印加
され、記憶されている残留分極の状態が反転或いは破壊
する場合がある。
【０００５】そこで、本発明の目的は、電磁波によって
記憶状態が変動しないようにした強誘電体メモリを提供
することにある。
記憶状態が変動しないようにした強誘電体メモリを提供
することにある。
【０００６】更に、本発明の目的は、データを記憶して
いる強誘電体キャパシタに電磁波が照射されないように
した強誘電体メモリを提供することにある。
いる強誘電体キャパシタに電磁波が照射されないように
した強誘電体メモリを提供することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、強誘電体キャパシタをそれぞれ有する
複数のメモリセルが配置されたメモリセル領域を有する
強誘電体メモリチップにおいて、上記のメモリセル領域
に外部からの電磁波をシールドする電磁波シールド層が
形成されることを特徴とする。電磁波シールド層は、例
えば、メモリセル領域上及び又は下に設けられた導電層
或いは半導体層で構成され、好ましくは同じ電位になる
よう接続される。かかる電磁波シールド層を設けること
により、メモリセル領域内のワード線、プレート線、ビ
ット線などに電磁波が直接照射されることはなくなり、
従って、予期しない電界がメモリセル内の強誘電体キャ
パシタに印加されて記憶状態が変化するのを防止するこ
とができる。
めに、本発明は、強誘電体キャパシタをそれぞれ有する
複数のメモリセルが配置されたメモリセル領域を有する
強誘電体メモリチップにおいて、上記のメモリセル領域
に外部からの電磁波をシールドする電磁波シールド層が
形成されることを特徴とする。電磁波シールド層は、例
えば、メモリセル領域上及び又は下に設けられた導電層
或いは半導体層で構成され、好ましくは同じ電位になる
よう接続される。かかる電磁波シールド層を設けること
により、メモリセル領域内のワード線、プレート線、ビ
ット線などに電磁波が直接照射されることはなくなり、
従って、予期しない電界がメモリセル内の強誘電体キャ
パシタに印加されて記憶状態が変化するのを防止するこ
とができる。
【０００８】上記の目的を達成するために、本発明は、
強誘電体キャパシタをそれぞれ有する複数のメモリセル
が配置されたメモリセル領域を有する強誘電体メモリに
おいて、前記メモリセル領域に外部からの電磁波をシー
ルドする電磁波シールド層が形成されていることを特徴
とする。
強誘電体キャパシタをそれぞれ有する複数のメモリセル
が配置されたメモリセル領域を有する強誘電体メモリに
おいて、前記メモリセル領域に外部からの電磁波をシー
ルドする電磁波シールド層が形成されていることを特徴
とする。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
【００１０】図１は、本実施の形態例における強誘電体
メモリが搭載されるＩＣカードの構造を示す図である。
プラスチックの成型で形成されたＩＣカード１０の内部
には、強誘電体メモリチップ１２、或いは強誘電体メモ
リを内蔵するマイクロプロセッサチップ１２が搭載され
る。また、このチップ１２には、接続端子１３，１４が
形成され、ＩＣカード１０の内部に銅箔などの導電性物
質からなるアンテナ１５がコイル状に形成される。そし
て、ＩＣカード１０を、コンピュータに接続された入出
力装置に近接させることで、入出力装置からの電磁波を
アンテナ１５で受信して、チップ１２に電源が供給され
ると共に通信データが受信される。また、チップ１２
は、アンテナ１５から電磁波を照射することにより、入
出力装置に対して通信データを送信する。
メモリが搭載されるＩＣカードの構造を示す図である。
プラスチックの成型で形成されたＩＣカード１０の内部
には、強誘電体メモリチップ１２、或いは強誘電体メモ
リを内蔵するマイクロプロセッサチップ１２が搭載され
る。また、このチップ１２には、接続端子１３，１４が
形成され、ＩＣカード１０の内部に銅箔などの導電性物
質からなるアンテナ１５がコイル状に形成される。そし
て、ＩＣカード１０を、コンピュータに接続された入出
力装置に近接させることで、入出力装置からの電磁波を
アンテナ１５で受信して、チップ１２に電源が供給され
ると共に通信データが受信される。また、チップ１２
は、アンテナ１５から電磁波を照射することにより、入
出力装置に対して通信データを送信する。
【００１１】図２は、強誘電体メモリのメモリセル領域
の回路図である。この例は、メモリセルＭＣが、１対の
トランジスタQa、Qbと、１対の強誘電体キャパシタCa、
Cbとで構成される例である。図２には、簡単の為に、１
行のメモリセルアレイのみが示される。メモリセルＭＣ
は、行方向に延在するワード線WL及びプレート線PLと、
列方向に延在する１対のビット線BL、/BLとの交差位置
に配置される。１対のトランジスタQa,Qbのゲートは、
ワード線WLに接続され、ソース又はドレイン端子は、１
対のビット線BL,/BLに接続される。また、１対のトラン
ジスタQa,Qbには強誘電体キャパシタCa,Cbが接続され、
その反対側の電極はプレート線PLに接続される。ワード
線WLはＣＭＯＳインバータで構成されるワードドライバ
２０によって駆動され、プレート線PLは同様にＣＭＯＳ
インバータで構成されるプレート線ドライバ２２によっ
て駆動される。ビット線対には図示しないセンスアンプ
が接続される。
の回路図である。この例は、メモリセルＭＣが、１対の
トランジスタQa、Qbと、１対の強誘電体キャパシタCa、
Cbとで構成される例である。図２には、簡単の為に、１
行のメモリセルアレイのみが示される。メモリセルＭＣ
は、行方向に延在するワード線WL及びプレート線PLと、
列方向に延在する１対のビット線BL、/BLとの交差位置
に配置される。１対のトランジスタQa,Qbのゲートは、
ワード線WLに接続され、ソース又はドレイン端子は、１
対のビット線BL,/BLに接続される。また、１対のトラン
ジスタQa,Qbには強誘電体キャパシタCa,Cbが接続され、
その反対側の電極はプレート線PLに接続される。ワード
線WLはＣＭＯＳインバータで構成されるワードドライバ
２０によって駆動され、プレート線PLは同様にＣＭＯＳ
インバータで構成されるプレート線ドライバ２２によっ
て駆動される。ビット線対には図示しないセンスアンプ
が接続される。
【００１２】かかる強誘電体メモリにおいて、データの
記憶は、ワード線WLをＨレベルに駆動してトランジスタ
Qa,Qbを導通させ、ビット線BL,/BLとプレート線PLを所
定のレベルに駆動し、強誘電体キャパシタQa,Qbに対し
て所定の方向の電界を印加し、強誘電体材料を所定の方
向に分極させることにより行われる。図２に示した１対
の強誘電体キャパシタを有するメモリセルの場合は、１
対の強誘電体キャパシタに対して反対方向の分極を発生
させることで、データの記憶が行われる。
記憶は、ワード線WLをＨレベルに駆動してトランジスタ
Qa,Qbを導通させ、ビット線BL,/BLとプレート線PLを所
定のレベルに駆動し、強誘電体キャパシタQa,Qbに対し
て所定の方向の電界を印加し、強誘電体材料を所定の方
向に分極させることにより行われる。図２に示した１対
の強誘電体キャパシタを有するメモリセルの場合は、１
対の強誘電体キャパシタに対して反対方向の分極を発生
させることで、データの記憶が行われる。
【００１３】図３は、強誘電体キャパシタの強誘電体材
料におけるヒステリシス特性を示す図である。横軸が電
界、縦軸が分極電荷を示す。このヒステリシス特性を利
用して、上記のデータの記憶及び読み出しが行われる。
例えば、ワード線WLをＨレベルに駆動してトランジスタ
Qaを導通させ、ビット線BLをＨレベル、プレート線PLを
Ｌレベルにすると、強誘電体キャパシタCaには、例えば
プラス方向の電界が印加される。その結果、強誘電体キ
ャパシタCaは、図３中の点ｃの状態に分極する。その
後、ワード線WLをＬレベルにしてトランジスタを非導通
にして強誘電体キャパシタ間の電界をなくしても、強誘
電体キャパシタCaは、図３中の点ｄの状態を維持する。
一方、強誘電体キャパシタCbには、上記と反対方向の電
界を印加して、図３中の点ａの状態にする。その後ワー
ド線をＬレベルにしてトランジスタを非導通にしても、
強誘電体キャパシタＣｂは図３中の点ｂの状態を維持す
る。
料におけるヒステリシス特性を示す図である。横軸が電
界、縦軸が分極電荷を示す。このヒステリシス特性を利
用して、上記のデータの記憶及び読み出しが行われる。
例えば、ワード線WLをＨレベルに駆動してトランジスタ
Qaを導通させ、ビット線BLをＨレベル、プレート線PLを
Ｌレベルにすると、強誘電体キャパシタCaには、例えば
プラス方向の電界が印加される。その結果、強誘電体キ
ャパシタCaは、図３中の点ｃの状態に分極する。その
後、ワード線WLをＬレベルにしてトランジスタを非導通
にして強誘電体キャパシタ間の電界をなくしても、強誘
電体キャパシタCaは、図３中の点ｄの状態を維持する。
一方、強誘電体キャパシタCbには、上記と反対方向の電
界を印加して、図３中の点ａの状態にする。その後ワー
ド線をＬレベルにしてトランジスタを非導通にしても、
強誘電体キャパシタＣｂは図３中の点ｂの状態を維持す
る。
【００１４】次に読み出しにおいては、ビット線対を共
に０電位にプリンタチャージしてから、ワード線WLをＨ
レベルに駆動してメモリセルの両トランジスタを導通さ
せて、プレート線PLをＬレベルからＨレベルに駆動す
る。その結果、キャパシタCaは、 図３中の点ｄから点
ｃの状態に移動し、ΔＱaの電荷をビット線BLに流出す
る。一方、キャパシタCbは、図中の点ｂから点ｃの状態
に移動し、ΔＱｂの電荷をビット線/BLに流出する。こ
のビット線への流出電荷ΔQa、ΔQbの違いに従って、ビ
ット線対の間には微少電位差が発生する。この微少電位
差が、図示しないセンスアンプにより増幅される。そし
て、その後、センスアンプによって増幅されたビット線
の電位に従って、メモリセル内の強誘電体キャパシタに
再書き込みが行われる。
に０電位にプリンタチャージしてから、ワード線WLをＨ
レベルに駆動してメモリセルの両トランジスタを導通さ
せて、プレート線PLをＬレベルからＨレベルに駆動す
る。その結果、キャパシタCaは、 図３中の点ｄから点
ｃの状態に移動し、ΔＱaの電荷をビット線BLに流出す
る。一方、キャパシタCbは、図中の点ｂから点ｃの状態
に移動し、ΔＱｂの電荷をビット線/BLに流出する。こ
のビット線への流出電荷ΔQa、ΔQbの違いに従って、ビ
ット線対の間には微少電位差が発生する。この微少電位
差が、図示しないセンスアンプにより増幅される。そし
て、その後、センスアンプによって増幅されたビット線
の電位に従って、メモリセル内の強誘電体キャパシタに
再書き込みが行われる。
【００１５】以上の様に、強誘電体メモリでは、強誘電
体キャパシタに所定の方向の電界を印加することで、そ
の分極方向を変えることができ、その分極方向によって
データの記憶が行われる。ところが、チップ内のメモリ
セル領域には、比較的長い距離にわたりワード線、プレ
ート線、ビット線が延在する。これらの線はアルミニウ
ムやポリシリコンなどの導電材料で形成されるので、実
質的にアンテナと同等の機能を有する。従って、外部か
ら強いエネルギーの電磁波が照射されると、ＩＣカード
１０内のアンテナ１５と同様にこれらのワード線、プレ
ート線、ビット線なども電磁波にさらされる。電源オフ
の状態では、これらの線は例えばフローティング状態に
あり、照射された電磁波により予期しない電位に駆動さ
れる場合がある。
体キャパシタに所定の方向の電界を印加することで、そ
の分極方向を変えることができ、その分極方向によって
データの記憶が行われる。ところが、チップ内のメモリ
セル領域には、比較的長い距離にわたりワード線、プレ
ート線、ビット線が延在する。これらの線はアルミニウ
ムやポリシリコンなどの導電材料で形成されるので、実
質的にアンテナと同等の機能を有する。従って、外部か
ら強いエネルギーの電磁波が照射されると、ＩＣカード
１０内のアンテナ１５と同様にこれらのワード線、プレ
ート線、ビット線なども電磁波にさらされる。電源オフ
の状態では、これらの線は例えばフローティング状態に
あり、照射された電磁波により予期しない電位に駆動さ
れる場合がある。
【００１６】図４は、電磁波の照射によりメモリセルの
記憶状態が変化することを説明するための図である。図
４（Ａ）は、データ１が記憶されている状態が破壊され
ることを示し、図４（Ｂ）は、データ０が記憶されてい
る状態が破壊されることを示す。両方とも、ビット線対
BL,/BLがＬレベルに固定されている状態で、ワード線WL
とプレート線PLとがフローティング状態にあるところ
に、電磁波が照射されてワード線WLとプレート線PLに高
周波電圧が印加されて正電位に上昇した場合を想定して
いる。
記憶状態が変化することを説明するための図である。図
４（Ａ）は、データ１が記憶されている状態が破壊され
ることを示し、図４（Ｂ）は、データ０が記憶されてい
る状態が破壊されることを示す。両方とも、ビット線対
BL,/BLがＬレベルに固定されている状態で、ワード線WL
とプレート線PLとがフローティング状態にあるところ
に、電磁波が照射されてワード線WLとプレート線PLに高
周波電圧が印加されて正電位に上昇した場合を想定して
いる。
【００１７】図４（Ａ）に示すように、データ１が記憶
されている状態では、強誘電体キャパシタCaは上向きに
分極し、レファレンス用の強誘電体キャパシタCbはそれ
とは逆の下向きに分極している。そこで、上記の通り電
磁波の照射によりワード線WLとプレート線PLとが正電位
に駆動されると、メモリセルのトランジスタQa,Qbが共
に導通し、両キャパシタCa,Cbに下向きの電界が印加さ
れる。その結果、キャパシタCaの分極方向が反転する場
合がある。図３で示した通り、両キャパシタCa,Cbが共
に同じ方向に分極すると、読み出しを行うことができな
くなる。
されている状態では、強誘電体キャパシタCaは上向きに
分極し、レファレンス用の強誘電体キャパシタCbはそれ
とは逆の下向きに分極している。そこで、上記の通り電
磁波の照射によりワード線WLとプレート線PLとが正電位
に駆動されると、メモリセルのトランジスタQa,Qbが共
に導通し、両キャパシタCa,Cbに下向きの電界が印加さ
れる。その結果、キャパシタCaの分極方向が反転する場
合がある。図３で示した通り、両キャパシタCa,Cbが共
に同じ方向に分極すると、読み出しを行うことができな
くなる。
【００１８】図４（Ｂ）に示すように、データ０が記憶
されている状態は、上記のデータ１の状態と反対方向に
両キャパシタが分極される。この状態で、上記の電磁波
の照射が行われると、両キャパシタCa,Cbに下向きの電
界が印加され共に同じ下向きの方向に分極される。この
状態になるとやはり読み出しを行うことができなくな
る。
されている状態は、上記のデータ１の状態と反対方向に
両キャパシタが分極される。この状態で、上記の電磁波
の照射が行われると、両キャパシタCa,Cbに下向きの電
界が印加され共に同じ下向きの方向に分極される。この
状態になるとやはり読み出しを行うことができなくな
る。
【００１９】強誘電体メモリセルは、１つのトランジス
タと１つの強誘電体キャパシタで構成される場合もあ
る。その場合は、レファレンス用の強誘電体キャパシタ
を有するレファレンスセルが、反対側のビット線に設け
られる。従って、電磁波の照射によりメモリセルの記憶
状態が反転して読み出し不能になったり、或いはデータ
の反転が生じることは、上記の２トランジスタ・２キャ
パシタ・タイプのメモリセルと同様である。
タと１つの強誘電体キャパシタで構成される場合もあ
る。その場合は、レファレンス用の強誘電体キャパシタ
を有するレファレンスセルが、反対側のビット線に設け
られる。従って、電磁波の照射によりメモリセルの記憶
状態が反転して読み出し不能になったり、或いはデータ
の反転が生じることは、上記の２トランジスタ・２キャ
パシタ・タイプのメモリセルと同様である。
【００２０】図５は、本実施の形態例における強誘電体
メモリの一部断面構造を示す図である。Ｐ型のシリコン
半導体基板３０の表面に、フィールド酸化膜３８により
画定された領域にＰ型ウエル領域３２が形成され、更に
そこにメモリセルトランジスタのＮ型のソース、ドレイ
ン領域３３，３４が形成される。Ｎ型領域３４には、強
誘電体キャパシタを構成する強誘電体４４の一方の電極
が接続され、キャパシタの他方の電極はプレート線PLに
より構成される。プレート線PLは、基板３０上に形成さ
れた絶縁膜４０上に形成される。また、他方のＮ型領域
３は、ビット線BLに接続される。ビット線BLは、例え
ば、第一層のアルミニウム層により形成される。メモリ
セル・トランジスタのゲートはポリシリコン層により形
成されたワード線WLにより構成される。４２は、別の絶
縁膜である。
メモリの一部断面構造を示す図である。Ｐ型のシリコン
半導体基板３０の表面に、フィールド酸化膜３８により
画定された領域にＰ型ウエル領域３２が形成され、更に
そこにメモリセルトランジスタのＮ型のソース、ドレイ
ン領域３３，３４が形成される。Ｎ型領域３４には、強
誘電体キャパシタを構成する強誘電体４４の一方の電極
が接続され、キャパシタの他方の電極はプレート線PLに
より構成される。プレート線PLは、基板３０上に形成さ
れた絶縁膜４０上に形成される。また、他方のＮ型領域
３は、ビット線BLに接続される。ビット線BLは、例え
ば、第一層のアルミニウム層により形成される。メモリ
セル・トランジスタのゲートはポリシリコン層により形
成されたワード線WLにより構成される。４２は、別の絶
縁膜である。
【００２１】かかるメモリセルMCが形成されたメモリセ
ル領域に、電磁波シールド層４６が形成される。この例
では、この電磁波シールド層４６は、基板３０上に形成
された第二層のアルミニウム層により形成され、基板上
に形成されたワード線WL、プレート線PL、及びビット線
BLより上に形成されて、外部から照射される高いエネル
ギーの電磁波をシールドする。電磁波シールド層４６
は、更に、Ｐ型領域３６を経由してＰ型の基板３０にも
接続されて、同じ電位にされる。従って、Ｐ型の半導体
基板３０も電磁波シールド層としての機能を有し、基板
の裏面側からの電磁波をシールドする機能を有する。即
ち、基板３０と最上層のアルミニウム層４６とにより、
電磁波シールド構造４８が形成される。これらの電磁波
シールド構造により挟まれたワード線WL、ビット線BL、
及びプレート線PLは、外部からの電磁波にさらされるこ
とがなく、図４で説明したような電磁波による記憶状態
の変化が防止される。
ル領域に、電磁波シールド層４６が形成される。この例
では、この電磁波シールド層４６は、基板３０上に形成
された第二層のアルミニウム層により形成され、基板上
に形成されたワード線WL、プレート線PL、及びビット線
BLより上に形成されて、外部から照射される高いエネル
ギーの電磁波をシールドする。電磁波シールド層４６
は、更に、Ｐ型領域３６を経由してＰ型の基板３０にも
接続されて、同じ電位にされる。従って、Ｐ型の半導体
基板３０も電磁波シールド層としての機能を有し、基板
の裏面側からの電磁波をシールドする機能を有する。即
ち、基板３０と最上層のアルミニウム層４６とにより、
電磁波シールド構造４８が形成される。これらの電磁波
シールド構造により挟まれたワード線WL、ビット線BL、
及びプレート線PLは、外部からの電磁波にさらされるこ
とがなく、図４で説明したような電磁波による記憶状態
の変化が防止される。
【００２２】図６は、図５の電磁波シールド層を示す斜
視図である。図５と同じ部分には同じ引用番号を与え
た。図６には、アルミニウム層により形成される電磁波
シールド層４６とビット線ＢＬとが示される。基板３０
の左側にはメモリセルのトランジスタ構造が示され、そ
のゲートとなるワード線WLが示される。但し、強誘電体
キャパシタ構造は省略されているが、基板３０の左側に
プレート線が形成される。また、電磁波シールド層４６
の右半分は簡単の為に破線で示している。電磁波シール
ド層４６は、図６の例では隙間のない平板構造である。
しかしながら、電磁波シールド層４６は、この平板構造
に限定されず、後述するような格子構造、櫛歯構造等、
電磁波をシールドできる導電性材料による構造体であれ
ばよい。
視図である。図５と同じ部分には同じ引用番号を与え
た。図６には、アルミニウム層により形成される電磁波
シールド層４６とビット線ＢＬとが示される。基板３０
の左側にはメモリセルのトランジスタ構造が示され、そ
のゲートとなるワード線WLが示される。但し、強誘電体
キャパシタ構造は省略されているが、基板３０の左側に
プレート線が形成される。また、電磁波シールド層４６
の右半分は簡単の為に破線で示している。電磁波シール
ド層４６は、図６の例では隙間のない平板構造である。
しかしながら、電磁波シールド層４６は、この平板構造
に限定されず、後述するような格子構造、櫛歯構造等、
電磁波をシールドできる導電性材料による構造体であれ
ばよい。
【００２３】図６により明らかな通り、メモリセル領域
のワード線WL、プレート線PL、ビット線BLなどは、基板
３０上に形成された電磁波シールド層４６と、それに接
続されたＰ型の半導体基板３０とにより挟まれている。
従って、外部からの電磁波がこれらの導線ＷＬ、ＰＬ、
ＢＬに照射されることはない。
のワード線WL、プレート線PL、ビット線BLなどは、基板
３０上に形成された電磁波シールド層４６と、それに接
続されたＰ型の半導体基板３０とにより挟まれている。
従って、外部からの電磁波がこれらの導線ＷＬ、ＰＬ、
ＢＬに照射されることはない。
【００２４】図７は、別の実施の形態例における強誘電
体メモリの一部断面構造を示す図である。図７におい
て、図５，６と同じ部分には同じ引用番号を与えてい
る。この例では、シリコン半導体基板３０上の第二層の
アルミニウム層で構成される電磁波シールド層４６と、
基板３０表面に形成されるフィールド酸化膜層３８上に
形成されるポリシリコン層５０とで、電磁シールド構造
が構成される。基板表面のポリシリコン層は、前述の通
りメモリセルのトランジスタのゲート（ワード線WL）と
しても利用されるので、電磁シールド構造を構成するポ
リシリコン層５０は、メモリセルのトランジスタが形成
されない領域において形成される。
体メモリの一部断面構造を示す図である。図７におい
て、図５，６と同じ部分には同じ引用番号を与えてい
る。この例では、シリコン半導体基板３０上の第二層の
アルミニウム層で構成される電磁波シールド層４６と、
基板３０表面に形成されるフィールド酸化膜層３８上に
形成されるポリシリコン層５０とで、電磁シールド構造
が構成される。基板表面のポリシリコン層は、前述の通
りメモリセルのトランジスタのゲート（ワード線WL）と
しても利用されるので、電磁シールド構造を構成するポ
リシリコン層５０は、メモリセルのトランジスタが形成
されない領域において形成される。
【００２５】特にアルミニウム層の電磁波シールド層４
６に接続されるポリシリコン層５０は、強誘電体キャパ
シタの電極となるプレート線PLの下側に形成することが
できる。各メモリセルにはトランジスタと共に強誘電体
キャパシタが形成される。従って、複数のメモリセルが
形成されるメモリセル領域において、強誘電体キャパシ
タが形成されるための領域が存在し、その領域にはフィ
ールド酸化膜３８が形成される。従って、そのフィール
ド酸化膜３８上に電磁シールド用のポリシリコン膜５０
を形成して、上方のアルミニウム層からなる電磁波シー
ルド層４６と接続することで、少なくともプレート線PL
とビット線BLとを上下からシールド層４６，５０で挟む
電磁波シールド構造４８を形成することができる。ま
た、ワード線WLは、上方のシールド層４６により電磁波
からシールドされる。
６に接続されるポリシリコン層５０は、強誘電体キャパ
シタの電極となるプレート線PLの下側に形成することが
できる。各メモリセルにはトランジスタと共に強誘電体
キャパシタが形成される。従って、複数のメモリセルが
形成されるメモリセル領域において、強誘電体キャパシ
タが形成されるための領域が存在し、その領域にはフィ
ールド酸化膜３８が形成される。従って、そのフィール
ド酸化膜３８上に電磁シールド用のポリシリコン膜５０
を形成して、上方のアルミニウム層からなる電磁波シー
ルド層４６と接続することで、少なくともプレート線PL
とビット線BLとを上下からシールド層４６，５０で挟む
電磁波シールド構造４８を形成することができる。ま
た、ワード線WLは、上方のシールド層４６により電磁波
からシールドされる。
【００２６】図８は、図７の電磁波シールド層を示す斜
視図である。図７と同じ部分には同じ引用番号を与えて
いる。図８に示される通り、第二層のアルミニウム層を
利用して形成される電磁波シールド層４６は、第一層の
アルミニウム層４７を経由してフィールド酸化膜３８上
に形成されたポリシリコン層５０に接続される。従っ
て、図８の例では、第一層のアルミニウム層により形成
されるビット線BLの両側に、上記の電磁波シールド層４
６に接続されるアルミニウム層４７を配置することで、
ビット線BLを上下と左右とから挟むことができる。従っ
て、ビット線BLに対しては完全に電磁波シールド構造を
提供することができる。尚、図８中には、強誘電体キャ
パシタ部分の構造は省略されているが、図中の左側に形
成される。
視図である。図７と同じ部分には同じ引用番号を与えて
いる。図８に示される通り、第二層のアルミニウム層を
利用して形成される電磁波シールド層４６は、第一層の
アルミニウム層４７を経由してフィールド酸化膜３８上
に形成されたポリシリコン層５０に接続される。従っ
て、図８の例では、第一層のアルミニウム層により形成
されるビット線BLの両側に、上記の電磁波シールド層４
６に接続されるアルミニウム層４７を配置することで、
ビット線BLを上下と左右とから挟むことができる。従っ
て、ビット線BLに対しては完全に電磁波シールド構造を
提供することができる。尚、図８中には、強誘電体キャ
パシタ部分の構造は省略されているが、図中の左側に形
成される。
【００２７】図９は、更に、図７の電磁波シールド層を
示す別の斜視図である。この例も、上層の電磁波シール
ド層４６とフィールド酸化膜３８上のポリシリコン層５
０とが接続される。そして、図９の例では、上層の電磁
波シールド層４６が、格子状の形状に加工されている。
格子状の形状であっても、十分に電磁波をシールドする
ことができる。この電磁波シールド層４６は、更に、櫛
歯形状に加工されても良い。即ち、図９に示された電磁
波シールド層４６の格子形状の一方向の格子を取り除く
ことで、櫛歯形状にすることができる。
示す別の斜視図である。この例も、上層の電磁波シール
ド層４６とフィールド酸化膜３８上のポリシリコン層５
０とが接続される。そして、図９の例では、上層の電磁
波シールド層４６が、格子状の形状に加工されている。
格子状の形状であっても、十分に電磁波をシールドする
ことができる。この電磁波シールド層４６は、更に、櫛
歯形状に加工されても良い。即ち、図９に示された電磁
波シールド層４６の格子形状の一方向の格子を取り除く
ことで、櫛歯形状にすることができる。
【００２８】或いは、図８に示したビット線方向の第一
層のアルミニウム層４７とは直交する方向に、短冊状に
第二層のアルミニウム層によるシールド層４６を形成す
ることでも良い。その場合は、第一層のアルミニウム層
４７と第二層のアルミニウム層４６とで格子形状に形成
される。或いは、第二層のアルミニウム層と更にその上
の第三層のアルミニウム層とで、直交方向に延在する短
冊形状を形成して接続することで、格子形状に形成して
も良い。
層のアルミニウム層４７とは直交する方向に、短冊状に
第二層のアルミニウム層によるシールド層４６を形成す
ることでも良い。その場合は、第一層のアルミニウム層
４７と第二層のアルミニウム層４６とで格子形状に形成
される。或いは、第二層のアルミニウム層と更にその上
の第三層のアルミニウム層とで、直交方向に延在する短
冊形状を形成して接続することで、格子形状に形成して
も良い。
【００２９】上記の実施の形態例で示した電磁波シール
ド層４６は、それらの形状に限定されない。電磁波を適
切にシールドできる形状であれば、どのような形状であ
っても良い。
ド層４６は、それらの形状に限定されない。電磁波を適
切にシールドできる形状であれば、どのような形状であ
っても良い。
【００３０】
【発明の効果】以上、本発明によれば、強誘電体メモリ
のメモリセル領域に電磁波シールド構造を形成したの
で、メモリセル領域内のワード線、ビット線、プレート
線などが強いエネルギーの電磁波にさらされることがな
く、それに伴いメモリセルの記憶状態が変化することも
防止される。従って、電磁波により非接触により接続さ
れるＩＣカード内にかかる強誘電体メモリチップ或いは
それを内蔵するマイクロプロセッサを格納しても、電磁
波によりメモリの記憶データが破壊されることは防止さ
れる。
のメモリセル領域に電磁波シールド構造を形成したの
で、メモリセル領域内のワード線、ビット線、プレート
線などが強いエネルギーの電磁波にさらされることがな
く、それに伴いメモリセルの記憶状態が変化することも
防止される。従って、電磁波により非接触により接続さ
れるＩＣカード内にかかる強誘電体メモリチップ或いは
それを内蔵するマイクロプロセッサを格納しても、電磁
波によりメモリの記憶データが破壊されることは防止さ
れる。
【図１】本実施の形態例における強誘電体メモリが搭載
されるＩＣカードの構造を示す図である。
されるＩＣカードの構造を示す図である。
【図２】強誘電体メモリのメモリセル領域の回路図であ
る。
る。
【図３】強誘電体キャパシタの強誘電体材料におけるヒ
ステリシス特性を示す図である。
ステリシス特性を示す図である。
【図４】電磁波の照射によりメモリセルの記憶状態が変
化することを説明するための図である。
化することを説明するための図である。
【図５】本実施の形態例における強誘電体メモリの一部
断面構造を示す図である。
断面構造を示す図である。
【図６】図５の電磁波シールド層を示す斜視図である。
【図７】別の実施の形態例における強誘電体メモリの一
部断面構造を示す図である。
部断面構造を示す図である。
【図８】図７の電磁波シールド層を示す斜視図である。
【図９】図７の電磁波シールド層を示す斜視図である。
ＭＣ メモリセル ＷＬ ワード線 ＰＬ プレート線 ＢＬ、／ＢＬ ビット線 ３０ 半導体基板 ４６ 電磁波シールド層 ５０ 電磁波シールド層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (6)
- 【請求項１】強誘電体キャパシタをそれぞれ有する複数
のメモリセルが配置されたメモリセル領域を有する強誘
電体メモリにおいて、 前記メモリセル領域に外部からの電磁波をシールドする
電磁波シールド層が形成されていることを特徴とする強
誘電体メモリ。 - 【請求項２】請求項１において、 前記電磁波シールド層は、前記メモリセル領域上に形成
された導電層であることを特徴とする強誘電体メモリ。 - 【請求項３】請求項２において、 前記導電層は、前記メモリセル領域上に形成される金属
層又はポリシリコン層であることを特徴とする強誘電体
メモリ。 - 【請求項４】請求項１において、 前記電磁波シールド層は、前記メモリセル領域内であっ
て基板内に形成された半導体層であることを特徴とする
強誘電体メモリ。 - 【請求項５】請求項１において、 前記電磁波シールド層は、格子形状、櫛歯形状、若しく
は所定の電磁波シールド形状を有することを特徴とする
強誘電体メモリ。 - 【請求項６】請求項１乃至５のいずれかにおいて、 前記強誘電体メモリチップが搭載されたＩＣカード。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07579199A JP3217326B2 (ja) | 1999-03-19 | 1999-03-19 | 電磁波シールド構造を有する強誘電体メモリ |
| KR1020000006463A KR100666899B1 (ko) | 1999-03-19 | 2000-02-11 | 전자파 차폐 구조를 갖는 강유전체 메모리 |
| TW089102435A TW465097B (en) | 1999-03-19 | 2000-02-14 | Ferroelectric memory having electromagnetic wave shield structure |
| US09/527,297 US6420741B1 (en) | 1999-03-19 | 2000-03-17 | Ferroelectric memory having electromagnetic wave shield structure |
| DE60028111T DE60028111T2 (de) | 1999-03-19 | 2000-03-17 | Ferroelektrischer Speicher |
| EP00302220A EP1039476B1 (en) | 1999-03-19 | 2000-03-17 | Ferroelectric memory |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07579199A JP3217326B2 (ja) | 1999-03-19 | 1999-03-19 | 電磁波シールド構造を有する強誘電体メモリ |
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| Publication Number | Publication Date |
|---|---|
| JP2000269446A true JP2000269446A (ja) | 2000-09-29 |
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Family
ID=13586402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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| EP (1) | EP1039476B1 (ja) |
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| DE (1) | DE60028111T2 (ja) |
| TW (1) | TW465097B (ja) |
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| US8507902B2 (en) | 2004-12-03 | 2013-08-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2017163077A (ja) * | 2016-03-11 | 2017-09-14 | 国立大学法人九州工業大学 | 半導体集積回路装置及びその製造方法 |
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| DE102006022360B4 (de) | 2006-05-12 | 2009-07-09 | Infineon Technologies Ag | Abschirmvorrichtung |
| US8853833B2 (en) | 2011-06-13 | 2014-10-07 | Micron Technology, Inc. | Electromagnetic shield and associated methods |
| KR20180100982A (ko) | 2017-03-03 | 2018-09-12 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
| US10229874B1 (en) * | 2018-03-22 | 2019-03-12 | Micron Technology, Inc. | Arrays of memory cells individually comprising a capacitor and a transistor and methods of forming such arrays |
| KR102310643B1 (ko) | 2019-08-13 | 2021-10-08 | 정문성 | 수탉 고환 검사용 구속장치 |
| KR102310642B1 (ko) | 2019-08-13 | 2021-10-12 | 정문성 | 수탉 고환 검사용 구속장치 |
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| JPH0779138B2 (ja) | 1987-08-31 | 1995-08-23 | 工業技術院長 | 不揮発性半導体メモリ素子 |
| JP2788265B2 (ja) | 1988-07-08 | 1998-08-20 | オリンパス光学工業株式会社 | 強誘電体メモリ及びその駆動方法，製造方法 |
| JPH0435063A (ja) | 1990-05-31 | 1992-02-05 | Sanyo Electric Co Ltd | 半導体メモリ |
| JP3131982B2 (ja) | 1990-08-21 | 2001-02-05 | セイコーエプソン株式会社 | 半導体装置、半導体メモリ及び半導体装置の製造方法 |
| JPH0685205A (ja) | 1992-08-28 | 1994-03-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH06268169A (ja) | 1993-03-16 | 1994-09-22 | Hitachi Ltd | 半導体集積回路装置 |
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1999
- 1999-03-19 JP JP07579199A patent/JP3217326B2/ja not_active Expired - Fee Related
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2000
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- 2000-03-17 EP EP00302220A patent/EP1039476B1/en not_active Expired - Lifetime
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- 2000-03-17 US US09/527,297 patent/US6420741B1/en not_active Expired - Lifetime
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