KR20000062546A - 전자파 차폐 구조를 갖는 강유전체 메모리 - Google Patents

전자파 차폐 구조를 갖는 강유전체 메모리 Download PDF

Info

Publication number
KR20000062546A
KR20000062546A KR1020000006463A KR20000006463A KR20000062546A KR 20000062546 A KR20000062546 A KR 20000062546A KR 1020000006463 A KR1020000006463 A KR 1020000006463A KR 20000006463 A KR20000006463 A KR 20000006463A KR 20000062546 A KR20000062546 A KR 20000062546A
Authority
KR
South Korea
Prior art keywords
memory
ferroelectric
memory cell
cell region
line
Prior art date
Application number
KR1020000006463A
Other languages
English (en)
Other versions
KR100666899B1 (ko
Inventor
나까지마마사오
Original Assignee
아끼구사 나오유끼
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아끼구사 나오유끼, 후지쯔 가부시끼가이샤 filed Critical 아끼구사 나오유끼
Publication of KR20000062546A publication Critical patent/KR20000062546A/ko
Application granted granted Critical
Publication of KR100666899B1 publication Critical patent/KR100666899B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

본 발명은 전자파에 노출되어 메모리 셀의 기억 상태가 파괴되는 것을 방지할 수 있는 강유전체 메모리를 제공한다. 이를 위하여, 본 발명은, 강유전체 커패시터를 각자 가지는 복수의 메모리 셀이 배치된 메모리 셀 영역을 가지는 강유전체 메모리 칩에 있어서, 메모리 셀 영역에 외부로부터의 전자파를 차폐하는 전자파 차폐층(46,50,40)이 형성되는 것을 특징으로 한다. 전자파 차폐층은, 예를 들면, 메모리 셀 영역 상 및/또는 밑에 설치된 도전층 혹은 반도체층으로 구성되고, 바람직하게는 같은 전위가 되도록 접속된다. 이러한 전자파 차폐층을 설치함으로써, 메모리 셀 영역내의 워드선, 플레이트선, 비트선 등에 전자파가 직접 조사되지 않게 되며, 따라서, 예기치 않은 전계가 메모리 셀내의 강유전체 커패시터에 인가되어 기억 상태가 변화되는 것을 방지할 수 있다.

Description

전자파 차폐 구조를 갖는 강유전체 메모리 {FERROELECTRIC MEMORY HAVING ELECTROMAGNETIC WAVE SHIELD STRUCTURE}
본 발명은, 강유전체 메모리(FRAM)에 관한 것이며, 특히 IC 카드 등에 탑재되는 경우 외부로부터의 전자파의 영향을 받지 않는 전자파 차폐 구조를 갖는 강유전체 메모리에 관한 것이다.
강유전체 메모리는, 강유전체 재료에 일정 방향의 전계를 인가해 분극시키면, 전원을 오프로 해도 그 분극의 상태가 잔류 분극으로서 유지되는 것을 이용한다. 이러한 강유전체 재료는, EEPROM 등과 비교하면 비교적 작은 에너지로 분극시킬 수 있고, 강유전체 메모리는, EEPROM 이나 플래시 메모리에 비교해 단시간으로 데이터의 기록, 소거 및 독출을 행할 수 있다. 또한, 강유전체 메모리는, 전원을 차단한 후에도 기억 데이터를 보관 유지할 수 있기 때문에, 차세대의 비휘발성 메모리로서 주목되고 있다. 예를 들면, 개서 가능한 PROM 으로서 이용되거나, 종래의 DRAM을 대체하는 것 등이 검토되고 있다.
강유전체 메모리의 유력한 용도로서, 대량의 데이터를 유지하며 여러 가지 기능을 갖는 IC 카드에 대한 탑재가 제안되고 있다. 이러한 IC 카드는, 통상 비접촉으로 외부의 컴퓨터와 접속되고, 전자파를 이용해 전원의 공급과 통신 데이터의 송수신을 한다. 그 때문에, IC 카드 내에는, 강유전체 메모리가 형성된 칩에 접속된 전자파 송수신용의 안테나가 설치된다.
그러나, 비접촉 상태에서 전원 공급과 데이터의 송수신을 수행하기 위하여, 강유전체 메모리를 탑재한 IC 카드는, 매우 큰 에너지의 전자파에 노출된다. 이 전자파는, IC 카드 내의 안테나와 함께 내장되는 강유전체 메모리의 칩에도 조사된다. 강유전체 메모리 칩 내에는, 워드선과 플레이트선과 그것들에 직교하는 비트선이 설치되고, 그 교차 위치에 강유전체 커패시터를 갖는 메모리 셀이 형성된다. 그 경우, 워드선이나 플레이트선, 혹은 비트선은, 칩내에 비교적 긴 거리를 갖도록 배치되므로, 전자파에 의해 고주파 전압이 인가되어 그 전위가 변동되는 것이 예상된다. 이러한 선의 전위가 변동되는 결과, 플레이트선에 접속되는 강유전체 커패시터에 기록 시와는 다른 방향으로 전계가 인가되고, 기억되어 있는 잔류 분극의 상태가 반전 혹은 파괴되는 경우가 있다.
따라서, 본 발명의 목적은, 전자파에 의해 기억 상태가 변동되지 않도록 한 강유전체 메모리를 제공하는 것이다.
또한, 본 발명의 목적은, 데이터를 기억하고 있는 강유전체 커패시터에 전자파가 조사되지 않도록 한 강유전체 메모리를 제공하는 것이다.
도 1 은 본 실시의 형태에 있어서의 강유전체 메모리가 탑재되는 IC 카드의 구조를 나타내는 도면.
도 2 는 강유전체 메모리의 메모리 셀 영역의 회로도.
도 3 은 강유전체 커패시터의 강유전체 재료에 있어서의 히스테리시스 특성을 나타내는 도면.
도 4 는 전자파의 조사에 의해 메모리 셀의 기억 상태가 변화되는 것을 설명하기 위한 도면.
도 5 는 본 실시의 형태에 있어서의 강유전체 메모리의 부분 단면 구조를 나타내는 도면.
도 6 은 도 5 의 전자파 차폐층을 도시하는 사시도.
도 7 은 다른 실시의 형태에 있어서의 강유전체 메모리의 부분 단면 구조를 나타내는 도면.
도 8 은 도 7 의 전자파 차폐층을 도시하는 사시도.
도 9 는 도 7 의 전자파 차폐층을 도시하는 사시도.
도 10 은 도 7 의 전자파 차폐층의 변형예를 도시하는 사시도.
도 11 은 도 10 의 부분 평면도.
※ 도면의 주요부분에 대한 부호의 설명 ※
MC : 메모리 셀
WL : 워드선
PL : 플레이트선
BL,/BL : 비트선
30 : 반도체기판
46 : 전자파 차폐층
50 : 전자파 차폐층
상기의 목적을 달성하기 위해서, 본 발명은, 강유전체 커패시터를 각각 갖는 복수의 메모리 셀이 배치된 메모리 셀 영역을 갖는 강유전체 메모리 칩에 있어서, 상기 메모리 셀 영역에 외부로부터의 전자파를 차폐하는 전자파 차폐층이 형성되는 것을 특징으로 한다. 전자파 차폐층은, 예를 들면, 메모리 셀 영역 상에 및 또는 아래에 설치된 도전층 혹은 반도체층으로 구성되고, 바람직하게는 동일한 전위로 되도록 접속된다. 이러한 전자파 차폐층을 설치함으로써, 메모리 셀 영역내의 워드선, 플레이트선, 비트선 등에 전자파가 직접 조사되는 것은 없어지고, 따라서, 예기치 않은 전계가 메모리 셀 내의 강유전체 커패시터에 인가되어 기억 상태가 변화되는 것을 방지할 수 있다.
상기의 목적을 달성하기 위해서, 본 발명은, 강유전체 커패시터를 각각 갖는 복수의 메모리 셀이 배치된 메모리 셀 영역을 갖는 강유전체 메모리에 있어서, 상기 메모리 셀 영역에 외부로부터의 전자파를 차폐하는 전자파 차폐층이 형성되고 있는 것을 특징으로 한다.
본 발명의 보다 바람직한 실시예에 의하면, 상기 전자파 차폐층은, 메모리 셀 영역에 형성되고 각 메모리 셀에 접속되는 복수의 워드선, 비트선 및 플레이트선 중 적어도 1개의 배선 상에, 상기 배선을 따라 정렬된 선 형상의 차폐선을 갖는 것을 특징으로 한다.
강유전체 커패시터의 강유전체 재료는, 일반적으로 산화물이다. 따라서, 강유전체 커패시터의 형성 후의 제조 공정에서, 환원성 가스의 발생을 가능한 한 억제하는 것이 바람직하다. 그 경우, 상기한 바와 같이 전자파 차폐층을 비트선 등의 배선을 따라 정렬된 선 형상의 차폐선으로 하는 것으로, 제조 후에 형성되는 전자파 차폐층의 면적을 가능한 한 작게 할 수 있다. 그 결과, 전자파 차폐층의 형성 시에 발생하는 수소 등의 환원성 가스의 발생량을 적게 하고, 또 발생한 환원성 가스가 강유전체 커패시터 근방에 체류하는 것을 없앨 수 있다고 예상된다.
상기한 바와 같이 강유전체 메모리의 칩을 탑재하고, 동시에 그 칩으로의 전원 공급용 또는 데이터 송수신용 전자파 안테나를 형성한 IC 카드는, 외부로부터 전자파의 조사를 받아도, 칩 내의 전자파 차폐층에 의해서, 메모리 셀 영역으로의 영향을 방지할 수 있다.
이하, 도면을 참조하여 본 발명의 실시의 형태를 설명한다. 그러나, 이러한 실시의 형태가, 본 발명의 기술적 범위를 한정하는 것은 아니다.
도 1 은, 본 실시의 형태에 있어서의 강유전체 메모리가 탑재되는 IC 카드의 구조를 나타내는 도면이다. 플라스틱의 성형으로 형성된 IC 카드(10)의 내부에는, 강유전체 메모리 칩(12), 혹은 강유전체 메모리를 내장하는 마이크로프로세서 칩(12)이 탑재된다. 또, 이 칩(12)에는, 접속 단자(13,14)가 형성되고, IC 카드(10)의 내부에 동박(銅箔) 등의 도전성 물질로 이루어지는 안테나(15)가 코일 형상으로 형성된다. 그리고, IC 카드(10)를, 컴퓨터에 접속된 입출력 장치에 근접시켜서, 입출력 장치로부터의 전자파를 안테나(15)에서 수신하고, 칩(12)에 전원이 공급되면 동시에 통신 데이터가 수신된다. 또, 칩(12)은, 안테나(15)로부터 전자파를 조사하는 것에 의해서, 입출력 장치에 대해 통신 데이터를 송신한다.
도 2 는, 강유전체 메모리의 메모리 셀 영역의 회로도이다. 이 예는, 메모리 셀(MC)이, 1 쌍의 트랜지스터(Qa,Qb)와, 1 쌍의 강유전체 커패시터(Ca,Cb)로 구성되는 예이다. 도 2 에는, 간략화를 위하여, 1행의 메모리 셀 어레이만이 도시된다. 메모리 셀(MC)은, 행방향으로 연장하는 워드선(WL) 및 플레이트선(PL)과, 열방향으로 연장하는 1 쌍의 비트선(BL,/BL)과의 교차 위치에 배치된다. 1 쌍의 트랜지스터(Qa,Qb)의 게이트는, 워드선(WL)에 접속되고, 소스 또는 드레인 단자는, 1 쌍의 비트선(BL,/BL)에 접속된다. 또, 1 쌍의 트랜지스터(Qa,Qb)에는 강유전체 커패시터(Ca,Cb)가 접속되고, 그 반대측의 전극에는 플레이트선(PL)에 접속된다. 워드선(WL)은 CMOS 인버터로 구성되는 워드 드라이버(20)에 의해 구동되고, 플레이트선(PL)은 동일한 CMOS 인버터로 구성되는 플레이트선 드라이버(22)에 의해 구동된다. 비트선 쌍에는 도시하지 않은 센스 앰프가 접속된다.
이러한 강유전체 메모리에 있어서, 데이터의 기억은, 워드선(WL)을 H레벨로 구동하여 트랜지스터(Qa,Qb)를 도통시키고, 비트선(BL,/BL)과 플레이트선(PL)을 소정의 레벨로 구동하고, 강유전체 커패시터(Qa,Qb)에 대해 소정의 방향의 전계를 인가하며, 강유전체 재료를 소정의 방향으로 분극시키는 것에 의해 행해진다. 도 2 에 나타낸 1 쌍의 강유전체 커패시터를 갖는 메모리 셀의 경우는, 1 쌍의 강유전체 커패시터에 대해 반대 방향의 분극을 발생시킴으로써, 데이터의 기억이 행해진다.
도 3 은, 강유전체 커패시터의 강유전체 재료에 있어서의 히스테리시스 특성을 나타내는 도면이다. 횡축이 전계, 종축이 분극 전하를 나타낸다. 이 히스테리시스 특성을 이용하여, 상기한 바와 같은 데이터의 기억 및 독출이 행해진다. 예를 들면, 워드선(WL)을 H 레벨로 구동하여 트랜지스터(Qa)를 도통시키고, 비트선(BL)을 H 레벨, 플레이트선(PL)을 L 레벨로 하면, 강유전체 커패시터(Ca)에는, 예를 들면 플러스 방향의 전계가 인가된다. 그 결과, 강유전체 커패시터Ca는, 도 3 의 점 c 의 상태로 분극한다. 그 후, 워드선(WL)을 L 레벨로 하여 트랜지스터를 비도통으로 해서 강유전체 커패시터사이의 전계를 없애도, 강유전체 커패시터(Ca)는, 도 3 의 점 d 의 상태를 유지한다. 한편, 강유전체 커패시터(Cb)에는, 상기와 반대 방향의 전계를 인가하여, 도 3 의 점 a 의 상태로 한다. 그 후, 워드선을 L 레벨로 하여 트랜지스터를 비도통으로 해도, 강유전체 커패시터(Cb)는 도 3 의 점 b 의 상태를 유지한다.
다음에 독출에 있어서는, 비트선 쌍을 동시에 0 전위로 프린터차지하고 나서, 워드선(WL)을 H 레벨로 구동하여 메모리 셀의 양 트랜지스터를 도통시키고, 플레이트선(PL)을 L 레벨로부터 H 레벨로 구동한다. 그 결과, 커패시터(Ca)는, 도 3 의 점 d 로부터 점 c 의 상태로 이동하고, △Qa 의 전하를 비트선(BL)으로 유출한다. 한편, 커패시터(Cb)는, 도면중의 점 b 로부터 점 c 의 상태로 이동하고, △Qb 의 전하를 비트선(/BL)으로 유출한다. 이 비트선으로의 유출 전하(△Qa,△Qb)의 차이에 따라, 비트선 쌍 사이에는 미소 전위차가 발생된다. 이 미소 전위차가, 도시되지 않은 센스 앰프에 의해 증폭된다. 그리고, 그 후, 센스 앰프에 의해 증폭된 비트선의 전위에 따라, 메모리 셀 내의 강유전체 커패시터에 재기록이 행해진다.
이상의 상태에서, 강유전체 메모리에서는, 강유전체 커패시터에 소정 방향의 전계를 인가함으로써, 그 분극 방향을 바꿀 수 있고, 그 분극 방향에 의해 데이터의 기억이 행해진다. 그런데, 칩내의 메모리 셀 영역으로는, 비교적 긴 거리에 걸친 워드선, 플레이트선, 비트선이 연장한다. 이러한 선은 알루미늄이나 폴리실리콘 등의 도전재료로 형성되므로, 실질적으로 안테나와 동등한 기능을 갖는다. 따라서, 외부로부터 강한 에너지의 전자파가 조사되면, IC 카드(10) 내의 안테나(15)와 동일하게 이러한 워드선, 플레이트선, 비트선 등도 전자파에 노출된다. 전원 오프의 상태에서는, 이러한 선은 예를 들면 플로우팅 상태에 있고, 조사된 전자파에 의해 예기치 않은 전위로 구동되는 경우가 있다.
도 4 는, 전자파의 조사에 의해 메모리 셀의 기억 상태가 변화되는 것을 설명하기 위한 도면이다. 도 4(A) 는, 데이터 1 이 기억되고 있는 상태가 파괴되는 것을 나타내고, 도 4(B) 는, 데이터 0 이 기억되고 있는 상태가 파괴되는 것을 나타낸다. 양쪽 모두, 비트선 쌍(BL,/BL)이 L 레벨로 고정되어 있는 상태에서, 워드선(WL)과 플레이트선(PL)이 플로우팅 상태에 있는 동안에, 전자파가 조사되어 워드선(WL)과 플레이트선(PL)에 고주파 전압이 인가되어 정전위로 상승한 경우를 상정하고 있다.
도 4(A) 에 나타내는 것처럼, 데이터 1 이 기억되고 있는 상태에서는, 강유전체 커패시터(Ca)는 상향으로 분극하고, 레퍼런스용의 강유전체 커패시터(Cb)는 그것과는 반대인 하향으로 분극하고 있다. 그런데, 상기한 바와 같이 전자파의 조사에 의해 워드선(WL)과 플레이트선(PL)이 정전위로 구동되면, 메모리 셀의 트랜지스터(Qa,Qb)가 동시에 도통되고, 양 커패시터(Ca,Cb)에 하향의 전계가 인가된다. 그 결과, 커패시터(Ca)의 분극 방향이 반전되는 경우가 있다. 도 3 에서 나타낸 바와 같이, 양 커패시터(Ca,Cb)가 동시에 동일한 방향으로 분극하면, 독출을 행할 수 없게 된다.
도 4(B) 에 나타내는 것처럼, 데이터 0 이 기억되고 있는 상태는, 상기 데이터 1 의 상태와 반대 방향으로 양 커패시터가 분극된다. 이 상태에서, 상기 전자파의 조사가 행해지면, 양 커패시터(Ca,Cb)에 하향의 전계가 인가되어 동시에 같은 하향으로 분극된다. 이 상태가 되면 역시 독출을 행할 수 없게 된다.
강유전체 메모리 셀은, 1개의 트랜지스터와 1개의 강유전체 커패시터로 구성되는 경우도 있다. 그 경우는, 레퍼런스용의 강유전체 커패시터를 갖는 레퍼런스 셀이, 반대측의 비트선에 설치된다. 따라서, 전자파의 조사에 의해 메모리 셀의 기억 상태가 반전되어 독출 불능이 되거나, 혹은 데이터의 반전이 생기는 것은, 상기의 2트랜지스터·2커패시터 타입의 메모리 셀과 같다.
도 5 는, 본 실시의 형태에 있어서의 강유전체 메모리의 부분 단면 구조를 나타내는 도면이다. P형의 실리콘반도체 기판(30)의 표면에, 필드 산화막(38)에 의해 확정된 영역에 P형 웰영역(32)이 형성되고, 또 그곳에 메모리 셀 트랜지스터의 N형 소스, 드레인 영역(33,34)이 형성된다. N형 영역(34)에는, 강유전체 커패시터를 구성하는 강유전체(44)의 한 쪽 전극이 접속되고, 커패시터의 다른 쪽의 전극은 플레이트선(PL)으로 구성된다. 플레이트선(PL)은, 기판(30)상에 형성된 절연막(40) 상에 형성된다. 또, 다른 쪽의 N형 영역(3)은, 비트선(BL)에 접속된다. 비트선(BL)은, 예를 들면, 제 1 층의 알루미늄층으로 형성된다. 메모리 셀 트랜지스터의 게이트는 폴리실리콘층으로 형성된 워드선(WL)으로 구성된다. 42 는 다른 절연막이다.
이러한 메모리 셀(MC)이 형성된 메모리 셀 영역에, 전자파 차폐층(46)이 형성된다. 이 예에서는, 전자파 차폐층(46)은, 기판(30) 상에 형성된 제 2 층의 알루미늄층으로 형성되고, 기판 상에 형성된 워드선(WL), 플레이트선(PL) 및 비트선(BL) 보다 위에 형성되어, 외부로부터 조사되는 높은 에너지의 전자파를 차폐한다. 전자파 차폐층(46)은, 더욱이, P형 영역(36)을 통하여 P형 기판(30)에도 접속되어, 동일 전위로 된다. 따라서, P형 반도체기판(30)도 전자파 차폐층으로서의 기능을 가지며, 기판의 이면측으로부터의 전자파를 차폐하는 기능을 가진다. 즉, 기판(30)과 최상층의 알루미늄층(46)에 의해서, 전자파 차폐 구조(48)가 형성된다. 이러한 전자파 차폐 구조 사이에 놓인 워드선(WL), 비트선(BL) 및 플레이트선(PL)은, 외부로부터의 전자파에 노출되지 않고, 도 4 에서 설명한 것 같은 전자파에 의한 기억 상태의 변화가 방지된다.
도 6 은, 도 5 의 전자파 차폐층을 나타내는 사시도이다. 도 5 와 동일한 부분에는 동일한 인용 번호를 부여하였다. 도 6 에는, 알루미늄층으로 형성되는 전자파 차폐층(46)과 비트선(BL)이 도시된다. 기판(30)의 좌측에는 메모리 셀의 트랜지스터 구조가 도시되고, 그 게이트가 되는 워드선(WL)이 도시된다. 단, 강유전체 커패시터 구조는 생략되어 있지만, 기판(30)의 좌측에 플레이트선이 형성된다. 또, 전자파 차폐층(46)의 우측 반은 간략화를 위하여 파선으로 나타내고 있다. 전자파 차폐층(46)은, 도 6 의 예에서는 간격이 없는 평판 구조이다. 그렇지만, 전자파 차폐층(46)은, 이 평판 구조에 한정되지 않고, 후술하는 것 같은 격자 구조, 빗살 구조 등, 전자파를 차폐할 수 있는 도전성 재료에 의한 구조체이면 충분하다.
도 6 으로부터 명백한 바와 같이, 메모리 셀 영역의 워드선(WL), 플레이트선(PL), 비트선(BL) 등은, 기판(30) 상에 형성된 전자파 차폐층(46)과, 그것에 접속된 P형의 반도체기판(30) 사이에 설치되어 있다. 따라서, 외부로부터의 전자파가 이러한 도선(WL,PL,BL)에 조사되지 않는다.
도 7 은, 다른 실시의 형태에 있어서의 강유전체 메모리의 부분 단면 구조를 나타내는 도면이다. 도 7 에 있어서, 도 5, 6 과 동일한 부분에는 동일한 인용 번호를 부여하고 있다. 이 예에서는, 실리콘 반도체 기판(30)상의 제 2 층의 알루미늄층으로 구성되는 전자파 차폐층(46)과, 기판(30) 표면에 형성되는 필드 산화막층(38) 상에 형성되는 폴리실리콘층(50)으로, 전자 차폐 구조가 구성된다. 기판 표면의 폴리실리콘층은, 전술한 바와 같이 메모리 셀의 트랜지스터의 게이트(워드선(WL))으로서도 이용되므로, 전자 차폐 구조를 구성하는 폴리실리콘층(50)은, 메모리 셀의 트랜지스터가 형성되지 않는 영역에 형성된다.
특히, 알루미늄층의 전자파 차폐층(46)에 접속되는 폴리실리콘층(50)은, 강유전체 커패시터의 전극이 되는 플레이트선(PL)의 아래 쪽에 형성될 수 있다. 각 메모리 셀에는 트랜지스터와 함께 강유전체 커패시터가 형성된다. 따라서, 복수의 메모리 셀이 형성되는 메모리 셀 영역에 있어서, 강유전체 커패시터가 형성되기 위한 영역이 존재하고, 그 영역에는 필드 산화막(38)이 형성된다. 따라서, 그 필드 산화막(38) 상에 전자 차폐용의 폴리실리콘막(50)을 형성하고, 윗쪽의 알루미늄층으로 이루어진 전자파 차폐층(46)과 접속함으로써, 적어도 플레이트선(PL)과 비트선(BL)을 상하의 차폐층(46,50) 사이에 두는 전자파 차폐 구조(48)를 형성할 수 있다. 또, 워드선(WL)은, 상부 차폐층(46)에 의해 전자파로부터 차폐된다.
도 8 은, 도 7 의 전자파 차폐층을 도시하는 사시도이다. 도 7 과 동일한 부분에는 동일한 인용 번호를 부여하고 있다. 도 8 에 도시된 바와 같이, 제 2 층의 알루미늄층을 이용해 형성되는 전자파 차폐층(46)은, 제 1 층의 알루미늄층(47)을 통하여 필드 산화막(38)상에 형성된 폴리실리콘층(50)에 접속된다. 따라서, 도 8 의 예에서는, 제 1 층의 알루미늄층에 의해 형성되는 비트선(BL)의 양측에, 상기 전자파 차폐층(46)에 접속되는 알루미늄층(47)을 배치함으로써, 비트선(BL)을 상하 및 좌우에서 둘러쌀 수 있다. 따라서, 비트선(BL)에 대해서는 완전하게 전자파 차폐 구조를 제공할 수 있다. 그리고, 도 8 에서는, 강유전체 커패시터 부분의 구조는 생략되어 있지만, 도면의 좌측에 형성된다.
도 9 는, 더욱이, 도 7 의 전자파 차폐층을 도시하는 다른 사시도이다. 이 예도, 상층의 전자파 차폐층(46)과 필드 산화막(38) 상의 폴리실리콘층(50)이 접속된다. 그리고, 도 9 의 예에서는, 상층의 전자파 차폐층(46)이, 격자 형상으로 가공되어 있다. 격자 형상으로서도, 충분히 전자파를 차폐할 수 있다. 이 전자파 차폐층(46)은, 또한, 빗살 형상으로 가공되어도 좋다. 즉, 도 9 에 도시된 전자파 차폐층(46)의 격자 형상의 한 쪽의 격자를 제거함으로써, 빗살 형상으로 할 수 있다.
혹은, 도 8 에 나타낸 비트선 방향의 제 1 층의 알루미늄층(47)과는 직교하는 방향으로, 긴 직사각형 형상으로 제 2 층의 알루미늄층에 의한 차폐층(46)을 형성해도 좋다. 그 경우는, 제 1 층의 알루미늄층(47)과 제 2 층의 알루미늄층(46)으로 격자 형상으로 형성된다. 혹은, 제 2 층의 알루미늄층과 다시 그 위의 제 3 층의 알루미늄층으로, 직교 방향으로 연장하는 긴 직사각형 형상을 형성하여 접속함으로써, 격자 형상으로 형성해도 좋다.
도 10 은, 또한, 도 7 의 전자파 차폐층의 변형예를 나타내는 사시도이다. 또, 도 11 은, 그 부분 평면도이다. 도 10, 11 의 예에서는, 제 2 층의 알루미늄층을, 복수 병렬로 설치되는 비트선(BL)을 따라 정렬된 선 형상의 패턴의 전자파 차폐 배선(46A)으로 한다. 그리고, 그 복수의 전자파 차폐 배선(46A)을 전기적으로 접속하고 접지 전위로 하는 접지용 배선(46B)을, 전자파 차폐 배선(46A)에 교차하여 설치한다. 이 접지용 배선(46B)은, 또 하나의 전자파 차폐층(50)과 함께 접지 전원에 접속된다.
도 11 의 평면도에 도시된 바와 같이, 전자파 차폐 배선(46A)의 패턴은, 비트선(BL)의 패턴과 거의 동일하다. 도 11 에서는, 편의상 차폐 배선(46A)의 폭을 비트선(BL)의 폭보다도 크게 하고 있지만, 반드시 크게 할 필요는 없다.
도 10, 11 의 예는, 전자파 차폐층의 면적을 작게 하고, 동시에, 외부로부터의 전자파를 비트선에 대해 효과적으로 차폐할 수 있는 예이다. 이와 같이 전자파 차폐층의 면적을 작게 하는 것의 장점은, 다음과 같이 생각된다. 강유전체 커패시터를 구성하는 강유전체 재료는, 통상적으로 산화물이고, 제조 공정 중에 환원성 가스에 노출되는 것은 바람직하지 않다. 특히, 전자파 차폐층을 형성하는 공정에 있어서, 수소 등의 환원성가스가 발생되는 경우가 있다. 이 경우, 전자파 차폐층의 면적을 작게 하는 것에 의해서, 발생하는 환원성 가스량을 줄이고, 또한 전자파 차폐 배선 사이로부터 환원성 가스를 방출할 수 있으며, 강유전체 재료가 가스에 노출되는 기회를 적게 할 수 있다고 생각된다.
비트선 이외에, 워드선이나 플레이트선을 따라 정렬된 선 형상의 전자파 차폐 배선을 설치하는 경우에도, 동일한 효과가 기대된다.
상기의 실시의 형태에서 나타낸 전자파 차폐층(46)은, 그러한 형상에 한정되지 않는다. 전자파를 적절히 차폐할 수 있는 형상이면, 어떠한 형상이어도 좋다.
이상, 본 발명에 의하면, 강유전체 메모리의 메모리 셀 영역에 전자파 차폐 구조를 형성하였으므로, 메모리 셀 영역 내의 워드선, 비트선, 플레이트선 등이 강한 에너지의 전자파에 노출되지 않으며, 그에 동반하여 메모리 셀의 기억 상태가 변화되는 것도 방지된다. 따라서, 전자파에 의해 비접촉으로 접속되는 IC 카드 내에 이러한 강유전체 메모리 칩 혹은 그것을 내장하는 마이크로프로세서를 장착해도, 전자파에 의해 메모리의 기억 데이터가 파괴되는 것은 방지된다.
또, 전자 빔을 이용한 테스터를 이용함으로써, IC 카드 내의 강유전체 메모리의 기억 데이터나 신호를 독출하려고 하는 부정(不正)에 대해서도, 이러한 전자파 차폐 구조는 유효하게 움직인다고 예상된다.

Claims (12)

  1. 강유전체 커패시터를 각각 갖는 복수의 메모리 셀이 배치된 메모리 셀 영역을 갖는 강유전체 메모리에 있어서,
    상기 메모리 셀 영역에 외부로부터의 전자파를 차폐하는 전자파 차폐층이 형성되어 있는 것을 특징으로 하는 강유전체 메모리.
  2. 제 1 항에 있어서, 상기 전자파 차폐층은, 상기 메모리 셀 영역 상에 형성된 도전층인 것을 특징으로 하는 강유전체 메모리.
  3. 제 2 항에 있어서, 상기 도전층은, 상기 메모리 셀 영역 상에 형성되는 금속층 또는 폴리실리콘층인 것을 특징으로 하는 강유전체 메모리.
  4. 제 1 항에 있어서, 상기 전자파 차폐층은, 상기 메모리 셀 영역 내의 기판 내에 형성된 반도체층인 것을 특징으로 하는 강유전체 메모리.
  5. 제 1 항에 있어서, 상기 전자파 차폐층은, 격자 형상, 빗살 형상, 또는 소정의 전자파 차폐 형상을 갖는 것을 특징으로 하는 강유전체 메모리.
  6. 제 1 항에 있어서, 상기 전자파 차폐층은, 상기 메모리 셀 영역 내에 형성되는 워드선, 비트선 및 플레이트선 중 적어도 1개의 배선 상에 절연막을 사이에 두고 형성되며, 상기 배선을 따라 정렬된 선 형상의 패턴을 갖는 것을 특징으로 하는 강유전체 메모리.
  7. 강유전체 커패시터를 각각 갖는 복수의 메모리 셀이 배치된 메모리 셀 영역을 갖는 강유전체 메모리에 있어서,
    상기 메모리 셀 영역에 형성되고 상기 메모리 셀에 접속된 복수의 워드선, 비트선 및 플레이트선 중 적어도 1개의 배선 상에 형성되고, 상기 배선을 따라 정렬된 선 형상의 차폐선을 갖는 것을 특징으로 하는 강유전체 메모리.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 기재된 상기 강유전체 메모리의 칩이 장착된 것을 특징으로 하는 IC 카드.
  9. 제 8 항에 있어서, 상기 강유전체 메모리의 칩에 접속되고, 전원을 공급하거나 입력 데이터를 송수신하기 위한 전자파 안테나가 더 설치된 것을 특징으로 하는 IC 카드.
  10. 강유전체 커패시터를 각각 갖는 복수의 메모리 셀이 배치된 메모리 셀 영역을 갖는 강유전체 메모리에 있어서,
    게이트가 워드선인, 상기 메모리 셀 영역에 형성된 셀 트랜지스터와,
    상기 셀 트랜지스터의 소스·드레인의 한 쪽에 접속되고, 상기 메모리 셀 영역 내로 연장하는 비트선과,
    상기 셀 트랜지스터의 소스·드레인의 다른 쪽에 상기 강유전체 커패시터를 통하여 접속되고, 상기 메모리 셀 영역으로 연장하는 플레이트선과,
    상기 메모리 셀 영역에 형성되고, 상기 복수의 워드선, 비트선 및 플레이트선 상에 형성된 차폐선을 갖는 것을 특징으로 하는 강유전체 메모리.
  11. 제 10 항에 있어서, 상기 차폐선은, 상기 메모리 셀 영역 내의 반도체기판 내의 반도체층에 접속되며, 상기 워드선, 비트선 및 플레이트선이 상기 반도체층과 차폐선의 사이에 설치되는 것을 특징으로 하는 강유전체 메모리.
  12. 제 10 항에 있어서, 상기 차폐선은, 상기 메모리 셀 영역 내의 상기 플레이트선 아래에 형성된 하층 차폐선을 더 갖고, 상기 플레이트선이 상기 차폐선과 하층 차폐선의 사이에 설치되는 것을 특징으로 하는 강유전체 메모리.
KR1020000006463A 1999-03-19 2000-02-11 전자파 차폐 구조를 갖는 강유전체 메모리 KR100666899B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP99-75791 1999-03-19
JP07579199A JP3217326B2 (ja) 1999-03-19 1999-03-19 電磁波シールド構造を有する強誘電体メモリ

Publications (2)

Publication Number Publication Date
KR20000062546A true KR20000062546A (ko) 2000-10-25
KR100666899B1 KR100666899B1 (ko) 2007-01-11

Family

ID=13586402

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000006463A KR100666899B1 (ko) 1999-03-19 2000-02-11 전자파 차폐 구조를 갖는 강유전체 메모리

Country Status (6)

Country Link
US (1) US6420741B1 (ko)
EP (1) EP1039476B1 (ko)
JP (1) JP3217326B2 (ko)
KR (1) KR100666899B1 (ko)
DE (1) DE60028111T2 (ko)
TW (1) TW465097B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040119105A1 (en) * 2002-12-18 2004-06-24 Wilson Dennis Robert Ferroelectric memory
US7973348B1 (en) * 2004-08-06 2011-07-05 Dalton David I Single transistor charge transfer random access memory
WO2006059554A1 (en) 2004-12-03 2006-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4954537B2 (ja) * 2004-12-03 2012-06-20 株式会社半導体エネルギー研究所 半導体装置
TWI411964B (zh) 2006-02-10 2013-10-11 Semiconductor Energy Lab 半導體裝置
DE102006022360B4 (de) * 2006-05-12 2009-07-09 Infineon Technologies Ag Abschirmvorrichtung
US8853833B2 (en) * 2011-06-13 2014-10-07 Micron Technology, Inc. Electromagnetic shield and associated methods
JP6762004B2 (ja) * 2016-03-11 2020-09-30 国立大学法人九州工業大学 半導体集積回路装置及びその製造方法
KR20180100982A (ko) 2017-03-03 2018-09-12 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US10229874B1 (en) * 2018-03-22 2019-03-12 Micron Technology, Inc. Arrays of memory cells individually comprising a capacitor and a transistor and methods of forming such arrays
KR102310643B1 (ko) 2019-08-13 2021-10-08 정문성 수탉 고환 검사용 구속장치
KR102310642B1 (ko) 2019-08-13 2021-10-12 정문성 수탉 고환 검사용 구속장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3811076A (en) * 1973-01-02 1974-05-14 Ibm Field effect transistor integrated circuit and memory
US4344155A (en) * 1979-12-31 1982-08-10 Compagnie Internationale Pour L'informatique Cii-Honeywell Bull (Societe Anonyme) Method of and apparatus for inscribing a control character in a memory
JPH0779138B2 (ja) 1987-08-31 1995-08-23 工業技術院長 不揮発性半導体メモリ素子
JP2788265B2 (ja) 1988-07-08 1998-08-20 オリンパス光学工業株式会社 強誘電体メモリ及びその駆動方法，製造方法
JPH0435063A (ja) 1990-05-31 1992-02-05 Sanyo Electric Co Ltd 半導体メモリ
JP3131982B2 (ja) 1990-08-21 2001-02-05 セイコーエプソン株式会社 半導体装置、半導体メモリ及び半導体装置の製造方法
JPH0685205A (ja) 1992-08-28 1994-03-25 Mitsubishi Electric Corp 半導体記憶装置
JPH06268169A (ja) 1993-03-16 1994-09-22 Hitachi Ltd 半導体集積回路装置
JP3528257B2 (ja) 1994-07-29 2004-05-17 Ｎｅｃトーキン株式会社 プリント配線基板
US5899755A (en) * 1996-03-14 1999-05-04 Johnstech International Corporation Integrated circuit test socket with enhanced noise imminity
US6038006A (en) * 1996-09-02 2000-03-14 Casio Computer Co., Ltd. Liquid crystal display device with light shield and color filter overlapping two edges of pixel electrode
KR100295568B1 (ko) * 1997-02-03 2001-09-07 니시무로 타이죠 반도체 장치 및 그의 제조방법
SG74643A1 (en) * 1997-07-24 2000-08-22 Matsushita Electronics Corp Semiconductor device and method for fabricating the same

Also Published As

Publication number Publication date
EP1039476A2 (en) 2000-09-27
DE60028111T2 (de) 2006-09-28
JP2000269446A (ja) 2000-09-29
KR100666899B1 (ko) 2007-01-11
EP1039476B1 (en) 2006-05-24
DE60028111D1 (de) 2006-06-29
JP3217326B2 (ja) 2001-10-09
US20020070396A1 (en) 2002-06-13
EP1039476A3 (en) 2001-01-17
US6420741B1 (en) 2002-07-16
TW465097B (en) 2001-11-21

Similar Documents

Publication Publication Date Title
US5031144A (en) Ferroelectric memory with non-destructive readout including grid electrode between top and bottom electrodes
US5940705A (en) Methods of forming floating-gate FFRAM devices
US7804702B2 (en) Ferroelectric memory cell with access transmission gate
KR100666899B1 (ko) 전자파 차폐 구조를 갖는 강유전체 메모리
US20070279977A1 (en) Semiconductor magnetic memory
US7920404B2 (en) Ferroelectric memory devices with partitioned platelines
US5770877A (en) Semiconductor memory device and method for fabricating the same
JPH10200061A (ja) 不揮発性強誘電体メモリ
US7032064B2 (en) Single chip embedded microcontroller having multiple non-volatile erasable PROMS sharing a single high voltage generator
US6459118B1 (en) NAND type nonvolatile ferroelectric memory cell
JP2005175411A (ja) 半導体装置、及びその製造方法
JP2002521779A (ja) 強誘電性記憶装置
US6872998B2 (en) Ferroelectric memory device
US5804854A (en) Memory cell array
JP4608091B2 (ja) 強誘電体記憶素子
CN105742287A (zh) 存储器元件
KR100224702B1 (ko) 기준 셀 커패시터로 선형 커패시터를 사용하는 강유전체 메모리소자, 그에 저장된 정보를 읽는 방법 및 그 제조방법
EP0155117A2 (en) Voltage detecting device
US20230083158A1 (en) Semiconductor device
US20060126416A1 (en) Memory cell array structure adapted to maintain substantially uniform voltage distribution across plate electrode
KR20010011483A (ko) 불휘발성 강유전체 랜덤 액세스 메모리 장치 및 그것의 데이터읽기 방법
KR20040028738A (ko) 강유전체 메모리 및 그 동작 방법
JP3369296B2 (ja) Ｍｏｓ型コンデンサ
US6002609A (en) Semiconductor device having a security circuit for preventing illegal access
US11901015B2 (en) Voltage kick for improved erase efficiency in a memory device

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121227

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131218

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141230

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20161220

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee