JPH06268169A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06268169A JPH06268169A JP5054475A JP5447593A JPH06268169A JP H06268169 A JPH06268169 A JP H06268169A JP 5054475 A JP5054475 A JP 5054475A JP 5447593 A JP5447593 A JP 5447593A JP H06268169 A JPH06268169 A JP H06268169A
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- JP
- Japan
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- insulating film
- film
- layer
- light
- semiconductor chip
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Abstract
(57)【要約】
【目的】 強い光の存在下で使用してもＬＳＩを誤動作
させる虞れのない超薄型ＬＳＩパッケージを提供する。 【構成】 メモリセル上のファイナルパッシベーション
膜３７の表面を遮光層３８で覆うことにより、外部光が
パッケージの樹脂層を透過して半導体チップ１の表面に
達するのを防止する。また、この遮光層３８を基準電圧
に接続し、外部の電磁波や強磁界の影響をシールドす
る。
させる虞れのない超薄型ＬＳＩパッケージを提供する。 【構成】 メモリセル上のファイナルパッシベーション
膜３７の表面を遮光層３８で覆うことにより、外部光が
パッケージの樹脂層を透過して半導体チップ１の表面に
達するのを防止する。また、この遮光層３８を基準電圧
に接続し、外部の電磁波や強磁界の影響をシールドす
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、超薄型ＬＳＩパッケージに適用して有効な
技術に関する。
関し、特に、超薄型ＬＳＩパッケージに適用して有効な
技術に関する。
【０００２】
【従来の技術】ノート型パソコンなどの小型軽量電子機
器の普及に伴い、メモリカードやＩＣカードに搭載する
ＬＳＩパッケージとして、ＴＳＯＰ(Thin Small Outlin
e Package)やＴＱＦＰ(Thin Quad Flat Package)など、
厚さ１〜1.２mm程度の超薄型ＬＳＩパッケージが実現さ
れている。
器の普及に伴い、メモリカードやＩＣカードに搭載する
ＬＳＩパッケージとして、ＴＳＯＰ(Thin Small Outlin
e Package)やＴＱＦＰ(Thin Quad Flat Package)など、
厚さ１〜1.２mm程度の超薄型ＬＳＩパッケージが実現さ
れている。
【０００３】この超薄型パッケージについては、日経Ｂ
Ｐ社、１９９１年２月１日発行「日経マイクロデバイス
２月号」Ｐ６５〜Ｐ６６などに記載がある。
Ｐ社、１９９１年２月１日発行「日経マイクロデバイス
２月号」Ｐ６５〜Ｐ６６などに記載がある。
【０００４】
【発明が解決しようとする課題】前述したＴＳＯＰ、Ｔ
ＱＦＰなどの超薄型ＬＳＩパッケージは、従来のＳＯ
Ｐ、ＱＦＰなどに比べてパッケージを構成する樹脂の肉
厚が極めて薄いため、直射日光や強い人工光の存在下で
使用すると、光の一部がパッケージの樹脂層を透過して
半導体チップの表面に達し、ＬＳＩを誤動作させてしま
う虞れがある。
ＱＦＰなどの超薄型ＬＳＩパッケージは、従来のＳＯ
Ｐ、ＱＦＰなどに比べてパッケージを構成する樹脂の肉
厚が極めて薄いため、直射日光や強い人工光の存在下で
使用すると、光の一部がパッケージの樹脂層を透過して
半導体チップの表面に達し、ＬＳＩを誤動作させてしま
う虞れがある。
【０００５】その対策として、超薄型ＬＳＩパッケージ
を実装した基板を金属板などで覆って光を遮蔽したり、
超薄型ＬＳＩパッケージの表面に遮光膜をコーティング
したりするなどの方法が考えられるが、前者の対策では
基板が大型化してしまうという問題があり、後者の対策
ではＬＳＩパッケージを成形した後に遮光膜をコーティ
ングする作業が必要となるため、この作業中や搬送中に
ＬＳＩパッケージの外部リードが変形したりする虞れが
ある。
を実装した基板を金属板などで覆って光を遮蔽したり、
超薄型ＬＳＩパッケージの表面に遮光膜をコーティング
したりするなどの方法が考えられるが、前者の対策では
基板が大型化してしまうという問題があり、後者の対策
ではＬＳＩパッケージを成形した後に遮光膜をコーティ
ングする作業が必要となるため、この作業中や搬送中に
ＬＳＩパッケージの外部リードが変形したりする虞れが
ある。
【０００６】本発明の目的は、直射日光や強い人工光の
存在下で使用してもＬＳＩを誤動作させる虞れのない超
薄型ＬＳＩパッケージを提供することにある。
存在下で使用してもＬＳＩを誤動作させる虞れのない超
薄型ＬＳＩパッケージを提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】(1).請求項１記載の半導体集積回路装置
は、ＬＳＩパッケージに樹脂封止された半導体チップの
表面に遮光層を設けたものである。
は、ＬＳＩパッケージに樹脂封止された半導体チップの
表面に遮光層を設けたものである。
【００１０】(2).請求項３記載の半導体集積回路装置
は、ＬＳＩパッケージに樹脂封止された半導体チップの
表面に遮光層を設け、この遮光層をＧＮＤ電位に接続し
たものである。
は、ＬＳＩパッケージに樹脂封止された半導体チップの
表面に遮光層を設け、この遮光層をＧＮＤ電位に接続し
たものである。
【００１１】
【作用】上記した手段(1) によれば、半導体チップの表
面に遮光層を設けることにより、この半導体チップを封
止したＬＳＩパッケージを直射日光や強い人工光の存在
下で使用した場合でも、光の一部がパッケージの樹脂層
を透過して半導体チップの表面に達し、ＬＳＩを誤動作
させる不具合を防止できるので、ＬＳＩパッケージの超
薄型化を実現することができる。
面に遮光層を設けることにより、この半導体チップを封
止したＬＳＩパッケージを直射日光や強い人工光の存在
下で使用した場合でも、光の一部がパッケージの樹脂層
を透過して半導体チップの表面に達し、ＬＳＩを誤動作
させる不具合を防止できるので、ＬＳＩパッケージの超
薄型化を実現することができる。
【００１２】上記した手段(2) によれば、半導体チップ
の表面を覆う遮光層をＧＮＤ電位に接続することによ
り、外部の電磁波や強磁界の影響をこの遮光層でシール
ドできるので、電磁波や磁界によるＬＳＩの誤動作を防
止することができる。
の表面を覆う遮光層をＧＮＤ電位に接続することによ
り、外部の電磁波や強磁界の影響をこの遮光層でシール
ドできるので、電磁波や磁界によるＬＳＩの誤動作を防
止することができる。
【００１３】
【実施例】図３は、本発明の一実施例である超薄型ＬＳ
Ｉパッケージを示す断面図である。
Ｉパッケージを示す断面図である。
【００１４】本実施例の超薄型ＬＳＩパッケージは、例
えば厚さ１mm程度のＴＳＯＰ４０であり、エポキシ系樹
脂をトランスファ・モールドしてなるパッケージ本体４
１には、ＳＲＡＭなどのメモリＬＳＩを形成した厚さ３
００μｍ程度のシリコン単結晶からなる半導体チップ１
が封止されている。
えば厚さ１mm程度のＴＳＯＰ４０であり、エポキシ系樹
脂をトランスファ・モールドしてなるパッケージ本体４
１には、ＳＲＡＭなどのメモリＬＳＩを形成した厚さ３
００μｍ程度のシリコン単結晶からなる半導体チップ１
が封止されている。
【００１５】パッケージ本体４１の側面には、ＴＳＯＰ
４０の外部端子を構成する複数本のリード４２が外方に
延在している。これらのリード４２は、パッケージ本体
４１に封止されたダイパッド部４３と共に、４２アロイ
のようなＦｅ系金属からなる厚さ１００μｍ程度のリー
ドフレームで構成されており、リード４２のインナーリ
ード部にはＡｕメッキが、またアウターリード部には半
田メッキがそれぞれ施されている。
４０の外部端子を構成する複数本のリード４２が外方に
延在している。これらのリード４２は、パッケージ本体
４１に封止されたダイパッド部４３と共に、４２アロイ
のようなＦｅ系金属からなる厚さ１００μｍ程度のリー
ドフレームで構成されており、リード４２のインナーリ
ード部にはＡｕメッキが、またアウターリード部には半
田メッキがそれぞれ施されている。
【００１６】リード４２のインナーリード部と半導体チ
ップ１の電極パッド４４とは、Ａｕなどの導電材からな
るワイヤ４５を介して電気的に接続されている。このワ
イヤ４５は、電極パッド４４からの高さが１００μｍ程
度となるような低ループワイヤボンティング法によって
リード４２、電極パッド４４間に架設されている。
ップ１の電極パッド４４とは、Ａｕなどの導電材からな
るワイヤ４５を介して電気的に接続されている。このワ
イヤ４５は、電極パッド４４からの高さが１００μｍ程
度となるような低ループワイヤボンティング法によって
リード４２、電極パッド４４間に架設されている。
【００１７】半導体チップ１の表面には、例えば酸化シ
リコン膜からなるファイナルパッシベーション膜３７が
形成されており、このファイナルパッシベーション膜３
７の表面の一部には、後述する遮光層３８が設けられて
いる。
リコン膜からなるファイナルパッシベーション膜３７が
形成されており、このファイナルパッシベーション膜３
７の表面の一部には、後述する遮光層３８が設けられて
いる。
【００１８】図２は、上記半導体チップ１の主面に形成
されたＳＲＡＭの全体の概略構成（チップレイアウト）
図である。
されたＳＲＡＭの全体の概略構成（チップレイアウト）
図である。
【００１９】半導体チップ１の主面には、特に限定はさ
れないが、例えば１６メガビット〔Mbit〕の大容量を有
するＳＲＡＭが形成されている。このＳＲＡＭのメモリ
セルアレイは、４個のメモリブロックＭＢ（ＭＢ1 〜Ｍ
Ｂ4)からなり、各メモリブロックＭＢは、３２個のサブ
アレイＳＭＡで構成されている。また、各サブアレイＳ
ＭＡは、１０２４行×１２８列のメモリセルで構成され
ている。
れないが、例えば１６メガビット〔Mbit〕の大容量を有
するＳＲＡＭが形成されている。このＳＲＡＭのメモリ
セルアレイは、４個のメモリブロックＭＢ（ＭＢ1 〜Ｍ
Ｂ4)からなり、各メモリブロックＭＢは、３２個のサブ
アレイＳＭＡで構成されている。また、各サブアレイＳ
ＭＡは、１０２４行×１２８列のメモリセルで構成され
ている。
【００２０】各メモリブロックＭＢの一端には、ロード
回路ＬＯＡＤが配置されており、他端には、Ｙセレクタ
回路ＹＳＷ、Ｙデコーダ回路ＹＤＥＣおよびセンスアン
プ回路ＳＡが配置されている。また、各メモリブロック
ＭＢの中央部には、Ｘデコーダ回路ＸＤＥＣが配置され
ている。
回路ＬＯＡＤが配置されており、他端には、Ｙセレクタ
回路ＹＳＷ、Ｙデコーダ回路ＹＤＥＣおよびセンスアン
プ回路ＳＡが配置されている。また、各メモリブロック
ＭＢの中央部には、Ｘデコーダ回路ＸＤＥＣが配置され
ている。
【００２１】メモリブロックＭＢを構成するサブアレイ
ＳＭＡのそれぞれの一端には、ワードデコーダ回路（図
示せず）が配置されている。このワードデコーダ回路
は、メモリブロックＭＢの上を列方向に延在するメイン
ワード線ＭＷＬを介して前記Ｘデコーダ回路ＸＤＥＣで
選択される。また、ワードデコーダ回路は、サブアレイ
ＳＭＡの上を列方向に延在するサブワード線ＳＷＬを介
して、このサブワード線ＳＷＬと平行に延在するワード
線（図示せず）を選択する。
ＳＭＡのそれぞれの一端には、ワードデコーダ回路（図
示せず）が配置されている。このワードデコーダ回路
は、メモリブロックＭＢの上を列方向に延在するメイン
ワード線ＭＷＬを介して前記Ｘデコーダ回路ＸＤＥＣで
選択される。また、ワードデコーダ回路は、サブアレイ
ＳＭＡの上を列方向に延在するサブワード線ＳＷＬを介
して、このサブワード線ＳＷＬと平行に延在するワード
線（図示せず）を選択する。
【００２２】サブアレイＳＭＡの上には、前記メインワ
ード線ＭＷＬ、サブワード線ＳＷＬおよびワード線と交
差する方向（行方向）に延在する相補性データ線（図示
せず）が配置されている。相補性データ線は、互いに平
行に延在する２本のデータ線（第１データ線、第２デー
タ線）からなり、行方向に配列されたメモリセル毎に配
置されている。相補性データ線の一端は、ロード回路Ｌ
ＯＡＤに接続され、他端はＹセレクタ回路ＹＳＷを介し
てセンスアンプ回路ＳＡに接続されている。
ード線ＭＷＬ、サブワード線ＳＷＬおよびワード線と交
差する方向（行方向）に延在する相補性データ線（図示
せず）が配置されている。相補性データ線は、互いに平
行に延在する２本のデータ線（第１データ線、第２デー
タ線）からなり、行方向に配列されたメモリセル毎に配
置されている。相補性データ線の一端は、ロード回路Ｌ
ＯＡＤに接続され、他端はＹセレクタ回路ＹＳＷを介し
てセンスアンプ回路ＳＡに接続されている。
【００２３】図１は、上記ＳＲＡＭのメモリセルを示す
半導体チップ１の要部断面図である。
半導体チップ１の要部断面図である。
【００２４】ｎ- 型シリコン単結晶からなる半導体基板
（チップ）１の主面には、ｐ- 型ウエル２が形成され、
このｐ- 型ウエル２の非活性領域の主面には、酸化シリ
コン膜からなる素子分離用のフィールド絶縁膜４が形成
されている。フィールド絶縁膜４の下には、反転防止用
のｐ型チャネルストッパ領域５が形成されている。
（チップ）１の主面には、ｐ- 型ウエル２が形成され、
このｐ- 型ウエル２の非活性領域の主面には、酸化シリ
コン膜からなる素子分離用のフィールド絶縁膜４が形成
されている。フィールド絶縁膜４の下には、反転防止用
のｐ型チャネルストッパ領域５が形成されている。
【００２５】メモリセルを構成する駆動用ＭＩＳＦＥＴ
Ｑｄ1 、Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 お
よび負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のうち、駆動用
ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 および転送用ＭＩＳＦＥＴ
Ｑｔ1 、Ｑｔ2 のそれぞれは、前記フィールド絶縁膜４
で囲まれたｐ- 型ウエル２の活性領域の主面に形成され
ている。
Ｑｄ1 、Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 お
よび負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のうち、駆動用
ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 および転送用ＭＩＳＦＥＴ
Ｑｔ1 、Ｑｔ2 のそれぞれは、前記フィールド絶縁膜４
で囲まれたｐ- 型ウエル２の活性領域の主面に形成され
ている。
【００２６】メモリセルの駆動用ＭＩＳＦＥＴＱｄ1 、
Ｑｄ2 のそれぞれは、ゲート絶縁膜６、ゲート電極７、
ソース領域およびドレイン領域で構成されている。ゲー
ト電極７は、第１層目のゲート材形成工程で形成され、
例えば多結晶シリコン膜で形成されている。この多結晶
シリコン膜には、抵抗値を低減するためにｎ型の不純物
（例えばＰ）が導入されている。
Ｑｄ2 のそれぞれは、ゲート絶縁膜６、ゲート電極７、
ソース領域およびドレイン領域で構成されている。ゲー
ト電極７は、第１層目のゲート材形成工程で形成され、
例えば多結晶シリコン膜で形成されている。この多結晶
シリコン膜には、抵抗値を低減するためにｎ型の不純物
（例えばＰ）が導入されている。
【００２７】ゲート電極７の上部には、絶縁膜８が形成
されている。この絶縁膜８は、例えば酸化シリコン膜か
らなる。また、ゲート電極７のゲート長方向の側壁に
は、サイドウォールスペーサ９が形成されている。この
サイドウォールスペーサ９は、例えば酸化シリコン膜か
らなる。
されている。この絶縁膜８は、例えば酸化シリコン膜か
らなる。また、ゲート電極７のゲート長方向の側壁に
は、サイドウォールスペーサ９が形成されている。この
サイドウォールスペーサ９は、例えば酸化シリコン膜か
らなる。
【００２８】駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のそれ
ぞれのソース領域およびドレイン領域は、低不純物濃度
のｎ型半導体領域１０とその上部に設けられた高不純物
濃度のｎ+ 型半導体領域１１とで構成されている。すな
わち、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 は、それぞれ
のソース領域およびドレイン領域が、いわゆる２重拡散
ドレイン(Double Diffused Drain) 構造で構成されてい
る。
ぞれのソース領域およびドレイン領域は、低不純物濃度
のｎ型半導体領域１０とその上部に設けられた高不純物
濃度のｎ+ 型半導体領域１１とで構成されている。すな
わち、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 は、それぞれ
のソース領域およびドレイン領域が、いわゆる２重拡散
ドレイン(Double Diffused Drain) 構造で構成されてい
る。
【００２９】メモリセルの転送用ＭＩＳＦＥＴＱｔ1 、
Ｑｔ2 のそれぞれは、ゲート絶縁膜１２、ゲート電極１
３Ａ、ソース領域およびドレイン領域で構成されてい
る。ゲート電極１３Ａは、第２層目のゲート材形成工程
で形成され、例えば多結晶シリコン膜と高融点金属シリ
サイド膜との積層膜（ポリサイド膜）で構成されてい
る。下層の多結晶シリコン膜には、抵抗値を低減するた
めにｎ型の不純物（例えばＰ）が導入されている。上層
の高融点金属シリサイド膜は、例えばＷＳｉX 、ＭｏＳ
ｉX 、ＴｉＳｉX 、ＴａＳｉX などからなる。
Ｑｔ2 のそれぞれは、ゲート絶縁膜１２、ゲート電極１
３Ａ、ソース領域およびドレイン領域で構成されてい
る。ゲート電極１３Ａは、第２層目のゲート材形成工程
で形成され、例えば多結晶シリコン膜と高融点金属シリ
サイド膜との積層膜（ポリサイド膜）で構成されてい
る。下層の多結晶シリコン膜には、抵抗値を低減するた
めにｎ型の不純物（例えばＰ）が導入されている。上層
の高融点金属シリサイド膜は、例えばＷＳｉX 、ＭｏＳ
ｉX 、ＴｉＳｉX 、ＴａＳｉX などからなる。
【００３０】ゲート電極１３Ａの上部には、絶縁膜１５
および絶縁膜２１が形成されている。この絶縁膜１５お
よび絶縁膜２１は、例えば酸化シリコン膜からなる。ま
た、ゲート電極１３Ａの側壁には、サイドウォールスペ
ーサ１６が形成されている。このサイドウォールスペー
サ１６は、例えば酸化シリコン膜からなる。
および絶縁膜２１が形成されている。この絶縁膜１５お
よび絶縁膜２１は、例えば酸化シリコン膜からなる。ま
た、ゲート電極１３Ａの側壁には、サイドウォールスペ
ーサ１６が形成されている。このサイドウォールスペー
サ１６は、例えば酸化シリコン膜からなる。
【００３１】転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 のそれ
ぞれのソース領域およびドレイン領域は、低不純物濃度
のｎ型半導体領域１７と高不純物濃度のｎ+ 型半導体領
域１８とで構成されている。すなわち、転送用ＭＩＳＦ
ＥＴＱｔ1 、Ｑｔ2 のソース領域およびドレイン領域
は、ＬＤＤ(Lightly Doped Drain) 構造で構成されてい
る。
ぞれのソース領域およびドレイン領域は、低不純物濃度
のｎ型半導体領域１７と高不純物濃度のｎ+ 型半導体領
域１８とで構成されている。すなわち、転送用ＭＩＳＦ
ＥＴＱｔ1 、Ｑｔ2 のソース領域およびドレイン領域
は、ＬＤＤ(Lightly Doped Drain) 構造で構成されてい
る。
【００３２】転送用ＭＩＳＦＥＴＱｔ1 のゲート電極１
３Ａには、第１ワード線ＷＬ1 が接続され、転送用ＭＩ
ＳＦＥＴＱｔ2 のゲート電極１３Ａには、第２ワード線
ＷＬ2 が接続されている。転送用ＭＩＳＦＥＴＱｔ1 の
ゲート電極１３Ａは、第１ワード線ＷＬ1 と一体に構成
され、転送用ＭＩＳＦＥＴＱｔ2 のゲート電極１３Ａ
は、第２ワード線ＷＬ2 と一体に構成されている。
３Ａには、第１ワード線ＷＬ1 が接続され、転送用ＭＩ
ＳＦＥＴＱｔ2 のゲート電極１３Ａには、第２ワード線
ＷＬ2 が接続されている。転送用ＭＩＳＦＥＴＱｔ1 の
ゲート電極１３Ａは、第１ワード線ＷＬ1 と一体に構成
され、転送用ＭＩＳＦＥＴＱｔ2 のゲート電極１３Ａ
は、第２ワード線ＷＬ2 と一体に構成されている。
【００３３】第１ワード線ＷＬ1 と第２ワード線ＷＬ2
との間には、２個の駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2
に共通のソース線として構成される基準電圧線１３Ｂ
（ＶSS）が配置されている。基準電圧線１３Ｂ（ＶSS)
は、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2 のゲート電極１
３Ａおよびワード線ＷＬ（第１ワード線ＷＬ1 、第２ワ
ード線ＷＬ2)と同じ第２層目のゲート材形成工程で形成
され、フィールド絶縁膜４上をワード線ＷＬと同一方向
に延在している。また、基準電圧線１３Ｂ（ＶSS）は、
駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のゲート絶縁膜６と
同一層の絶縁膜に開孔されたコンタクトホール１４を通
じて、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2のそれぞれの
ソース領域（ｎ+ 型半導体領域１１）に接続されてい
る。
との間には、２個の駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2
に共通のソース線として構成される基準電圧線１３Ｂ
（ＶSS）が配置されている。基準電圧線１３Ｂ（ＶSS)
は、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2 のゲート電極１
３Ａおよびワード線ＷＬ（第１ワード線ＷＬ1 、第２ワ
ード線ＷＬ2)と同じ第２層目のゲート材形成工程で形成
され、フィールド絶縁膜４上をワード線ＷＬと同一方向
に延在している。また、基準電圧線１３Ｂ（ＶSS）は、
駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のゲート絶縁膜６と
同一層の絶縁膜に開孔されたコンタクトホール１４を通
じて、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2のそれぞれの
ソース領域（ｎ+ 型半導体領域１１）に接続されてい
る。
【００３４】メモリセルの２個の負荷用ＭＩＳＦＥＴＱ
ｐ1 、Ｑｐ2 のうち、負荷用ＭＩＳＦＥＴＱｐ1 は、駆
動用ＭＩＳＦＥＴＱｄ2 の領域上に配置され、負荷用Ｍ
ＩＳＦＥＴＱｐ2 は、駆動用ＭＩＳＦＥＴＱｄ1 の領域
上に配置されている。負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ
2 のそれぞれは、ゲート電極２３Ａ、ゲート絶縁膜２
４、チャネル領域２６Ｎ、ソース領域２６Ｐおよびドレ
イン領域２６Ｐで構成されている。
ｐ1 、Ｑｐ2 のうち、負荷用ＭＩＳＦＥＴＱｐ1 は、駆
動用ＭＩＳＦＥＴＱｄ2 の領域上に配置され、負荷用Ｍ
ＩＳＦＥＴＱｐ2 は、駆動用ＭＩＳＦＥＴＱｄ1 の領域
上に配置されている。負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ
2 のそれぞれは、ゲート電極２３Ａ、ゲート絶縁膜２
４、チャネル領域２６Ｎ、ソース領域２６Ｐおよびドレ
イン領域２６Ｐで構成されている。
【００３５】負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のゲー
ト電極２３Ａは、第３層目のゲート材形成工程で形成さ
れ、例えば多結晶シリコン膜で形成されている。この多
結晶シリコン膜には、抵抗値を低減するためにｎ型の不
純物（例えばＰ）が導入されている。
ト電極２３Ａは、第３層目のゲート材形成工程で形成さ
れ、例えば多結晶シリコン膜で形成されている。この多
結晶シリコン膜には、抵抗値を低減するためにｎ型の不
純物（例えばＰ）が導入されている。
【００３６】負荷用ＭＩＳＦＥＴＱｐ1 のゲート電極２
３Ａは、絶縁膜２１、絶縁膜８および絶縁膜（転送用Ｍ
ＩＳＦＥＴＱｔ1 、Ｑｔ2 のゲート絶縁膜１２と同一層
の絶縁膜）に開孔されたコンタクトホール２２を通じ
て、駆動用ＭＩＳＦＥＴＱｄ1のゲート電極７および転
送用ＭＩＳＦＥＴＱｔ2 のソース領域乃至ドレイン領域
の一方に接続されている。同様に、負荷用ＭＩＳＦＥＴ
Ｑｐ2 のゲート電極２３Ａは、絶縁膜２１、絶縁膜８お
よび絶縁膜（転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2のゲー
ト絶縁膜１２と同一層の絶縁膜）に開孔したコンタクト
ホール２２を通じて、駆動用ＭＩＳＦＥＴＱｄ2 のゲー
ト電極７および転送用ＭＩＳＦＥＴＱｔ1のソース領域
乃至ドレイン領域の一方に接続されている。
３Ａは、絶縁膜２１、絶縁膜８および絶縁膜（転送用Ｍ
ＩＳＦＥＴＱｔ1 、Ｑｔ2 のゲート絶縁膜１２と同一層
の絶縁膜）に開孔されたコンタクトホール２２を通じ
て、駆動用ＭＩＳＦＥＴＱｄ1のゲート電極７および転
送用ＭＩＳＦＥＴＱｔ2 のソース領域乃至ドレイン領域
の一方に接続されている。同様に、負荷用ＭＩＳＦＥＴ
Ｑｐ2 のゲート電極２３Ａは、絶縁膜２１、絶縁膜８お
よび絶縁膜（転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2のゲー
ト絶縁膜１２と同一層の絶縁膜）に開孔したコンタクト
ホール２２を通じて、駆動用ＭＩＳＦＥＴＱｄ2 のゲー
ト電極７および転送用ＭＩＳＦＥＴＱｔ1のソース領域
乃至ドレイン領域の一方に接続されている。
【００３７】転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 のソー
ス領域乃至ドレイン領域の他方の上部には、負荷用ＭＩ
ＳＦＥＴＱｐ1 、Ｑｐ2 のゲート電極２３Ａと同じ第３
層目のゲート材形成工程で形成されたパッド層２３Ｂが
それぞれ配置されている。このパッド層２３Ｂは、絶縁
膜２１および絶縁膜（転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ
2 のゲート絶縁膜１２と同一層の絶縁膜）に開孔された
コンタクトホール２２を通じて、転送用ＭＩＳＦＥＴＱ
ｔ1 、Ｑｔ2 のソース領域乃至ドレイン領域の他方に接
続されている。
ス領域乃至ドレイン領域の他方の上部には、負荷用ＭＩ
ＳＦＥＴＱｐ1 、Ｑｐ2 のゲート電極２３Ａと同じ第３
層目のゲート材形成工程で形成されたパッド層２３Ｂが
それぞれ配置されている。このパッド層２３Ｂは、絶縁
膜２１および絶縁膜（転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ
2 のゲート絶縁膜１２と同一層の絶縁膜）に開孔された
コンタクトホール２２を通じて、転送用ＭＩＳＦＥＴＱ
ｔ1 、Ｑｔ2 のソース領域乃至ドレイン領域の他方に接
続されている。
【００３８】負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のゲー
ト電極２３Ａの上部には、負荷用ＭＩＳＦＥＴＱｐ1 、
Ｑｐ2 のゲート絶縁膜２４が形成されている。このゲー
ト絶縁膜２４は、例えば酸化シリコン膜からなる。
ト電極２３Ａの上部には、負荷用ＭＩＳＦＥＴＱｐ1 、
Ｑｐ2 のゲート絶縁膜２４が形成されている。このゲー
ト絶縁膜２４は、例えば酸化シリコン膜からなる。
【００３９】負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のゲー
ト絶縁膜２４の上部には、負荷用ＭＩＳＦＥＴＱｐ1 、
Ｑｐ2 のチャネル領域２６Ｎ、ソース領域２６Ｐおよび
ドレイン領域２６Ｐが形成されている。チャネル領域２
６Ｎは、第４層目のゲート材形成工程で形成され、例え
ば多結晶シリコン膜で構成されている。この多結晶シリ
コン膜には、負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のしき
い値電圧をエンハンスメント型に設定するために、ｎ型
の不純物（例えばＰ）が導入されている。
ト絶縁膜２４の上部には、負荷用ＭＩＳＦＥＴＱｐ1 、
Ｑｐ2 のチャネル領域２６Ｎ、ソース領域２６Ｐおよび
ドレイン領域２６Ｐが形成されている。チャネル領域２
６Ｎは、第４層目のゲート材形成工程で形成され、例え
ば多結晶シリコン膜で構成されている。この多結晶シリ
コン膜には、負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のしき
い値電圧をエンハンスメント型に設定するために、ｎ型
の不純物（例えばＰ）が導入されている。
【００４０】負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のチャ
ネル領域２６Ｎの一端側にはドレイン領域２６Ｐが形成
され、他端側にはソース領域２６Ｐが形成されている。
ドレイン領域２６Ｐおよびソース領域２６Ｐは、チャネ
ル領域２６Ｎと同じ第４層目のゲート材形成工程で形成
され、チャネル領域２６Ｎと一体に構成されている。ド
レイン領域２６Ｐおよびソース領域２６Ｐを構成する領
域の多結晶シリコン膜には、ｐ型の不純物（例えばＢＦ
2)が導入されている。
ネル領域２６Ｎの一端側にはドレイン領域２６Ｐが形成
され、他端側にはソース領域２６Ｐが形成されている。
ドレイン領域２６Ｐおよびソース領域２６Ｐは、チャネ
ル領域２６Ｎと同じ第４層目のゲート材形成工程で形成
され、チャネル領域２６Ｎと一体に構成されている。ド
レイン領域２６Ｐおよびソース領域２６Ｐを構成する領
域の多結晶シリコン膜には、ｐ型の不純物（例えばＢＦ
2)が導入されている。
【００４１】負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域
２６Ｐは、ゲート絶縁膜２４と同一層の絶縁膜に開孔さ
れたコンタクトホール２５を通じて、負荷用ＭＩＳＦＥ
ＴＱｐ2 のゲート電極２３Ａに接続されている。同様
に、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域２６Ｐ
は、ゲート絶縁膜２４と同一層の絶縁膜に開孔されたコ
ンタクトホール２５を通じて、負荷用ＭＩＳＦＥＴＱｐ
1 のゲート電極２３Ａに接続されている。
２６Ｐは、ゲート絶縁膜２４と同一層の絶縁膜に開孔さ
れたコンタクトホール２５を通じて、負荷用ＭＩＳＦＥ
ＴＱｐ2 のゲート電極２３Ａに接続されている。同様
に、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域２６Ｐ
は、ゲート絶縁膜２４と同一層の絶縁膜に開孔されたコ
ンタクトホール２５を通じて、負荷用ＭＩＳＦＥＴＱｐ
1 のゲート電極２３Ａに接続されている。
【００４２】負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のソー
ス領域２６Ｐには、電源電圧線（ＶCC) ２６Ｐが接続さ
れている。この電源電圧線（ＶCC) ２６Ｐは、チャネル
領域２６Ｎ、ドレイン領域２６Ｐおよびソース領域２６
Ｐと同じ第４層目のゲート材形成工程で形成され、これ
らと一体に構成されている。
ス領域２６Ｐには、電源電圧線（ＶCC) ２６Ｐが接続さ
れている。この電源電圧線（ＶCC) ２６Ｐは、チャネル
領域２６Ｎ、ドレイン領域２６Ｐおよびソース領域２６
Ｐと同じ第４層目のゲート材形成工程で形成され、これ
らと一体に構成されている。
【００４３】負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 の上層
には、絶縁膜２７が形成されている。この絶縁膜２７
は、例えば酸化シリコン膜からなる。この絶縁膜２７の
上層には、絶縁膜３１および層間絶縁膜３２を介して中
間導電層３３、サブワード線ＳＷＬおよびメインワード
線ＭＷＬが形成されている。中間導電層３３は、層間絶
縁膜３２、絶縁膜３１および前記絶縁膜２７に開孔した
コンタクトホール３４を通じて前記パッド層２３Ｂに接
続されている。
には、絶縁膜２７が形成されている。この絶縁膜２７
は、例えば酸化シリコン膜からなる。この絶縁膜２７の
上層には、絶縁膜３１および層間絶縁膜３２を介して中
間導電層３３、サブワード線ＳＷＬおよびメインワード
線ＭＷＬが形成されている。中間導電層３３は、層間絶
縁膜３２、絶縁膜３１および前記絶縁膜２７に開孔した
コンタクトホール３４を通じて前記パッド層２３Ｂに接
続されている。
【００４４】中間導電層３３、サブワード線ＳＷＬおよ
びメインワード線ＭＷＬのそれぞれは、第１層目の配線
材形成工程で形成され、例えばタングステン（Ｗ）など
の高融点金属膜で構成されている。絶縁膜３１は、例え
ば酸化シリコン膜からなり、層間絶縁膜３２は、例えば
ＢＰＳＧ(Boron-doped Phospho Silicate Glass)膜から
なる。
びメインワード線ＭＷＬのそれぞれは、第１層目の配線
材形成工程で形成され、例えばタングステン（Ｗ）など
の高融点金属膜で構成されている。絶縁膜３１は、例え
ば酸化シリコン膜からなり、層間絶縁膜３２は、例えば
ＢＰＳＧ(Boron-doped Phospho Silicate Glass)膜から
なる。
【００４５】中間導電層３３、サブワード線ＳＷＬおよ
びメインワード線ＭＷＬの上層には、第２層目の層間絶
縁膜３５を介して相補性データ線ＤＬ（第１データ線Ｄ
Ｌ1および第２データ線ＤＬ2)が配置されている。相補
性データ線ＤＬは、層間絶縁膜３５に開孔されたコンタ
クトホール３６を通じて中間導電層３３に接続されてい
る。
びメインワード線ＭＷＬの上層には、第２層目の層間絶
縁膜３５を介して相補性データ線ＤＬ（第１データ線Ｄ
Ｌ1および第２データ線ＤＬ2)が配置されている。相補
性データ線ＤＬは、層間絶縁膜３５に開孔されたコンタ
クトホール３６を通じて中間導電層３３に接続されてい
る。
【００４６】相補性データ線ＤＬは、第２層目の配線材
形成工程で形成され、例えばバリアメタル膜、アルミニ
ウム合金膜、バリアメタル膜を順次積層した３層膜から
なる。バリアメタルは、例えばＴｉＷで構成され、アル
ミニウム合金は、例えばＣｕおよびＳｉを添加したアル
ミニウムで構成されている。層間絶縁膜３５は、例えば
酸化シリコン膜、スピンオングラス（ＳＯＧ：Spin On
Glass)膜、酸化シリコン膜を順次積層した３層膜からな
る。
形成工程で形成され、例えばバリアメタル膜、アルミニ
ウム合金膜、バリアメタル膜を順次積層した３層膜から
なる。バリアメタルは、例えばＴｉＷで構成され、アル
ミニウム合金は、例えばＣｕおよびＳｉを添加したアル
ミニウムで構成されている。層間絶縁膜３５は、例えば
酸化シリコン膜、スピンオングラス（ＳＯＧ：Spin On
Glass)膜、酸化シリコン膜を順次積層した３層膜からな
る。
【００４７】相補性データ線ＤＬのうち、第１データ線
ＤＬ1 は、転送用ＭＩＳＦＥＴＱｔ1 のソース領域乃至
ドレイン領域の一方（ｎ+ 型半導体領域１８）に接続さ
れ、第２データ線ＤＬ2 は、転送用ＭＩＳＦＥＴＱｔ2
のソース領域乃至ドレイン領域の一方（ｎ+ 型半導体領
域１８）に接続されている。相補性データ線ＤＬと転送
用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 のｎ+ 型半導体領域１８
との接続は、前記中間導電層３３およびパッド層２３Ｂ
をそれぞれ介して行われる。
ＤＬ1 は、転送用ＭＩＳＦＥＴＱｔ1 のソース領域乃至
ドレイン領域の一方（ｎ+ 型半導体領域１８）に接続さ
れ、第２データ線ＤＬ2 は、転送用ＭＩＳＦＥＴＱｔ2
のソース領域乃至ドレイン領域の一方（ｎ+ 型半導体領
域１８）に接続されている。相補性データ線ＤＬと転送
用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 のｎ+ 型半導体領域１８
との接続は、前記中間導電層３３およびパッド層２３Ｂ
をそれぞれ介して行われる。
【００４８】相補性データ線ＤＬの上層には、ファイナ
ルパッシベーション膜３７が形成されている。このファ
イナルパッシベーション膜３７は、例えば酸化シリコン
膜からなる。
ルパッシベーション膜３７が形成されている。このファ
イナルパッシベーション膜３７は、例えば酸化シリコン
膜からなる。
【００４９】ファイナルパッシベーション膜３７の表面
には、遮光層３８が形成されている。この遮光層３８
は、第３層目の配線材形成工程で形成され、例えばバリ
アメタル膜、アルミニウム合金膜、バリアメタル膜を順
次積層した３層膜からなる。遮光層３８は、前記図２に
示す４個のメモリブロックＭＢ（ＭＢ1 〜ＭＢ4)のそれ
ぞれのサブアレイＳＭＡ上を覆うように形成されている
が、ロード回路ＬＯＡＤ、Ｙセレクタ回路ＹＳＷ、Ｙデ
コーダ回路ＹＤＥＣ、センスアンプ回路ＳＡ、Ｘデコー
ダ回路ＸＤＥＣ、ワードデコーダ回路などの周辺回路上
には形成されていない。また、遮光層３８は、例えばサ
ブアレイＳＭＡの一端において基準電圧（ＶSS）に接続
されている。
には、遮光層３８が形成されている。この遮光層３８
は、第３層目の配線材形成工程で形成され、例えばバリ
アメタル膜、アルミニウム合金膜、バリアメタル膜を順
次積層した３層膜からなる。遮光層３８は、前記図２に
示す４個のメモリブロックＭＢ（ＭＢ1 〜ＭＢ4)のそれ
ぞれのサブアレイＳＭＡ上を覆うように形成されている
が、ロード回路ＬＯＡＤ、Ｙセレクタ回路ＹＳＷ、Ｙデ
コーダ回路ＹＤＥＣ、センスアンプ回路ＳＡ、Ｘデコー
ダ回路ＸＤＥＣ、ワードデコーダ回路などの周辺回路上
には形成されていない。また、遮光層３８は、例えばサ
ブアレイＳＭＡの一端において基準電圧（ＶSS）に接続
されている。
【００５０】ファイナルパッシベーション膜３７の表面
に上記のような配線材からなる遮光層３８を設けた本実
施例１のＴＳＯＰ１によれば、下記のような効果を得る
ことができる。
に上記のような配線材からなる遮光層３８を設けた本実
施例１のＴＳＯＰ１によれば、下記のような効果を得る
ことができる。
【００５１】(1).ＳＲＡＭのメモリセルを形成したサブ
アレイ上を配線材からなる遮光層で覆うことにより、Ｔ
ＳＯＰを直射日光や強い人工光の存在下で使用した場合
でも、光の一部がパッケージの樹脂層を透過して半導体
チップの表面に達することがないので、メモリセルの誤
動作を防止でき、ＴＳＯＰの超薄型化を実現することが
できる。
アレイ上を配線材からなる遮光層で覆うことにより、Ｔ
ＳＯＰを直射日光や強い人工光の存在下で使用した場合
でも、光の一部がパッケージの樹脂層を透過して半導体
チップの表面に達することがないので、メモリセルの誤
動作を防止でき、ＴＳＯＰの超薄型化を実現することが
できる。
【００５２】(2).ＳＲＡＭのメモリセルを形成したサブ
アレイ上を配線材からなる遮光層で覆うことにより、パ
ッケージを構成する樹脂中に含まれるα線が半導体チッ
プの表面に達してメモリセルを誤動作させる不具合を防
止できるので、α線ソフトエラー耐性の向上したＴＳＯ
Ｐを提供することができる。
アレイ上を配線材からなる遮光層で覆うことにより、パ
ッケージを構成する樹脂中に含まれるα線が半導体チッ
プの表面に達してメモリセルを誤動作させる不具合を防
止できるので、α線ソフトエラー耐性の向上したＴＳＯ
Ｐを提供することができる。
【００５３】(3).半導体チップの表面を覆う遮光層を基
準電圧に接続することにより、外部の電磁波や強磁界の
影響をこの遮光層でシールドできるので、電磁波や磁界
によるＳＲＡＭの誤動作を防止することができる。
準電圧に接続することにより、外部の電磁波や強磁界の
影響をこの遮光層でシールドできるので、電磁波や磁界
によるＳＲＡＭの誤動作を防止することができる。
【００５４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００５５】前記実施例では、ファイナルパッシベーシ
ョン膜の表面に遮光層を設けたが、これに限定されるも
のではなく、例えばファイナルパッシベーション膜を２
層で構成し、その間に遮光層を挟み込んでもよい。
ョン膜の表面に遮光層を設けたが、これに限定されるも
のではなく、例えばファイナルパッシベーション膜を２
層で構成し、その間に遮光層を挟み込んでもよい。
【００５６】前記実施例では、バリアメタル膜、アルミ
ニウム合金膜、バリアメタル膜を順次積層した３層膜で
遮光層を構成したが、これに限定されるものではなく、
他の配線材で遮光層を構成してもよい。
ニウム合金膜、バリアメタル膜を順次積層した３層膜で
遮光層を構成したが、これに限定されるものではなく、
他の配線材で遮光層を構成してもよい。
【００５７】前記実施例では、ＳＲＡＭを封止したＴＳ
ＯＰに適用した場合について説明したが、これに限定さ
れるものではなく、ＤＲＡＭその他のメモリＬＳＩを封
止したＴＳＯＪ(Thin Small Outline J-lead package)
などに適用することができる。また、メモリＬＳＩのみ
ならず、論理ＬＳＩを封止したＴＱＦＰなどの超薄型Ｌ
ＳＩパッケージにも適用することができる。
ＯＰに適用した場合について説明したが、これに限定さ
れるものではなく、ＤＲＡＭその他のメモリＬＳＩを封
止したＴＳＯＪ(Thin Small Outline J-lead package)
などに適用することができる。また、メモリＬＳＩのみ
ならず、論理ＬＳＩを封止したＴＱＦＰなどの超薄型Ｌ
ＳＩパッケージにも適用することができる。
【００５８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００５９】(1).本発明によれば、直射日光や強い人工
光の存在下でも使用することのできる超薄型ＬＳＩパッ
ケージを提供することができる。
光の存在下でも使用することのできる超薄型ＬＳＩパッ
ケージを提供することができる。
【００６０】(2).本発明によれば、α線ソフトエラー耐
性の向上したＬＳＩパッケージを提供することができ
る。
性の向上したＬＳＩパッケージを提供することができ
る。
【００６１】(3).電磁波や強磁界の影響を受けにくいＬ
ＳＩパッケージを提供することができる。
ＳＩパッケージを提供することができる。
【図１】本発明の一実施例であるＬＳＩパッケージに封
止された半導体チップの要部断面図である。
止された半導体チップの要部断面図である。
【図２】図１の半導体チップに形成されたＳＲＡＭの全
体の概略構成図である。
体の概略構成図である。
【図３】本発明の一実施例であるＬＳＩパッケージの断
面図である。
面図である。
１ 半導体基板（チップ） ２ ｐ- 型ウエル ４ フィールド絶縁膜 ５ ｐ型チャネルストッパ領域 ６ ゲート絶縁膜 ７ ゲート電極 ８ 絶縁膜 ９ サイドウォールスペーサ １０ ｎ型半導体領域 １１ ｎ+ 型半導体領域 １２ ゲート絶縁膜 １３Ａ ゲート電極 １３Ｂ 基準電圧線（ＶSS) １４ コンタクトホール １５ 絶縁膜 １６ サイドウォールスペーサ １７ ｎ型半導体領域 １８ ｎ+ 型半導体領域 ２１ 絶縁膜 ２２ コンタクトホール ２３Ａ ゲート電極 ２３Ｂ パッド層 ２４ ゲート絶縁膜 ２５ コンタクトホール ２６Ｎ チャネル領域 ２６Ｐ ソース領域 ２６Ｐ ドレイン領域 ２６Ｐ 電源電圧線（ＶCC) ２７ 絶縁膜 ３１ 絶縁膜 ３２ 層間絶縁膜 ３３ 中間導電層 ３４ コンタクトホール ３５ 層間絶縁膜 ３６ コンタクトホール ３７ ファイナルパッシベーション膜 ３８ 遮光層 ４０ ＴＳＯＰ ４１ パッケージ本体 ４２ リード ４３ ダイパッド部 ４４ 電極パッド ４５ ワイヤ ＤＬ 相補性データ線 ＤＬ1 第１データ線 ＤＬ2 第２データ線 ＬＯＡＤ ロード回路 ＭＢ メモリブロック ＭＷＬ メインワード線 Ｑｄ1 駆動用ＭＩＳＦＥＴ Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1 負荷用ＭＩＳＦＥＴ Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1 転送用ＭＩＳＦＥＴ Ｑｔ2 転送用ＭＩＳＦＥＴ ＳＡ センスアンプ回路 ＳＭＡ サブアレイ ＳＷＬ サブワード線 ＷＬ ワード線 ＷＬ1 第１ワード線 ＷＬ2 第２ワード線 ＸＤＥＣ Ｘデコーダ回路 ＹＤＥＣ Ｙデコーダ回路 ＹＳＷ Ｙセレクタ回路
フロントページの続き (72)発明者 杉田 進 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 安 義彦 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 田中 隆幸 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 坂野 直人 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 高須賀 誠司 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 内野 美由紀 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (5)
- 【請求項１】 半導体チップがＬＳＩパッケージに樹脂
封止されてなる半導体集積回路装置であって、前記半導
体チップの表面に遮光層を設けたことを特徴とする半導
体集積回路装置。 - 【請求項２】 前記遮光層は、前記半導体チップの主面
に形成された回路の配線と同一の導電材料で構成されて
いることを特徴とする請求項１記載の半導体集積回路装
置。 - 【請求項３】 前記遮光層は、前記半導体チップの主面
に形成された回路のＧＮＤ電位に接続されていることを
特徴とする請求項１または２記載の半導体集積回路装
置。 - 【請求項４】 前記半導体チップの主面にはメモリセル
アレイと周辺回路とが形成され、前記遮光層は、前記メ
モリセルアレイ上を覆うように設けられていることを特
徴とする請求項１、２または３記載の半導体集積回路装
置。 - 【請求項５】 前記ＬＳＩパッケージは、厚さ1.２mm以
下の超薄型ＬＳＩパッケージであることを特徴とする請
求項１、２、３または４記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5054475A JPH06268169A (ja) | 1993-03-16 | 1993-03-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5054475A JPH06268169A (ja) | 1993-03-16 | 1993-03-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06268169A true JPH06268169A (ja) | 1994-09-22 |
Family
ID=12971701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5054475A Withdrawn JPH06268169A (ja) | 1993-03-16 | 1993-03-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06268169A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420741B1 (en) | 1999-03-19 | 2002-07-16 | Fujitsu Limited | Ferroelectric memory having electromagnetic wave shield structure |
| JP2011223026A (ja) * | 2011-07-04 | 2011-11-04 | Getner Foundation Llc | 不揮発性記憶装置及びその製造方法 |
-
1993
- 1993-03-16 JP JP5054475A patent/JPH06268169A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420741B1 (en) | 1999-03-19 | 2002-07-16 | Fujitsu Limited | Ferroelectric memory having electromagnetic wave shield structure |
| JP2011223026A (ja) * | 2011-07-04 | 2011-11-04 | Getner Foundation Llc | 不揮発性記憶装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |