JP2000227462A - 半導体集積回路装置及びそのテスト方法 - Google Patents
半導体集積回路装置及びそのテスト方法Info
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Abstract
(57)【要約】
【課題】セットアップ時間及びホールド時間を保証する
ためのテストを正確に実施できる半導体集積回路装置を
提供する。 【解決手段】ラッチ回路１のデータ入力端子Ｄに第１の
入力端子３が接続され、ラッチ回路１のタイミング入力
端子Ｔに第２の入力端子４が接続される。第１の入力端
子３と第２の入力端子４との間に遅延回路２が接続され
る。第１の入力端子３及び第２の入力端子４のいずれか
一方の端子からテスト信号を入力する。該入力信号は遅
延回路により遅延されるため、時間差を持った信号がラ
ッチ回路１のデータ入力端子Ｄとタイミング入力端子Ｔ
に入力されてセットアップ時間及びホールド時間の保証
テストが実施される。
ためのテストを正確に実施できる半導体集積回路装置を
提供する。 【解決手段】ラッチ回路１のデータ入力端子Ｄに第１の
入力端子３が接続され、ラッチ回路１のタイミング入力
端子Ｔに第２の入力端子４が接続される。第１の入力端
子３と第２の入力端子４との間に遅延回路２が接続され
る。第１の入力端子３及び第２の入力端子４のいずれか
一方の端子からテスト信号を入力する。該入力信号は遅
延回路により遅延されるため、時間差を持った信号がラ
ッチ回路１のデータ入力端子Ｄとタイミング入力端子Ｔ
に入力されてセットアップ時間及びホールド時間の保証
テストが実施される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置及びそのテスト方法に係り、詳しくは基準入力（クロ
ック信号）の変化に同期して入力信号を内部に取り込む
同期式半導体集積回路装置に関するものである。
置及びそのテスト方法に係り、詳しくは基準入力（クロ
ック信号）の変化に同期して入力信号を内部に取り込む
同期式半導体集積回路装置に関するものである。
【０００２】近年の半導体集積回路装置は、高速化、高
周波化が進み、それに伴い縮小されるセットアップ時間
及びホールド時間の保証を容易に行うことができるテス
ト方法が要求されている。
周波化が進み、それに伴い縮小されるセットアップ時間
及びホールド時間の保証を容易に行うことができるテス
ト方法が要求されている。
【０００３】
【従来の技術】従来のセットアップ時間及びホールド時
間の保証方法を図９〜図１１を用いて説明する。図９
は、半導体集積回路装置の入力回路における一部回路図
である。
間の保証方法を図９〜図１１を用いて説明する。図９
は、半導体集積回路装置の入力回路における一部回路図
である。
【０００４】図９に示すように、半導体集積回路装置は
ラッチ回路４０を備えている。ラッチ回路４０のデータ
入力端子Ｄには第１の入力端子４１が接続され、タイミ
ング入力端子（クロック端子）Ｔには第２の入力端子４
２が接続される。ラッチ回路４０は、第２の入力端子４
２からタイミング入力端子Ｔに入力されるクロック信号
の変化に応じて第１の入力端子４１からデータ入力端子
Ｄに入力される信号レベル（データ）をラッチして出力
端子Ｑから内部回路へ信号を出力する。
ラッチ回路４０を備えている。ラッチ回路４０のデータ
入力端子Ｄには第１の入力端子４１が接続され、タイミ
ング入力端子（クロック端子）Ｔには第２の入力端子４
２が接続される。ラッチ回路４０は、第２の入力端子４
２からタイミング入力端子Ｔに入力されるクロック信号
の変化に応じて第１の入力端子４１からデータ入力端子
Ｄに入力される信号レベル（データ）をラッチして出力
端子Ｑから内部回路へ信号を出力する。
【０００５】従来、半導体集積回路装置のセットアップ
時間及びホールド時間を保証するためのテストは、試験
装置の独立した２つの信号源（ドライバ）からのテスト
信号を第１及び第２の入力端子４１，４２にそれぞれ入
力することで実施される。つまり、図１０（ａ），
（ｂ）に示すように、セットアップ時間及びホールド時
間に相当する時間差Δｔｓ，Δｔｈを持つ信号が、第１
及び第２の入力端子４１，４２からデータ入力端子Ｄ及
びタイミング入力端子Ｔに入力される。そして、ラッチ
回路４０が有効データを正常にラッチできるか否かで、
セットアップ時間及びホールド時間の保証を行ってい
た。
時間及びホールド時間を保証するためのテストは、試験
装置の独立した２つの信号源（ドライバ）からのテスト
信号を第１及び第２の入力端子４１，４２にそれぞれ入
力することで実施される。つまり、図１０（ａ），
（ｂ）に示すように、セットアップ時間及びホールド時
間に相当する時間差Δｔｓ，Δｔｈを持つ信号が、第１
及び第２の入力端子４１，４２からデータ入力端子Ｄ及
びタイミング入力端子Ｔに入力される。そして、ラッチ
回路４０が有効データを正常にラッチできるか否かで、
セットアップ時間及びホールド時間の保証を行ってい
た。
【０００６】実際の出荷試験等においては、試験装置
（テスタ等）のタイミングスキューと試験マージンとを
考慮して２つの入力信号の時間差Δｔｓ，Δｔｈを規格
より厳しく設定し、セットアップ時間及びホールド時間
の保証を行っている。
（テスタ等）のタイミングスキューと試験マージンとを
考慮して２つの入力信号の時間差Δｔｓ，Δｔｈを規格
より厳しく設定し、セットアップ時間及びホールド時間
の保証を行っている。
【０００７】
【発明が解決しようとする課題】ところで、近年、同期
式半導体集積回路装置の分野では高速化、高周波化が進
み、それに伴いセットアップ時間及びホールド時間も著
しく縮小されている。
式半導体集積回路装置の分野では高速化、高周波化が進
み、それに伴いセットアップ時間及びホールド時間も著
しく縮小されている。
【０００８】しかしながら、半導体集積回路装置のセッ
トアップ時間及びホールド時間の縮小に比べて、試験装
置のタイミングスキューの縮小は限界に近づいており、
著しい向上がないため、従来のセットアップ時間及びホ
ールド時間の保証方法であるタイミングスキューを考慮
したΔｔｓ，Δｔｈの設定が困難となっている。
トアップ時間及びホールド時間の縮小に比べて、試験装
置のタイミングスキューの縮小は限界に近づいており、
著しい向上がないため、従来のセットアップ時間及びホ
ールド時間の保証方法であるタイミングスキューを考慮
したΔｔｓ，Δｔｈの設定が困難となっている。
【０００９】ここで、セットアップ時間＝０．５ｎｓを
保証すべくテストを実施する場合、つまり、図１１
（ａ）に示すように、タイミング入力端子Ｔに入力され
る信号が立ち上がる０．５ｎｓ前にデータ入力端子Ｄに
入力する信号を変化させテストを実施する場合を詳述す
る。
保証すべくテストを実施する場合、つまり、図１１
（ａ）に示すように、タイミング入力端子Ｔに入力され
る信号が立ち上がる０．５ｎｓ前にデータ入力端子Ｄに
入力する信号を変化させテストを実施する場合を詳述す
る。
【００１０】試験装置から発生する２つの信号の時間差
Δｔを０．５ｎｓで設定したとしても、図１１（ｂ）に
示すように各信号のタイミングスキューＴｓｋ（例え
ば、±０．２ｎｓ）により、各信号はそれぞれ点線で示
すように時間的ズレが生じる。図１１（ｃ）のように、
タイミング入力端子Ｔに入力される信号を基準としてデ
ータ入力端子Ｄに入力される信号を示すと、各信号間の
相対スキューＴｓｋｒは、±０．２ｎｓ×２＝±０．４
ｎｓとなる。つまり、時刻ｔ１のタイミングでデータ入
力端子Ｄに入力される信号が変化するときでは、セット
アップ時間Ｔｓ＝０．９ｎｓでテストしたこととなる。
従って、この設定にて、ラッチ回路４０が有効データを
正常にラッチできたとしても、セットアップ時間＝０．
５ｎｓを保証することができない。
Δｔを０．５ｎｓで設定したとしても、図１１（ｂ）に
示すように各信号のタイミングスキューＴｓｋ（例え
ば、±０．２ｎｓ）により、各信号はそれぞれ点線で示
すように時間的ズレが生じる。図１１（ｃ）のように、
タイミング入力端子Ｔに入力される信号を基準としてデ
ータ入力端子Ｄに入力される信号を示すと、各信号間の
相対スキューＴｓｋｒは、±０．２ｎｓ×２＝±０．４
ｎｓとなる。つまり、時刻ｔ１のタイミングでデータ入
力端子Ｄに入力される信号が変化するときでは、セット
アップ時間Ｔｓ＝０．９ｎｓでテストしたこととなる。
従って、この設定にて、ラッチ回路４０が有効データを
正常にラッチできたとしても、セットアップ時間＝０．
５ｎｓを保証することができない。
【００１１】つまり、データ入力端子Ｄに入力される信
号とタイミング端子Ｔに入力される信号との時間差が最
大となる場合を考慮して試験装置から発生する２つの信
号のタイミングを設定する必要がある。本例において、
セットアップ時間Ｔｓ＝０．５ｎｓを保証するために
は、図１１（ｄ）に示すように、各信号の時間差Δｔ＝
０．１ｎｓとなるように設定する必要がある。しかしな
がら、この設定において、相対スキューが小さくなる側
に作用した場合、特に、タイミング入力端子Ｔの入力信
号の変化後にデータ入力端子Ｄの入力信号が変化する場
合では、ラッチ回路４０は有効データをラッチできな
い。つまり、過剰なセットアップ時間Ｔｓの保証を行う
ことになり、歩留まりを低下させるという問題が生じ
る。
号とタイミング端子Ｔに入力される信号との時間差が最
大となる場合を考慮して試験装置から発生する２つの信
号のタイミングを設定する必要がある。本例において、
セットアップ時間Ｔｓ＝０．５ｎｓを保証するために
は、図１１（ｄ）に示すように、各信号の時間差Δｔ＝
０．１ｎｓとなるように設定する必要がある。しかしな
がら、この設定において、相対スキューが小さくなる側
に作用した場合、特に、タイミング入力端子Ｔの入力信
号の変化後にデータ入力端子Ｄの入力信号が変化する場
合では、ラッチ回路４０は有効データをラッチできな
い。つまり、過剰なセットアップ時間Ｔｓの保証を行う
ことになり、歩留まりを低下させるという問題が生じ
る。
【００１２】この問題の対策として、試験装置が発生す
る信号のタイミングスキューＴｓｋの縮小が挙げられる
が、著しい向上はなく高価な設備が必要となりコスト増
を招いてしまう。
る信号のタイミングスキューＴｓｋの縮小が挙げられる
が、著しい向上はなく高価な設備が必要となりコスト増
を招いてしまう。
【００１３】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、セットアップ時間及び
ホールド時間を保証するためのテストを正確に行うこと
ができる半導体集積回路装置及びそのテスト方法を提供
することにある。
れたものであって、その目的は、セットアップ時間及び
ホールド時間を保証するためのテストを正確に行うこと
ができる半導体集積回路装置及びそのテスト方法を提供
することにある。
【００１４】
【課題を解決するための手段】図１は、請求項１の原理
説明図である。即ち、ラッチ回路１のデータ入力端子Ｄ
に第１の入力端子３が接続され、ラッチ回路１のタイミ
ング入力端子Ｔに第２の入力端子４が接続される。第１
の入力端子３と第２の入力端子４との間に遅延回路２が
接続される。
説明図である。即ち、ラッチ回路１のデータ入力端子Ｄ
に第１の入力端子３が接続され、ラッチ回路１のタイミ
ング入力端子Ｔに第２の入力端子４が接続される。第１
の入力端子３と第２の入力端子４との間に遅延回路２が
接続される。
【００１５】具体的に、ラッチ回路の保証時間のテスト
時に、試験装置における１つの信号源からのテスト信号
が第１の入力端子３及び第２の入力端子４のいずれか一
方に入力される。すると、該入力信号に対して遅延しな
い信号が、データ入力端子Ｄ及びタイミング入力端子Ｔ
のいずれか一方に入力され、その他方の端子に遅延回路
２により遅延された信号が入力される。つまり、時間差
を持った信号が、ラッチ回路１のデータ入力端子Ｄ及び
タイミング入力端子Ｔに入力される。この信号は、１つ
の信号源より生成されているので、相対スキューは０で
ある。また、試験装置の信号源のタイミングスキュー
は、ラッチ回路１に入力される信号の時間差に影響しな
い。このため、従来にて問題になっていたタイミングス
キュー及び相対スキューの影響が無くなり、セットアッ
プ時間及びホールド時間を保証するためのテストが正確
に行われる。
時に、試験装置における１つの信号源からのテスト信号
が第１の入力端子３及び第２の入力端子４のいずれか一
方に入力される。すると、該入力信号に対して遅延しな
い信号が、データ入力端子Ｄ及びタイミング入力端子Ｔ
のいずれか一方に入力され、その他方の端子に遅延回路
２により遅延された信号が入力される。つまり、時間差
を持った信号が、ラッチ回路１のデータ入力端子Ｄ及び
タイミング入力端子Ｔに入力される。この信号は、１つ
の信号源より生成されているので、相対スキューは０で
ある。また、試験装置の信号源のタイミングスキュー
は、ラッチ回路１に入力される信号の時間差に影響しな
い。このため、従来にて問題になっていたタイミングス
キュー及び相対スキューの影響が無くなり、セットアッ
プ時間及びホールド時間を保証するためのテストが正確
に行われる。
【００１６】請求項２に記載の発明によれば、遅延回路
は、第１，第２の入力端子にそれぞれスイッチを介して
接続され、該スイッチは、通常動作時には共にオフに制
御され、テスト時にはそのテスト項目に応じてオン・オ
フ制御される。
は、第１，第２の入力端子にそれぞれスイッチを介して
接続され、該スイッチは、通常動作時には共にオフに制
御され、テスト時にはそのテスト項目に応じてオン・オ
フ制御される。
【００１７】請求項３に記載の発明によれば、第１の入
力端子と第２の入力端子の内の少なくとも一方は、ラッ
チ回路とスイッチを介して接続される。そして、該スイ
ッチは、ラッチ回路のテスト時にオフに制御される。そ
の結果、テスト信号が入力されない入力端子を切断可能
にできるので、遅延回路の遅延時間は、使用されない入
力端子の負荷による影響を受けることなく正確に設定さ
れ、セットアップ時間またはホールド時間がテストされ
る。つまり、セットアップ時間またはホールド時間の設
定が有利となる。
力端子と第２の入力端子の内の少なくとも一方は、ラッ
チ回路とスイッチを介して接続される。そして、該スイ
ッチは、ラッチ回路のテスト時にオフに制御される。そ
の結果、テスト信号が入力されない入力端子を切断可能
にできるので、遅延回路の遅延時間は、使用されない入
力端子の負荷による影響を受けることなく正確に設定さ
れ、セットアップ時間またはホールド時間がテストされ
る。つまり、セットアップ時間またはホールド時間の設
定が有利となる。
【００１８】請求項４に記載の発明によれば、半導体集
積回路装置に内蔵されるテスト回路によりスイッチのオ
ン・オフが制御される。つまり、テスト時において、テ
スト回路により各スイッチの接続及び切断を可能な構成
としている。
積回路装置に内蔵されるテスト回路によりスイッチのオ
ン・オフが制御される。つまり、テスト時において、テ
スト回路により各スイッチの接続及び切断を可能な構成
としている。
【００１９】請求項５に記載の発明によれば、セットア
ップ時間またはホールド時間のテスト時に使用されるテ
スト信号は、半導体集積回路装置内部で生成される。そ
の結果、テスト時に信号源を必要とせず、より簡易な試
験装置でのテストが可能となり試験コスト面で有利とな
る。
ップ時間またはホールド時間のテスト時に使用されるテ
スト信号は、半導体集積回路装置内部で生成される。そ
の結果、テスト時に信号源を必要とせず、より簡易な試
験装置でのテストが可能となり試験コスト面で有利とな
る。
【００２０】第２の入力端子は、請求項６に記載の発明
のように、バッファ回路を介してラッチ回路のタイミン
グ入力端子に接続される。具体的に、第２の入力端子か
らの入力信号がバッファ回路を介して複数のラッチ回路
に供給される構成の半導体集積回路装置に適用した場合
に効果的である。
のように、バッファ回路を介してラッチ回路のタイミン
グ入力端子に接続される。具体的に、第２の入力端子か
らの入力信号がバッファ回路を介して複数のラッチ回路
に供給される構成の半導体集積回路装置に適用した場合
に効果的である。
【００２１】請求項７に記載の発明によれば、第１の入
力端子と遅延回路との間と、第２の入力端子と遅延回路
との間のうちの少なくとも一方にテスト信号入力端子が
接続され、該テスト信号入力端子からテスト信号が入力
される。つまり、第１の入力端子及び第２の入力端子と
は別に設けられたテスト信号入力端子からテスト信号を
入力することで、セットアップ時間またはホールド時間
を保証するためのテストが実施される。
力端子と遅延回路との間と、第２の入力端子と遅延回路
との間のうちの少なくとも一方にテスト信号入力端子が
接続され、該テスト信号入力端子からテスト信号が入力
される。つまり、第１の入力端子及び第２の入力端子と
は別に設けられたテスト信号入力端子からテスト信号を
入力することで、セットアップ時間またはホールド時間
を保証するためのテストが実施される。
【００２２】遅延回路は、請求項８に記載の発明のよう
に、遅延時間が変更可能に構成される。つまり、ラッチ
回路のデータ入力端子に入力される信号とタイミング入
力端子に入力される信号との時間差が可変となる。従っ
て、多様な条件でのテストが可能となり、セットアップ
時間またはホールド時間の保証テストが的確に実施され
る。
に、遅延時間が変更可能に構成される。つまり、ラッチ
回路のデータ入力端子に入力される信号とタイミング入
力端子に入力される信号との時間差が可変となる。従っ
て、多様な条件でのテストが可能となり、セットアップ
時間またはホールド時間の保証テストが的確に実施され
る。
【００２３】請求項９に記載の発明によれば、ホールド
時間のテストを実施すべく第２の入力端子からテスト信
号が入力される。すると、該入力信号は、遅延すること
なくラッチ回路のタイミング入力端子と比較用ラッチ回
路のタイミング入力端子に入力される。また、入力信号
は、遅延回路により遅延されてラッチ回路のデータ入力
端子に入力される。さらに、ラッチ回路のデータ入力端
子に入力される信号に対して、比較用遅延回路により遅
延された信号が比較用ラッチ回路のデータ入力端子に入
力される。
時間のテストを実施すべく第２の入力端子からテスト信
号が入力される。すると、該入力信号は、遅延すること
なくラッチ回路のタイミング入力端子と比較用ラッチ回
路のタイミング入力端子に入力される。また、入力信号
は、遅延回路により遅延されてラッチ回路のデータ入力
端子に入力される。さらに、ラッチ回路のデータ入力端
子に入力される信号に対して、比較用遅延回路により遅
延された信号が比較用ラッチ回路のデータ入力端子に入
力される。
【００２４】この場合、比較用ラッチ回路のタイミング
入力端子に入力される信号が変化した時刻から、比較用
遅延回路の遅延時間と遅延回路の遅延時間とを加算した
時間が経過した後に、比較用ラッチ回路のデータ入力端
子に入力される信号が変化する。一方、ラッチ回路のタ
イミング入力端子に入力される信号が変化した時刻か
ら、遅延回路の遅延時間が経過した後に、ラッチ回路の
データ入力端子に入力される信号が変化する。つまり、
ホールド時間のテスト時において、比較用ラッチ回路
は、ラッチ回路と比べ有効データを確実にラッチする。
そして、有効データをラッチした比較用ラッチ回路の出
力と、ラッチ回路の出力を比較回路を用いて比較するこ
とによりラッチ回路に有効データが正常にラッチできた
か否かが判定される。
入力端子に入力される信号が変化した時刻から、比較用
遅延回路の遅延時間と遅延回路の遅延時間とを加算した
時間が経過した後に、比較用ラッチ回路のデータ入力端
子に入力される信号が変化する。一方、ラッチ回路のタ
イミング入力端子に入力される信号が変化した時刻か
ら、遅延回路の遅延時間が経過した後に、ラッチ回路の
データ入力端子に入力される信号が変化する。つまり、
ホールド時間のテスト時において、比較用ラッチ回路
は、ラッチ回路と比べ有効データを確実にラッチする。
そして、有効データをラッチした比較用ラッチ回路の出
力と、ラッチ回路の出力を比較回路を用いて比較するこ
とによりラッチ回路に有効データが正常にラッチできた
か否かが判定される。
【００２５】請求項１０に記載の発明によれば、セット
アップ時間のテストを実施すべく第３の入力端子からテ
スト信号が入力される。すると、該入力信号は、遅延す
ることなく比較用ラッチ回路のデータ入力端子に入力さ
れる。また、入力信号は、比較用遅延回路により遅延さ
れてラッチ回路のデータ入力端子に入力される。さら
に、ラッチ回路のデータ入力端子に入力される信号に対
して、遅延回路により遅延された信号がラッチ回路及び
比較用ラッチ回路のタイミング入力端子に入力される。
アップ時間のテストを実施すべく第３の入力端子からテ
スト信号が入力される。すると、該入力信号は、遅延す
ることなく比較用ラッチ回路のデータ入力端子に入力さ
れる。また、入力信号は、比較用遅延回路により遅延さ
れてラッチ回路のデータ入力端子に入力される。さら
に、ラッチ回路のデータ入力端子に入力される信号に対
して、遅延回路により遅延された信号がラッチ回路及び
比較用ラッチ回路のタイミング入力端子に入力される。
【００２６】この場合、比較用ラッチ回路のタイミング
入力端子に入力される信号が変化する時刻に対し、比較
用遅延回路の遅延時間と遅延回路の遅延時間とを加算し
た時間前に、比較用ラッチ回路のデータ入力端子に入力
される信号が変化する。一方、ラッチ回路のタイミング
入力端子に入力される信号が変化する時刻に対し、遅延
回路の遅延時間前に、ラッチ回路のデータ入力端子に入
力される信号が変化する。つまり、セットアップ時間の
テスト時において、比較用ラッチ回路は、ラッチ回路と
比べ有効データを確実にラッチする。そして、有効デー
タをラッチした比較用ラッチ回路の出力と、ラッチ回路
の出力を比較回路を用いて比較することによりラッチ回
路に有効データが正常にラッチできたか否かが判定され
る。
入力端子に入力される信号が変化する時刻に対し、比較
用遅延回路の遅延時間と遅延回路の遅延時間とを加算し
た時間前に、比較用ラッチ回路のデータ入力端子に入力
される信号が変化する。一方、ラッチ回路のタイミング
入力端子に入力される信号が変化する時刻に対し、遅延
回路の遅延時間前に、ラッチ回路のデータ入力端子に入
力される信号が変化する。つまり、セットアップ時間の
テスト時において、比較用ラッチ回路は、ラッチ回路と
比べ有効データを確実にラッチする。そして、有効デー
タをラッチした比較用ラッチ回路の出力と、ラッチ回路
の出力を比較回路を用いて比較することによりラッチ回
路に有効データが正常にラッチできたか否かが判定され
る。
【００２７】請求項１１に記載の発明によれば、データ
入力端子とタイミング入力端子のうちの何れか一方の端
子にラッチ回路をテストするためのテスト信号が供給さ
れると、他方の端子に遅延回路から出力される遅延信号
が供給される。
入力端子とタイミング入力端子のうちの何れか一方の端
子にラッチ回路をテストするためのテスト信号が供給さ
れると、他方の端子に遅延回路から出力される遅延信号
が供給される。
【００２８】請求項１２に記載の発明によれば、ラッチ
回路のセットアップ時間のテスト時には、データ入力端
子にテスト信号が供給され、ホールド時間のテスト時に
は、タイミング入力端子にテスト信号が供給される。
回路のセットアップ時間のテスト時には、データ入力端
子にテスト信号が供給され、ホールド時間のテスト時に
は、タイミング入力端子にテスト信号が供給される。
【００２９】ラッチ回路の保証テストは、請求項１３に
記載の発明のように、テスト信号のエッジと遅延信号の
エッジに基づいて行われる。請求項１４に記載の発明に
よれば、テスト信号は遅延回路の遅延時間とラッチ回路
の保証時間に応じたパルス幅を持つパルス信号であっ
て、ホールド時間のテスト時には、データ入力端子にテ
スト信号が供給され、セットアップ時間のテスト時に
は、タイミング入力端子にテスト信号が供給される。
記載の発明のように、テスト信号のエッジと遅延信号の
エッジに基づいて行われる。請求項１４に記載の発明に
よれば、テスト信号は遅延回路の遅延時間とラッチ回路
の保証時間に応じたパルス幅を持つパルス信号であっ
て、ホールド時間のテスト時には、データ入力端子にテ
スト信号が供給され、セットアップ時間のテスト時に
は、タイミング入力端子にテスト信号が供給される。
【００３０】ラッチ回路の保証テストは、請求項１５に
記載の発明のように、テスト信号の第２エッジと、遅延
信号の第１エッジに基づいて行われる。
記載の発明のように、テスト信号の第２エッジと、遅延
信号の第１エッジに基づいて行われる。
【００３１】
【発明の実施の形態】（第一実施形態）以下、本発明を
具体化した実施の形態を説明する。
具体化した実施の形態を説明する。
【００３２】図２は、本実施形態の半導体集積回路装置
における入力回路の一部回路図である。詳述すると、図
２に示すように、半導体集積回路装置はラッチ回路１及
び遅延回路２を含む。ラッチ回路１のデータ入力端子Ｄ
１は、スイッチＳＷ１を介して第１の入力端子３に接続
され、ラッチ回路１のタイミング入力端子（クロック端
子）Ｔ１は、スイッチＳＷ２を介して第２の入力端子４
に接続される。本実施形態のラッチ回路１は、タイミン
グ入力端子Ｔ１から入力される信号がＬレベルからＨレ
ベルに変化したとき、データ入力端子Ｄ１から入力され
る信号レベル（データ）をラッチして、その信号に対応
したレベルの信号を出力端子Ｑ１から内部回路へ出力す
る。
における入力回路の一部回路図である。詳述すると、図
２に示すように、半導体集積回路装置はラッチ回路１及
び遅延回路２を含む。ラッチ回路１のデータ入力端子Ｄ
１は、スイッチＳＷ１を介して第１の入力端子３に接続
され、ラッチ回路１のタイミング入力端子（クロック端
子）Ｔ１は、スイッチＳＷ２を介して第２の入力端子４
に接続される。本実施形態のラッチ回路１は、タイミン
グ入力端子Ｔ１から入力される信号がＬレベルからＨレ
ベルに変化したとき、データ入力端子Ｄ１から入力され
る信号レベル（データ）をラッチして、その信号に対応
したレベルの信号を出力端子Ｑ１から内部回路へ出力す
る。
【００３３】遅延回路２は、例えば、抵抗素子または複
数段のバッファ回路により構成され、スイッチＳＷ３，
ＳＷ４を介してラッチ回路１のデータ入力端子Ｄ１及び
タイミング入力端子Ｔ１との間に接続される。遅延回路
２は、一方の端子から入力される信号を所定時間遅延さ
せて他方の端子から出力する。即ち、遅延回路２は、ス
イッチＳＷ３（ＳＷ４）側の端子から入力される信号を
所定時間遅延させてスイッチＳＷ４（ＳＷ３）側の端子
から出力する。尚、この遅延時間は、ラッチ回路１の動
作保証時間（セットアップ・ホールド時間）に対応して
いる。
数段のバッファ回路により構成され、スイッチＳＷ３，
ＳＷ４を介してラッチ回路１のデータ入力端子Ｄ１及び
タイミング入力端子Ｔ１との間に接続される。遅延回路
２は、一方の端子から入力される信号を所定時間遅延さ
せて他方の端子から出力する。即ち、遅延回路２は、ス
イッチＳＷ３（ＳＷ４）側の端子から入力される信号を
所定時間遅延させてスイッチＳＷ４（ＳＷ３）側の端子
から出力する。尚、この遅延時間は、ラッチ回路１の動
作保証時間（セットアップ・ホールド時間）に対応して
いる。
【００３４】さらに、本半導体集積回路装置は、テスト
回路５を備える。テスト回路５は、半導体集積回路装置
の通常動作時に非活性化し、これによりスイッチＳＷ
１，ＳＷ２がオンし、スイッチＳＷ３，ＳＷ４がオフす
る。同テスト回路５は、外部装置（例えば試験装置）か
ら入力される高電位電源ＳＶｃｃにより活性化して、所
定の制御コマンド（複数の図示しない制御信号の組み合
わせにより決定される）により各スイッチＳＷ１〜ＳＷ
４のオン・オフを制御する。なお、高電位電源ＳＶｃｃ
は、ラッチ回路１等を動作させる内部電源よりも高いレ
ベルの電圧に設定される。
回路５を備える。テスト回路５は、半導体集積回路装置
の通常動作時に非活性化し、これによりスイッチＳＷ
１，ＳＷ２がオンし、スイッチＳＷ３，ＳＷ４がオフす
る。同テスト回路５は、外部装置（例えば試験装置）か
ら入力される高電位電源ＳＶｃｃにより活性化して、所
定の制御コマンド（複数の図示しない制御信号の組み合
わせにより決定される）により各スイッチＳＷ１〜ＳＷ
４のオン・オフを制御する。なお、高電位電源ＳＶｃｃ
は、ラッチ回路１等を動作させる内部電源よりも高いレ
ベルの電圧に設定される。
【００３５】本実施形態では、遅延回路２、テスト回路
５、スイッチＳＷ１〜ＳＷ６によって、セットアップ時
間及びホールド時間の保証テストを実施するための保証
回路が構成される。
５、スイッチＳＷ１〜ＳＷ６によって、セットアップ時
間及びホールド時間の保証テストを実施するための保証
回路が構成される。
【００３６】次に、上記のように構成された半導体集積
回路装置の動作を説明する。ここでは、遅延回路２の遅
延時間が保証時間と一致している場合のテスト方法を説
明する。
回路装置の動作を説明する。ここでは、遅延回路２の遅
延時間が保証時間と一致している場合のテスト方法を説
明する。
【００３７】試験装置からのテスト信号ＴＥＳＴが、試
験項目に対応して第１の入力端子３または第２の入力端
子４のいずれか一方の端子に入力されると、該入力信号
は遅延回路２によりタイミングが遅らされて他方の端子
側に出力される。つまり、時間差のある信号がラッチ回
路１のタイミング入力端子Ｔ１とデータ入力端子Ｄ１と
に入力されることとなり、セットアップ時間またはホー
ルド時間を保証するためのテストが実施される。
験項目に対応して第１の入力端子３または第２の入力端
子４のいずれか一方の端子に入力されると、該入力信号
は遅延回路２によりタイミングが遅らされて他方の端子
側に出力される。つまり、時間差のある信号がラッチ回
路１のタイミング入力端子Ｔ１とデータ入力端子Ｄ１と
に入力されることとなり、セットアップ時間またはホー
ルド時間を保証するためのテストが実施される。
【００３８】先ず、セットアップ時間の保証テストを実
施する場合を詳述する。このとき、テスト回路５は、ス
イッチＳＷ１，ＳＷ３，ＳＷ４をオンに、スイッチＳＷ
２をオフに制御する。
施する場合を詳述する。このとき、テスト回路５は、ス
イッチＳＷ１，ＳＷ３，ＳＷ４をオンに、スイッチＳＷ
２をオフに制御する。
【００３９】試験装置から第１の入力端子３にテスト信
号ＴＥＳＴが入力されると、データ入力端子Ｄ１には入
力信号が遅延せずに入力され、タイミング入力端子Ｔ１
には遅延回路２により遅延された信号が入力される。
号ＴＥＳＴが入力されると、データ入力端子Ｄ１には入
力信号が遅延せずに入力され、タイミング入力端子Ｔ１
には遅延回路２により遅延された信号が入力される。
【００４０】詳しくは、図３（ａ）に示すように、試験
装置は、第１の入力端子３に供給するテスト信号ＴＥＳ
Ｔを、時刻ｔ１のタイミングにおいてＬレベルからＨレ
ベルに変化させる。すると、ラッチ回路１のタイミング
入力端子Ｔ１に入力される信号は、遅延回路２により遅
延されて遅延時間Δｔ後（時刻ｔ２）にＬレベルからＨ
レベルに変化する。
装置は、第１の入力端子３に供給するテスト信号ＴＥＳ
Ｔを、時刻ｔ１のタイミングにおいてＬレベルからＨレ
ベルに変化させる。すると、ラッチ回路１のタイミング
入力端子Ｔ１に入力される信号は、遅延回路２により遅
延されて遅延時間Δｔ後（時刻ｔ２）にＬレベルからＨ
レベルに変化する。
【００４１】この場合、タイミング入力端子Ｔ１に入力
される信号が立ち上がる時刻ｔ２の時間Ｔｓ（＝Δｔ）
前に、データ入力端子Ｄ１に入力される信号がＬレベル
からＨレベルとなっている。従って、ラッチ回路１が有
効データとしてのＨレベルの信号をラッチして出力端子
Ｑ１から出力される信号がＨレベルであれば、セットア
ップ時間Ｔｓが保証されることとなる。つまり、遅延時
間Δｔがセットアップ時間Ｔｓに相当する。また、ラッ
チ回路１が有効データをラッチできなければセットアッ
プ時間Ｔｓは保証されない。
される信号が立ち上がる時刻ｔ２の時間Ｔｓ（＝Δｔ）
前に、データ入力端子Ｄ１に入力される信号がＬレベル
からＨレベルとなっている。従って、ラッチ回路１が有
効データとしてのＨレベルの信号をラッチして出力端子
Ｑ１から出力される信号がＨレベルであれば、セットア
ップ時間Ｔｓが保証されることとなる。つまり、遅延時
間Δｔがセットアップ時間Ｔｓに相当する。また、ラッ
チ回路１が有効データをラッチできなければセットアッ
プ時間Ｔｓは保証されない。
【００４２】次に、第２の入力端子４からテスト信号Ｔ
ＥＳＴを入力してホールド時間Ｔｈの保証テストを実施
する場合を説明する。このとき、テスト回路５は、スイ
ッチＳＷ２，ＳＷ３，ＳＷ４はオンに、スイッチＳＷ１
をオフに制御する。
ＥＳＴを入力してホールド時間Ｔｈの保証テストを実施
する場合を説明する。このとき、テスト回路５は、スイ
ッチＳＷ２，ＳＷ３，ＳＷ４はオンに、スイッチＳＷ１
をオフに制御する。
【００４３】試験装置から第２の入力端子４にテスト信
号ＴＥＳＴが入力されると、タイミング入力端子Ｔ１に
は入力信号が遅延せずに入力され、データ入力端子Ｄ１
には遅延回路２により遅延された信号が入力される。
号ＴＥＳＴが入力されると、タイミング入力端子Ｔ１に
は入力信号が遅延せずに入力され、データ入力端子Ｄ１
には遅延回路２により遅延された信号が入力される。
【００４４】詳しくは、図３（ｂ）に示すように、試験
装置は、第２の入力端子４に供給するテスト信号ＴＥＳ
Ｔを、時刻ｔ１のタイミングにおいてＬレベルからＨレ
ベルに変化させる。すると、ラッチ回路１のデータ入力
端子Ｄ１に入力される信号は、遅延回路２により遅延さ
れて遅延時間Δｔ後（時刻ｔ２）にＬレベルからＨレベ
ルに変化する。
装置は、第２の入力端子４に供給するテスト信号ＴＥＳ
Ｔを、時刻ｔ１のタイミングにおいてＬレベルからＨレ
ベルに変化させる。すると、ラッチ回路１のデータ入力
端子Ｄ１に入力される信号は、遅延回路２により遅延さ
れて遅延時間Δｔ後（時刻ｔ２）にＬレベルからＨレベ
ルに変化する。
【００４５】この場合、ラッチ回路１のタイミング入力
端子Ｔ１に入力される信号が立ち上がる時刻ｔ１の時間
Ｔｈ（＝Δｔ）後に、データ入力端子Ｄ１に入力される
信号がＬレベルからＨレベルとなる。従って、ラッチ回
路１が有効データとしてのＬレベルの信号をラッチして
出力端子Ｑ１から出力される信号がＬレベルであれば、
ホールド時間Ｔｈが保証されることとなる。つまり、遅
延時間Δｔがホールド時間Ｔｈに相当する。また、ラッ
チ回路１が有効データをラッチできなければホールド時
間Ｔｈは保証されない。
端子Ｔ１に入力される信号が立ち上がる時刻ｔ１の時間
Ｔｈ（＝Δｔ）後に、データ入力端子Ｄ１に入力される
信号がＬレベルからＨレベルとなる。従って、ラッチ回
路１が有効データとしてのＬレベルの信号をラッチして
出力端子Ｑ１から出力される信号がＬレベルであれば、
ホールド時間Ｔｈが保証されることとなる。つまり、遅
延時間Δｔがホールド時間Ｔｈに相当する。また、ラッ
チ回路１が有効データをラッチできなければホールド時
間Ｔｈは保証されない。
【００４６】このように、遅延回路２の遅延時間Δｔを
セットアップ時間Ｔｓ及びホールド時間Ｔｈとなるよう
に設定して、セットアップ時間Ｔｓ及びホールド時間Ｔ
ｈを保証するためのテストが実施される。
セットアップ時間Ｔｓ及びホールド時間Ｔｈとなるよう
に設定して、セットアップ時間Ｔｓ及びホールド時間Ｔ
ｈを保証するためのテストが実施される。
【００４７】尚、遅延回路２が持つ遅延時間Δｔは、任
意の時間でよく、必ずしもラッチ回路１の保証時間と一
致している必要はない。遅延時間Δｔがラッチ回路１の
保証時間以上である場合のテスト方法を、遅延時間Δｔ
ａとして図４に従って説明する。
意の時間でよく、必ずしもラッチ回路１の保証時間と一
致している必要はない。遅延時間Δｔがラッチ回路１の
保証時間以上である場合のテスト方法を、遅延時間Δｔ
ａとして図４に従って説明する。
【００４８】この場合、試験装置は、遅延回路２の遅延
時間Δｔａとラッチ回路１の保証時間（ＴｓまたはＴ
ｈ）の合計のパルス幅を持つテスト信号ＴＥＳＴを、テ
スト項目に応じて第１又は第２の入力端子３，４に供給
する。
時間Δｔａとラッチ回路１の保証時間（ＴｓまたはＴ
ｈ）の合計のパルス幅を持つテスト信号ＴＥＳＴを、テ
スト項目に応じて第１又は第２の入力端子３，４に供給
する。
【００４９】セットアップ時間のテストを行う場合、テ
スト回路５はスイッチＳＷ２，ＳＷ３，ＳＷ４をオンに
制御し、スイッチＳＷ１をオフに制御する。そして、試
験装置は第２の入力端子４にテスト信号ＴＥＳＴを供給
する。
スト回路５はスイッチＳＷ２，ＳＷ３，ＳＷ４をオンに
制御し、スイッチＳＷ１をオフに制御する。そして、試
験装置は第２の入力端子４にテスト信号ＴＥＳＴを供給
する。
【００５０】詳しくは、図４（ａ）に示すように、試験
装置は、第２の入力端子４に供給するテスト信号ＴＥＳ
Ｔ、即ち、タイミング入力端子Ｔ１に入力する信号を、
時刻ｔ１のタイミングでＨレベルからＬレベルに変化さ
せる。すると、ラッチ回路１のデータ入力端子Ｄ１に入
力される信号は、遅延回路２により遅延されて遅延時間
Δｔａ後（時刻ｔ２）にＨレベルからＬレベルに変化す
る。その後、試験装置は、時刻ｔ３のタイミングで、第
２の入力端子４から入力するテスト信号ＴＥＳＴを、Ｌ
レベルからＨレベルに変化させる。
装置は、第２の入力端子４に供給するテスト信号ＴＥＳ
Ｔ、即ち、タイミング入力端子Ｔ１に入力する信号を、
時刻ｔ１のタイミングでＨレベルからＬレベルに変化さ
せる。すると、ラッチ回路１のデータ入力端子Ｄ１に入
力される信号は、遅延回路２により遅延されて遅延時間
Δｔａ後（時刻ｔ２）にＨレベルからＬレベルに変化す
る。その後、試験装置は、時刻ｔ３のタイミングで、第
２の入力端子４から入力するテスト信号ＴＥＳＴを、Ｌ
レベルからＨレベルに変化させる。
【００５１】この場合、ラッチ回路１のタイミング入力
端子Ｔ１に入力される信号が立ち上がる時刻ｔ３の時間
Ｔｓ前に、データ入力端子Ｄ１に入力される信号がＨレ
ベルからＬレベルとなっている。従って、ラッチ回路１
が有効データとしてのＬレベルの信号をラッチして出力
端子Ｑから出力される信号がＬレベルであれば、セット
アップ時間Ｔｓが保証されることとなる。
端子Ｔ１に入力される信号が立ち上がる時刻ｔ３の時間
Ｔｓ前に、データ入力端子Ｄ１に入力される信号がＨレ
ベルからＬレベルとなっている。従って、ラッチ回路１
が有効データとしてのＬレベルの信号をラッチして出力
端子Ｑから出力される信号がＬレベルであれば、セット
アップ時間Ｔｓが保証されることとなる。
【００５２】同様に、遅延回路２の遅延時間Δｔａをホ
ールド時間Ｔｈに比べて長く設定した場合では、第１の
入力端子３からテスト信号ＴＥＳＴを入力することでホ
ールド時間Ｔｈの保証テストが実施される。ただし、テ
スト回路５はスイッチＳＷ１，ＳＷ３，ＳＷ４をオンに
制御し、スイッチＳＷ２をオフに制御する。
ールド時間Ｔｈに比べて長く設定した場合では、第１の
入力端子３からテスト信号ＴＥＳＴを入力することでホ
ールド時間Ｔｈの保証テストが実施される。ただし、テ
スト回路５はスイッチＳＷ１，ＳＷ３，ＳＷ４をオンに
制御し、スイッチＳＷ２をオフに制御する。
【００５３】詳しくは、図４（ｂ）に示すように、試験
装置は、第１の入力端子３に供給するテスト信号ＴＥＳ
Ｔ、即ち、データ入力端子Ｄ１に入力する信号を、時刻
ｔ１のタイミングでＬレベルからＨレベルに変化させ
る。すると、ラッチ回路１のタイミング入力端子Ｔ１に
入力される信号は、遅延回路２により遅延されて遅延時
間Δｔａ後（時刻ｔ２）にＬレベルからＨレベルに変化
する。その後、試験装置は、時刻ｔ３のタイミングで、
第１の入力端子３から入力するテスト信号ＴＥＳＴを、
ＨレベルからＬレベルに変化させる。
装置は、第１の入力端子３に供給するテスト信号ＴＥＳ
Ｔ、即ち、データ入力端子Ｄ１に入力する信号を、時刻
ｔ１のタイミングでＬレベルからＨレベルに変化させ
る。すると、ラッチ回路１のタイミング入力端子Ｔ１に
入力される信号は、遅延回路２により遅延されて遅延時
間Δｔａ後（時刻ｔ２）にＬレベルからＨレベルに変化
する。その後、試験装置は、時刻ｔ３のタイミングで、
第１の入力端子３から入力するテスト信号ＴＥＳＴを、
ＨレベルからＬレベルに変化させる。
【００５４】この場合、ラッチ回路１のタイミング入力
端子Ｔ１に入力される信号が立ち上がる時刻ｔ２の時間
Ｔｈ後に、データ入力端子Ｄ１に入力される信号がＨレ
ベルからＬレベルとなる。従って、ラッチ回路１が有効
データとしてのＨレベルの信号をラッチして出力端子Ｑ
から出力される信号がＨレベルであれば、ホールド時間
Ｔｈが保証されることとなる。
端子Ｔ１に入力される信号が立ち上がる時刻ｔ２の時間
Ｔｈ後に、データ入力端子Ｄ１に入力される信号がＨレ
ベルからＬレベルとなる。従って、ラッチ回路１が有効
データとしてのＨレベルの信号をラッチして出力端子Ｑ
から出力される信号がＨレベルであれば、ホールド時間
Ｔｈが保証されることとなる。
【００５５】なお、セットアップ時間Ｔｓ及びホールド
時間Ｔｈの保証テストが終了した後の通常動作時は、ス
イッチＳＷ１，ＳＷ２はオンに制御されるとともに、ス
イッチＳＷ３，ＳＷ４はオフに制御される。つまり、本
半導体集積回路装置の実使用時では、遅延回路２がラッ
チ回路１から切断された状態で動作する。
時間Ｔｈの保証テストが終了した後の通常動作時は、ス
イッチＳＷ１，ＳＷ２はオンに制御されるとともに、ス
イッチＳＷ３，ＳＷ４はオフに制御される。つまり、本
半導体集積回路装置の実使用時では、遅延回路２がラッ
チ回路１から切断された状態で動作する。
【００５６】本実施形態では、図４（ａ）に示すよう
に、テスト信号ＴＥＳＴの立ち上がりエッジが第２エッ
ジに相当し、データ入力端子Ｄ１に入力される信号の立
ち下がりエッジが、遅延信号の第１エッジに相当する。
また、図４（ｂ）に示すように、テスト信号ＴＥＳＴの
立ち下がりエッジが第２エッジに相当し、タイミング入
力端子Ｔ１に入力される信号の立ち上がりエッジが遅延
信号の第１エッジに相当する。
に、テスト信号ＴＥＳＴの立ち上がりエッジが第２エッ
ジに相当し、データ入力端子Ｄ１に入力される信号の立
ち下がりエッジが、遅延信号の第１エッジに相当する。
また、図４（ｂ）に示すように、テスト信号ＴＥＳＴの
立ち下がりエッジが第２エッジに相当し、タイミング入
力端子Ｔ１に入力される信号の立ち上がりエッジが遅延
信号の第１エッジに相当する。
【００５７】尚、遅延回路２の遅延時間Δｔがラッチ回
路１の保証時間よりも短い場合にも、上記と同様の方法
にてセットアップ時間Ｔｓ・ホールド時間Ｔｈの保証テ
ストを行うことができることは明らかである。
路１の保証時間よりも短い場合にも、上記と同様の方法
にてセットアップ時間Ｔｓ・ホールド時間Ｔｈの保証テ
ストを行うことができることは明らかである。
【００５８】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）試験装置の１つの信号源からのテスト信号ＴＥＳ
Ｔを第１の入力端子３及び第２の入力端子４のいずれか
一方に入力することによって、セットアップ時間Ｔｓま
たはホールド時間Ｔｈを保証するためのテストが実施さ
れる。つまり、本保証テスト時において、ラッチ回路１
のデータ入力端子Ｄ１及びタイミング入力端子Ｔ１に入
力される各信号の相対スキューは０である。また、試験
装置の信号源のタイミングスキューは、ラッチ回路１の
データ入力端子Ｄ１及びタイミング入力端子Ｔ１に入力
される各信号の時間差Δｔ，Δｔａに影響しない。この
ため、従来にて問題になっていたタイミングスキュー及
び相対スキューの影響が無くなり、セットアップ時間Ｔ
ｓ及びホールド時間Ｔｈのテストを正確に実施できる。
ば、以下の効果を奏する。 （１）試験装置の１つの信号源からのテスト信号ＴＥＳ
Ｔを第１の入力端子３及び第２の入力端子４のいずれか
一方に入力することによって、セットアップ時間Ｔｓま
たはホールド時間Ｔｈを保証するためのテストが実施さ
れる。つまり、本保証テスト時において、ラッチ回路１
のデータ入力端子Ｄ１及びタイミング入力端子Ｔ１に入
力される各信号の相対スキューは０である。また、試験
装置の信号源のタイミングスキューは、ラッチ回路１の
データ入力端子Ｄ１及びタイミング入力端子Ｔ１に入力
される各信号の時間差Δｔ，Δｔａに影響しない。この
ため、従来にて問題になっていたタイミングスキュー及
び相対スキューの影響が無くなり、セットアップ時間Ｔ
ｓ及びホールド時間Ｔｈのテストを正確に実施できる。
【００５９】また、セットアップ時間Ｔｓ及びホールド
時間Ｔｈのテストを正確に実施できることから、過剰な
保証により製品の歩留まりを低下させることなく、安定
した製品取得が可能になる。さらに、高価な試験装置を
必要とせず、コスト面でも有利なものとなる。
時間Ｔｈのテストを正確に実施できることから、過剰な
保証により製品の歩留まりを低下させることなく、安定
した製品取得が可能になる。さらに、高価な試験装置を
必要とせず、コスト面でも有利なものとなる。
【００６０】（２）遅延回路２の遅延時間Δｔをセット
アップ時間Ｔｓまたはホールド時間Ｔｈとすべく設定し
た場合、第１の入力端子３にテスト信号ＴＥＳＴを入力
することによりセットアップ時間Ｔｓの保証テストが実
施でき、第２の入力端子４にテスト信号ＴＥＳＴを入力
することによりホールド時間Ｔｈの保証テストが実施で
きる。
アップ時間Ｔｓまたはホールド時間Ｔｈとすべく設定し
た場合、第１の入力端子３にテスト信号ＴＥＳＴを入力
することによりセットアップ時間Ｔｓの保証テストが実
施でき、第２の入力端子４にテスト信号ＴＥＳＴを入力
することによりホールド時間Ｔｈの保証テストが実施で
きる。
【００６１】（３）遅延回路２の遅延時間Δｔａをセッ
トアップ時間Ｔｓまたはホールド時間Ｔｈと比べ長く設
定した場合、第２の入力端子４にテスト信号ＴＥＴＳを
入力することによりセットアップ時間Ｔｓの保証テスト
が実施でき、第１の入力端子３にテスト信号ＴＥＳＴを
入力することによりホールド時間Ｔｈの保証テストが実
施できる。
トアップ時間Ｔｓまたはホールド時間Ｔｈと比べ長く設
定した場合、第２の入力端子４にテスト信号ＴＥＴＳを
入力することによりセットアップ時間Ｔｓの保証テスト
が実施でき、第１の入力端子３にテスト信号ＴＥＳＴを
入力することによりホールド時間Ｔｈの保証テストが実
施できる。
【００６２】（４）第１の入力端子３からテスト信号Ｔ
ＥＳＴが入力されるとき、不使用端子の第２の入力端子
４はスイッチＳＷ２により切断され、第２の入力端子４
からテスト信号ＴＥＳＴが入力されるとき、不使用端子
の第１の入力端子３は、スイッチＳＷ１により切断され
る。つまり、不使用端子の静電保護素子やボンディング
パッドの影響をなくすことができ、遅延回路２の遅延時
間Δｔ，Δｔａを正確に設定できる。従って、セットア
ップ時間Ｔｓ及びホールド時間Ｔｈを保証するためのテ
ストをより正確に実施できる。
ＥＳＴが入力されるとき、不使用端子の第２の入力端子
４はスイッチＳＷ２により切断され、第２の入力端子４
からテスト信号ＴＥＳＴが入力されるとき、不使用端子
の第１の入力端子３は、スイッチＳＷ１により切断され
る。つまり、不使用端子の静電保護素子やボンディング
パッドの影響をなくすことができ、遅延回路２の遅延時
間Δｔ，Δｔａを正確に設定できる。従って、セットア
ップ時間Ｔｓ及びホールド時間Ｔｈを保証するためのテ
ストをより正確に実施できる。
【００６３】（５）通常動作時では、スイッチＳＷ１，
ＳＷ２はオンに制御されるとともにスイッチＳＷ３，Ｓ
Ｗ４はオフに制御されて、遅延回路２がラッチ回路１か
ら切断されるので、遅延回路２の影響を受けることなく
動作できる。
ＳＷ２はオンに制御されるとともにスイッチＳＷ３，Ｓ
Ｗ４はオフに制御されて、遅延回路２がラッチ回路１か
ら切断されるので、遅延回路２の影響を受けることなく
動作できる。
【００６４】（６）遅延回路２の遅延時間Δｔ，Δｔａ
は、保証時間Ｔｓ，Ｔｈよりも大きく設定すればよく、
遅延時間Δｔ，Δｔａの精度を高くする必要はない。 （第二実施形態）以下本発明を具体化した第二実施形態
を図５を用いて説明する。なお、第一実施形態と同様の
構成については、同一符号を付してその詳細な説明及び
図面を省略する。
は、保証時間Ｔｓ，Ｔｈよりも大きく設定すればよく、
遅延時間Δｔ，Δｔａの精度を高くする必要はない。 （第二実施形態）以下本発明を具体化した第二実施形態
を図５を用いて説明する。なお、第一実施形態と同様の
構成については、同一符号を付してその詳細な説明及び
図面を省略する。
【００６５】本実施形態のラッチ回路１は、複数ビット
からなるデータバス信号をラッチするために備えられて
いる。即ち、ラッチ回路１及び第１の入力端子３は、デ
ータバス信号のビット数に対応して複数設けられる。そ
して、第２の入力端子からの信号は、バッファ回路１０
を介して各ラッチ回路のタイミング入力端子Ｔ１に供給
される。尚、図５では、他のラッチ回路は、ラッチ回路
１と同様に接続されるため、図を省略している。
からなるデータバス信号をラッチするために備えられて
いる。即ち、ラッチ回路１及び第１の入力端子３は、デ
ータバス信号のビット数に対応して複数設けられる。そ
して、第２の入力端子からの信号は、バッファ回路１０
を介して各ラッチ回路のタイミング入力端子Ｔ１に供給
される。尚、図５では、他のラッチ回路は、ラッチ回路
１と同様に接続されるため、図を省略している。
【００６６】また、本実施形態では、半導体集積回路装
置には、テスト信号ＴＥＳＴを供給するために、専用の
テスト入力端子１１，１２が設けられている。テスト信
号入力端子１１は、スイッチＳＷ５を介して遅延回路２
及びスイッチＳＷ３に接続され、テスト信号入力端子１
２は、スイッチＳＷ６を介して遅延回路２及びスイッチ
ＳＷ４に接続される。同テスト信号入力端子１１，１２
に試験装置からテスト信号ＴＥＳＴが入力されてセット
アップ時間Ｔｓまたはホールド時間Ｔｈの保証テストが
実施される。なお、各スイッチＳＷ１〜ＳＷ６はテスト
回路５により制御される。
置には、テスト信号ＴＥＳＴを供給するために、専用の
テスト入力端子１１，１２が設けられている。テスト信
号入力端子１１は、スイッチＳＷ５を介して遅延回路２
及びスイッチＳＷ３に接続され、テスト信号入力端子１
２は、スイッチＳＷ６を介して遅延回路２及びスイッチ
ＳＷ４に接続される。同テスト信号入力端子１１，１２
に試験装置からテスト信号ＴＥＳＴが入力されてセット
アップ時間Ｔｓまたはホールド時間Ｔｈの保証テストが
実施される。なお、各スイッチＳＷ１〜ＳＷ６はテスト
回路５により制御される。
【００６７】具体的に、テスト信号入力端子１１からテ
スト信号ＴＥＳＴが入力されて、セットアップ時間Ｔｓ
またはホールド時間Ｔｈの保証テストが実施されるとき
には、スイッチＳＷ１，ＳＷ２，ＳＷ６がオフに制御さ
れ、スイッチＳＷ３，ＳＷ４，ＳＷ５がオンに制御され
る。同様に、テスト信号入力端子１２からテスト信号Ｔ
ＥＳＴが入力されて、セットアップ時間Ｔｓまたはホー
ルド時間Ｔｈの保証テストが実施されるときには、スイ
ッチＳＷ１，ＳＷ２，ＳＷ５がオフに制御され、スイッ
チＳＷ３，ＳＷ４，ＳＷ６がオンに制御される。
スト信号ＴＥＳＴが入力されて、セットアップ時間Ｔｓ
またはホールド時間Ｔｈの保証テストが実施されるとき
には、スイッチＳＷ１，ＳＷ２，ＳＷ６がオフに制御さ
れ、スイッチＳＷ３，ＳＷ４，ＳＷ５がオンに制御され
る。同様に、テスト信号入力端子１２からテスト信号Ｔ
ＥＳＴが入力されて、セットアップ時間Ｔｓまたはホー
ルド時間Ｔｈの保証テストが実施されるときには、スイ
ッチＳＷ１，ＳＷ２，ＳＷ５がオフに制御され、スイッ
チＳＷ３，ＳＷ４，ＳＷ６がオンに制御される。
【００６８】また、セットアップ時間Ｔｓ及びホールド
時間Ｔｈの保証テストが終了した後、つまり、通常動作
時においては、スイッチＳＷ１，ＳＷ２がオンに制御さ
れ、ＳＷ３，ＳＷ４はオフに制御される。
時間Ｔｈの保証テストが終了した後、つまり、通常動作
時においては、スイッチＳＷ１，ＳＷ２がオンに制御さ
れ、ＳＷ３，ＳＷ４はオフに制御される。
【００６９】なお、専用のテスト信号入力端子１１，１
２を設けた場合、遅延回路２の遅延時間Δｔ，Δｔａに
影響を与えないように、端子１１，１２に接続される負
荷を小さく構成できるので、スイッチＳＷ５，ＳＷ６を
省略してもよい。
２を設けた場合、遅延回路２の遅延時間Δｔ，Δｔａに
影響を与えないように、端子１１，１２に接続される負
荷を小さく構成できるので、スイッチＳＷ５，ＳＷ６を
省略してもよい。
【００７０】本実施形態においても、前記第一実施形態
における（１）〜（５）の効果を奏する。 （第三実施形態）以下本発明を具体化した第三実施形態
を図６を用いて説明する。本実施形態の半導体集積回路
装置は、第一実施形態におけるラッチ回路１及び遅延回
路２に加えて、比較用ラッチ回路２０、比較用遅延回路
２１、比較回路２２を含む。比較用ラッチ回路２０は、
ラッチ回路１と同じ電気的特性を持つ。なお、第一実施
形態と同様の構成については、同一符号を付してその詳
細な説明及び図面を省略する。
における（１）〜（５）の効果を奏する。 （第三実施形態）以下本発明を具体化した第三実施形態
を図６を用いて説明する。本実施形態の半導体集積回路
装置は、第一実施形態におけるラッチ回路１及び遅延回
路２に加えて、比較用ラッチ回路２０、比較用遅延回路
２１、比較回路２２を含む。比較用ラッチ回路２０は、
ラッチ回路１と同じ電気的特性を持つ。なお、第一実施
形態と同様の構成については、同一符号を付してその詳
細な説明及び図面を省略する。
【００７１】図６に示すように、比較用ラッチ回路２０
のデータ入力端子Ｄ２は、スイッチＳＷ７を介して第３
の入力端子２３に接続される。比較用ラッチ回路２０の
タイミング入力端子Ｔ２は、ラッチ回路１のタイミング
入力端子Ｔ１に接続される。また、比較用遅延回路２１
は、スイッチＳＷ８を介してラッチ回路１のデータ入力
端子Ｄ１に接続されるとともに比較用ラッチ回路２０の
データ入力端子Ｄ２に接続される。ラッチ回路１の出力
端子Ｑ１及び比較用ラッチ回路２０の出力端子Ｑ２は、
それぞれ比較回路２２に接続される。比較回路２２は、
ラッチ回路１及びラッチ回路２０の出力信号を比較し比
較結果を出力する。
のデータ入力端子Ｄ２は、スイッチＳＷ７を介して第３
の入力端子２３に接続される。比較用ラッチ回路２０の
タイミング入力端子Ｔ２は、ラッチ回路１のタイミング
入力端子Ｔ１に接続される。また、比較用遅延回路２１
は、スイッチＳＷ８を介してラッチ回路１のデータ入力
端子Ｄ１に接続されるとともに比較用ラッチ回路２０の
データ入力端子Ｄ２に接続される。ラッチ回路１の出力
端子Ｑ１及び比較用ラッチ回路２０の出力端子Ｑ２は、
それぞれ比較回路２２に接続される。比較回路２２は、
ラッチ回路１及びラッチ回路２０の出力信号を比較し比
較結果を出力する。
【００７２】次に、上記のように構成された半導体集積
回路装置の動作を図７を用いて説明する。本実施形態で
は、第３の入力端子２３からテスト信号ＴＥＳＴが入力
されて、セットアップ時間の保証テストが実施され、第
２の入力端子４からテスト信号ＴＥＳＴが入力されて、
ホールド時間の保証テストが実施される。
回路装置の動作を図７を用いて説明する。本実施形態で
は、第３の入力端子２３からテスト信号ＴＥＳＴが入力
されて、セットアップ時間の保証テストが実施され、第
２の入力端子４からテスト信号ＴＥＳＴが入力されて、
ホールド時間の保証テストが実施される。
【００７３】先ず、セットアップ時間を保証するための
テストを説明する。なお、スイッチＳＷ１，ＳＷ２はオ
フに制御され、スイッチＳＷ３，ＳＷ４，ＳＷ７，ＳＷ
８はオンに制御される。
テストを説明する。なお、スイッチＳＷ１，ＳＷ２はオ
フに制御され、スイッチＳＷ３，ＳＷ４，ＳＷ７，ＳＷ
８はオンに制御される。
【００７４】図７（ａ）に示すように、試験装置は、第
３の入力端子２３に供給するテスト信号ＴＥＳＴ、即
ち、比較用ラッチ回路２０のデータ入力端子Ｄ２に入力
する信号を、時刻ｔ１のタイミングにおいてＬレベルか
らＨレベルに変化させる。すると、ラッチ回路１のデー
タ入力端子Ｄ１に入力される信号は、比較用遅延回路２
１により遅延されて遅延時間Δｔ２後（時刻ｔ２）にＬ
レベルからＨレベルに変化する。さらに、ラッチ回路１
のタイミング入力端子Ｔ１及び比較用ラッチ回路２０の
タイミング入力端子Ｔ２に入力される信号は、遅延回路
２により遅延され、時刻ｔ２のタイミングから遅延時間
Δｔ１後（時刻ｔ３）にＬレベルからＨレベルに変化す
る。
３の入力端子２３に供給するテスト信号ＴＥＳＴ、即
ち、比較用ラッチ回路２０のデータ入力端子Ｄ２に入力
する信号を、時刻ｔ１のタイミングにおいてＬレベルか
らＨレベルに変化させる。すると、ラッチ回路１のデー
タ入力端子Ｄ１に入力される信号は、比較用遅延回路２
１により遅延されて遅延時間Δｔ２後（時刻ｔ２）にＬ
レベルからＨレベルに変化する。さらに、ラッチ回路１
のタイミング入力端子Ｔ１及び比較用ラッチ回路２０の
タイミング入力端子Ｔ２に入力される信号は、遅延回路
２により遅延され、時刻ｔ２のタイミングから遅延時間
Δｔ１後（時刻ｔ３）にＬレベルからＨレベルに変化す
る。
【００７５】この場合、ラッチ回路１のタイミング入力
端子Ｔ１に入力される信号が立ち上がる時刻ｔ３の時間
Ｔｓ１（＝Δｔ１）前に、ラッチ回路１のデータ入力端
子Ｄ１に入力される信号がＬレベルからＨレベルとなっ
ている。一方、比較用ラッチ回路２０のタイミング入力
端子Ｔ２に入力される信号が立ち上がる時刻ｔ３の時間
Ｔｓ２（＝Δｔ１＋Δｔ２）前に、比較用ラッチ回路２
０のデータ入力端子Ｄ２に入力される信号がＬレベルか
らＨレベルとなっている。
端子Ｔ１に入力される信号が立ち上がる時刻ｔ３の時間
Ｔｓ１（＝Δｔ１）前に、ラッチ回路１のデータ入力端
子Ｄ１に入力される信号がＬレベルからＨレベルとなっ
ている。一方、比較用ラッチ回路２０のタイミング入力
端子Ｔ２に入力される信号が立ち上がる時刻ｔ３の時間
Ｔｓ２（＝Δｔ１＋Δｔ２）前に、比較用ラッチ回路２
０のデータ入力端子Ｄ２に入力される信号がＬレベルか
らＨレベルとなっている。
【００７６】従って、比較用ラッチ回路２０は、ラッチ
回路１に比べて有効データとしてのＨレベルのデータを
確実にラッチできる。そして、有効データを確実にラッ
チする比較用ラッチ回路２０の出力信号とラッチ回路１
の出力信号とを、比較回路２２により比較して比較結果
が一致した場合、ラッチ回路１のセットアップ時間Ｔｓ
１が保証されることとなる。また、比較回路２２の比較
結果が不一致であればセットアップ時間Ｔｓ１は保証さ
れない。
回路１に比べて有効データとしてのＨレベルのデータを
確実にラッチできる。そして、有効データを確実にラッ
チする比較用ラッチ回路２０の出力信号とラッチ回路１
の出力信号とを、比較回路２２により比較して比較結果
が一致した場合、ラッチ回路１のセットアップ時間Ｔｓ
１が保証されることとなる。また、比較回路２２の比較
結果が不一致であればセットアップ時間Ｔｓ１は保証さ
れない。
【００７７】次いで、ホールド時間の保証テストについ
て説明する。なお、スイッチＳＷ１，ＳＷ７はオフに制
御され、スイッチＳＷ２，ＳＷ３，ＳＷ４，ＳＷ８はオ
ンに制御される。
て説明する。なお、スイッチＳＷ１，ＳＷ７はオフに制
御され、スイッチＳＷ２，ＳＷ３，ＳＷ４，ＳＷ８はオ
ンに制御される。
【００７８】図７（ｂ）に示すように、試験装置は、第
２の入力端子４に供給するテスト信号ＴＥＳＴ、即ち、
ラッチ回路１のタイミング入力端子Ｔ１及び比較用ラッ
チ回路２０のタイミング入力端子Ｔ２に入力する信号
を、時刻ｔ１のタイミングにおいてＬレベルからＨレベ
ルに変化させる。すると、ラッチ回路１のデータ入力端
子Ｄ１に入力される信号は、遅延回路２により遅延され
て遅延時間Δｔ１後（時刻ｔ２）にＬレベルからＨレベ
ルに変化する。さらに、比較用ラッチ回路２０のデータ
入力端子Ｄ２に入力される信号は、比較用遅延回路２１
により遅延され、時刻ｔ２のタイミングから遅延時間Δ
ｔ２後（時刻ｔ３）にＬレベルからＨレベルに変化す
る。
２の入力端子４に供給するテスト信号ＴＥＳＴ、即ち、
ラッチ回路１のタイミング入力端子Ｔ１及び比較用ラッ
チ回路２０のタイミング入力端子Ｔ２に入力する信号
を、時刻ｔ１のタイミングにおいてＬレベルからＨレベ
ルに変化させる。すると、ラッチ回路１のデータ入力端
子Ｄ１に入力される信号は、遅延回路２により遅延され
て遅延時間Δｔ１後（時刻ｔ２）にＬレベルからＨレベ
ルに変化する。さらに、比較用ラッチ回路２０のデータ
入力端子Ｄ２に入力される信号は、比較用遅延回路２１
により遅延され、時刻ｔ２のタイミングから遅延時間Δ
ｔ２後（時刻ｔ３）にＬレベルからＨレベルに変化す
る。
【００７９】この場合、ラッチ回路１のタイミング入力
端子Ｔ１に入力される信号が立ち上がる時刻ｔ１の時間
Ｔｈ１（＝Δｔ１）後に、データ入力端子Ｄ１に入力さ
れる信号がＬレベルからＨレベルとなる。一方、比較用
ラッチ回路２０のタイミング入力端子Ｔ２に入力される
信号が立ち上がる時刻ｔ１の時間Ｔｈ２（＝Δｔ１＋Δ
ｔ２）後に、データ入力端子Ｄ２に入力される信号がＬ
レベルからＨレベルとなる。
端子Ｔ１に入力される信号が立ち上がる時刻ｔ１の時間
Ｔｈ１（＝Δｔ１）後に、データ入力端子Ｄ１に入力さ
れる信号がＬレベルからＨレベルとなる。一方、比較用
ラッチ回路２０のタイミング入力端子Ｔ２に入力される
信号が立ち上がる時刻ｔ１の時間Ｔｈ２（＝Δｔ１＋Δ
ｔ２）後に、データ入力端子Ｄ２に入力される信号がＬ
レベルからＨレベルとなる。
【００８０】従って、比較用ラッチ回路２０は、ラッチ
回路１に比べて有効データとしてのＬレベルのデータを
確実にラッチできる。そして、有効データを確実にラッ
チする比較用ラッチ回路２０の出力信号とラッチ回路１
の出力信号とを、比較回路２２により比較して比較結果
が一致した場合、ラッチ回路１のホールド時間Ｔｈ１が
保証されることとなる。また、比較回路２２の比較結果
が不一致であればホールド時間Ｔｈ１は保証されない。
回路１に比べて有効データとしてのＬレベルのデータを
確実にラッチできる。そして、有効データを確実にラッ
チする比較用ラッチ回路２０の出力信号とラッチ回路１
の出力信号とを、比較回路２２により比較して比較結果
が一致した場合、ラッチ回路１のホールド時間Ｔｈ１が
保証されることとなる。また、比較回路２２の比較結果
が不一致であればホールド時間Ｔｈ１は保証されない。
【００８１】なお、本実施形態では、図７（ａ），
（ｂ）のように、比較用遅延回路２１の遅延時間Δｔ２
は遅延回路２の遅延時間Δｔ１とほぼ同程度で示してい
るがこれに限定するものではない。要は、比較用遅延回
路２１の遅延時間Δｔ２は、比較用ラッチ回路２０が有
効データを確実にラッチできるように設定される値であ
ればよい。
（ｂ）のように、比較用遅延回路２１の遅延時間Δｔ２
は遅延回路２の遅延時間Δｔ１とほぼ同程度で示してい
るがこれに限定するものではない。要は、比較用遅延回
路２１の遅延時間Δｔ２は、比較用ラッチ回路２０が有
効データを確実にラッチできるように設定される値であ
ればよい。
【００８２】また、セットアップ時間Ｔｓ１及びホール
ド時間Ｔｈ１の保証テストが終了した後、つまり、通常
動作時では、スイッチＳＷ１，ＳＷ２はオンに制御さ
れ、スイッチＳＷ３，ＳＷ４，ＳＷ７，ＳＷ８がオフに
制御される。
ド時間Ｔｈ１の保証テストが終了した後、つまり、通常
動作時では、スイッチＳＷ１，ＳＷ２はオンに制御さ
れ、スイッチＳＷ３，ＳＷ４，ＳＷ７，ＳＷ８がオフに
制御される。
【００８３】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）有効データを確実にラッチする比較用ラッチ回路
２０の出力とラッチ回路１の出力が比較回路２２を用い
て比較することで、セットアップ時間Ｔｓ１またはホー
ルド時間Ｔｈ１を保証するためのテストを実施すること
ができる。
ば、以下の効果を奏する。 （１）有効データを確実にラッチする比較用ラッチ回路
２０の出力とラッチ回路１の出力が比較回路２２を用い
て比較することで、セットアップ時間Ｔｓ１またはホー
ルド時間Ｔｈ１を保証するためのテストを実施すること
ができる。
【００８４】（２）比較回路２２により保証テストの結
果が判定されるため、簡易な試験装置での試験が可能と
なり試験コスト面で好適なものとなる。尚、上記各実施
の形態は、以下の態様で実施してもよい。
果が判定されるため、簡易な試験装置での試験が可能と
なり試験コスト面で好適なものとなる。尚、上記各実施
の形態は、以下の態様で実施してもよい。
【００８５】○上記各実施形態における遅延回路２は、
その遅延時間を可変とする構成としてもよい。具体的に
は、遅延回路２における抵抗素子の抵抗値を可変とする
構成としてもよいし、遅延回路２におけるバッファ回路
の段数を切り替え可能な構成としてもよい。また例え
ば、図８に示すように遅延時間の異なる複数の遅延回路
３０，３１，３２を備え、スイッチＳＷ１０〜ＳＷ１５
により遅延回路３０，３１，３２を選択可能な構成とす
る。なお、同スイッチＳＷ１０〜ＳＷ１５もテスト回路
５により制御される。このようにすれば、ラッチ回路１
のデータ入力端子Ｄ１に入力される信号とタイミング入
力端子Ｔ１に入力される信号との時間差が可変となる。
従って、多様な条件でのテストが可能となり、セットア
ップ時間またはホールド時間の保証テストが的確に実施
される。
その遅延時間を可変とする構成としてもよい。具体的に
は、遅延回路２における抵抗素子の抵抗値を可変とする
構成としてもよいし、遅延回路２におけるバッファ回路
の段数を切り替え可能な構成としてもよい。また例え
ば、図８に示すように遅延時間の異なる複数の遅延回路
３０，３１，３２を備え、スイッチＳＷ１０〜ＳＷ１５
により遅延回路３０，３１，３２を選択可能な構成とす
る。なお、同スイッチＳＷ１０〜ＳＷ１５もテスト回路
５により制御される。このようにすれば、ラッチ回路１
のデータ入力端子Ｄ１に入力される信号とタイミング入
力端子Ｔ１に入力される信号との時間差が可変となる。
従って、多様な条件でのテストが可能となり、セットア
ップ時間またはホールド時間の保証テストが的確に実施
される。
【００８６】○上記各実施形態の半導体集積回路装置の
スイッチＳＷ１〜ＳＷ８は、テスト回路５により制御さ
れる構成であったが、これに限定するものではない。例
えば、各スイッチＳＷ１〜ＳＷ８を制御するためのパッ
ドを形成し、ウエハーレベルでの初期のテスト時におい
て、該パッドに所定の電圧を印加することでスイッチＳ
Ｗ１〜ＳＷ８をオン・オフさせるように構成してもよ
い。この場合、パッドに対して電圧を供給しない場合
に、スイッチＳＷ１，ＳＷ２がオンし、スイッチＳＷ３
〜ＳＷ８がオフするように設定される。この様にする
と、テスト回路５を省略することができ、チップ面積の
増加を低減することができる。
スイッチＳＷ１〜ＳＷ８は、テスト回路５により制御さ
れる構成であったが、これに限定するものではない。例
えば、各スイッチＳＷ１〜ＳＷ８を制御するためのパッ
ドを形成し、ウエハーレベルでの初期のテスト時におい
て、該パッドに所定の電圧を印加することでスイッチＳ
Ｗ１〜ＳＷ８をオン・オフさせるように構成してもよ
い。この場合、パッドに対して電圧を供給しない場合
に、スイッチＳＷ１，ＳＷ２がオンし、スイッチＳＷ３
〜ＳＷ８がオフするように設定される。この様にする
と、テスト回路５を省略することができ、チップ面積の
増加を低減することができる。
【００８７】○上記各実施形態では、タイミング入力端
子Ｔ１に入力される信号の立ち上がりエッジでラッチす
る半導体集積回路装置のセットアップ時間及びホールド
時間の保証テストに適用しているが、これに限定するこ
となく、立ち下がりエッジでラッチするものに適用して
もよい。また、有効データもＨレベルまたはＬレベルと
してもよい。つまり、あらゆる条件での保証テストが可
能であり、様々な同期式半導体集積回路装置に適用でき
る。
子Ｔ１に入力される信号の立ち上がりエッジでラッチす
る半導体集積回路装置のセットアップ時間及びホールド
時間の保証テストに適用しているが、これに限定するこ
となく、立ち下がりエッジでラッチするものに適用して
もよい。また、有効データもＨレベルまたはＬレベルと
してもよい。つまり、あらゆる条件での保証テストが可
能であり、様々な同期式半導体集積回路装置に適用でき
る。
【００８８】○上記各実施形態では、セットアップ時間
Ｔｓ及びホールド時間Ｔｈの両方の保証テストを実施す
る回路構成であったが、これに限定するものではなく、
いずれか一方の保証テストを実施する回路構成としても
よい。例えば、第２の入力端子４からテスト信号ＴＥＳ
Ｔを入力して保証テストを実施する場合に限定すれば、
スイッチＳＷ２を省略してもよい。
Ｔｓ及びホールド時間Ｔｈの両方の保証テストを実施す
る回路構成であったが、これに限定するものではなく、
いずれか一方の保証テストを実施する回路構成としても
よい。例えば、第２の入力端子４からテスト信号ＴＥＳ
Ｔを入力して保証テストを実施する場合に限定すれば、
スイッチＳＷ２を省略してもよい。
【００８９】また、第二実施形態において、テスト信号
入力端子１１，１２のいずれか一方の端子等を省略して
セットアップ時間Ｔｓまたはホールド時間Ｔｈの保証テ
ストを実施する構成としてもよい。
入力端子１１，１２のいずれか一方の端子等を省略して
セットアップ時間Ｔｓまたはホールド時間Ｔｈの保証テ
ストを実施する構成としてもよい。
【００９０】さらに、第三実施形態においても、第３の
入力端子２３及びスイッチＳＷ７を省略して、ホールド
時間Ｔｈの保証テストを実施する回路構成にしてもよ
い。 ○上記各実施形態では、セットアップ時間Ｔｓまたはホ
ールド時間Ｔｈを保証テストするためのテスト信号ＴＥ
ＳＴが試験装置から入力される構成であったが、これに
限定するものではない。例えば、半導体集積回路装置に
内蔵されるテスト回路５によりテスト信号ＴＥＳＴを生
成し、該テスト信号がラッチ回路１のタイミング入力端
子Ｔ１またはデータ入力端子Ｄ１に入力される構成とす
る。この場合、試験装置の負荷を低減でき、より簡易な
試験装置での試験が可能となるため、試験コスト面で有
利なものとなる。テスト回路５は、半導体集積回路装置
内に形成されるため、当該装置の動作速度が変更されて
も、その動作速度に応じてテスト信号ＴＥＳＴを生成す
ることができる。そのため、装置の高速化に容易に対応
することが可能となる。なお、テスト回路５が信号発生
手段に相当する。また、テスト回路５と別に信号発生手
段としての信号発生回路を半導体集積回路装置に備える
構成としてもよい。
入力端子２３及びスイッチＳＷ７を省略して、ホールド
時間Ｔｈの保証テストを実施する回路構成にしてもよ
い。 ○上記各実施形態では、セットアップ時間Ｔｓまたはホ
ールド時間Ｔｈを保証テストするためのテスト信号ＴＥ
ＳＴが試験装置から入力される構成であったが、これに
限定するものではない。例えば、半導体集積回路装置に
内蔵されるテスト回路５によりテスト信号ＴＥＳＴを生
成し、該テスト信号がラッチ回路１のタイミング入力端
子Ｔ１またはデータ入力端子Ｄ１に入力される構成とす
る。この場合、試験装置の負荷を低減でき、より簡易な
試験装置での試験が可能となるため、試験コスト面で有
利なものとなる。テスト回路５は、半導体集積回路装置
内に形成されるため、当該装置の動作速度が変更されて
も、その動作速度に応じてテスト信号ＴＥＳＴを生成す
ることができる。そのため、装置の高速化に容易に対応
することが可能となる。なお、テスト回路５が信号発生
手段に相当する。また、テスト回路５と別に信号発生手
段としての信号発生回路を半導体集積回路装置に備える
構成としてもよい。
【００９１】
【発明の効果】以上詳述したように、本発明によれば、
セットアップ時間及びホールド時間を保証する際に、試
験装置のタイミングスキュー及び相対スキューの影響が
無くなり、正確な保証テストを実施できる。また、過剰
な保証により歩留まりを低下させることなく、安定した
製品取得が可能になる。さらに、高価な試験装置を必要
とせず、コスト面でも有利なものとなる。
セットアップ時間及びホールド時間を保証する際に、試
験装置のタイミングスキュー及び相対スキューの影響が
無くなり、正確な保証テストを実施できる。また、過剰
な保証により歩留まりを低下させることなく、安定した
製品取得が可能になる。さらに、高価な試験装置を必要
とせず、コスト面でも有利なものとなる。
【図１】 本発明の原理説明図。
【図２】 第一実施形態の半導体集積回路装置の一部回
路図。
路図。
【図３】 半導体集積回路装置の動作を説明するための
タイムチャート。
タイムチャート。
【図４】 半導体集積回路装置の動作を説明するための
タイムチャート。
タイムチャート。
【図５】 第二実施形態の半導体集積回路装置の一部回
路図。
路図。
【図６】 第三実施形態の半導体集積回路装置の一部回
路図。
路図。
【図７】 半導体集積回路装置の動作を説明するための
タイムチャート。
タイムチャート。
【図８】 別の半導体集積回路装置の一部回路図。
【図９】 従来の半導体集積回路装置の一部回路図。
【図１０】 セットアップ時間及びホールド時間を説明
するためのタイムチャート。
するためのタイムチャート。
【図１１】 セットアップ時間の保証テストを説明する
ためのタイムチャート。
ためのタイムチャート。
１…ラッチ回路 ２…遅延回路 ３…第１の入力端子 ４…第２の入力端子 ５…信号発生手段としてのテスト回路 １０…バッファ回路 １１，１２…テスト信号入力端子 ２０…比較用ラッチ回路 ２１…比較用遅延回路 ２２…比較回路 ２３…第３の入力端子 ＳＷ…スイッチ Ｄ…データ入力端子 Ｔ…タイミング入力端子
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 3/02 Ｆターム(参考） 2G032 AA01 AB01 AD06 AE08 AG07 AH04 AK15 5F038 CD08 CD09 DF01 DT02 DT04 DT05 DT18 EZ20 5J043 AA09 BB04 DD05 DD10 EE00
Claims (15)
- 【請求項１】 ラッチ回路と、 前記ラッチ回路のデータ入力端子に接続される第１の入
力端子と、 前記ラッチ回路のタイミング入力端子に接続される第２
の入力端子と、 前記第１の入力端子と第２の入力端子との間に接続さ
れ、前記ラッチ回路の保証時間のテスト時に前記第１又
は第２の入力端子からテスト信号が入力され、該テスト
信号を遅延させた信号を出力する遅延回路とを備えた、
ことを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１に記載の半導体集積回路装置に
おいて、 前記遅延回路は、前記第１，第２の入力端子にそれぞれ
スイッチを介して接続され、前記スイッチは、通常動作
時には共にオフに制御され、テスト時にはそのテスト項
目に応じてオン・オフ制御される、ことを特徴とする半
導体集積回路装置。 - 【請求項３】 請求項１に記載の半導体集積回路装置に
おいて、 前記第１の入力端子と第２の入力端子の内の少なくとも
一方は、前記ラッチ回路とスイッチを介して接続し、前
記スイッチは前記ラッチ回路のテスト時にオフに制御さ
れる、ことを特徴とする半導体集積回路装置。 - 【請求項４】 請求項２又は３に記載の半導体集積回路
装置において、 前記スイッチのオン・オフを制御するためのテスト回路
を備えた、ことを特徴とする半導体集積回路装置。 - 【請求項５】 請求項１に記載の半導体集積回路装置に
おいて、 前記テスト信号を発生する信号発生手段を備えた、こと
を特徴とする半導体集積回路装置。 - 【請求項６】 請求項１に記載の半導体集積回路装置に
おいて、 前記第２の入力端子は、バッファ回路を介して前記ラッ
チ回路のタイミング入力端子に接続される、ことを特徴
とする半導体集積回路装置。 - 【請求項７】 請求項１に記載の半導体集積回路装置に
おいて、 前記第１の入力端子と遅延回路との間と、前記第２の入
力端子と遅延回路との間のうちの少なくとも一方にテス
ト信号入力端子を接続し、該テスト信号入力端子からテ
スト信号を入力する、ことを特徴とする半導体集積回路
装置。 - 【請求項８】 請求項１に記載の半導体集積回路装置に
おいて、 前記遅延回路は、遅延時間が変更可能に構成された、こ
とを特徴とする半導体集積回路装置。 - 【請求項９】 請求項１に記載の半導体集積回路装置に
おいて、 タイミング入力端子が前記ラッチ回路のタイミング入力
端子及び前記第２の入力端子と接続される比較用ラッチ
回路と、 前記比較用ラッチ回路のデータ入力端子と前記ラッチ回
路のデータ入力端子との間に接続される比較用遅延回路
と、 前記ラッチ回路の出力と前記比較用ラッチ回路の出力と
を比較する比較回路とを備えた、ことを特徴とする半導
体集積回路装置。 - 【請求項１０】 請求項９に記載の半導体集積回路装置
において、 前記比較用ラッチ回路のデータ入力端子に接続する第３
の入力端子を備えた、ことを特徴とする半導体集積回路
装置。 - 【請求項１１】 ラッチ回路を備えた半導体集積回路装
置において、前記ラッチ回路のセットアップ時間・ホー
ルド時間を保証するためのテスト方法であって、 前記ラッチ回路のデータ入力端子とタイミング入力端子
の間に遅延回路を接続し、前記データ入力端子とタイミ
ング入力端子のうちの何れか一方の端子に前記ラッチ回
路をテストするためのテスト信号を供給し、他方の端子
に前記遅延回路から出力される遅延信号を供給する、こ
とを特徴とする半導体集積回路装置のテスト方法。 - 【請求項１２】 請求項１１に記載の半導体集積回路装
置のテスト方法において、 前記ラッチ回路のセットアップ時間のテスト時には、前
記データ入力端子に前記テスト信号を供給し、ホールド
時間のテスト時には、前記タイミング入力端子に前記テ
スト信号を供給する、ことを特徴とする半導体集積回路
装置のテスト方法。 - 【請求項１３】 請求項１２に記載の半導体集積回路装
置のテスト方法において、 前記ラッチ回路の保証テストは、前記テスト信号のエッ
ジと前記遅延信号のエッジに基づいて行われる、ことを
特徴とする半導体集積回路装置のテスト方法。 - 【請求項１４】 請求項１１に記載の半導体集積回路装
置のテスト方法において、 前記テスト信号は前記遅延回路の遅延時間と前記ラッチ
回路の保証時間に応じたパルス幅を持つパルス信号であ
って、 ホールド時間のテスト時には、前記データ入力端子に前
記テスト信号を供給し、セットアップ時間のテスト時に
は、前記タイミング入力端子にテスト信号を供給する、
ことを特徴とする半導体集積回路装置のテスト方法。 - 【請求項１５】 請求項１４に記載の半導体集積回路装
置のテスト方法において、 前記ラッチ回路の保証テストは、前記テスト信号の第２
エッジと、前記遅延信号の第１エッジに基づいて行われ
る、ことを特徴とする半導体集積回路装置のテスト方
法。
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