JP2000183156A - 誘電体分離基板及びそれを用いた半導体集積回路装置 - Google Patents
誘電体分離基板及びそれを用いた半導体集積回路装置Info
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- JP2000183156A JP2000183156A JP10352472A JP35247298A JP2000183156A JP 2000183156 A JP2000183156 A JP 2000183156A JP 10352472 A JP10352472 A JP 10352472A JP 35247298 A JP35247298 A JP 35247298A JP 2000183156 A JP2000183156 A JP 2000183156A
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Abstract
(57)【要約】
【課題】 ウエハの反りをなくし、半導体集積回路装置
の品質の向上を図ることができる誘電体分離基板及びそ
れを用いた半導体集積回路装置を提供する。 【解決手段】 誘電体分離基板の主表面側に形成された
少なくとも分離領域１００上に、耐酸化性の膜として、
第１の窒化膜１０５を形成する。また、誘電体分離基板
の裏面側にも、主表面側と同様に第２の窒化膜１０６を
形成する。この時、第２の窒化膜１０６は前記第１の窒
化膜１０５と同一パターンが望ましい。
の品質の向上を図ることができる誘電体分離基板及びそ
れを用いた半導体集積回路装置を提供する。 【解決手段】 誘電体分離基板の主表面側に形成された
少なくとも分離領域１００上に、耐酸化性の膜として、
第１の窒化膜１０５を形成する。また、誘電体分離基板
の裏面側にも、主表面側と同様に第２の窒化膜１０６を
形成する。この時、第２の窒化膜１０６は前記第１の窒
化膜１０５と同一パターンが望ましい。
Description
【０００１】
【発明の属する技術分野】本発明は、誘電体分離基板及
びそれを用いた半導体集積回路装置に関するものであ
る。
びそれを用いた半導体集積回路装置に関するものであ
る。
【０００２】
【従来の技術】従来の誘電体分離基板の製造方法として
は、例えば、特開昭５７−４５２４２号公報、特開昭６
１−２９２９３４号公報に開示されるものがあった。
は、例えば、特開昭５７−４５２４２号公報、特開昭６
１−２９２９３４号公報に開示されるものがあった。
【０００３】以下、その構成を図を用いて説明する。
【０００４】図４は係る従来の誘電体分離基板の製造工
程断面図である。
程断面図である。
【０００５】まず、図４（ａ）に示すように、例えば
（１００）結晶方位面を有する単結晶シリコン基板１の
主表面側に所望の深さを有するＶ字溝２を異方性エッチ
ングを用いて形成する。
（１００）結晶方位面を有する単結晶シリコン基板１の
主表面側に所望の深さを有するＶ字溝２を異方性エッチ
ングを用いて形成する。
【０００６】次に、図４（ｂ）に示すように、Ｖ字溝２
を含む単結晶シリコン基板１の表面に絶縁膜（通常はＳ
ｉＯ2 膜）３を形成する。
を含む単結晶シリコン基板１の表面に絶縁膜（通常はＳ
ｉＯ2 膜）３を形成する。
【０００７】次いで、図４（ｃ）に示すように、絶縁膜
３を介在させて単結晶シリコン基板１上に多結晶シリコ
ン層４を、前記単結晶シリコン基板１と同等の厚さまで
成長させる。
３を介在させて単結晶シリコン基板１上に多結晶シリコ
ン層４を、前記単結晶シリコン基板１と同等の厚さまで
成長させる。
【０００８】次に、単結晶シリコン基板１の底面に平行
になるように、多結晶シリコン層４をＡ−Ａ′線で示し
た位置まで除去することによって、図４（ｄ）の状態を
得る。
になるように、多結晶シリコン層４をＡ−Ａ′線で示し
た位置まで除去することによって、図４（ｄ）の状態を
得る。
【０００９】次に、単結晶シリコン基板１の反対側の主
表面側からＢ−Ｂ′線で示した前記Ｖ字溝２の先端が露
見する位置まで研磨除去する。このようにして、図４
（ｅ）に示すような単結晶シリコン島１ａ、１ｂ、１ｃ
が、互いに絶縁膜３で囲まれた誘電体分離基板が得られ
る。
表面側からＢ−Ｂ′線で示した前記Ｖ字溝２の先端が露
見する位置まで研磨除去する。このようにして、図４
（ｅ）に示すような単結晶シリコン島１ａ、１ｂ、１ｃ
が、互いに絶縁膜３で囲まれた誘電体分離基板が得られ
る。
【００１０】これ以降の工程は、図示しないが、通常の
拡散、ＣＶＤ、ホトリソ技術を用いて単結晶シリコン島
内に所望の半導体素子を形成し、最終的な半導体集積回
路装置を得る。
拡散、ＣＶＤ、ホトリソ技術を用いて単結晶シリコン島
内に所望の半導体素子を形成し、最終的な半導体集積回
路装置を得る。
【００１１】ここで、前記誘電体分離基板の裏面側は多
結晶シリコン層４が露出しているため、拡散工程、特に
熱酸化工程において、裏面側の酸化膜生成速度が表面側
より速いので、ウエハが湾曲（主表面側を上にして凹形
状）し、真空チャック方式等の装置搬送が不可能とな
り、ウエハ歩留を大幅に低下させていた。
結晶シリコン層４が露出しているため、拡散工程、特に
熱酸化工程において、裏面側の酸化膜生成速度が表面側
より速いので、ウエハが湾曲（主表面側を上にして凹形
状）し、真空チャック方式等の装置搬送が不可能とな
り、ウエハ歩留を大幅に低下させていた。
【００１２】この課題を解決した、第１の従来例とし
て、図５に示すように、裏面側に耐酸化性膜として、例
えば、Ｓｉ3 Ｎ4 膜１１を形成して凹形状のウエハの湾
曲を抑制していた。
て、図５に示すように、裏面側に耐酸化性膜として、例
えば、Ｓｉ3 Ｎ4 膜１１を形成して凹形状のウエハの湾
曲を抑制していた。
【００１３】また、この課題を解決した、第２の従来例
として、特開平６１−２９２９３４号公報等に記載され
るものが提案されている。
として、特開平６１−２９２９３４号公報等に記載され
るものが提案されている。
【００１４】この場合、図６に示すように、裏面側には
単結晶シリコン基板２１が露出しているので、熱酸化工
程における凹形状のウエハの湾曲の問題はない。なお、
２０は分離領域である。
単結晶シリコン基板２１が露出しているので、熱酸化工
程における凹形状のウエハの湾曲の問題はない。なお、
２０は分離領域である。
【００１５】
【発明が解決しようとする課題】しかしながら、上記し
た第１の従来の技術で説明した構造を用いて熱酸化処理
を施すと、裏面側は全く酸化されずに、主表面側のみ酸
化されるので、主表面側を上にしてウエハが凸形状に湾
曲する。この湾曲量（反り量）は酸化処理条件にもよる
が、通常２００μｍ〜３００μｍ湾曲するため、装置搬
送が困難となり、ウエハ歩留が低下するという問題があ
った。
た第１の従来の技術で説明した構造を用いて熱酸化処理
を施すと、裏面側は全く酸化されずに、主表面側のみ酸
化されるので、主表面側を上にしてウエハが凸形状に湾
曲する。この湾曲量（反り量）は酸化処理条件にもよる
が、通常２００μｍ〜３００μｍ湾曲するため、装置搬
送が困難となり、ウエハ歩留が低下するという問題があ
った。
【００１６】一方、第２の従来の技術においても、誘電
体分離基板の主表面側の一部の分離領域に多結晶シリコ
ン層４が露出しているので、裏面側よりも主表面側の酸
化膜生成速度が速くなるため、酸化処理条件にもよる
が、通常１５０μｍ〜２００μｍウエハが湾曲（主表面
側を上にしてウエハが凸形状）するという、第１の従来
の技術と同様の問題があった。
体分離基板の主表面側の一部の分離領域に多結晶シリコ
ン層４が露出しているので、裏面側よりも主表面側の酸
化膜生成速度が速くなるため、酸化処理条件にもよる
が、通常１５０μｍ〜２００μｍウエハが湾曲（主表面
側を上にしてウエハが凸形状）するという、第１の従来
の技術と同様の問題があった。
【００１７】また、上記したようなウエハ反りのため、
ホトリソ工程において解像不良が発生し、良品率が低下
し、更に、結晶欠陥の増加により、半導体集積回路装置
としての品質が低下してしまうという問題があった。
ホトリソ工程において解像不良が発生し、良品率が低下
し、更に、結晶欠陥の増加により、半導体集積回路装置
としての品質が低下してしまうという問題があった。
【００１８】本発明は、上記問題点を除去し、ウエハの
反りをなくし、半導体集積回路装置の品質の向上を図る
ことができる誘電体分離基板及びそれを用いた半導体集
積回路装置を提供することを目的とする。
反りをなくし、半導体集積回路装置の品質の向上を図る
ことができる誘電体分離基板及びそれを用いた半導体集
積回路装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕主表面側には側面及び底面に絶縁膜が設けられる
複数個の半導体単結晶島を有する半導体多結晶層を有
し、この半導体多結晶層に接合された単結晶支持体を有
する誘電体分離基板において、主表面側の少なくとも前
記半導体多結晶層上に第１の耐酸化性の膜を有し、反対
の裏面側となる前記単結晶支持体上の前記第１の耐酸化
性の膜に対向する部位に第２の耐酸化性の膜を具備する
ようにしたものである。
成するために、 〔１〕主表面側には側面及び底面に絶縁膜が設けられる
複数個の半導体単結晶島を有する半導体多結晶層を有
し、この半導体多結晶層に接合された単結晶支持体を有
する誘電体分離基板において、主表面側の少なくとも前
記半導体多結晶層上に第１の耐酸化性の膜を有し、反対
の裏面側となる前記単結晶支持体上の前記第１の耐酸化
性の膜に対向する部位に第２の耐酸化性の膜を具備する
ようにしたものである。
【００２０】〔２〕主表面側には側面及び底面に絶縁膜
が設けられる複数個の半導体単結晶島を有する第１の半
導体多結晶層を有し、この第１の半導体多結晶層に接合
された単結晶支持体を有する誘電体分離基板において、
主表面側とは反対の裏面側となる前記単結晶支持体上の
前記第１の半導体多結晶層が主表面に露出した部位に対
向する部位に第２の半導体多結晶層を具備するようにし
たものである。
が設けられる複数個の半導体単結晶島を有する第１の半
導体多結晶層を有し、この第１の半導体多結晶層に接合
された単結晶支持体を有する誘電体分離基板において、
主表面側とは反対の裏面側となる前記単結晶支持体上の
前記第１の半導体多結晶層が主表面に露出した部位に対
向する部位に第２の半導体多結晶層を具備するようにし
たものである。
【００２１】〔３〕主表面側には側面及び底面に絶縁膜
が設けられる複数個の半導体単結晶島を有する半導体多
結晶層を有し、この半導体多結晶層に接合された単結晶
支持体を有する第１の誘電体分離基板とこの第１の誘電
体分離基板と同様に構成される第２の誘電体分離基板と
が、第１及び第２の誘電体分離基板の反対の裏面側の単
結晶支持体間で接合されているようにしたものである。
が設けられる複数個の半導体単結晶島を有する半導体多
結晶層を有し、この半導体多結晶層に接合された単結晶
支持体を有する第１の誘電体分離基板とこの第１の誘電
体分離基板と同様に構成される第２の誘電体分離基板と
が、第１及び第２の誘電体分離基板の反対の裏面側の単
結晶支持体間で接合されているようにしたものである。
【００２２】〔４〕上記〔１〕、〔２〕又は〔３〕記載
の誘電体分離基板の各半導体単結晶島に、半導体素子を
形成するようにしたものである。
の誘電体分離基板の各半導体単結晶島に、半導体素子を
形成するようにしたものである。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。
て図面を参照しながら詳細に説明する。
【００２４】図１は本発明の第１実施例を示す誘電体分
離基板の断面図である。
離基板の断面図である。
【００２５】この図に示すように、誘電体分離基板の主
表面側に形成された少なくとも分離領域１００上に、耐
酸化性の膜として、例えば、第１の窒化膜１０５を公知
のＣＶＤ、ホトリソ、エッチング技術を用いて形成す
る。
表面側に形成された少なくとも分離領域１００上に、耐
酸化性の膜として、例えば、第１の窒化膜１０５を公知
のＣＶＤ、ホトリソ、エッチング技術を用いて形成す
る。
【００２６】また、誘電体分離基板の裏面側にも、主表
面側と同様に第２の窒化膜１０６を形成する。この時、
第２の窒化膜１０６は前記第１の窒化膜１０５と同一パ
ターンが望ましい。なお、１０４は単結晶シリコン基
板、１０３は多結晶シリコン層、１０２は絶縁膜、１０
１ａ，１０１ｂ，１０１ｃは単結晶シリコン島である。
面側と同様に第２の窒化膜１０６を形成する。この時、
第２の窒化膜１０６は前記第１の窒化膜１０５と同一パ
ターンが望ましい。なお、１０４は単結晶シリコン基
板、１０３は多結晶シリコン層、１０２は絶縁膜、１０
１ａ，１０１ｂ，１０１ｃは単結晶シリコン島である。
【００２７】次に、本発明の第２実施例について説明す
る。
る。
【００２８】図２は本発明の第２実施例を示す誘電体分
離基板の断面図である。
離基板の断面図である。
【００２９】この図に示すように、誘電体分離基板の裏
面側に増速酸化性の膜として、例えば、約１．０μｍの
膜厚を有する第２の多結晶シリコン層２０６を公知のＣ
ＶＤ技術を用いて形成し、公知のホトリソ、エッチング
技術を用いて前記第２の多結晶シリコン層２０６の所望
のパターンを形成する。
面側に増速酸化性の膜として、例えば、約１．０μｍの
膜厚を有する第２の多結晶シリコン層２０６を公知のＣ
ＶＤ技術を用いて形成し、公知のホトリソ、エッチング
技術を用いて前記第２の多結晶シリコン層２０６の所望
のパターンを形成する。
【００３０】この時、第２の多結晶シリコン層２０６の
パターンは、誘電体分離基板の主表面側に形成された分
離領域２００と同一パターンが望ましい。なお、２０５
は単結晶シリコン基板、２０４は第１の多結晶シリコン
層、２０３は絶縁膜、２０１ａ，２０１ｂ，２０１ｃは
単結晶シリコン島である。
パターンは、誘電体分離基板の主表面側に形成された分
離領域２００と同一パターンが望ましい。なお、２０５
は単結晶シリコン基板、２０４は第１の多結晶シリコン
層、２０３は絶縁膜、２０１ａ，２０１ｂ，２０１ｃは
単結晶シリコン島である。
【００３１】次に、本発明の第３実施例について説明す
る。
る。
【００３２】図３は本発明の第３実施例を示す誘電体分
離基板の断面図である。
離基板の断面図である。
【００３３】この図に示すように、第１の誘電体分離基
板３０１の裏面側に支持体として単結晶シリコン層を有
した第２の誘電体分離基板４０１を公知のウエハ貼り合
わせ技術を用いて形成する。
板３０１の裏面側に支持体として単結晶シリコン層を有
した第２の誘電体分離基板４０１を公知のウエハ貼り合
わせ技術を用いて形成する。
【００３４】この時、第２の誘電体分離基板４０１のパ
ターンは、第１の誘電体分離基板３０１と同一パターン
が望ましい。なお、３０３，４０３は多結晶シリコン
層、３０２，４０２は絶縁膜、３０１ａ，３０１ｂ，３
０１ｃ，４０１ａ，４０１ｂ，４０１ｃは単結晶シリコ
ン島である。
ターンは、第１の誘電体分離基板３０１と同一パターン
が望ましい。なお、３０３，４０３は多結晶シリコン
層、３０２，４０２は絶縁膜、３０１ａ，３０１ｂ，３
０１ｃ，４０１ａ，４０１ｂ，４０１ｃは単結晶シリコ
ン島である。
【００３５】最後に、図示しないが、上記第１、第２又
は第３実施例で示した構成の誘電体分離基板の各単結晶
シリコン島に、通常のＬＳＩプロセスによって半導体素
子を形成することにより、半導体集積回路装置を得るこ
とができる。
は第３実施例で示した構成の誘電体分離基板の各単結晶
シリコン島に、通常のＬＳＩプロセスによって半導体素
子を形成することにより、半導体集積回路装置を得るこ
とができる。
【００３６】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００３７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。
よれば、次のような効果を奏することができる。
【００３８】（１）請求項１記載の発明によれば、誘電
体分離基板の主表面側の少なくとも多結晶シリコン層が
露出している分離領域上に耐酸化性の膜を形成し、かつ
誘電体分離基板の裏面側にも、主表面側と同一パターン
の耐酸化性の膜を形成することにより、誘電体分離基板
の主表面側と裏面側に露出する多結晶シリコン層の面積
が同一になるようにしたので、酸化、拡散等の熱処理を
伴う工程でのウエハ反り量を大幅に低減できるようにな
る。
体分離基板の主表面側の少なくとも多結晶シリコン層が
露出している分離領域上に耐酸化性の膜を形成し、かつ
誘電体分離基板の裏面側にも、主表面側と同一パターン
の耐酸化性の膜を形成することにより、誘電体分離基板
の主表面側と裏面側に露出する多結晶シリコン層の面積
が同一になるようにしたので、酸化、拡散等の熱処理を
伴う工程でのウエハ反り量を大幅に低減できるようにな
る。
【００３９】また、誘電体分離基板の主表面側と裏面側
に露出する多結晶シリコン層の面積が同一になるように
したので、異なる酸化、拡散処理条件に対して、主表面
側と裏面側に形成される熱酸化膜による応力は同一にな
るため、裏面側の耐酸化性膜のパターンを最適化する必
要がなくなる。
に露出する多結晶シリコン層の面積が同一になるように
したので、異なる酸化、拡散処理条件に対して、主表面
側と裏面側に形成される熱酸化膜による応力は同一にな
るため、裏面側の耐酸化性膜のパターンを最適化する必
要がなくなる。
【００４０】（２）請求項２記載の発明によれば、多結
晶シリコン層の露出面積を、主表面側と裏面側が同一に
なるように誘電体分離基板の裏面側に多結晶シリコン膜
を形成したので、上記（１）に加え、ホトリソ、エッチ
ング工程を各々１工程ずつ削減できるようになる。
晶シリコン層の露出面積を、主表面側と裏面側が同一に
なるように誘電体分離基板の裏面側に多結晶シリコン膜
を形成したので、上記（１）に加え、ホトリソ、エッチ
ング工程を各々１工程ずつ削減できるようになる。
【００４１】また、誘電体分離基板の主表面側を平坦化
できるようになるため、素子表面平坦化工程が削除でき
るようになる。
できるようになるため、素子表面平坦化工程が削除でき
るようになる。
【００４２】（３）請求項３記載の発明によれば、上記
（２）の効果に加え、第１の誘電体分離基板の裏面側
に、第１の誘電体分離基板と同一のパターンを有する第
２の誘電体分離基板を、ウエハ貼り合わせ技術を用いて
形成することにより、第１、第２の誘電体分離基板の応
力が相殺されるので、初期のウエハ反り（通常５０〜１
５０μｍ）を無くすことが可能となり、また、酸化、拡
散等の熱処理を伴う工程でのウエハ反りを完全に防止で
きるようになる。
（２）の効果に加え、第１の誘電体分離基板の裏面側
に、第１の誘電体分離基板と同一のパターンを有する第
２の誘電体分離基板を、ウエハ貼り合わせ技術を用いて
形成することにより、第１、第２の誘電体分離基板の応
力が相殺されるので、初期のウエハ反り（通常５０〜１
５０μｍ）を無くすことが可能となり、また、酸化、拡
散等の熱処理を伴う工程でのウエハ反りを完全に防止で
きるようになる。
【００４３】したがって、ホトリソのパターニング精度
が良好になるため微細化が可能となり、さらにはウエハ
反りによる結晶欠陥も低減することができ、素子特性の
品質が向上する。
が良好になるため微細化が可能となり、さらにはウエハ
反りによる結晶欠陥も低減することができ、素子特性の
品質が向上する。
【００４４】（４）請求項４記載の発明によれば、上記
（１）、（２）又は（３）で示した構成の誘電体分離基
板の単結晶シリコン島に半導体素子を形成することによ
り、性能の良い安定した品質の半導体集積回路装置を得
ることができる。
（１）、（２）又は（３）で示した構成の誘電体分離基
板の単結晶シリコン島に半導体素子を形成することによ
り、性能の良い安定した品質の半導体集積回路装置を得
ることができる。
【図１】本発明の第１実施例を示す誘電体分離基板の断
面図である。
面図である。
【図２】本発明の第２実施例を示す誘電体分離基板の断
面図である。
面図である。
【図３】本発明の第３実施例を示す誘電体分離基板の断
面図である。
面図である。
【図４】従来の誘電体分離基板の製造工程断面図であ
る。
る。
【図５】従来の誘電体分離基板の断面図（その１）であ
る。
る。
【図６】従来の誘電体分離基板の断面図（その２）であ
る。
る。
１００，２００ 分離領域 １０１ａ，１０１ｂ，１０１ｃ，２０１ａ，２０１ｂ，
２０１ｃ，３０１ａ，３０１ｂ，３０１ｃ，４０１ａ，
４０１ｂ，４０１ｃ 単結晶シリコン島 １０２，２０３，３０２，４０２ 絶縁膜 １０３，３０３，４０３ 多結晶シリコン層 １０４，２０５ 単結晶シリコン基板 １０５ 第１の窒化膜 １０６ 第２の窒化膜 ２０４ 第１の多結晶シリコン層 ２０６ 第２の多結晶シリコン層 ３０１ 第１の誘電体分離基板 ４０１ 第２の誘電体分離基板
２０１ｃ，３０１ａ，３０１ｂ，３０１ｃ，４０１ａ，
４０１ｂ，４０１ｃ 単結晶シリコン島 １０２，２０３，３０２，４０２ 絶縁膜 １０３，３０３，４０３ 多結晶シリコン層 １０４，２０５ 単結晶シリコン基板 １０５ 第１の窒化膜 １０６ 第２の窒化膜 ２０４ 第１の多結晶シリコン層 ２０６ 第２の多結晶シリコン層 ３０１ 第１の誘電体分離基板 ４０１ 第２の誘電体分離基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石切山 衛 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 Ｆターム(参考） 5F032 AA06 DA02 DA25 DA71
Claims (4)
- 【請求項１】 主表面側には側面及び底面に絶縁膜が設
けられる複数個の半導体単結晶島を有する半導体多結晶
層を有し、該半導体多結晶層に接合された単結晶支持体
を有する誘電体分離基板において、 主表面側の少なくとも前記半導体多結晶層上に第１の耐
酸化性の膜を有し、反対の裏面側となる前記単結晶支持
体上の前記第１の耐酸化性の膜に対向する部位に第２の
耐酸化性の膜を具備することを特徴とする誘電体分離基
板。 - 【請求項２】 主表面側には側面及び底面に絶縁膜が設
けられる複数個の半導体単結晶島を有する第１の半導体
多結晶層を有し、該第１の半導体多結晶層に接合された
単結晶支持体を有する誘電体分離基板において、 主表面側とは反対の裏面側となる前記単結晶支持体上の
前記第１の半導体多結晶層が主表面に露出した部位に対
向する部位に第２の半導体多結晶層を具備することを特
徴とする誘電体分離基板。 - 【請求項３】 主表面側には側面及び底面に絶縁膜が設
けられる複数個の半導体単結晶島を有する半導体多結晶
層を有し、該半導体多結晶層に接合された単結晶支持体
を有する第１の誘電体分離基板と該第１の誘電体分離基
板と同様に構成される第２の誘電体分離基板とが、第１
及び第２の誘電体分離基板の反対の裏面側の単結晶支持
体間で接合されていることを特徴とする誘電体分離基
板。 - 【請求項４】 請求項１、２又は３記載の誘電体分離基
板の各半導体単結晶島に、半導体素子を形成するように
したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10352472A JP2000183156A (ja) | 1998-12-11 | 1998-12-11 | 誘電体分離基板及びそれを用いた半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10352472A JP2000183156A (ja) | 1998-12-11 | 1998-12-11 | 誘電体分離基板及びそれを用いた半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000183156A true JP2000183156A (ja) | 2000-06-30 |
Family
ID=18424308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10352472A Pending JP2000183156A (ja) | 1998-12-11 | 1998-12-11 | 誘電体分離基板及びそれを用いた半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000183156A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005074021A1 (de) | 2004-01-31 | 2005-08-11 | X-Fab Semiconductor Foundries Ag | Passivierung tiefer isolierender trenngraeben mit versenkten abdeckschichten |
-
1998
- 1998-12-11 JP JP10352472A patent/JP2000183156A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005074021A1 (de) | 2004-01-31 | 2005-08-11 | X-Fab Semiconductor Foundries Ag | Passivierung tiefer isolierender trenngraeben mit versenkten abdeckschichten |
| US7625805B2 (en) | 2004-01-31 | 2009-12-01 | X-Fab Semiconductor Foundries Ag | Passivation of deep isolating separating trenches with sunk covering layers |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040113 |