JP2000174435A - プリント回路カ―ド、及び、その製造方法 - Google Patents

プリント回路カ―ド、及び、その製造方法

Info

Publication number
JP2000174435A
JP2000174435A JP11307333A JP30733399A JP2000174435A JP 2000174435 A JP2000174435 A JP 2000174435A JP 11307333 A JP11307333 A JP 11307333A JP 30733399 A JP30733399 A JP 30733399A JP 2000174435 A JP2000174435 A JP 2000174435A
Authority
JP
Japan
Prior art keywords
layers
layer
metal layer
circuit card
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11307333A
Other languages
English (en)
Other versions
JP3384775B2 (ja
Inventor
Fallon Kenneth
ケネス・ファロン
A Jimaazu Maigueru
マイグェル・エー・ジマーズ
W Keithler Ross
ロス・ダブリュー・キースラー
John M Lauffer
ジョン・エム・ラウファー
H Magnuson Roy
ロイ・エイチ・マグヌソン
R Markovich Voya
ヴォヤ・アール・マーコヴィッチ
Menisu Aira
アイラ・メニス
P Paoletti Jim
ジム・ピー・パオレッティ
Perino Maaribesu
マーリベス・ペリノ
A Welsh John
ジョン・エイ・ウェルシュ
E Wilson William
ウィリアム・イー・ウィルソン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2000174435A publication Critical patent/JP2000174435A/ja
Application granted granted Critical
Publication of JP3384775B2 publication Critical patent/JP3384775B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/44Manufacturing insulated metal core circuits or other insulated electrically conductive core circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/44Manufacturing insulated metal core circuits or other insulated electrically conductive core circuits
    • H05K3/445Manufacturing insulated metal core circuits or other insulated electrically conductive core circuits having insulated holes or insulated via connections through the metal core
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/05Insulated conductive substrates, e.g. insulated metal substrate
    • H05K1/056Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an organic insulating layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09554Via connected to metal substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703Plating
    • H05K2203/0733Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0017Etching of the substrate by chemical or physical means
    • H05K3/0023Etching of the substrate by chemical or physical means by exposure and development of a photosensitive insulating layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/425Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/426Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in substrates without metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)
  • Insulated Metal Substrates For Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

(57)【要約】 【課題】 露光式潜像形成誘電材料の層が、パワー・プ
レーンを形成する金属層の対向する両面に使用された、
回路カードを得る。 【解決手段】 プリント回路カードの形成方法が与えら
れる。一組の、光線によって潜像を形成可能な材料(ph
otoimageable material)24、26によって挟まれ、
パワー・プレーンとして機能する金属層20と、露光式
形成(photoform)された金属充填ヴィア46と、露光
式形成されためっきスルーホール48が、露光式パター
ン形成可能な材料(photopatternable material)に形
成され、シグナル回路が上記2つの誘電体層の表面上に
形成され、ヴィア46とめっきスルーホール48に接続
される。ボードの周囲にボーダー14を有し、上記の金
属層20は、上記誘電体層の内の一つの誘電体層26の
端部から離れてその端部を備えている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、回路ボードや回
路カード等及びその形成に関するものであり、特に、2
つのシグナル・プレーンと一つのパワー・プレーンを備
える回路ボードもしくはカードであって、パワー・プレ
ーンは、露光式パターン形成可能な誘電材料の2つの層
の間に挟まれ、シグナル・プレーンのための回路層が、
その上に形成されている、回路ボードや回路カード等及
びその形成に関するものである。
【0002】
【従来の技術】従来の回路ボードの構成において、回路
ボードの断面は、エポキシ含浸ファイバグラスであるF
R4のような、光線によってパターン形成不可能な誘電
体(non-photopatternable dielectric)、そして、一
つもしくはそれ以上の銅層を含む。ヴィアやめっきスル
ーホールが、誘電材料に機械的にもしくはレーザであけ
られる。これは、各ホールが的確にかつ連続的にあけら
れるように、正確に位置あわせして、あなを開けること
が必要とされる。さらには、いくつかの例では、カード
もしくはボードの端部の周りにアイソレーション・ボー
ダーを設けて、パワー・プレーンが端部で露出しないよ
うにすることが必要とされる。同一のプレーン上に分離
された電圧領域を可能にするために、アイソレーション
・ボーダーはカードもしくはボード内にも形成される。
アイソレーション・ボーダーは、銅をエッチングし、そ
の下のFR4材料を露出させることによって形成され
る。露出したFR4材料は、設計上お互いに接触しては
ならない、銅の2つの隣接する領域を分離する。アイソ
レーション・ボーダーは、ボードの端部の周りにも使用
され、端部で露出した銅が、カードもしくはボードのプ
ロファイル処理において、互いに接合接触するのを防
ぐ。同様の技術が、部分表示番号(part number)のよ
うに、ボード上のテクスト(text)を表示する等のため
に使用される。
【0003】
【発明が解決しようとする課題】光線によって潜像を形
成可能な材料(photoimageable material)、すなわち
露光式潜像形成材料が金属基板の一つの面に使用されて
きたが、露光式潜像形成材料が2S/1Pボードを形成
するために使用され、露光式潜像形成材料が金属パワー
・プレーンの両面に使用されると、様々な処理上の問題
が生ずる。予め形成された金属のパワー・プレーンを、
回路トレースを形成する誘電材料のような誘電ポリマー
で、サンドイッチ状に挟む処理に於いて、アイソレーシ
ョン・ボーダーは露光式パターン形成が不可能な(non-
photopatternable)FR4と同じ方法で形成することは
できない。もしも銅がエッチングされた後に同じ処理が
用いられると、各部分を互いに保持するための材料が残
っていないため、パネルの各部分が分離され、文字どお
り分解するであろう。
【0004】本発明の目的は、露光式潜像形成誘電材料
の層が、パワー・プレーンを形成する金属層の対向する
両面に使用され、誘電体層上に回路トレースが形成さ
れ、誘電体層中にヴィアとスルーホールが形成される、
方法を提供することである。一つの態様に於いて、アイ
ソレーション・ボーダーが、パワー・プレーンに、パネ
ルが分解することなく形成されうる技術が与えられる。
【0005】
【課題を解決するための手段】本発明に於いて、プリン
ト回路カードもしくは回路ボードの形成方法が与えられ
る。一組の光線によって潜像を形成可能な材料(photoi
mageable material)、すなわち露光式潜像形成誘電層
によって挟まれ、パワー・プレーンとして機能する金属
層と、露光式形成(photoform)された金属充填ヴィア
と、露光式形成されためっきスルーホールが、露光式パ
ターン形成可能な材料(photopatternable material)
に形成され、シグナル回路が上記2つの誘電体層の表面
上に形成され、ヴィアとめっきスルーホールに接続され
る。一つの形態においては、ボードもしくはカードの周
囲にボーダーを有し、上記の金属層は、上記誘電体層の
内の一つの誘電体層の端部から離れてその端部を備えて
いる。ボーダーは、カードもしくはボード内に於いて、
同一プレーン上で電圧を分離するために使用することが
できる。この方法は、好ましくはクリアランス・ホール
(clearance hole)を備えた銅箔の、金属層を与えるス
テップを含む。硬化可能な(curable)露光式潜像形成
誘電材料の第1の層は、箔の一つの面に堆積され、硬化
可能な露光式潜像形成誘電材料の第2層は、もう一方の
対向面に堆積される。好ましくは、硬化可能な露光式潜
像形成誘電材料は、エポキシを基礎とする樹脂である。
【0006】硬化可能な露光式潜像形成誘電材料の第1
及び第2層の双方は、それぞれの面において前もって選
択されたパターンで露光式パターン形成される。(ボー
ダーが形成される場合は、第1層はボーダーのパターン
を含み、第2層上のパターンは、ボーダー・パターンを
含まない。)パターンは、第1及び第2層上で現像さ
れ、ヴィアを通って金属層を露出させ、ボーダーが形成
される場合は、現像パターンにおけるボーダーにおいて
金属を露出させる。金属層内のクリアランス・ホールに
おいては、両方の誘電体層においてパターン形成された
ホールに基づき、スルーホールが現像されている。その
後、それぞれの露光式潜像形成材料の表面、ヴィアそし
てスルーホールがフォトリソグラフィ技術を使用して、
そして好ましくは付加的銅めっきによって、金属被覆さ
れる。もし、ボーダーがある場合は、第1層を通って露
出されているボーダーの周囲の金属はエッチングされ、
それにより、金属層の端部を越えて広がる第2層によっ
て画定される端部を有する基板を与える。このエッチン
グは、好ましくは、残りの回路をフォトレジストを使用
して保護し、フォトリソグラフィ技術を利用して行われ
る。そのような技術が使用されるとき、フォトレジスト
はその後取り除かれ、それにより、対向両面上の金属被
膜、両面から中心の金属層に延びているヴィア、2つの
外側の回路化された金属層を結合するめっきスルーホー
ルを有する回路ボード、もしくは回路カードが与えられ
る。そして、金属を取り除いてボーダーを形成する場合
は、現像されずに残されたパターン形成誘電材料の一つ
によって全体が保持される。
【0007】
【発明の実施の形態】図1は、複数の回路ボードもしく
はカードを形成するために使用されたパネルの概略構成
図である。カード、ボード、もしくはカードあるいはボ
ードのセクションが、電気的に分離されることが必要と
されるときは、パワー・プレーンにおいて、様々なカー
ドもしくはボードの間の物理的接触が形成されないこと
が可能である。図1に示されるように、パネル10に
は、複数の回路カード12が形成され、様々なカード1
2がボーダー14によって分けられている、このボーダ
ー14は各カード12の周りを完全に囲っている。ボー
ダー16は、カード内に於いて電気的な分離を与えるボ
ーダである。カードもしくは回路カードという言葉は、
チップ・キャリアとして使用されうる回路が実装された
基板、もしくは、チップのようなコンポーネントを実装
するための回路ボードを指すために使用される。カード
12の形成は、図2−12に様々な段階が示されてい
る。まず始めに、パワー・プレーンを形成する金属層が
あり、様々なステップを通じて、パワー・プレーンを形
成する金属が存在しない、ボーダーを周囲に有する回路
化されたカードもしくはボードが、最終的に形成され
る。
【0008】図2において、金属層20が示されてお
り、一つの好ましい実施形態において、それは1−oz
銅箔の形状をした銅であるが、他のサイズの、例えば、
2−oz銅箔であってもよい。しかし、1−oz銅箔
は、一つのパワー・プレーンのために使用される従来の
一般的な一つの材料である。金属層は、およそ0.01
778ミリメートル(0.7ミル)から0.07112
ミリメートル(2.8ミル)の厚さを有することが好ま
しい。以下には、1P/2P配置を有する、すなわち、
1パワー・プレーン、2シグナル・プレーンの回路カー
ドの形成について記述される。
【0009】多くの例において、誘電体の一つの層の露
出した表面上の回路から、他の誘電材料の露出した表面
上の回路まで延びている、めっきスルーホールが必要と
される。そのような場合、スルーホールが銅箔20に形
成される(その一つが22に示される)。これらは、機
械的にドリルで開けるか、エッチングによって形成する
ことができる。エッチングのための一つの技術は、フォ
トリソグラフィ処理を利用するものであり、ホールのそ
れぞれの場所が、銅の両側の表面に被覆されたフォトレ
ジストにパターン及び現像され、ホールが銅を通って、
塩化銅(CuCl)のようなエッチング液によってエ
ッチングされる。その後、フォトレジストが取り除かれ
る。この処理はよく知られたものである。
【0010】光線によって潜像を形成させる材料(phot
oimageable material)、すなわち露光式潜像形成誘電
材料の第1の層24は、銅箔20の一つの面に被覆さ
れ、露光式潜像形成誘電材料の第2の層26は、、銅箔
20の対向面に被覆され、28に示すように、誘電材料
がスルーホール22を埋める。誘電材料の各層は、好ま
しくは、0.0508ミリメートル(2ミル)と0.1
016ミリメートル(4ミル)の間の厚さを備える。特
に有益な露光式潜像形成材料は、米国特許USP502
6624”光撮像のための組成物”に述べられているタ
イプのエポキシを基礎とした材料である。図3に示され
ているように、この材料は露光式潜像形成、すなわち、
露光式パターン形成(photopattern)され、現像されて
所望のパターンをあきらかにし、その後、硬化(cure
d)されて誘電体基板を与える。この基板の上には、め
っきされた銅のような金属回路トレースが、回路ボード
を形成するために形成されうる。誘電材料は上記のUS
P5026624に記載されるように、カーテン・コー
ティングされるか、あるいは、USP5300402に
記載されるように、それはシキソトロピーを含むことが
可能で、スクリーンを適用することが可能である。材料
は、ドライ・フィルムを与えることも可能である。ドラ
イ・フィルムを形成する技術は、以下に記載する。
【0011】露光式潜像形成誘電組成物が用意され、お
よそ86.5から89%の固体含有物を有している。こ
の固体含有物には以下のようなものが含まれる。およそ
27.24%のPKHCフェノキシ樹脂;41.08%
のEpirez5183、テトラブロモビスフェノール
A;22.88%のEpirez SU−8、オクタフ
ァンクショナル・エポキシ・ビスフェノールA・ホルム
アルデヒド・ノボラック樹脂、4.85%のUVE10
14フォトイニシエータ;0.07%のエチルバイオレ
ット染料;3M社の0.03%Fc430、フッ素化ポ
リエチル非イオン系界面活性物質(fluorinated polyet
her nonionic surfactant);Degussaの3.8
5%Aerosil380、アモルファス・シリコン・
ダイオキサイド;等である。溶液は、露光式潜像形成誘
電組成物全体で、およそ11から13.5%の濃度であ
った。露光式潜像形成誘電組成物は、Dupon社のポ
リエチレン・テレフタレートであるMylarDを使用
した約1.42の厚さのポリエステル層のセグメント上
に被覆される。露光式潜像形成誘電組成物は乾燥され、
0.07112ミリメートル(2.8ミル)厚さの露光
式潜像形成誘電薄膜をポリエチレン・テレフタレート・
バッキング(backing)の上に形成する。
【0012】上記USP5026624と530040
2に記載されているような、特定の材料24と26は、
ネガ反応をする光誘電体である。従って、光化学放射、
このケースではUV光にさらされている領域は、材料が
現像装置において現像されるときに現像されず(すなわ
ち残り)、露出していない領域は取り除かれる、つま
り、現像によって取り除かれる。現像除去される領域を
有するフォトレジスト24と26の両方に、マスクが適
用され、誘電材料24と26の残りの領域がUV光にさ
らされる。この材料を現像するための好ましい薬剤は、
プロピレン・カーボネイトである。図4に示されるよう
に、これによって、銅箔20の表面にまで延びる開口部
32と、下の箔20を露出させ、ボーダーを形成するフ
ォトレジスト24上の開口部34、そして、銅箔20の
中に開口部32よりも直径が大きく、めっきスルーホー
ルとなる開口部36が形成される。現像の後に、残って
いる誘電材料24と26にUVバンプが与えられ、およ
そ150−190℃の温度で硬化される。現像と硬化に
ついては、USP5026624に詳細に記載されてい
る。誘電材料は、ベースを形成するために十分に強化す
ることができ、そのベースの上に電気的回路が堆積もし
くは形成されうる。この後に、全体表面が気体ブラスト
(blasting)と選択的スミア除去によって処理され、そ
の後、よく知られるように、無電界銅めっきのため、こ
のましくは、パラジウム38を用いて銅めっきのために
シードを形成する。この製造段階は、図2cに示されて
いる。
【0013】製造物の両面は、図5に示す点に於いて、
フォトレジスト40によって被覆されている。好ましく
は、このレジストはDupon Resiston T
168であり、これは、ネガ反応をするフォトレジスト
である。フォトレジストは、それから、銅めっきがされ
る部分以外の全ての部分で露出され、現像される。レジ
ストは好ましくはよく知られるようにプロピレン・カー
ボネイトで現像され、銅めっきがなされる部分でフォト
レジスト40を通って開口部42を形成する。開口部は
層24と26の上に位置し、回路トレースと、ヴィア
と、そして、めっきスルーホールが形成される。この製
造段階は図6に示されている。
【0014】次に、よく知られた技術を用いて、図7に
示すように、銅がフォトレジスト40における開口部4
2を通って露出した領域に無電界めっきし、誘電材料2
4と26上の回路トレース44と、誘電材料24と26
を通って延びて銅層20に接触するブラインド・ヴィア
46と、そして、めっきスルーホール48を形成する。
必ずしも必要ではないが、これに続いて、随意に、表面
を平坦化してもよい。
【0015】無電界めっきに続いて、フォトレジスト4
0は、図8に示すように、プロピレン・カーボネイトに
よって、上昇された温度に於いて取り除かれ、回路4
4、ヴィア46、めっきされたスルーホール48を与え
る。フォトレジストの現像は、開口部34においてフォ
トレジスト24の下の銅20を露出させる。銅20は対
向面においてはフォトレジスト26を通って露出されな
い。この段階に於いて、めっきがなされずに残っている
パラジウム・シード38は、取り除かれる。これは、好
ましくはシアン化物浴内で行われる。
【0016】パラジウム・シードの取り除きに続いて、
図9に示すように、フォトレジスト50を、両面にもう
一度被覆する。好ましくは、このフォトレジストは、M
acDermid Companyが販売している、ネ
ガ反応をするMIフォトレジストである。露光式パター
ン形成材料24の上に形成されたフォトレジスト50
は、開口部34以外の全ての部分で露出、現像されて、
開口部34と連通する開口部52が与えられる。これ
は、炭酸ナトリウムを使用して現像することができる。
これは、図10に示されている。
【0017】開口部34の下に露出された銅は、それか
ら、好ましくは、塩化銅(cupric chloride solution)
溶液を使用してエッチングし、図11に示すような構成
部分を与える。
【0018】フォトレジスト50の残留物は、それか
ら、NaOHで取り除かれ、図12に示すような構成部
分となる。見られるように、銅箔20は、露光式パター
ン形成材料24の外側の端部、その端部を有するが、露
光式パターン形成材料26の外側の端部は銅20を越え
て広がっている。従って、図1に示すように、ボーダー
は最上部の露光式パターン形成材料24とその周囲の銅
20に形成されているが、パネル全体は底部の露光式パ
ターン形成材料26によって保持されている。このよう
に、パネル全体10の統合を維持している。
【0019】もし、ボーダーが必要ではないならば、つ
まり、もし、銅シート20をユニットとして維持するこ
とができ、ボードの端部まで延ばすことができるなら
ば、上記のボーダーの形成に関する各処理ステップは省
くことができる。従って、開口部34は形成されず、フ
ォトパターンとめっきは、図4から最終的な製品を示す
図8に示されるように行われる。なぜなら図9から12
に示される各ステップは不要であるからである。
【0020】以上のように、本発明の好ましい実施形態
を説明した。しかし、この記述は一例を例示したものに
過ぎず、本発明はこの実施形態に限定されるものではな
く、様々なアレンジ、変更、変形を本発明の技術的範囲
内に於いて行うことが可能である。
【0021】以下に本発明のまとめとして記載する。 (1)2つの誘電体層によって挟まれた金属層を有し、
周囲にボーダーを備えるプリント回路カードであって、
前記金属層は前記2つの誘電体層の内の一つの誘電体層
の端部から離れて端部を有する、プリント回路カードの
製造方法であって、金属層を与えるステップと、前記金
属層の両面に、硬化可能な露光式潜像形成材料の第1及
び第2層を与えるステップと、前記第1及び第2層に予
め定められたパターンを露光式パターン形成するステッ
プとを有し、前記第1層のパターンはボーダー・パター
ンを含み、さらに、現像パターンにおけるヴィアとボー
ダーを通って前記金属層の各部分を露出させるために、
前記第1及び第2層のパターンを現像するステップと、
その後、前記第1及び第2層上に回路を、そして前記第
1及び第2層にヴィアを、フォトリソグラフィーの技術
を用いて形成するために、前記第1及び第2層を金属被
覆し、前記金属層の端部を越えて広がる前記第2層によ
って画定される端部を有する基板を与えるために、前記
第1の層を通って前記ボーダーにおいて露出した金属を
エッチングするステップと、を有するプリント回路カー
ドの製造方法。 (2)さらに、前記誘電体の第1層、第2層、及び前記
金属層を通って延びるホールを露光式形成(photofor
m)し、前記ホールに金属を堆積するステップを有す
る、(1)に記載のプリント回路カードの製造方法。 (3)前記金属層は銅であることを特徴とする、(1)
又は(2)に記載のプリント回路カードの製造方法。 (4) 前記第1及び第2層の金属被覆は、銅の無電界
めっきによってなされることを特徴とする、(3)に記
載のプリント回路カードの製造方法。 (5)前記露光式潜像形成材料は、エポキシを基礎とす
る樹脂であることを特徴とする、(1)、(2)、
(3)又は(4)に記載の露光式潜像形成材料。 (6)前記ボーダーにおいて露出される金属は、前記第
1及び第2層の金属被覆の後にエッチングされることを
特徴とする、(1)、(2)、(3)、(4)又は
(5)に記載のプリント回路カードの製造方法。 (7) 複数の回路ボードが一つのパネルに形成される
ことを特徴とする、(1)に記載のプリント回路カード
の製造方法。 (8) 前記露光式潜像形成材料の第1及び第2層は、
ドライ・フィルム材料として適用されることを特徴とす
る、(1)、(2)、(3)、(4)、(5)、(6)
又は(7)に記載のプリント回路カードの製造方法。 (9) さらに、前記露光式潜像形成材料の第1及び第
2層を形成する前に、前記金属層に開口部を形成するス
テップと、前記開口部を前記露光式潜像形成材料で埋
め、前記露光式潜像形成材料内に前記金属層の開口部を
通ってホールを形成し、前記露光式潜像形成材料内のホ
ールに金属を堆積するステップと、を有する、(2)に
記載のプリント回路カードの製造方法。 (10) 2つの誘電体層によって挟まれた金属層を有
するプリント回路カードであって、前記2つの誘電体層
は硬化可能な露光式潜像形成材料で形成され、前記各誘
電体層は外側端部を有し、前記2つの誘電体層の内の一
つの誘電体層の端部から離れて端部を有し、前記他の誘
電体層の端部に隣接する端部を有する前記金属層から構
成され、前記回路カードを囲うボーダーをさらに有し、
前記2つの誘電体層の第1及び第2層上に回路を形成す
る、前記前記第1及び第2層のそれぞれの金属被膜(me
tallization)と、前記第1及び第2層内に、前記回路
と前記金属層に接続した、金属充填(metal filled)ヴ
ィアとを、さらに備えた、プリント回路カード。 (11) 前記それぞれの誘電体層と金属層とを通って
延びるめっきスルーホルをさらに有する、(10)に記
載のプリント回路カード。 (12) 前記めっきスルーホールは、前記2つの誘電
体層に電気的に接続されている、(11)に記載のプリ
ント回路カード。 (13) 複数の回路ボードが、前記誘電体層の一つに
おいて、ボーダーによって結合されて一つのパネルを構
成することを特徴とする(10)、(11)又は(1
2)の記載のプリント回路カード。 (14) 前記金属層は銅であることを特徴とする、
(10)、(11)、(12)又は(13)に記載のプ
リント回路カード。 (15) 前記回路は銅であることを特徴とする、(1
0)、(11)、(12)又は(13)に記載のプリン
ト回路カード。 (16) プリント回路カードを形成する方法であっ
て、対向する両面を有する金属層を与えるステップと、
前記金属層を通って少なくとも一つの開口部を形成する
ステップと、前記金属層の各対向両面に、露光式潜像形
成材料の第1及び第2層を形成するステップと、前記第
1及び第2層を露光式パターン形成し、現像するステッ
プと、前記露光式潜像形成誘電材料の第1及び第2層を
通って延びる開口部と、前記金属層に少なくとも一つの
開口部とを形成するステップとを有し、前記誘電材料に
おける開口部は、前記金属層における開口部よりも小さ
く、さらに、前記誘電層の少なくとも一つに前記金属層
に端部を有するヴィアを形成するステップと、前記誘電
材料の各層に回路を形成するステップと、前記誘電層の
少なくとも一つのホールと、少なくとも一つのヴィアに
おいて金属を堆積するステップと、を有する、プリント
回路カード製造方法。 (17) 前記露光式潜像形成材料は、ドライ・フィル
ムによって形成されることを特徴とする、(16)に記
載のプリント回路カード形成方法。 (18) 前記回路は付加的なめっきによって形成され
る、(16)に記載のプリント回路カード製造方法。 (19) 2つの誘電体層によって挟まれた金属層を有
するプリント回路カードであって、前記2つの誘電体層
はそれぞれ硬化可能な露光式潜像形成誘電材料で形成さ
れ、前記誘電体層の第1及び第2層上に回路を形成す
る、前記第1及び第2層上の金属被膜と、前記誘電層の
少なくとも一つに設けられ、前記回路と金属層に接続さ
れた、金属充填ヴィアと、前記金属層と前記第1及び第
2層内に設けられ、金属被覆された開口部であって、前
記金属層に電気的に接触することなく、前記第1の層上
の回路の少なくとも一部と前記第2の層の回路の一部と
を接続する開口部と、を有する、プリント回路カード。 (20) 前記誘電層内のホールとヴィアは、露光式形
成されることを特徴とする、(19)に記載のプリント
回路カード。
【図面の簡単な説明】
【図1】 本実施形態における、パネルの構成を示す概
略図である。
【図2】 本実施形態における、回路カードの形成の一
段階を示す該略図である。
【図3】 本実施形態における、回路カードの形成の一
段階を示す該略図である。
【図4】 本実施形態における、回路カードの形成の一
段階を示す該略図である。
【図5】 本実施形態における、回路カードの形成の一
段階を示す該略図である。
【図6】 本実施形態における、回路カードの形成の一
段階を示す該略図である。
【図7】 本実施形態における、回路カードの形成の一
段階を示す該略図である。
【図8】 本実施形態における、回路カードの形成の一
段階を示す該略図である。
【図9】 本実施形態における、回路カードの形成の一
段階を示す該略図である。
【図10】 本実施形態における、回路カードの形成の
一段階を示す該略図である。
【図11】 本実施形態における、回路カードの形成の
一段階を示す該略図である。
【図12】 本実施形態における、回路カードの形成の
一段階を示す該略図である。
【符号の説明】
10 パネル、12 回路カード、 14 ボーダー、
16ボーダー、20 金属層、22 スルーホール、2
4 誘電体層、26 誘電体層、28 誘電体、32
開口部、34 開口部、36 めっきスルーホールとな
る開口部、38 パラジウム・シード、40 フォトレ
ジスト、42 開口部、44 回路トレース、46 金
属充填ヴィア、48 めっきスルーホール、50 フォ
トレジスト、52 開口部
フロントページの続き (72)発明者 マイグェル・エー・ジマーズ アメリカ合衆国13811ニューヨーク州ニュ ーワーク、メイン・ストリート119エス (72)発明者 ロス・ダブリュー・キースラー アメリカ合衆国13760ニューヨーク州エン ディコット、マンスフィールド・ドライブ 8 (72)発明者 ジョン・エム・ラウファー アメリカ合衆国14892ニューヨーク州ウェ ベリー、ライコルン・セント・エキストラ 213 (72)発明者 ロイ・エイチ・マグヌソン アメリカ合衆国13760ニューヨーク州エン ディコット、オードリー・コート804 (72)発明者 ヴォヤ・アール・マーコヴィッチ アメリカ合衆国13760ニューヨーク州エン ドウェル、ジョエル・ドライブ3611 (72)発明者 アイラ・メニス アメリカ合衆国13850ニューヨーク州ヴェ スタル、ブリアクリフ・アベニュー3136 (72)発明者 ジム・ピー・パオレッティ アメリカ合衆国13760ニューヨーク州エン ドウェル、ストーンフィールド・ドライブ 710 (72)発明者 マーリベス・ペリノ アメリカ合衆国13732ニューヨーク州アパ ラチン、ジェニファー・レーン26 (72)発明者 ジョン・エイ・ウェルシュ アメリカ合衆国13905ニューヨーク州ビン ガムトン、ヘレン・ストリート142 (72)発明者 ウィリアム・イー・ウィルソン アメリカ合衆国14892ニューヨーク州ウァ ベリー、アクレス・アベニュー410

Claims (20)

    【特許請求の範囲】
  1. 【請求項1】 2つの誘電体層によって挟まれた金属層
    を有し、周囲にボーダーを備えるプリント回路カードで
    あって、前記金属層は前記2つの誘電体層の内の一つの
    誘電体層の端部から離れて端部を有する、プリント回路
    カードの製造方法であって、 金属層を与えるステップと、 前記金属層の両面に、硬化可能な露光式潜像形成材料の
    第1及び第2層を与えるステップと、 前記第1及び第2層に、予め定められたパターンを露光
    式パターン形成するステップとを有し、前記第1層のパ
    ターンはボーダー・パターンを含み、 さらに、現像パターンにおけるヴィアとボーダーを通っ
    て前記金属層の各部分を露出させるために、前記第1及
    び第2層のパターンを現像するステップと、 その後、前記第1及び第2層上に回路を、そして前記第
    1及び第2層にヴィアを、フォトリソグラフィーの技術
    を用いて形成するために、前記第1及び第2層を金属被
    覆し、前記金属層の端部を越えて広がる前記第2層によ
    って画定される端部を有する基板を与えるために、前記
    第1の層を通って前記ボーダーにおいて露出した金属を
    エッチングするステップと、 を有するプリント回路カードの製造方法。
  2. 【請求項2】 さらに、前記誘電体の第1層、第2層、
    及び前記金属層を通って延びるホールを露光式形成(ph
    otoform)し、前記ホールに金属を堆積するステップを
    有する、請求項1に記載のプリント回路カードの製造方
    法。
  3. 【請求項3】 前記金属層は銅であることを特徴とす
    る、請求項1又は2に記載のプリント回路カードの製造
    方法。
  4. 【請求項4】 前記第1及び第2層の金属被覆は、銅の
    無電界めっきによってなされることを特徴とする、請求
    項3に記載のプリント回路カードの製造方法。
  5. 【請求項5】 前記露光式潜像形成材料は、エポキシを
    基礎とする樹脂であることを特徴とする、請求項1、
    2、3又は4に記載の露光式潜像形成材料。
  6. 【請求項6】 前記ボーダーにおいて露出される金属
    は、前記第1及び第2層の金属被覆の後にエッチングさ
    れることを特徴とする、請求項1、2、3、4又は5に
    記載のプリント回路カードの製造方法。
  7. 【請求項7】 複数の回路ボードが一つのパネルに形成
    されることを特徴とする、請求項1、2、3、4、5又
    は6に記載のプリント回路カードの製造方法。
  8. 【請求項8】 前記露光式潜像形成材料の第1及び第2
    層は、ドライ・フィルム材料として適用されることを特
    徴とする、請求項1、2、3、4、5、6又は7に記載
    のプリント回路カードの製造方法。
  9. 【請求項9】 さらに、前記露光式潜像形成材料の第1
    及び第2層を形成する前に、前記金属層に開口部を形成
    するステップと、前記開口部を前記露光式潜像形成材料
    で埋め、前記露光式潜像形成材料内に前記金属層の開口
    部を通ってホールを形成し、前記露光式潜像形成材料内
    のホールに金属を堆積するステップと、を有する、請求
    項2に記載のプリント回路カードの製造方法。
  10. 【請求項10】 2つの誘電体層によって挟まれた金属
    層を有するプリント回路カードであって、 前記2つの誘電体層は硬化可能な露光式潜像形成材料で
    形成され、前記各誘電体層は外側端部を有し、 前記2つの誘電体層の内の一つの誘電体層の端部から離
    れて端部を有し、前記他の誘電体層の端部に隣接する端
    部を有する前記金属層から構成され、前記回路カードを
    囲うボーダーをさらに有し、 前記2つの誘電体層の第1及び第2層上に回路を形成す
    る、前記前記第1及び第2層のそれぞれの金属被膜(me
    tallization)と、 前記第1及び第2層内に、前記回路と前記金属層に接続
    した、金属充填(metal filled)ヴィアとを、さらに備
    えた、プリント回路カード。
  11. 【請求項11】 前記それぞれの誘電体層と金属層とを
    通って延びるめっきスルーホルをさらに有する、請求項
    10に記載のプリント回路カード。
  12. 【請求項12】 前記めっきスルーホールは、前記2つ
    の誘電体層に電気的に接続されている、請求項11に記
    載のプリント回路カード。
  13. 【請求項13】 複数の回路ボードが、前記誘電体層の
    一つにおいて、ボーダーによって結合されて一つのパネ
    ルを構成することを特徴とする請求項10、11又は1
    2の記載のプリント回路カード。
  14. 【請求項14】 前記金属層は銅であることを特徴とす
    る、請求項10、11、12又は13に記載のプリント
    回路カード。
  15. 【請求項15】 前記回路は銅であることを特徴とす
    る、請求項10、11、12又は13に記載のプリント
    回路カード。
  16. 【請求項16】 プリント回路カードを形成する方法で
    あって、 対向する両面を有する金属層を与えるステップと、 前記金属層を通って少なくとも一つの開口部を形成する
    ステップと、 前記金属層の各対向両面に、露光式潜像形成材料の第1
    及び第2層を形成するステップと、 前記第1及び第2層を露光式パターン形成し、現像する
    ステップと、 前記露光式潜像形成誘電材料の第1及び第2層を通って
    延びる開口部と、前記金属層に少なくとも一つの開口部
    とを形成するステップとを有し、 前記誘電材料における開口部は、前記金属層における開
    口部よりも小さく、 さらに、前記誘電層の少なくとも一つに、前記金属層に
    端部を有するヴィアを形成するステップと、 前記誘電材料の各層に回路を形成するステップと、 前記誘電層の少なくとも一つのホールと、少なくとも一
    つのヴィアにおいて、金属を堆積するステップと、 を有する、プリント回路カード製造方法。
  17. 【請求項17】 前記露光式潜像形成材料は、ドライ・
    フィルムによって形成されることを特徴とする、請求項
    16に記載のプリント回路カード形成方法。
  18. 【請求項18】 前記回路は付加的なめっきによって形
    成される、請求項16に記載のプリント回路カード製造
    方法。
  19. 【請求項19】 2つの誘電体層によって挟まれた金属
    層を有するプリント回路カードであって、前記2つの誘
    電体層はそれぞれ硬化可能な露光式潜像形成誘電材料で
    形成され、 前記誘電体層の第1及び第2層上に回路を形成する、前
    記第1及び第2層上の金属被膜と、 前記誘電層の少なくとも一つに設けられ、前記回路と金
    属層に接続された、金属充填ヴィアと、 前記金属層と前記第1及び第2層内に設けられ、金属被
    覆された開口部であって、前記金属層に電気的に接触す
    ることなく、前記第1の層上の回路の少なくとも一部と
    前記第2の層の回路の一部とを接続する開口部と、 を有する、プリント回路カード。
  20. 【請求項20】 前記誘電層内のホールとヴィアは、露
    光式形成されることを特徴とする、請求項19に記載の
    プリント回路カード。
JP30733399A 1998-12-02 1999-10-28 プリント回路カード、及び、その製造方法 Expired - Fee Related JP3384775B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/203,956 US6204453B1 (en) 1998-12-02 1998-12-02 Two signal one power plane circuit board
US09/203956 1998-12-02

Publications (2)

Publication Number Publication Date
JP2000174435A true JP2000174435A (ja) 2000-06-23
JP3384775B2 JP3384775B2 (ja) 2003-03-10

Family

ID=22755981

Family Applications (1)

Application Number Title Priority Date Filing Date
JP30733399A Expired - Fee Related JP3384775B2 (ja) 1998-12-02 1999-10-28 プリント回路カード、及び、その製造方法

Country Status (4)

Country Link
US (1) US6204453B1 (ja)
JP (1) JP3384775B2 (ja)
KR (1) KR100345530B1 (ja)
CN (1) CN1241459C (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110064216A (ko) * 2009-12-07 2011-06-15 삼성테크윈 주식회사 범프를 구비한 회로기판 및 그 제조 방법
WO2015026871A1 (en) * 2013-08-19 2015-02-26 Sanmina Corporation Methods of segmented through hole formation using dual diameter through hole edge trimming
JP2016127275A (ja) * 2014-12-30 2016-07-11 サムソン エレクトロ−メカニックス カンパニーリミテッド. 回路基板、これを含む多層基板及び回路基板の製造方法

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6750405B1 (en) * 1995-06-07 2004-06-15 International Business Machines Corporation Two signal one power plane circuit board
US6711812B1 (en) * 1999-04-13 2004-03-30 Unicap Electronics Industrial Corporation Method of making metal core substrate printed circuit wiring board enabling thermally enhanced ball grid array (BGA) packages
WO2000076281A1 (fr) * 1999-06-02 2000-12-14 Ibiden Co., Ltd. Carte a circuit imprime multicouche et procede de fabrication d'une telle carte
US6497943B1 (en) * 2000-02-14 2002-12-24 International Business Machines Corporation Surface metal balancing to reduce chip carrier flexing
US6930256B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
US7334326B1 (en) 2001-06-19 2008-02-26 Amkor Technology, Inc. Method for making an integrated circuit substrate having embedded passive components
US6459047B1 (en) * 2001-09-05 2002-10-01 International Business Machines Corporation Laminate circuit structure and method of fabricating
US6831371B1 (en) * 2002-03-16 2004-12-14 Amkor Technology, Inc. Integrated circuit substrate having embedded wire conductors and method therefor
US6608757B1 (en) * 2002-03-18 2003-08-19 International Business Machines Corporation Method for making a printed wiring board
US7633765B1 (en) 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
US7399661B2 (en) * 2002-05-01 2008-07-15 Amkor Technology, Inc. Method for making an integrated circuit substrate having embedded back-side access conductors and vias
US20080043447A1 (en) * 2002-05-01 2008-02-21 Amkor Technology, Inc. Semiconductor package having laser-embedded terminals
US9691635B1 (en) 2002-05-01 2017-06-27 Amkor Technology, Inc. Buildup dielectric layer having metallization pattern semiconductor package fabrication method
US7548430B1 (en) 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
US6930257B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laminated laser-embedded circuit layers
US7028400B1 (en) 2002-05-01 2006-04-18 Amkor Technology, Inc. Integrated circuit substrate having laser-exposed terminals
US7670962B2 (en) 2002-05-01 2010-03-02 Amkor Technology, Inc. Substrate having stiffener fabrication method
US7176383B2 (en) * 2003-12-22 2007-02-13 Endicott Interconnect Technologies, Inc. Printed circuit board with low cross-talk noise
WO2005017617A1 (en) 2003-07-17 2005-02-24 Honeywell International Inc. Planarization films for advanced microelectronic applications and devices and methods of production thereof
US10811277B2 (en) 2004-03-23 2020-10-20 Amkor Technology, Inc. Encapsulated semiconductor package
US11081370B2 (en) 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
US7145238B1 (en) 2004-05-05 2006-12-05 Amkor Technology, Inc. Semiconductor package and substrate having multi-level vias
US7157646B2 (en) * 2004-07-02 2007-01-02 Endicott Interconnect Technologies, Inc. Circuitized substrate with split conductive layer, method of making same, electrical assembly utilizing same, and information handling system utilizing same
US7157647B2 (en) * 2004-07-02 2007-01-02 Endicott Interconnect Technologies, Inc. Circuitized substrate with filled isolation border, method of making same, electrical assembly utilizing same, and information handling system utilizing same
US8826531B1 (en) 2005-04-05 2014-09-09 Amkor Technology, Inc. Method for making an integrated circuit substrate having laminated laser-embedded circuit layers
US7293355B2 (en) * 2005-04-21 2007-11-13 Endicott Interconnect Technologies, Inc. Apparatus and method for making circuitized substrates in a continuous manner
US7827682B2 (en) * 2005-04-21 2010-11-09 Endicott Interconnect Technologies, Inc. Apparatus for making circuitized substrates having photo-imageable dielectric layers in a continuous manner
US7627947B2 (en) * 2005-04-21 2009-12-08 Endicott Interconnect Technologies, Inc. Method for making a multilayered circuitized substrate
US7381587B2 (en) * 2006-01-04 2008-06-03 Endicott Interconnect Technologies, Inc. Method of making circuitized substrate
US7589398B1 (en) 2006-10-04 2009-09-15 Amkor Technology, Inc. Embedded metal features structure
US7550857B1 (en) 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
US7750250B1 (en) 2006-12-22 2010-07-06 Amkor Technology, Inc. Blind via capture pad structure
US7752752B1 (en) 2007-01-09 2010-07-13 Amkor Technology, Inc. Method of fabricating an embedded circuit pattern
US8323771B1 (en) 2007-08-15 2012-12-04 Amkor Technology, Inc. Straight conductor blind via capture pad structure and fabrication method
US8872329B1 (en) 2009-01-09 2014-10-28 Amkor Technology, Inc. Extended landing pad substrate package structure and method
US7960827B1 (en) 2009-04-09 2011-06-14 Amkor Technology, Inc. Thermal via heat spreader package and method
US8623753B1 (en) 2009-05-28 2014-01-07 Amkor Technology, Inc. Stackable protruding via package and method
US8222538B1 (en) 2009-06-12 2012-07-17 Amkor Technology, Inc. Stackable via package and method
US8471154B1 (en) 2009-08-06 2013-06-25 Amkor Technology, Inc. Stackable variable height via package and method
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8536462B1 (en) 2010-01-22 2013-09-17 Amkor Technology, Inc. Flex circuit package and method
US8198551B2 (en) * 2010-05-18 2012-06-12 Endicott Interconnect Technologies, Inc. Power core for use in circuitized substrate and method of making same
US8618731B2 (en) * 2010-05-18 2013-12-31 General Electric Company Large-area flexible OLED light source
US8300423B1 (en) 2010-05-25 2012-10-30 Amkor Technology, Inc. Stackable treated via package and method
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8338229B1 (en) 2010-07-30 2012-12-25 Amkor Technology, Inc. Stackable plasma cleaned via package and method
US8717775B1 (en) 2010-08-02 2014-05-06 Amkor Technology, Inc. Fingerprint sensor package and method
US8337657B1 (en) 2010-10-27 2012-12-25 Amkor Technology, Inc. Mechanical tape separation package and method
US8482134B1 (en) 2010-11-01 2013-07-09 Amkor Technology, Inc. Stackable package and method
US9748154B1 (en) 2010-11-04 2017-08-29 Amkor Technology, Inc. Wafer level fan out semiconductor device and manufacturing method thereof
US8525318B1 (en) 2010-11-10 2013-09-03 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8557629B1 (en) 2010-12-03 2013-10-15 Amkor Technology, Inc. Semiconductor device having overlapped via apertures
US8535961B1 (en) 2010-12-09 2013-09-17 Amkor Technology, Inc. Light emitting diode (LED) package and method
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
US9013011B1 (en) 2011-03-11 2015-04-21 Amkor Technology, Inc. Stacked and staggered die MEMS package and method
KR101140113B1 (ko) 2011-04-26 2012-04-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
US8653674B1 (en) 2011-09-15 2014-02-18 Amkor Technology, Inc. Electronic component package fabrication method and structure
US8633598B1 (en) 2011-09-20 2014-01-21 Amkor Technology, Inc. Underfill contacting stacking balls package fabrication method and structure
US9029962B1 (en) 2011-10-12 2015-05-12 Amkor Technology, Inc. Molded cavity substrate MEMS package fabrication method and structure
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9799592B2 (en) 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
KR101488590B1 (ko) 2013-03-29 2015-01-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR101607981B1 (ko) 2013-11-04 2016-03-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지
US10790426B2 (en) * 2016-04-01 2020-09-29 Nichia Corporation Method of manufacturing light emitting element mounting base member, method of manufacturing light emitting device using the light emitting element mounting base member, light emitting element mounting base member, and light emitting device using the light emitting element mounting base member
EP3226290B1 (en) 2016-04-01 2024-04-17 Nichia Corporation Method of manufacturing a light emitting element mounting base member, and light emitting element mounting base member
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
CN107960004A (zh) * 2016-10-14 2018-04-24 鹏鼎控股(深圳)股份有限公司 可伸缩电路板及其制作方法
CN111010797A (zh) * 2018-10-08 2020-04-14 中兴通讯股份有限公司 电路板、设备及过孔形成方法
CN115431201A (zh) * 2022-10-21 2022-12-06 中国兵器工业集团第二一四研究所苏州研发中心 一种ltcc元器件侧印夹具的制造方法及夹具

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4830704A (en) 1988-01-29 1989-05-16 Rockwell International Corporation Method of manufacture of a wiring board
US4854038A (en) * 1988-03-16 1989-08-08 International Business Machines Corporation Modularized fabrication of high performance printed circuit boards
JP2790469B2 (ja) 1988-11-24 1998-08-27 ウシオ電機株式会社 フィルム露光装置
US5300402A (en) 1988-12-30 1994-04-05 International Business Machines Corporation Composition for photo imaging
US5026624A (en) 1989-03-03 1991-06-25 International Business Machines Corporation Composition for photo imaging
US5191174A (en) * 1990-08-01 1993-03-02 International Business Machines Corporation High density circuit board and method of making same
US5229550A (en) * 1990-10-30 1993-07-20 International Business Machines Corporation Encapsulated circuitized power core alignment and lamination
US5298685A (en) * 1990-10-30 1994-03-29 International Business Machines Corporation Interconnection method and structure for organic circuit boards
US5146674A (en) 1991-07-01 1992-09-15 International Business Machines Corporation Manufacturing process of a high density substrate design
US5262280A (en) 1992-04-02 1993-11-16 Shipley Company Inc. Radiation sensitive compositions
US5334487A (en) 1992-07-23 1994-08-02 International Business Machines Corporation Method for forming a patterned layer on a substrate
US5298117A (en) 1993-07-19 1994-03-29 At&T Bell Laboratories Etching of copper-containing devices
US5448020A (en) * 1993-12-17 1995-09-05 Pendse; Rajendra D. System and method for forming a controlled impedance flex circuit
US5741729A (en) * 1994-07-11 1998-04-21 Sun Microsystems, Inc. Ball grid array package for an integrated circuit
KR960028736A (ko) * 1994-12-07 1996-07-22 오오가 노리오 프린트 기판
US5822856A (en) * 1996-06-28 1998-10-20 International Business Machines Corporation Manufacturing circuit board assemblies having filled vias
US5774340A (en) * 1996-08-28 1998-06-30 International Business Machines Corporation Planar redistribution structure and printed wiring device
US5955704A (en) * 1996-11-21 1999-09-21 Dell U.S.A., L.P. Optimal PWA high density routing to minimize EMI substrate coupling in a computer system
US5930119A (en) * 1998-02-26 1999-07-27 Arizona Digital, Inc. Backplane having reduced LC product

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110064216A (ko) * 2009-12-07 2011-06-15 삼성테크윈 주식회사 범프를 구비한 회로기판 및 그 제조 방법
KR101669534B1 (ko) 2009-12-07 2016-10-26 해성디에스 주식회사 범프를 구비한 회로기판 및 그 제조 방법
WO2015026871A1 (en) * 2013-08-19 2015-02-26 Sanmina Corporation Methods of segmented through hole formation using dual diameter through hole edge trimming
US9661758B2 (en) 2013-08-19 2017-05-23 Sanmina Corporation Methods of segmented through hole formation using dual diameter through hole edge trimming
JP2016127275A (ja) * 2014-12-30 2016-07-11 サムソン エレクトロ−メカニックス カンパニーリミテッド. 回路基板、これを含む多層基板及び回路基板の製造方法

Also Published As

Publication number Publication date
US6204453B1 (en) 2001-03-20
KR20000047653A (ko) 2000-07-25
CN1256612A (zh) 2000-06-14
CN1241459C (zh) 2006-02-08
JP3384775B2 (ja) 2003-03-10
KR100345530B1 (ko) 2002-07-26

Similar Documents

Publication Publication Date Title
JP3384775B2 (ja) プリント回路カード、及び、その製造方法
US7353590B2 (en) Method of forming printed circuit card
US5258094A (en) Method for producing multilayer printed wiring boards
KR100335698B1 (ko) 칩 캐리어 및 그의 제조 방법
JP3666955B2 (ja) 可撓性回路基板の製造法
KR20000047807A (ko) 복합 적층 회로 구조물 및 그 형성 방법
JP3149352B2 (ja) 基板の導体層の形成方法
US5464662A (en) Fabrication method of printed wiring board
JPH06310865A (ja) プリント配線板およびその製造方法
US6274291B1 (en) Method of reducing defects in I/C card and resulting card
JPH06314865A (ja) プリント配線板
JP2625968B2 (ja) 印刷配線板
JPH036880A (ja) ブリント配線板及びその製造方法
JP2723744B2 (ja) 印刷配線板の製造方法
JPH04186894A (ja) 印刷配線板の製造方法
JP2002344120A (ja) 可撓性回路基板及びその製造法
JP3648753B2 (ja) 配線基板の製造方法
JPH06318774A (ja) 印刷配線板の製造方法
JP2000181074A (ja) 感光層の露光方法
JPH08186381A (ja) 多層プリント配線板及びその製造方法
JP2833315B2 (ja) Tab用テープキャリア
JP2500659B2 (ja) 印刷配線板の製造方法
JPH04186791A (ja) 印刷配線板の製造方法
JPH0567871A (ja) 印刷配線板及びその製造方法
JPH11224919A (ja) 半導体装置用基板

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
R150 Certificate of patent or registration of utility model

Ref document number: 3384775

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071227

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081227

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081227

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091227

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091227

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101227

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101227

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111227

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111227

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121227

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121227

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131227

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees