JP2000172213A - ポジション制御回路 - Google Patents

ポジション制御回路

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JP2000172213A JP10348202A JP34820298A JP2000172213A JP 2000172213 A JP2000172213 A JP 2000172213A JP 10348202 A JP10348202 A JP 10348202A JP 34820298 A JP34820298 A JP 34820298A JP 2000172213 A JP2000172213 A JP 2000172213A
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Abstract

(57)【要約】 【課題】 マルチシンクディスプレイの画面表示水平位
置制御の際に、表示ポジションのずれ等を従来よりも低
減することができるＨＯＵＴポジション制御回路を提供
することである。 【解決手段】 マルチシンクディスプレイの画面表示水
平位置制御に用いられるＨＯＵＴポジション制御回路に
おいて、入力水平同期信号から出力水平ドライブ信号ま
での遅延量を制御する部分に、前記入力水平同期信号に
位相ロックする第１のＰＬＬ回路と、該第１のＰＬＬ回
路の出力に位相ロックする第２のＰＬＬ回路とを設け
た。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＨＯＵＴポジション
制御回路に関し、詳しくはディスプレイに用いられ、映
像の表示位置を制御するＨＯＵＴポジション制御回路に
関する。
【０００２】
【従来の技術】マルチシンクディスプレイには、画面表
示位置制御（以下「ポジション制御」という）を行うた
めに、入力水平同期信号（以下「Ｈｓｙｎｃ信号」とい
う）から出力水平ドライブ信号（以下「Ｈｏｕｔ信号」
という）までの遅延量を制御するＨＯＵＴポジション制
御回路が用いられている。
【０００３】従来、マルチシンクディスプレイにおける
ＨＯＵＴポジション制御回路は、ＰＬＬループの中に可
変遅延回路を設け、その遅延値を制御することでポジシ
ョン制御を行っていた。
【０００４】図４は、従来のＨＯＵＴポジション制御回
路の構成を示すブロック図である。
【０００５】図４からも明らかなように、従来のＨＯＵ
Ｔポジション制御回路では、位相比較器３の入力段に可
変遅延回路２４および２５を設け、位相比較器３の２つ
の入力信号のそれぞれを可変遅延回路２４および２５に
よって遅延させ、、その遅延値を制御することによって
ポジション制御を行っていた。
【０００６】図５は、図４に示した可変遅延回路２４お
よび２５の構成を示すブロック図である。
【０００７】マルチシンクディスプレイにおいては、入
力されるＨｓｙｎｃ信号に対して同一割合での遅延値を
必要とするため、のこぎり波発生回路２８によって可変
遅延回路２４および２５の入力信号２９に同期したのこ
ぎり波３１を作り、コンパレータ３２を用いて遅延した
出力信号２７を作っていた。
【０００８】また、遅延値の制御はＤＣ電圧である遅延
制御電圧３０を用いて行っていた。
【０００９】図６は、のこぎり波から遅延値を発生させ
る処理のイメージ図である。
【００１０】
【発明が解決しようとする課題】以上説明したように、
従来のＨＯＵＴポジション制御回路では、ＰＬＬループ
の中に可変遅延回路が存在するため、可変遅延回路のバ
ラツキがポジションのずれとなってしまう欠点がある。
【００１１】さらに、可変遅延回路がアナログ的に動作
しているため、ノイズにより遅延値が変動してしまい、
ジッタとなって現れてしまう欠点がある。
【００１２】本発明は上記の点にかんがみてなされたも
ので、上記欠点を解決するＨＯＵＴポジション制御回路
を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明は上記の目的を達
成するために、マルチシンクディスプレイの画面表示水
平位置制御に用いられるＨＯＵＴポジション制御回路に
おいて、入力水平同期信号から出力水平ドライブ信号ま
での遅延量を制御する部分に、前記入力水平同期信号に
位相ロックする第１のＰＬＬ回路と、該第１のＰＬＬ回
路の出力に位相ロックする第２のＰＬＬ回路とを設けた
ことを特徴とする。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
【００１５】図１は、本発明によるＨＯＵＴポジション
制御回路の一実施の形態のブロック図である。
【００１６】図１において、ＰＬＬ回路１は入力するＨ
ｓｙｎｃ信号１８に対して位相を合わせるためのもので
あり、ＰＬＬ回路２はＰＬＬ回路１のＭ値プログラマブ
ルデコーダ７の出力に対して位相を合わせるためのもの
である。
【００１７】次に、ＰＬＬ回路１、２内の各ブロックに
ついて説明する。
【００１８】Ｈｓｙｎｃ信号１８は、ＰＬＬ回路１内の
位相比較器３に入力されて１／Ｎプログラマブル分周器
６の出力と位相を比較され、誤差出力すなわち位相比較
器３の出力はＬＰＦ４で平滑される。このＬＰＦ４の出
力の電圧によってＶＣＯ５は発振周波数を制御される。
【００１９】１／Ｎプログラマブル分周器６は入力され
るＨｓｙｎｃ信号１８の周波数によって分周値Ｎを可変
させるものであり、この分周値Ｎは正の整数で分周値デ
コード値制御回路８から設定される。
【００２０】本構成により入力されるＨｓｙｎｃ信号１
８に対して位相ロックのかかったシステムクロック１４
が生成できる。システムクロック１４は分周値デコード
値制御回路８、およびＨｓｙｎｃ信号、垂直同期信号
（以下「Ｖｓｙｎｃ信号」という）等を制御する際のシ
ステムクロックとして使用される。
【００２１】また、Ｍ値プログラマブルデコーダ７は、
後に説明する図２に示すように、１／Ｎプログラマブル
分周器６のＭクロック目をデコードするためのものであ
り、デコード値Ｍ（Ｍは正の整数）はポジション制御を
行う際に分周値デコード値制御回路８から設定される。
【００２２】ＰＬＬ回路２においても同様に、Ｍ値プロ
グラマブルデコーダ７の出力は、位相比較器９によっ
て、ブラウン管１３内にて生成するＦＢＰ信号１７と位
相を比較され、誤差出力すなわち位相比較器９の出力は
ＬＰＦ１０で平滑される。このＬＰＦ１０の出力の電圧
によってＶＣＯ１１は発振周波数を制御される。
【００２３】１／Ｎプログラマブル分周器１２の分周値
Ｎは、ＰＬＬ回路１内の１／Ｎプログラマブル分周器６
と同じ値に設定する。１／Ｎプログラマブル分周器１２
の出力はブラウン管１３内のＨｏｕｔ信号として使用す
る。
【００２４】以下に、本実施の形態のＨｏｕｔポジショ
ン制御の動作について説明する。
【００２５】まず、図１に示したＰＬＬ回路１および２
の動作について、図２を用いて説明する。
【００２６】図２は、図１に示したＨＯＵＴポジション
制御回路の動作を示すタイミングチャートである。
【００２７】ＰＬＬ回路１は、位相比較器３、ＬＰＦ
４、ＶＣＯ５および１／Ｎプログラマブル分周器６によ
って、入力するＨｓｙｎｃ信号１８に対して位相ロック
のかかった発振を行う。
【００２８】このときの１／Ｎプログラマブル分周器６
の分周比は、入力するＨｓｙｎｃ信号１８の周波数に基
づき分周値デコード値制御回路８によって設定される。
一般に分周値デコード値制御回路８はマイコン、ＤＳＰ
等によって構成される。
【００２９】図２において、Ｂ）は入力するＨｓｙｎｃ
信号１８、Ｃ）は１／Ｎプログラマブル分周器６の出
力、Ａ）はＶＣＯ５の出力であるシステムクロック１４
のタイミングを表している。
【００３０】Ｈｓｙｎｃ信号１８と１／Ｎプログラマブ
ル分周器６の出力とは位相ロックしているため同じタイ
ミングとなり、ＶＣＯ５の出力であるシステムクロック
１４は入力するＨｓｙｎｃ信号１８のＮ倍の周波数とな
る。
【００３１】ＰＬＬ回路２も同様に、入力となるＭ値プ
ログラマブルデコーダ７の出力とＦＢＰ信号１７とを位
相ロックさせている。
【００３２】次に、ポジション制御の行い方について説
明する。
【００３３】Ｍ値プログラマブルデコーダ７は１／Ｎプ
ログラマブル分周器６と同期しており、１／Ｎプログラ
マブル分周器６の任意のカウント値Ｍの値でパルスを出
力する。
【００３４】図２において、Ｃ）およびＤ）が１／Ｎプ
ログラマブル分周器６の出力とＭ値プログラマブルデコ
ーダ７の出力のタイミングを表している。
【００３５】Ｍ値プログラマブルデコーダ７の出力Ｄ）
は分周値デコード値制御回路８にて設定されたＭの値だ
け遅延をもち、周期的に１／Ｎプログラマブル分周器６
の出力と同一の信号が生成される。
【００３６】Ｍ値プログラマブルデコーダ７の出力Ｄ）
はＰＬＬ回路２によってＦＢＰ信号１７と位相ロックす
る。Ｈｏｕｔ信号１６からＦＢＰ信号１７までの遅延は
ブラウン管１３によって決まる一定値のものである。
【００３７】図２のＢ）からＦ）で表されるＨｓｙｎｃ
信号１８からＨｏｕｔ信号１６までの遅延量ＨはＭ値プ
ログラマブルデコーダ７のＭ値を変化させることで設定
することができる。
【００３８】従って、Ｈｓｙｎｃ信号１８からＨｏｕｔ
信号１６までの遅延量Ｈの制御、すなわちポジション制
御はＭ値プログラマブルデコーダ７のＭ値の値を制御す
ることで可能となる。
【００３９】このように、本実施の形態によれば、ポジ
ション制御がＭ値プログラマブルデコーダ７の値をディ
ジタル的に設定するだけで可能となるため、従来、位相
比較器の入力部分に設けていたポジション制御用の可変
遅延回路が不要となった。
【００４０】そのため、従来、可変遅延回路においてノ
イズ等で発生する遅延値のゆれがジッタとなり画質を悪
化していたことを抑えることができる。同時に、可変遅
延回路で発生するバラツキによってポジションのずれが
発生することを抑えることができる。
【００４１】また、本実施の形態によれば、ポジション
制御をディジタル的行うことができるため、分周値デコ
ード値制御回路８にて設定するＭ値を制御することによ
り、マルチシンクディスプレイにて必要とされるピンバ
ランス補正、キーバランス補正等が可能となる。
【００４２】次に、本発明の他の実施の形態について図
面を参照して説明する。
【００４３】図３は、本発明によるＶｓｙｎｃ信号に対
するポジション制御回路の実施の形態のブロック図であ
る。
【００４４】図３において、Ｖｓｙｎｃ信号２１が入力
信号、Ｖドライブパルス２２がブラウン管１３に出力す
るドライブパルス、ＶＦＢＰ２３がブラウン管１３から
のＦＢＰ、その他の構成は図１に示した実施の形態と同
一であるので詳しい説明は省略する。
【００４５】本実施の形態によれば、図１に示した実施
の形態と同様に、入力されるＶｓｙｎｃ信号２１に対し
て、Ｍ値プログラマブルデコーダ７の値でポジションを
制御できることがわかる。
【００４６】
【発明の効果】以上説明したように本発明によれば、ポ
ジション制御がＭ値プログラマブルデコーダ７の値をデ
ィジタル的に設定するだけで可能となるため、従来位相
比較器の入力部分に設けていたポジション制御用の可変
遅延回路が不要となった。
【００４７】そのため、可変遅延回路においてノイズ等
で発生する遅延値のゆれがジッタとなり画質を悪化して
いたことを抑えることができる。同時に可変遅延回路で
発生するバラツキでポジションのずれが発生することを
抑えることができる。
【００４８】また、ポジション制御をディジタル的行う
ことができるため、図１に示した分周値デコード値制御
回路８にて設定するＭ値を制御することにより、マルチ
シンクディスプレイにて必要とされるピンバランス補
正、キーバランス補正等が可能となる。
【図面の簡単な説明】
【図１】本発明によるＨＯＵＴポジション制御回路の一
実施の形態のブロック図である。
【図２】図１に示したＨＯＵＴポジション制御回路の動
作を示すタイミングチャートである。
【図３】本発明によるＶｓｙｎｃ信号に対するポジショ
ン制御回路の実施の形態のブロック図である。
【図４】従来のＨＯＵＴポジション制御回路の構成を示
すブロック図である。
【図５】図４に示した可変遅延回路の構成を示すブロッ
ク図である。
【図６】のこぎり波から遅延値を発生させる処理のイメ
ージ図である。
【符号の説明】
１、２ ＰＬＬ回路 ３、９ 位相比較器 ４、１０ ＬＰＦ ５、１１ ＶＣＯ ６、１２ １／Ｎプログラマブル分周器 ７ Ｍ値プログラマブルデコーダ ８ 分周値デコード値制御回路 １３ ブラウン管 １４ システムクロック １６ Ｈｏｕｔ信号 １７ ＦＢＰ信号 １８ Ｈｓｙｎｃ信号 ２１ Ｖｓｙｎｃ信号 ２２ Ｖドライブパルス ２３ ＶＦＢＰ信号 ２４、２５ 可変遅延回路 ２６ 分周値制御回路 ２７ 出力信号 ２８ のこぎり波発生回路 ２９ 入力信号 ３０ 遅延制御電圧 ３１ のこぎり波 ３２ コンパレータ
【手続補正書】
【提出日】平成１１年１０月２２日（１９９９．１０．
２２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 ポジション制御回路
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【発明の属する技術分野】本発明はポジション制御回路
に関し、詳しくはマルチシンクディスプレイに用いら
れ、映像の表示位置を制御するポジション制御回路に関
する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】
【課題を解決するための手段】本発明は上記の目的を達
成するために、マルチシンクディスプレイの入力水平同
期信号から出力水平ドライブ信号までの遅延量を制御す
るポジション制御回路において、プログラマブル分周器
とプログラマブルデコーダとを含み、前記入力水平同期
信号に位相ロックする第１のＰＬＬ回路と、前記第１の
ＰＬＬ回路の出力に位相ロックする第２のＰＬＬ回路と
を設けたことを特徴とする。また、本発明は、マルチシ
ンクディスプレイの入力垂直同期信号から出力垂直ドラ
イブ信号までの遅延量を制御するポジション制御回路に
おいて、プログラマブル分周器とプログラマブルデコー
ダとを含み、前記入力垂直同期信号に位相ロックする第
１のＰＬＬ回路と、前記第１のＰＬＬ回路の出力に位相
ロックする第２のＰＬＬ回路とを設けたことを特徴とす
る。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年３月１日（２０００．３．１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】
【課題を解決するための手段】本発明は上記の目的を達
成するために、マルチシンクディスプレイの入力水平同
期信号から出力水平ドライブ信号までの遅延量を制御す
るポジション制御回路において、入力水平同期信号と前
記入力水平同期信号の周波数によって分周値を可変する
第１のプログラマブル分周器の出力とを比較し、前記比
較結果を第１の低域フィルタに通した出力に応じて発振
周波数を制御する第１の電圧制御発振回路を設け、前記
第１の電圧制御発振回路の出力を前記第１のプログラマ
ブル分周器を介して入力するプログラマブルデコーダか
ら成る第１のＰＬＬ回路と、前記プログラマブルデコー
ダの出力とブラウン管からのフライバックパルス信号と
を比較し、前記比較結果を第２の低域フィルタに通した
出力に応じて発振周波数を制御する第２の電圧制御発振
回路を設け、前記第２の電圧制御発振回路の出力を入力
とする第２のプログラマブル分周器から成る第２のＰＬ
Ｌ回路と、を設けたことを特徴とする。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 江崎 貴文 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 (72)発明者 古川 寛 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 (72)発明者 福田 泰洋 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 Ｆターム(参考） 5C020 AA16 AA35 CA13

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 マルチシンクディスプレイの画面表示水
    平位置制御に用いられるＨＯＵＴポジション制御回路に
    おいて、入力水平同期信号から出力水平ドライブ信号ま
    での遅延量を制御する部分に、前記入力水平同期信号に
    位相ロックする第１のＰＬＬ回路と、該第１のＰＬＬ回
    路の出力に位相ロックする第２のＰＬＬ回路とを設けた
    ことを特徴とするＨＯＵＴポジション制御回路。
  2. 【請求項２】 マルチシンクディスプレイの画面表示水
    平位置制御に用いられるＨＯＵＴポジション制御回路に
    おいて、該ポジション制御をディジタル的に行うことを
    特徴とするＨＯＵＴポジション制御回路。
  3. 【請求項３】 マルチシンクディスプレイの画面表示垂
    直位置制御に用いられるポジション制御回路において、
    入力垂直同期信号から出力垂直ドライブ信号までの遅延
    量を制御する部分に、前記入力垂直同期信号に位相ロッ
    クする第１のＰＬＬ回路と、該第１のＰＬＬ回路の出力
    に位相ロックする第２のＰＬＬ回路とを設けたことを特
    徴とするポジション制御回路。
  4. 【請求項４】 マルチシンクディスプレイの画面表示垂
    直位置制御に用いられるポジション制御回路において、
    該ポジション制御をディジタル的に行うことを特徴とす
    るポジション制御回路。
  5. 【請求項５】 請求項１または２に記載のＨＯＵＴポジ
    ション制御回路を用いたことを特徴とするマルチシンク
    ディスプレイ。
  6. 【請求項６】 請求項３または４に記載のポジション制
    御回路を用いたことを特徴とするマルチシンクディスプ
    レイ。
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