JP2000109396A - シリコン半導体基板及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 エピタキシャル層内及びエピタキシャル層と
サブストレートウェハの界面付近の欠陥発生が極めて少
なく、デバイス製造熱処理工程を経てもエピタキシャル
層への結晶欠陥の発生を防止し、又、ウェハ内部析出物
が十分あるためデバイスプロセス熱処理におけるゲッタ
リング能力に優れたシリコン半導体基板及びその製造方
法を提供する。 【解決手段】 特定の窒素濃度や欠陥密度を含有するシ
リコンウェハをサブストレートウェハとし、 その表面
にエピタキシャル層を堆積してなるシリコン半導体基板
とすることにより、上記目的を達成できる。このシリコ
ン半導体基板は、ＣＺ法により窒素濃度や結晶育成中の
温度履歴を制御して育成した単結晶をウェハ加工し、さ
らにエピタキシャル層を堆積成長することで製造でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はエピタキシャルシリ
コン半導体基板の品質改善に関し、特に、エピタキシャ
ル層およびエピタキシャル層とそのサブストレートウェ
ハの界面付近の欠陥を除去し、エピタキシャル基板上に
作成するデバイスの歩留りを向上させるエピタキシャル
半導体基板及びその製造方法に関する。

【０００２】

【従来の技術】近年のデバイス集積度の向上にともない
シリコン半導体基板表面および表層付近に基板製造直後
から存在する微小欠陥やデバイス製造過程で誘起される
結晶欠陥がデバイス形成時のデバイスパターン不良を起
こしたり、デバイスの動作不良を引き起こし、デバイス
の製造歩留りを低下させることが知られている。このデ
バイス歩留り低下の原因としては、基板製造直後の基板
表面に０．１μｍ程度のピットとして検出されるＣＯＰ
（Crystal Originated ParticlesあるいはCrystal Orig
inated Pits）と呼ばれる欠陥が注目されている。これ
はシリコン半導体基板をアンモニア−過酸化水素の混合
液で洗浄した際に、基板表面に生じる結晶欠陥を原因と
したピットを指し、基板表面のパーティクルを計数する
検査装置によりこのピットが測定されるため、このよう
に呼ばれる。ＣＯＰとはこのような測定方法で検出され
る欠陥全般を総称するものであるが、通常のチョクラル
スキー（ＣＺ）法もしくは磁場を印加したＣＺ法により
育成されたシリコン単結晶では、この欠陥の実体は結晶
中の八面体様の空隙（以下、空孔欠陥と称す）と考えら
れており、これがデバイスのパターン不良や構造的な破
壊を引き起こすと推定されている。また、ＣＯＰ以外に
も酸素析出物、転位ループ、および積層欠陥等の各種結
晶欠陥も基板表面近傍に形成させないシリコン半導体基
板として、ＣＺ法や磁場印加ＣＺ法により育成したシリ
コン単結晶からスライス、鏡面研磨したウェハ上に、化
学気相成長法等によりシリコン単結晶層をエピタキシャ
ル成長させたエピタキシャルシリコン基板が注目され、
使用されるようになってきている。

【０００３】エピタキシャルシリコン基板は、上述した
ようにシリコンウェハ上に酸素や欠陥をほとんど含まな
いような単結晶層を新たに堆積する基板であるが、エピ
タキシャル層堆積時にウェハの表面状態（ＣＯＰ等の空
孔欠陥や酸素析出物に起因するピットやヒルロックと呼
ばれる微小丘状の欠陥、さらには積層欠陥等の存在）に
よりエピタキシャル層内に欠陥を発生させたり、デバイ
ス製造過程においてウェハ表面近傍に存在する空孔欠陥
や酸素析出物に起因してエピタキシャル層内に欠陥を誘
起したり、ウェハ表面近傍の空孔欠陥や酸素不純物がエ
ピタキシャル層内に拡散して新たな欠陥を形成する等の
問題が生じていた。このため、高品質なエピタキシャル
シリコン基板を得るためには、エピタキシャル層を堆積
する元ウェハ自体の表面およびその近傍での無欠陥化技
術が重要であるが、ウェハ自体にはデバイスプロセス中
での各種汚染に対する耐性としてのゲッタリング能力も
要求されており、ウェハ中心部にはゲッタリング能力を
有する欠陥を適度に作り込むことも必要である。また、
単結晶育成からエピタキシャル層付与までの製造工程が
長く、品質管理も厳格に行うため、基板の製造コストが
増加する傾向にあるが、いかに高品質のエピタキシャル
シリコン半導体基板を低コストで製造できるようにする
かという点も重要な課題である。

【０００４】そこで、エピタキシャル基板に用いられる
シリコンウェハについて、表面近傍の欠陥低減技術やゲ
ッタリング能力向上のためのウェハ内部の欠陥作り込み
技術として、これまでにいくつかの提案がなされてい
る。例えば、特開平５−２８３３５０号公報には、イン
トリンシックゲッタリング（ＩＧ）処理されたウェハに
対してシリコン単結晶薄膜を気相成長前に水素を含む雰
囲気内で熱処理を施すことにより、ウェハ基板からシリ
コン単結晶薄膜に生じる欠陥発生起点を消滅させ、その
後気相成長により薄膜形成するエピタキシャルシリコン
半導体ウェハの製造方法が提案されている。また、特開
平８−２５０５０６号公報には、単結晶シリコンインゴ
ットから形成したウェハを用い、ＩＧ効果を付与するた
めのＩＧ処理工程と、酸素析出物（ＢＭＤ）密度を制御
するための温度保持工程と、ウェハ表面にエピタキシャ
ル処理工程を行うことによって、ＢＭＤ密度調整領域を
ウェハ内部に形成したシリコンエピタキシャルウエーハ
が提案されている。さらに、特開平９−１９９５０７号
公報には、特定の熱処理により、表層には無欠陥（Ｄ
Ｚ）層を有する場合はＬＳＩ形成領域より深層にＳｉＯ
₂ 析出物を所定量含有させ、後工程でエピタキシャル成
膜する場合は表面よりほぼ均一にＳｉＯ₂ 析出物を所定
量含有させることにより、汚染重金属のＩＧ能力が高
く、基板の反りを低減し強度の優れた半導体基板が提案
されている。これらの技術では、各種熱処理を施してい
るものの、ウェハ自体のＩＧ効果を確保することを最優
先しているため、エピタキシャル層を堆積するサブスト
レートウェハ表面および表層付近に存在しているエピタ
キシャル成長に有害な結晶欠陥を完全には消去しきれ
ず、エピタキシャル層内に欠陥が残留したり、デバイス
製造工程で欠陥が誘起する問題を抱えるとともに、熱処
理工程が複雑で生産性を大幅に低下させ、製造コスト増
加させるという問題点があった。また、特開平８−１６
２４０６号公報には、あらかじめ５×１０⁶ 個／ｃｍ³
以上の高密度な結晶欠陥を含むサブストレートシリコン
ウェハにエピタキシャル成長させ、基板内部にゲッタリ
ング層を備えたウェハが提案されている。しかしなが
ら、本方法においても、ＩＧ効果を優先しているため、
サブストレートウェハ表面および表層付近に存在してい
るエピタキシャル成長に有害な結晶欠陥を完全には消去
しきれず、エピタキシャル層内に欠陥が残留したり、デ
バイス製造工程で欠陥が誘起する問題があった。

【０００５】一方、シリコンウェハ表面のＣＯＰを消滅
もしくは低減させる技術として、単結晶育成の際の結晶
成長速度を０．８ｍｍ／分以下とする技術（特開平２−
２６７１９５号公報）、単結晶の冷却挙動の制御、特に
単結晶が約１２００℃から１０００℃の温度範囲を通過
する時間を制御する技術（特開平８−１２４９３号公
報、特開平８−９１９８３号公報、特開平９−２２７２
８９号公報）が提案されている。低成長速度での結晶育
成では、空孔欠陥を作る要素である空孔型点欠陥（vaca
ncy）の結晶成長界面での導入量を減少させ、また単結
晶の冷却速度を緩やかなものとすることにより、冷却中
に発生する過飽和な空孔型点欠陥（vacancy）の発生を
抑えるものであるが、この方法では、成長速度の低下に
よる生産性の低下を招くとともに、転位ループ等の別種
の結晶欠陥を発生させるという問題があった。また、結
晶冷却条件の制御技術では、生産性の点での問題はない
ものの、ＣＯＰ密度の低減は概ね１０⁵ 個／ｃｍ³ 程度
が限界で、更なるＣＯＰの低減、例えば５×１０⁴ 個／
ｃｍ³ 以下の密度を達成することは困難であった。

【０００６】また、単結晶育成時にＣＯＰを低減させる
技術以外にも、単結晶インゴットからスライス・研磨し
てウェハとした後の熱処理により、基板表面のＣＯＰを
低減・消滅させる技術も提案されている。例えば、特開
昭５９−２０２６４号公報では、水素雰囲気中で熱処理
する技術、即ち、水素雰囲気を用いることにより、最表
面のＣＯＰを消滅させ、かつ表面から０．５μｍ以内の
ＣＯＰ密度を１０⁴ 個／ｃｍ³ 以下とすることが開示さ
れている。しかしながら、我々の実験では、このような
シリコンウェハにエピタキシャル層を堆積しても、表面
からの深さが０．５μｍ以内の欠陥制御では不十分で、
エピタキシャル層やエピタキシャル層とシリコンウェハ
の界面近傍に結晶欠陥が残留したり、デバイス製造工程
の熱処理によってエピタキシャル層内に結晶欠陥を発生
させたりする場合があったり、逆に、水素熱処理によっ
てシリコンウェハ内部の結晶欠陥を過剰に消滅させ、ウ
ェハのＩＧ特性を著しく低下させると言う問題を有する
ことが判った。

【０００７】シリコン単結晶に窒素を添加することにつ
いて、添加方法に関しては特開昭６０−２５１１９０号
公報等が知られている。フロートゾーン（ＦＺ）単結晶
における窒素添加効果として、特開昭５７−１７４９７
号公報等に結晶強度の増加が知られている。また、特開
平５−２９４７８０号公報には、シリコン中に添加した
窒素が点欠陥の一種である空孔と相互に作用又は結合し
て、空孔が関与したクラスター（空孔欠陥）の生成を抑
制し、空孔欠陥が原因と考えられているエッチピットの
発生が抑制されることが開示されている。しかし、K. K
akumoto, et al.; Proceedings of The 2nd Internati
onal Symposium on Advanced Science and Technology
of Silicon Materials，ｐ．437〜442 (1996)に示され
るように、窒素と空孔とが結合した欠陥が多くなるとシ
リコン結晶中に電子や正孔の発生あるいは再結合中心と
なり電気特性を変化させ、さらに、酸素を含むシリコン
基板においては窒素が酸素と複合欠陥を形成して基板の
抵抗を変化させたり、さらに熱処理により積層欠陥がで
き易くなることが知られている。

【０００８】

【発明が解決しようとする課題】このように従来技術で
は一長一短があり、近年の半導体デバイスの一層の微細
化、高集積化に伴なう要求特性に答えられる半導体基板
として、シリコン基板の表面近傍の結晶欠陥を消去し、
かつ十分なＩＧ能力を基板内部に有するような高品質の
半導体基板を低コストで供給することが要望されてい
る。

【０００９】そこで、本発明は、上述した従来技術にお
ける問題点を解決し、エピタキシャル層およびエピタキ
シャル層とサブストレートウェハの界面近傍領域の欠陥
発生を極めて少なく、さらにＩＧ特性も付与した高品質
で低コストなエピタキシャルシリコン半導体基板及びそ
の製造方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】エピタキシャルシリコン
半導体基板で発生する欠陥について、デバイス製造工
程、エピタキシャル成長工程、さらにはシリコンウェハ
製造工程にまで遡って、実験並びに理論考察を鋭意検討
した結果、新たな知見を得、本発明を完成させたもので
ある。即ち、本発明は、（１） 窒素含有量が１．０×
１０¹³atoms/cm³ 以上１．０×１０¹⁶atoms/cm³以下の
シリコンウェハをサブストレートウェハとしその表面
に、エピタキシャル法によりシリコン単結晶層を堆積し
てなることを特徴とするシリコン半導体基板、（２）
酸素含有量が１．０×１０¹⁷atoms/cm³ 以上のシリコン
ウェハをサブストレートウェハとしその表面にエピタキ
シャル法によりシリコン単結晶層を堆積してなるシリコ
ン半導体基板であって、少なくとも前記サブストレート
ウェハとエピタキシャル法により堆積したシリコン単結
晶層の界面から深さ１μｍまでの領域において、直径換
算で０．１μｍ以上の結晶欠陥の密度が５×１０⁴ 個／
ｃｍ³ 以下であることを特徴とするシリコン半導体基
板、（３） 酸素含有量が１．０×１０¹⁷atoms/cm³ 以
上シリコンウェハをサブストレートウェハとしその表面
にエピタキシャル法によりシリコン単結晶層を堆積して
なるシリコン半導体基板であって、少なくとも前記サブ
ストレートウェハとエピタキシャル法により堆積したシ
リコン単結晶層の界面から深さ１μｍまでの領域におい
て、直径換算で２０ｎｍ以上の結晶欠陥の密度が５×１
０⁵ 個／ｃｍ³以下であることを特徴とするシリコン半
導体基板、（４） 少なくとも前記サブストレートウェ
ハとエピタキシャル法により堆積したシリコン単結晶層
の界面から深さ１μｍまでの領域において、さらに直径
換算で０．１μｍ以上の結晶欠陥の密度が５×１０⁴ 個
／ｃｍ³ 以下である（３）記載のシリコン半導体基板、
（５） 前記サブストレートウェハがさらに窒素を１．
０×１０¹³atoms/cm³ 以上１．０×１０¹⁶atoms/cm³ 以
下含有してなる（２）〜（４）に記載のシリコン半導体
基板、（６） 前記サブストレートウェハの厚み中心に
おいて、直径換算で２０ｎｍ以上の結晶欠陥密度が１×
１０⁸ 個／ｃｍ³ 以上である（１）〜（５）に記載のシ
リコン半導体基板、（７） １．０×１０¹⁶atoms/cm³
以上１．５×１０¹⁹atoms/cm³ 以下の窒素を含有するシ
リコン融液を用いて育成したシリコン単結晶から得たシ
リコンウェハをサブストレートウェハとしその表面に、
エピタキシャル法によりシリコン単結晶層を堆積させる
ことを特徴とするシリコン半導体基板の製造方法、
（８） チョクラルスキー法又は磁場印加チョクラルス
キー法により、凝固温度から８００℃の結晶温度範囲を
２．０℃／分以上の冷却速度で育成したシリコン単結晶
から得たシリコンウェハをサブストレートウェハとしそ
の表面に、エピタキシャル法によりシリコン単結晶層を
堆積することを特徴とするシリコン半導体基板の製造方
法、（９） チョクラルスキー法又は磁場印加チョクラ
ルスキー法により８００℃〜４００℃の結晶温度範囲を
１．０℃／分以上の冷却速度で育成したシリコン単結晶
から得たシリコンウェハをサブストレートウェハとしそ
の表面に、エピタキシャル法によりシリコン単結晶層を
堆積することを特徴とするシリコン半導体基板の製造方
法、（１０） チョクラルスキー法又は磁場印加チョク
ラルスキー法により育成したシリコン単結晶であって、
結晶引上育成中のシリコン単結晶が凝固温度から８００
℃の結晶温度範囲を２．０℃／分以上の冷却速度で育成
し、引き続き８００℃〜４００℃の結晶温度範囲を１．
０℃／分以上の冷却速度で育成したシリコン単結晶から
得たシリコンウェハをサブストレートウェハとしその表
面に、エピタキシャル法によりシリコン単結晶層を堆積
することを特徴とするシリコン半導体基板の製造方法、
（１１） １．０×１０¹⁶atoms/cm³ 以上１．５×１０
¹⁹atoms/cm³ 以下の窒素を含有するシリコン融液を用い
てシリコン単結晶を育成する（８）〜（１０）に記載の
シリコン半導体基板の製造方法、（１２） チョクラル
スキー法または磁場印加チョクラルスキー法により育成
したシリコン単結晶から得たシリコンウェハを１０００
℃以上１３００℃以下の温度で５分以上熱処理をしたも
のをサブストレートウェハとしその表面に、エピタキシ
ャル法によりシリコン単結晶層を堆積する（７）〜（１
１）に記載のシリコン半導体基板の製造方法、である。

【００１１】

【発明の実施の形態】本発明を以下に詳細に説明する。

【００１２】先ず、第１の発明は、窒素含有量が１．０
×１０¹³atoms/cm³ 以上１．０×１０¹⁶atoms/cm³ 以下
のシリコンウェハをサブストレートウェハとしその表面
に、エピタキシャル法によりシリコン単結晶層を堆積し
てなるシリコン半導体基板である。

【００１３】シリコンウェハの電気的特性の変化やデバ
イス熱処理時の積層欠陥などの欠陥発生を起こすことな
く、ウェハ表面の微小ピットの発生を抑制するために
は、シリコンウェハ中の窒素含有量を１．０×１０¹³at
oms/cm³ 以上１．０×１０¹⁶atoms/cm³ 以下とする必要
がある。そして、このようなシリコンウェハをサブスト
レートウェハとしその表面にエピタキシャル法によりシ
リコン単結晶層を堆積することにより、エピタキシャル
層中やエピタキシャル層と該サブストレートウェハの界
面近傍での微小欠陥や空孔欠陥の発生を抑制するととも
に、ウェハ内部に適度な結晶欠陥を有しゲッタリング能
力を増強するシリコン半導体基板となる。シリコンウェ
ハ中の窒素含有量が、１．０×１０¹³atoms/cm³ 未満で
はウェハ表面の微小ピットの発生を抑制できず、１．０
×１０¹⁶atoms/cm³ 超では、キャリアライフタイムや抵
抗率などの電気的特性が変化したり積層欠陥が発生した
りして、エピタキシャル層を堆積しても良好なシリコン
半導体基板を得ることができない。なお、ウェハ中の窒
素含有量は、赤外吸収あるいはＳＩＭＳ（SecondaryIon
Mass Spectroscopy：２次イオン質量分析装置）を用い
ることにより測定できる。赤外吸収での測定は、Applie
d Physics Letter ４７号，ｐ４８８，１９８５に記載
の手法に従い、９６３ｃｍ^-1の波数での吸収ピークから
換算係数１．８３×１０¹⁷atoms/cm² を用いることによ
り定量できる。

【００１４】第２の発明は、酸素含有量が１．０×１０
¹⁷atoms/cm³ 以上のシリコンウェハをサブストレートウ
ェハとしその表面にエピタキシャル法によりシリコン単
結晶層を堆積してなるシリコン半導体基板であって、少
なくとも前記サブストレートウェハとエピタキシャル法
により堆積したシリコン単結晶層の界面から深さ１μｍ
までの領域において、直径換算で０．１μｍ以上の結晶
欠陥の密度が５×１０ ⁴ 個／ｃｍ³ 以下であることを特
徴とするシリコン半導体基板である。

【００１５】酸素濃度を１．０×１０¹⁷atoms/cm³ 以上
とするシリコン基板の製造方法は、通常は石英ルツボに
より原料シリコン融液を支持し結晶成長させるＣＺ法や
磁場印加ＣＺ法により製造可能である。すなわち、原料
シリコン融液を支持している石英ルツボから酸素がシリ
コン融液中に溶解し単結晶凝固の際に結晶中に取り込ま
れる。所望の酸素濃度は、ルツボ回転数や融液加熱条
件、雰囲気ガス流量や引上炉内圧力、あるいは磁場印加
強度で調整可能である。シリコンウェハの酸素含有量が
１．０×１０¹⁷atoms/cm³ 未満ではシリコンウェハの機
械的強度やウェハ内部でのＩＧ能力が低下することか
ら、酸素含有量が１．０×１０¹⁷atoms/cm³以上のシリ
コンウェハが必要である。ところで、シリコンウェハ中
に酸素を含有すると、各種結晶欠陥が誘起されやすくな
る。そこで、エピタキシャル層の品質に及ぼすシリコン
ウェハ中の結晶欠陥の影響を調べたところ、エピタキシ
ャル層が堆積されるサブストレートとして用いられるシ
リコンウェハの表面から深さ１μｍまでの領域での結晶
欠陥の存在形態が重要であることを見出した。直径換算
で０．１μｍ以上の結晶欠陥が多量に存在すると、エピ
タキシャル堆積工程やデバイス製造工程の熱処理工程を
経ても残留し、エピタキシャル層内に欠陥を発生させる
起点となり易いものである。サイズが０．１μｍ以上の
結晶欠陥は主として空孔欠陥であるが、従来のシリコン
ウェハでは該空孔欠陥は、１０⁶ 個／ｃｍ ³ 程度かそれ
以上存在していた。ところが、前記領域での０．１μｍ
以上の結晶欠陥の密度が５×１０⁴ 個／ｃｍ³ 以下であ
れば、エピタキシャル堆積工程における前熱処理として
の熱処理工程で上記欠陥を収縮、拡散消滅して無害化で
き、エピタキシャル層内に欠陥を発生させないシリコン
半導体基板を得ることができる。前記領域で０．１μｍ
以上の結晶欠陥密度が５×１０⁴ 個／ｃｍ³ 超では、エ
ピタキシャル層内に欠陥を発生させ、特にエピタキシャ
ル層が１μｍ程度と薄膜の場合、デバイス製造工程での
パターン不良の原因となったり、酸化膜絶縁破壊特性や
素子分離特性等に重大な影響を及ぼし、歩留り低下等の
問題を生じる。

【００１６】第３の発明は酸素含有量が１．０×１０¹⁷
atoms/cm³ 以上のシリコンウェハをサブストレートウェ
ハとしその表面にエピタキシャル法によりシリコン単結
晶層を堆積してなるシリコン半導体基板であって、少な
くとも前記サブストレートウェハとエピタキシャル法に
より堆積したシリコン単結晶層の界面から深さ１μｍま
での領域において、直径換算で２０ｎｍ以上の結晶欠陥
の密度が５×１０⁵ 個／ｃｍ³ 以下であることを特徴と
するシリコン半導体基板である。

【００１７】直径換算で２０ｎｍ以上の結晶欠陥は、前
述の空孔欠陥の微小なものの他に、微小酸素析出物も含
まれる。このような欠陥が大量にシリコンウェハ表面及
び表層領域に存在すると、エピタキシャル成長時にサブ
ストレートウェハとして用いられるシリコンウェハから
エピタキシャル層内に該結晶欠陥が伝播、転写された
り、あるいは該結晶欠陥を起点にエピタキシャル層内に
新たな欠陥が誘起されたりする原因となる。従来のサブ
ストレートウェハとして用いられるシリコンウェハでは
このような微小欠陥は、１０⁷ 個／ｃｍ³ 程度かそれ以
上存在していたが、少なくともサブストレートウェハと
して用いられるシリコンウェハ表面から深さ１μｍまで
の領域において、直径換算で２０ｎｍ以上の結晶欠陥の
密度が５×１０⁵ 個／ｃｍ³ 以下であれば、エピタキシ
ャル堆積工程における前処理としての熱処理工程で上記
欠陥を分解消滅して無害化でき、エピタキシャル層内に
新たな欠陥を誘起させないシリコン半導体基板を得るこ
とができる。前記領域において、直径換算で２０ｎｍ以
上の結晶欠陥の密度が５×１０⁵ 個／ｃｍ³ 超では、熱
処理で分解する欠陥量が多すぎるため、分解の結果生成
する原子空孔や酸素不純物がエピタキシャル層内に拡散
残存し、そのためデバイス製造工程における熱処理時に
新たな結晶欠陥をエピタキシャル層内に誘起、形成して
デバイス製造歩留りの低下原因となる。

【００１８】さらに、第２の発明と第３の発明を組み合
わせた第４の発明、すなわち、酸素含有量が１．０×１
０¹⁷atoms/cm³ 以上のシリコンウェハをサブストレート
ウェハとしその表面にエピタキシャル法によりシリコン
単結晶層を堆積してなるシリコン半導体基板であって、
少なくとも前記サブストレートウェハとエピタキシャル
法により堆積したシリコン単結晶層の界面から深さ１μ
ｍまでの領域において、直径換算で０．１μｍ以上の結
晶欠陥の密度が５×１０⁴ 個／ｃｍ³ 以下で、かつ直径
換算で２０ｎｍ以上の結晶欠陥の密度が５×１０⁵ 個／
ｃｍ³ 以下であることを特徴とする半導体基板とするこ
とにより、欠陥の発生や誘起が起こらない無欠陥エピタ
キシャル層を有するシリコン半導体基板とすることがで
きる。

【００１９】また、第５の発明は第２〜４の発明のエピ
タキシャル法により単結晶層を堆積するサブストレート
ウェハとして用いられるシリコンうぇは中にさらに窒素
を１．０×１０¹³atoms/cm³ 以上１．０×１０¹⁶atoms/
cm³ 以下含有してなるシリコン半導体基板である。

【００２０】第１の発明で説明したようにシリコン単結
晶中の窒素は、所定量含有させることにより、単結晶育
成時の点欠陥濃度及び点欠陥凝集挙動を変化させる作用
を有し、単結晶中の空孔欠陥形成を抑制する効果と基板
強度の向上効果を発現するものである。従って、このよ
うな窒素含有シリコンウェハをエピタキシャル法により
単結晶を堆積するサブストレートウェハとして用いるこ
とで、上述したサブストレートシリコンウェハ中の各種
欠陥を低減しやすくして、より完全な無欠陥エピタキシ
ャル層を有するシリコン半導体基板を提供できる。

【００２１】さらに、第６の発明は、第１〜５の発明で
のサブストレートシリコンウェハの厚み中心領域におい
て、直径換算で２０ｎｍ以上の結晶欠陥の密度が１×１
０⁸個／ｃｍ³ 以上であるシリコン半導体基板である。
なお、該サブストレートシリコンウェハの厚み中心領域
とは、該サブストレートウェハ表面から１μｍより深
い、好ましくは２０μｍ以上内部の領域を指すものであ
る。該サブストレートウェハ内部領域に直径換算で２０
ｎｍ以上の結晶欠陥を１×１０⁸ 個／ｃｍ³ 以上存在さ
せることにより、デバイスの高集積化に伴うプロセス汚
染の増加に対して有効なゲッタリング能力を効果的に付
与することができ、デバイス製造歩留りの良好なシリコ
ン半導体基板を提供することができる。

【００２２】なお、上記した第１〜第６の発明は、シリ
コンウェハの比抵抗の値の如何に関わらず成立するもの
であり、上記に示したようなそれぞれの条件を満たすこ
とによって、上記所望の発揮できるものである。

【００２３】以上のようなシリコン半導体基板の製造方
法としては、ＣＺ法、又は磁場印加ＣＺ法により上述の
条件を満足する基板が得られる製造方法で良く、特に限
定するものではないが、以下に述べる製造方法であれ
ば、生産性良く効率的に本発明のシリコン半導体基板を
製造することができる。

【００２４】第７の発明は、１．０×１０¹⁶atoms/cm³
以上１．５×１０¹⁹atoms/cm³ 以下の窒素を含有するシ
リコン融液を用いてＣＺ法又は磁場印加ＣＺ法により育
成したシリコン単結晶から得たシリコンウェハをサブス
トレートウェハとしその表面に、エピタキシャル法によ
りシリコン単結晶層を堆積するシリコン半導体基板の製
造方法である。この方法の実施においては１．０×１０
¹⁶atoms/cm³ 以上１．５×１０¹⁹atoms/cm³ 以下の窒素
を含有するシリコン融液を用いてＣＺ法又は磁場印加Ｃ
Ｚ法により育成したシリコン単結晶インゴットをスライ
ス、鏡面研磨して得られるシリコンウェハをサブストレ
ートウェハとしその表層にシリコン単結晶層をエピタキ
シャル成長させる。シリコンの単結晶成長の際の窒素を
添加は、原料溶解中に窒素ガスを流す方法、あるいは窒
化物をＣＶＤ法等によって堆積させたシリコンウェハを
原料溶解中に混入させる方法等がある。凝固後の結晶中
に取り込まれる窒素の偏析係数は文献 W. Zulehner an
d D. Huber; Crystals 8 -Growth, Properties, and Ap
plications-, p.28 (Springer-Verlag, New York,1982)
に示されるように７×１０^-4であり、前述の窒素濃度の
融液を用いて結晶育成することにより窒素を５．０×１
０¹³atoms/cm³ 以上１．０×１０¹⁶atoms/cm³ 以下含有
するシリコンウェハの製造が可能となる。また、エピタ
キシャル成長法は、気相成長装置で行うが、通常、気相
成長前に、水素ガス雰囲気内で所定（一般には９００℃
から１２００℃の範囲内の一定温度）の温度域まで昇温
し、引き続き塩化水素を含むガス等によるエッチングを
数分行い、表面コンタミネーション除去及びウェハ表面
の活性化を行った後、シラン系ガスを用いてウェハ表面
にエピタキシャル薄膜を成長させるものである。

【００２５】窒素を１．０×１０¹³atoms/cm³ 以上１．
０×１０¹⁶atoms/cm³ 以下の濃度で含ませるように成長
させたシリコン結晶は、第１の発明で説明したとおり、
窒素が結晶育成時の点欠陥濃度及び点欠陥の凝集挙動を
変化させ、結晶中にＣＯＰに代表される０．１μｍ程度
かそれ以上の空孔欠陥を形成させない。通常、結晶成長
時に結晶温度が１１５０℃〜１０５０℃程度の範囲の比
較的高温で空孔欠陥を形成するが、窒素を所定量含有さ
せると窒素が原子空孔の凝集を抑制することで該空孔欠
陥を低減化する。一方、窒素は１０００℃〜４５０℃の
低温領域での酸素析出物の核形成を助長し、高密度に微
細で分散化させた酸素析出物を発生させる。特に、窒素
含有のシリコンウェハ中の微小酸素析出物の形態は、高
温で不安定な析出物を形成し、前述のエピタキシャル成
長工程における前熱処理工程である水素処理工程やエピ
タキシャル単結晶堆積工程において、酸素の外方拡散効
果によってシリコンウェハ表面領域に存在するものは容
易に分解・収縮する。その結果、サイズが直径換算で２
０ｎｍ以上の微小欠陥が５×１０⁵ 個／ｃｍ³ 以下であ
るような領域がエピタキシャル層のみならずエピタキシ
ャル層堆積前のサブストレートシリコンウエハ表面から
少なくとも深さ１μｍまでの領域において容易に形成す
る。一方、基板内部の微細な酸素析出物は、基板表面近
傍に存在するものとは異なり、酸素が外方拡散して分解
消滅することなくエピタキシャル層堆積工程を経ても完
全には溶解消滅せず１×１０⁸ 個／ｃｍ³ 以上で残留
し、デバイス製造工程の熱処理において成長し、ＩＧ作
用に有効な結晶欠陥を誘起させ、従来に比べて顕著にＩ
Ｇ効果を増強させたシリコン半導体基板を製造すること
が可能となる。

【００２６】第８の発明は、ＣＺ法又は磁場印加ＣＺ法
によりシリコン単結晶引上育成中にシリコン単結晶を凝
固温度から８００℃の結晶温度範囲を２．０℃／分以上
の冷却速度で冷却し製造したシリコンウェハをエピタキ
シャル単結晶成長用サブストレートウェハとして使用す
る方法である。

【００２７】シリコン単結晶引上成長中において、凝固
温度から８００℃の温度領域を２．０℃／分以上で急冷
させることは、点欠陥の凝集を抑制し空孔欠陥を低減化
させる。また、当該温度領域における酸素析出物の核形
成が抑制し、すなわち高温で安定な酸素析出物の発生を
抑制する。その結果、エピタキシャル成長工程において
サブストレートシリコンウェハ表層領域（すなわち、エ
ピタキシャル層とサブストレートウェハの界面領域）に
はサイズは直径換算で０．１μｍ以上の空孔欠陥を低減
化させるとともにサイズが２０ｎｍ以上の微小欠陥も低
減化させることが可能である。

【００２８】また、第９の発明は、ＣＺ法又は磁場印加
ＣＺ法によりシリコン単結晶引上育成中にシリコン単結
晶を８００℃から４００℃の結晶温度範囲を１．０℃／
分以上の冷却速度で冷却し製造したシリコンウェハをエ
ピタキシャル単結晶成長用サブストレートウェハとして
使用する方法である。

【００２９】シリコン単結晶引上成長中において、８０
０℃から４００℃の温度領域を１．０℃／分以上で急冷
させることは、空孔欠陥については空孔欠陥が内部酸化
され安定な酸化物に変化することを防止し、その結果、
空孔欠陥は熱処理に対して不安定化させる。一方、酸素
析出物は核形成速度は抑制されるが核密度を増加させ微
細・分散化を促進する。このようにして製造したシリコ
ンウェハをサブストレートウェハとして使用しエピタキ
シャル成長することによって、エピタキシャル成長工程
の高温処理工程においてシリコンウェハ表層領域（すな
わち、エピタキシャル層とサブストレートウェハの界面
領域）にはサイズは直径換算で０．１μｍ以上の空孔欠
陥を低減化させるとともにサイズが２０ｎｍ以上の微小
欠陥も低減化させ、一方、シリコン基板内部にはＩＧ能
力を増強させる高密度な微小欠陥を形成するシリコン半
導体基板を製造することができる。

【００３０】第１０の発明は、凝固温度から８００℃の
温度領域の急冷と８００℃から４００℃の急冷の両方の
効果を組み合わせたもので、サブストレートシリコンウ
ェハ表層領域（すなわち、エピタキシャル層とサブスト
レートウェハの界面領域）においては空孔欠陥や酸素析
出物をさらに微細化・不安定化させエピタキシャル工程
において低減効果を示すことになり、一方、サブストレ
ートシリコンウェハ内部にはデバイス製造工程において
ＩＧ効果を増強する高密度な結晶欠陥を発生させること
になる。単結晶シリコンインゴットを引上成長中に冷却
効果を高めることは、通常、凝固界面での冷却能力を高
めることになり結晶成長速度を増加し結晶生産性が向上
する効果ももたらし、低コスト化させる効果もある。

【００３１】第１１の発明は、窒素添加と引上成長中の
シリコン結晶の冷却条件を変化させる技術を組み合わせ
たサブストレートシリコンウェハの製造方法であり、窒
素添加の効果と引上中の結晶急冷効果の相乗効果によ
り、より顕著にエピタキシャル成長前のサブストレート
シリコンウェハ表面の結晶欠陥を消失しやすくするとと
もにサブストレートシリコンウェハ内部の結晶欠陥密度
をさらに増加させる効果をもたらすエピタキシャルシリ
コン基板製造方法である。

【００３２】第１２の発明は、上記に述べてきた窒素添
加サブストレートウェハや窒素および酸素添加サブスト
レートウェハ、さらには結晶引上中の結晶冷却条件を変
化させたサブストレートウェハ、およびそれらの組合せ
により得られるサブストレートウェハに対し、より完全
にサブストレートウェハ表面の無欠陥化を促進するため
にエピタキシャル成長前に高温熱処理を施し、表面と内
部の結晶欠陥密度の差を顕著にさせる方法である。熱処
理温度は１０００℃以上１３００℃以下、望ましくは１
１００℃以上１２００℃以下が適当である。温度が低い
と酸素や空孔の外方拡散に多大の時間を要し、温度が高
すぎると結晶中の熱平衡酸素固溶度あるいは熱平衡空孔
固溶度が上がり酸素や空孔の外方拡散が起きにくくな
る。また、１１５０℃以上では高温になればなるほどサ
ブストレートウェハ表面の面荒れの問題が生じる。また
一般的に、熱処理炉を高温で稼働させる際には予期しな
い炉体の汚染が生じやすくなるため、その危険性を減少
させるためには熱処理温度を低くできることが望まし
い。従って、エピタキシャル成長前のサブストレートウ
ェハ表面領域に必要な無欠陥層の深さおよび経済的な観
点からの熱処理時間の許容時間を勘案しながら、上記の
温度範囲でできるだけ低い温度で熱処理することが望ま
しい。

【００３３】われわれの検討結果に基づくと、第７〜１
１の発明によるエピタキシャル法による単結晶層成長用
のサブストレートシリコンウェハに対しては、前述の温
度条件で５分以上熱処理することでほぼ完全に無欠陥な
領域がサブストレートシリコンウェハ表層部に形成でき
る。熱処理方法としては、酸化性雰囲気でもよいが、エ
ピタキシャル層堆積のためには不要な酸化膜の形成を排
除するために非酸化性ガス雰囲気中で熱処理することが
好ましい。

【００３４】以上のように、結晶育成の際に窒素を適度
に制御して含有させた結晶、さらに酸素を添加させた結
晶、あるいは結晶育成の際の結晶冷却条件を制御した結
晶、およびそれらを組み合わせた結晶、また、前記各結
晶に対してエピタキシャル成長前に適度な熱処理を施し
た結晶をエピタキシャル用サブストレートウェハとして
用いてエピタキシャルシリコン単結晶基板を製造するこ
とによって、従来よりも単純・容易すなわち従来知られ
ているようなエピタキシャル層堆積前に多段あるいは複
雑な熱処理を施す必要なく低コストで、エピタキシャル
層内およびエピタキシャル層／基板界面において欠陥発
生がなく従来以上に高品質化し、基板内部にはゲッタリ
ング能力を十分に有するシリコン半導体基板を得ること
ができる。

【００３５】本発明の窒素含有のサブストレートシリコ
ンウェハにエピタキシャル層を堆積したシリコン半導体
基板の概念図を図１に示す。図１において、ＩＧ層１
ｄ、欠陥密度漸次変化領域１ｃ及び無欠陥領域１ｂから
なる窒素添加サブストレートシリコンウエハ１ａ上に、
エピタキシャル層／サブストレートウエハ界面２を介し
てエピタキシャル層３が堆積している。また、本発明の
結晶引上時に特定の冷却条件で製造したシリコンウェハ
（窒素無添加）をサブストレートウェハとしその表面に
エピタキシャル層を堆積したシリコン半導体基板の概念
図を図２に示す。図２において、ＩＧ層１ｄ、欠陥密度
漸次変化領域１ｃ及び無欠陥領域１ｂからなるサブスト
レートシリコンウエハ１上に、エピタキシャル層／サブ
ストレートウエハ界面２を介してエピタキシャル層３が
堆積している。

【００３６】

【実施例】以下に本発明の実施例を挙げて説明するが、
本発明はこれらの実施例の記載によって制限されるもの
ではない。

【００３７】本発明における引上げ結晶の仕様と共通す
る製造方法を述べる。結晶径は８インチ用（直径２０５
ｍｍ）で、伝導型はＰ型（ボロンドープ）、抵抗率は１
０Ωｃｍである。なお、上記結晶とは別途に、結晶径が
８インチ用（直径２０５ｍｍ）で、伝導型はＰ型（ボロ
ンドープ）、抵抗率が０．０２Ωｃｍである結晶も用意
した。酸素濃度は磁場印加条件およびルツボ回転速度等
を調整し、低酸素領域として２．０〜５．０×１０¹⁷at
oms/cm³ 、中酸素領域として７．０〜８．０×１０¹⁷at
oms/cm³ 、高酸素領域として９．０〜１０．０×１０¹⁷
atoms/cm³ の濃度（酸素濃度は、赤外吸収法により測定
し、濃度は日本電子工業振興協会による酸素濃度換算係
数を用いて算出）の３種類を製造した。炭素濃度はいず
れの結晶も１．０×１０¹⁶atoms/cm³ 未満（赤外吸収法
によって測定し、濃度は日本電子工業振興協会による炭
素濃度換算係数を用いて算出）である。いずれの結晶も
約８０ｋｇの原料を溶解し、直径２０５ｍｍの約６０ｋ
ｇの単結晶インゴットを作成した。窒素の添加は、ノン
ドープのシリコン基板にＣＶＤ法（Chemical VaporDepo
sition: 化学気相成長法）により窒化膜を形成したウ
エハを、原料の溶解時に同時に溶かすことにより行っ
た。シリコン融液中の窒素濃度は原料として同時に溶融
した窒化膜付ウェハの窒化膜の厚さから１枚あたりの窒
素量を計算し、狙いの窒素濃度に対して添加すべき窒化
膜付ウェハの枚数を制限し制御した。シリコン単結晶中
の窒素濃度はＳＩＭＳで測定したが、ＳＩＭＳの検出下
限である１．０×１０¹⁴atoms/cm³ 未満の濃度に関して
は平行偏析係数から計算で求めた。なお、結晶中の窒素
濃度が１．０×１０¹⁴atoms/cm³ 以下の濃度では前述の
ごとく、ＳＩＭＳによるウェハ中の窒素濃度は定量でき
なかったが、１．０×１０ ¹³atoms/cm³以上の窒素濃度
の場合、ＳＩＭＳによりバックグラウンドレベルの２倍
以上の強度で局所的な窒素信号の増大が認められた。

【００３８】シリコン半導体基板の製造にあたっては、
引上育成した結晶を切断、円筒研削後、スライス〜鏡面
研磨〜洗浄仕上げしたウェハをサブストレートウェハと
し、エピタキシャル成長装置に装填し、水素ガス雰囲気
内で１１００℃〜１１５０℃まで昇温し、その後塩化水
素ガスによるエッチングを数分行い、トリクロルシラン
ガスを用いて１１５０℃でウェハ表面にエピタキシャル
単結晶層を５μｍ成長させた。

【００３９】本発明において得られたシリコン半導体基
板の評価は、基板表面を５μｍ研磨し、エピタキシャル
層を除去したシリコン基板表面に関して、アンモニア：
過酸化水素：水＝１：１：５のＳＣ−１洗浄液で洗浄
し、レーザーパーティクルカウンターＬＳ６０００で検
出される０．１μｍ以上のＣＯＰ欠陥数を測定した。Ｃ
ＯＰ欠陥すなわち空孔欠陥の体積密度の導出は、ＳＣ−
１洗浄とパーティクル測定を１０回繰り返し、その増分
から算出した。また、深さ方向の評価についてはエピタ
キシャル層を研磨により除去したシリコン基板を赤外レ
ーザ干渉法欠陥測定装置（ＯＰＰ：Optical Precipitat
e Profiler）により深さ１μｍの位置に存在する直径換
算で０．１μｍ以上のサイズの欠陥密度を計測した。Ｏ
ＰＰにより検出される０．１μｍ以上の欠陥はパーティ
クル測定方法によって得られるＣＯＰ欠陥密度と１：１
の関係がある。サイズが直径換算で２０ｎｍ以上の微小
欠陥については、赤外レーザー散乱法による欠陥測定装
置（赤外レーザートモグラフ）によりエピタキシャル層
やエピタキシャル層とサブストレートウェハの界面下の
深さ１μｍに存在する微小欠陥、さらにはＩＧ効果の能
力指標になるサブストレートウェハ内部（厚さ中心）の
結晶欠陥の密度を調べた。また、１×１０¹⁰個／ｃｍ³
以上の微小欠陥については透過型電子顕微鏡も用いて密
度測定した。さらに、エピタキシャル成長後のシリコン
半導体基板をデバイス製造の熱処理パターンの一つとし
て窒素雰囲気で８００℃、４時間の熱処理後、酸素雰囲
気で１０００℃で１６時間の熱処理を行い、その後、赤
外レーザートモグラフおよび欠陥検出選択エッチング液
であるライトエッチングを３μｍ行いエピタキシャル層
内の結晶欠陥の形成の有無を評価した。また、ゲッタリ
ング能力の指標はバルク欠陥密度としたが、その根拠
は、エピタキシャルシリコン半導体基板表面に銅、ニッ
ケル、鉄などの金属不純物を故意に１０¹²atoms/cm² 程
度汚染させ、その後、デバイス製造工程の標準的な熱処
理であるＣＭＯＳ熱処理を施した後、３０ｍｍ ² サイズ
のＰ／Ｎ接合素子を基板上に作成し、Ｐ／Ｎリーク電流
の故意汚染有無の変化量を調べた結果に基づいた。評価
例を図７に示すように、バルク内欠陥密度が高い方が故
意汚染後のＰ／Ｎリーク電流の増加量は少なくなってお
り、ゲッタリング能力が高いことがわかる。

【００４０】表１（ａ）（ｂ）〜表１２（ａ）（ｂ）に
本発明の実施例、および表１３（ａ）（ｂ）〜表１４
（ａ）（ｂ）に比較例に関する製造条件の特徴と欠陥評
価結果、およびライフタイム評価結果のまとめを示す。

【００４１】（実施例１〜６）実施例１〜６では、表１
（ａ）および表２（ａ）に示すような製造条件で図３に
示すようなＣＺ単結晶育成装置を用いて引上げ育成し
た。なお、表１（ａ）が抵抗率１０Ωｃｍの結晶に係る
もの、表２（ａ）が抵抗率０．０２Ωｃｍの結晶に係る
ものである。また窒素濃度レベルは低濃度、高濃度の２
種類、酸素濃度は低、中、高の３種類である。

【００４２】このＣＺ法単結晶育成装置は結晶冷却装置
など設置しない通常の装置であり、シリコン溶融液Ｍを
収容する石英ルツボ９ａとこれを保護する黒鉛製ルツボ
９ｂとから構成されたルツボ９と引上げシリコン結晶Ｓ
を収容するシリコン単結晶引き上げ炉４である。ルツボ
９の側面部は加熱ヒータ７と加熱ヒータ７からの熱が結
晶引上炉外部に逃げるのを防止するため断熱材６が取り
囲むように設置されており、このルツボ９は図示されて
いない駆動装置と回転治具８によって接続され、この駆
動装置によって所定の速度で回転されると共に、ルツボ
９内のシリコン融液の減少にともないシリコン融液液面
が低下するのを補うためにルツボ９を昇降させるように
なっている。引き上げ炉４内には、垂下された引き上げ
ワイヤー１０が設置され、このワイヤーの下端には種結
晶１１を保持するチャック１２が設けられている。この
引き上げワイヤー１０の上端側は、ワイヤ巻き上げ機５
に巻きとられて、シリコン単結晶インゴットを引き上げ
るようになった引き上げ装置が設けられている。そし
て、引き上げ炉内４には、引き上げ炉４に形成されたガ
ス導入口１３からＡｒガスなどのガスが導入され、引き
上げ炉４内を流通してガス流出口１４から排出される。
このようにガスを流通させるのは、シリコン単結晶育成
を阻害する要因となる引き上げ炉内４に発生するＳｉ
Ｏ，ＣＯなどを引き上げ炉外に速やかに排出させるため
である。磁場印加装置は特に記載していないが、引上げ
炉体周辺に磁場印加装置を設置し、磁場印加下でも引上
げ可能である。

【００４３】実施例１は低窒素レベルで低酸素、実施例
２は低窒素レベルで中酸素、実施例３は低窒素レベルで
高酸素、実施例４は高窒素レベルで低酸素、実施例５は
高窒素レベルで中酸素、実施例６は高窒素レベルで高酸
素の結晶である。結晶冷却速度は凝固温度（Ｔｍ）〜８
００℃までは２．４℃／分から０．８℃／分の範囲で必
ずしも該温度範囲すべてにおいて２．０℃／分以上では
なかった。また８００℃〜４００℃の結晶温度領域にお
いては１．２℃／分から０．５℃／分の範囲で必ずしも
該温度範囲すべてにおいて１．０℃／分以上ではなかっ
た。これらの結晶は、ウェハ加工後、サブストレートウ
ェハとしその表面に単結晶層を５μｍエピタキシャル成
長させ、シリコン半導体基板を作製した。結晶評価結果
は表１（ｂ）および表２（ｂ）に示す。エピタキシャル
層とエピタキシャル層堆積前のサブストレートシリコン
ウェハの界面から深さ１μｍまでの領域において、直径
換算のサイズが０．１μｍ以上の欠陥（空孔欠陥）密度
はいずれの結晶も１．０×１０³ 個／ｃｍ³ 以下で顕著
に低減され、直径換算で２０ｎｍ以上の微小欠陥につい
ても１０⁵ 個／ｃｍ³ レベルで従来に比べて低減化され
ている。一方、該サブストレートウェハの厚さ中心領域
（バルク領域）では２０ｎｍ以上の微小欠陥密度はいず
れの結晶も１．０×１０⁹ 個／ｃｍ³ 以上であり、ＩＧ
効果に有効な欠陥の顕著な増加が見られる。なお、熱処
理評価後のエピタキシャル層内の結晶欠陥発生は皆無で
あり、エピタキシャル層からサブストレートシリコンウ
ェハ表面（すなわち、エピタキシャル層とサブストレー
トウェハの界面）下の無欠陥層は広く、酸素析出物など
の微小欠陥のエピタキシャル層への突き出しはなかっ
た。本実施例におけるシリコン半導体基板の断面構造概
念図を図１に示す。

【００４４】（実施例７〜９）実施例７〜９について
も、表３（ａ）（ｂ）および表４（ａ）（ｂ）に引上げ
育成の製造条件と評価結果を示す。なお、表３（ａ）
（ｂ）が抵抗率１０Ωｃｍの結晶に係るもの、表４
（ａ）（ｂ）が抵抗率０．０２Ωｃｍの結晶に係るもの
である。実施例７は低酸素、実施例８は中酸素、実施例
９は高酸素レベルで、図４に示すような結晶冷却装置２
０を引上炉内に設置したＣＺ単結晶育成装置を用いて引
き上げ育成した。なお、磁場印加装置は特に記載してい
ないが、引上げ炉体周辺に磁場印加装置を設置し、磁場
印加下でも引上げ可能である。結晶冷却速度は凝固温度
（Ｔｍ）〜８００℃までは６．０℃／分から２．０℃／
分の範囲で、Ｔｍから８００℃の全ての結晶温度領域に
おいて２．０℃／分以上の冷却速度であった。８００℃
から４００℃の結晶温度範囲の冷却速度は、２．０℃／
分〜０．５℃／分で必ずしも該温度範囲のすべてにおい
て１．０℃／分以上の冷却速度ではなかった。育成した
シリコン単結晶は、ウェハ加工後、サブストレートウェ
ハとしその表面に単結晶層を５μｍエピタキシャル成長
させ、シリコン半導体基板を作製した。エピタキシャル
層とサブストレートシリコンウェハの界面から深さ１μ
ｍまでの領域において、直径換算のサイズが０．１μｍ
以上の欠陥（空孔欠陥）密度はいずれの結晶も１．０×
１０⁴ 個／ｃｍ³ 以下で低減され、直径換算で２０ｎｍ
以上の微小欠陥についても１０⁵ 個／ｃｍ³ レベルで従
来に比べて低減化されている一方、サブストレートウェ
ハの厚さ中心領域（バルク領域）では２０ｎｍ以上の微
小欠陥密度はいずれの結晶も１．０×１０⁸ 個／ｃｍ³
以上であり、ＩＧ効果に有効な欠陥の顕著な増加が見ら
れる。熱処理評価後のエピタキシャル層内の結晶欠陥発
生は皆無であり、エピタキシャル層からサブストレート
シリコンウェハ表面（すなわち、エピタキシャル層とサ
ブストレートウェハの界面）下、無欠陥層が十分に形成
され、酸素析出物などの微小欠陥のエピタキシャル層へ
の突き出しはなかった。本実施例におけるシリコン半導
体基板の断面構造概念図を図２に示す。

【００４５】（実施例１０〜１２）実施例１０〜１２に
ついても、表５（ａ）（ｂ）および表６（ａ）（ｂ）に
引上げ育成の製造条件と評価結果を示す。なお、表５
（ａ）（ｂ）が抵抗率１０Ωｃｍの結晶に係るもの、表
６（ａ）（ｂ）が抵抗率０．０２Ωｃｍの結晶に係るも
のである。実施例１０は低酸素、実施例１１は中酸素、
実施例１２は高酸素レベルで、図５に示すような結晶冷
却装置３０を引上炉内に設置したＣＺ単結晶育成装置を
用いて引き上げ育成した。結晶冷却速度は凝固温度（Ｔ
ｍ）〜８００℃までは２．４℃／分から１．５℃／分の
範囲で、該温度範囲すべてにおいて２．０℃／分以上の
冷却速度ではないが、８００℃から４００℃の範囲は
１．６℃／分から１．２℃／分の範囲で、該温度範囲の
全ての結晶温度領域において１．０℃／分以上の冷却速
度であった。育成したシリコン単結晶は、ウェハ加工
後、サブストレートウェハとしその表面に単結晶層を５
μｍエピタキシャル成長させ、シリコン半導体基板を作
製した。エピタキシャル層とサブストレートシリコンウ
ェハの界面から深さ１μｍまでの領域において、直径換
算のサイズが０．１μｍ以上の欠陥（空孔欠陥）密度は
いずれの結晶も１．０×１０⁴ 個／ｃｍ³ 以下で低減さ
れ、直径換算で２０ｎｍ以上の微小欠陥についても１０
⁵ 個／ｃｍ³ レベルで従来に比べて低減化されている。
なお、熱処理評価後のエピタキシャル層内の結晶欠陥発
生は皆無であり、エピタキシャル層からサブストレート
シリコンウェハ表面（すなわち、エピタキシャル層とサ
ブストレートウェハの界面）下、無欠陥層が十分に形成
され、酸素析出物などの微小欠陥のエピタキシャル層へ
の突き出しはなかった。

【００４６】（実施例１３〜１５）実施例１３〜１５に
ついても、表７（ａ）（ｂ）および表８（ａ）（ｂ）に
引上げ育成の製造条件と評価結果を示す。なお、表７
（ａ）（ｂ）が抵抗率１０Ωｃｍの結晶に係るもの、表
８（ａ）（ｂ）が抵抗率０．０２Ωｃｍの結晶に係るも
のである。実施例１３は低酸素、実施例１４は中酸素、
実施例１５は高酸素レベルで、図６に示すような結晶冷
却装置２０および３０を引上炉内に設置したＣＺ単結晶
育成装置を用いて引き上げ育成した。結晶冷却速度は凝
固温度（Ｔｍ）〜８００℃までは６．５℃／分から２．
０℃／分の範囲で、さらに８００℃から４００℃の範囲
は２．０℃／分から１．２℃／分の範囲で、Ｔｍから８
００℃の全ての結晶温度領域において２．０℃／分以上
の冷却速度で、さらに、８００℃から４００℃の全ての
結晶温度領域において１．０℃／分以上の冷却速度であ
った。育成したシリコン単結晶は、ウェハ加工後、サブ
ストレートウェハ都市その表面に単結晶層を５μｍエピ
タキシャル成長させ、シリコン半導体基板を作製した。
凝固界面から４００℃までの広範囲の結晶温度領域を全
体に渡って急冷することになり、０．１μｍサイズ以上
の空孔欠陥もサイズ２０ｎｍ以上の微小欠陥も顕著に低
減されている。直径換算のサイズが０．１μｍ以上の欠
陥（空孔欠陥）密度は、エピタキシャル層とサブストレ
ートシリコンウェハの界面から深さ１μｍまでの領域に
おいて、いずれも１．０×１０⁴ 個／ｃｍ³ 以下で低減
され、直径換算で２０ｎｍ以上の微小欠陥についても
５．０×１０⁴ 個／ｃｍ³ 以下で顕著な低減が見られ
る。一方、サブストレートウェハの厚さ中心領域（バル
ク領域）では２０ｎｍ以上の微小欠陥密度はいずれの結
晶も１．０×１０⁸ 個／ｃｍ ³ 以上であり、ＩＧ効果に
有効な欠陥の顕著な増加が見られる。熱処理評価後のエ
ピタキシャル層内の結晶欠陥発生は皆無であり、エピタ
キシャル層からサブストレートシリコンウェハ表面（す
なわち、エピタキシャル層とサブストレートウェハの界
面）下、無欠陥層が十分に形成され、酸素析出物などの
微小欠陥のエピタキシャル層への突き出しはなかった。

【００４７】（実施例１６〜２１）実施例１６〜２１に
ついても、表９（ａ）（ｂ）および表１０（ａ）（ｂ）
に引上げ育成の製造条件と評価結果を示す。なお、表９
（ａ）（ｂ）が抵抗率１０Ωｃｍの結晶に係るもの、表
１０（ａ）（ｂ）が抵抗率０．０２Ωｃｍの結晶に係る
ものである。本実施例では、窒素を添加した結晶に、実
施例７〜９と同様、図４に示すようなＣＺ単結晶育成装
置を用いて引き上げ育成した。結晶冷却速度は凝固温度
（Ｔｍ）〜８００℃までは６．０℃／分から２．０℃／
分の範囲で、Ｔｍから８００℃の全ての結晶温度領域に
おいて２．０℃／分以上の冷却速度であった。８００℃
から４００℃の結晶温度範囲の冷却速度は、２．０℃／
分〜０．５℃／分で必ずしも該温度範囲のすべてにおい
て１．０℃／分以上の冷却速度ではなかった。育成した
シリコン単結晶は、ウェハ加工後、サブストレートウェ
ハとしその表面に単結晶層を５μｍエピタキシャル成長
させ、シリコン半導体基板を作製した。窒素濃度および
酸素濃度は実施例１〜６に記述した濃度と同様で、実施
例１６は低窒素レベルで低酸素、実施例１７は低窒素レ
ベルで中酸素、実施例１８は低窒素レベルで高酸素、実
施例１９は高窒素レベルで低酸素、実施例２０は高窒素
レベルで中酸素、実施例２１は高窒素レベルで高酸素の
結晶である。エピタキシャル層とサブストレートシリコ
ンウェハの界面領域においては、直径換算のサイズが
０．１μｍ以上の欠陥（空孔欠陥）密度はいずれの結晶
も１．０×１０² 個／ｃｍ³ 以下でほぼゼロレベルで、
さらに界面から深さ１μｍまでの領域においても１．０
×１０³ 個／ｃｍ³ 以下で顕著に低減されている。直径
換算で２０ｎｍ以上の微小欠陥についても界面および界
面から深さ１μｍまでの領域で１０⁴ 個／ｃｍ³ 以下で
顕著に低減化されている一方、サブストレートウェハの
厚さ中心領域（バルク領域）では２０ｎｍ以上の微小欠
陥密度はいずれの結晶も１．０×１０¹⁰個／ｃｍ³ 程度
存在し、ＩＧ効果に有効な欠陥の顕著な増加が見られ
る。なお、熱処理評価後のエピタキシャル層内の結晶欠
陥発生は皆無であり、エピタキシャル層からサブストレ
ートシリコンウェハ表面（すなわち、エピタキシャル層
とサブストレートウェハの界面）下、無欠陥層は広く、
酸素析出物などの微小欠陥のエピタキシャル層への突き
出しはなかった。

【００４８】（実施例２２〜２７）実施例２２〜２７に
ついても、表９（ａ）（ｂ）および表１０（ａ）（ｂ）
に引上げ育成の製造条件と評価結果を示す。なお、表９
（ａ）（ｂ）が抵抗率１０Ωｃｍの結晶に係るもの、表
１０（ａ）（ｂ）が抵抗率０．０２Ωｃｍの結晶に係る
ものである。本実施例では、窒素を添加した結晶に、実
施例１０〜１２と同様、図５に示すようなＣＺ単結晶育
成装置を用いて引き上げ育成した。結晶冷却速度は凝固
温度（Ｔｍ）〜８００℃までは２．４℃／分から１．５
℃／分の範囲で、該温度範囲すべてにおいて２．０℃／
分以上の冷却速度ではないが、８００℃から４００℃の
範囲は１．６℃／分から１．２℃／分の範囲で、該温度
範囲の全ての結晶温度領域において１．０℃／分以上の
冷却速度であった。育成したシリコン単結晶は、ウェハ
加工後、サブストレートウェハとしその表面に単結晶層
を５μｍエピタキシャル成長させ、シリコン半導体基板
を作製した。窒素濃度および酸素濃度は実施例１〜６に
記述した濃度と同様で、実施例２２は低窒素レベルで低
酸素、実施例２３は低窒素レベルで中酸素、実施例２４
は低窒素レベルで高酸素、実施例２５は高窒素レベルで
低酸素、実施例２６は高窒素レベルで中酸素、実施例２
７は高窒素レベルで高酸素の結晶である。エピタキシャ
ル層とサブストレートシリコンウェハの界面から深さ１
μｍまでの領域において、直径換算で０．１μｍ以上の
欠陥密度は１．０×１０³ 個／ｃｍ³ 以下で顕著に低減
され、直径換算で２０ｎｍ以上の微小欠陥についても界
面および界面から深さ１μｍまでの領域で１０⁴ 個／ｃ
ｍ³ 以下で顕著に低減化されている。サブストレートウ
ェハの厚さ中心領域（バルク領域）では２０ｎｍ以上の
微小欠陥密度はいずれの結晶も１．０×１０⁹ 個／ｃｍ
³ 程度存在し、ＩＧ効果に有効な欠陥の顕著な増加が見
られる。なお、熱処理評価後のエピタキシャル層内の結
晶欠陥発生は皆無であり、エピタキシャル層からサブス
トレートシリコンウェハ表面（すなわち、エピタキシャ
ル層とサブストレートウェハの界面）下、無欠陥層は広
く、酸素析出物などの微小欠陥のエピタキシャル層への
突き出しはなかった。

【００４９】（実施例２８〜３３）実施例２８〜３３に
ついても、表９（ａ）（ｂ）および表１０（ａ）（ｂ）
に引上げ育成の製造条件と評価結果を示す。なお、表９
（ａ）（ｂ）が抵抗率１０Ωｃｍの結晶に係るもの、表
１０（ａ）（ｂ）が抵抗率０．０２Ωｃｍの結晶に係る
ものである。本実施例では、窒素を添加した結晶に、実
施例１３〜１５と同様、図６に示すようなＣＺ単結晶育
成装置を用いて引き上げ育成した。結晶冷却速度は凝固
温度（Ｔｍ）〜８００℃までは６．５℃／分から２．０
℃／分の範囲で、さらに８００℃から４００℃の範囲は
２．０℃／分から１．２℃／分の範囲で、Ｔｍから８０
０℃の全ての結晶温度領域において２．０℃／分以上の
冷却速度で、さらに、８００℃から４００℃の全ての結
晶温度領域において１．０℃／分以上の冷却速度であっ
た。育成したシリコン単結晶は、ウェハ加工後、サブス
トレートウェハとしその表面に単結晶層を５μｍエピタ
キシャル成長させ、シリコン半導体基板を作製した。窒
素濃度および酸素濃度は実施例１〜６に記述した濃度と
同様で、実施例２８は低窒素レベルで低酸素、実施例２
９は低窒素レベルで中酸素、実施例３０は低窒素レベル
で高酸素、実施例３１は高窒素レベルで低酸素、実施例
３２は高窒素レベルで中酸素、実施例３３は高窒素レベ
ルで高酸素の結晶である。エピタキシャル層とサブスト
レートシリコンウェハの界面領域においては、直径換算
のサイズが０．１μｍ以上の欠陥（空孔欠陥）密度はい
ずれの結晶も１．０×１０² 個／ｃｍ³ 以下でほぼゼロ
レベルで、さらに該界面から深さ１μｍまでの領域にお
いても１０² 個／ｃｍ³ レベルかそれ以下で極端に低減
されている。直径換算で２０ｎｍ以上の微小欠陥につい
ても界面および界面から深さ１μｍまでの領域で１０²
個／ｃｍ³ レベルで極端に低減化され、ほぼ完全な無欠
陥層が形成している。一方、ウェハの厚さ中心領域（バ
ルク領域）では２０ｎｍ以上の微小欠陥密度については
いずれの結晶も１．０×１０¹⁰個／ｃｍ ³ 程度存在し、
ＩＧ効果に有効な欠陥の顕著な増加が見られる。なお、
熱処理評価後のエピタキシャル層内の結晶欠陥発生は皆
無であり、エピタキシャル層からサブストレートシリコ
ンウェハ表面（すなわち、エピタキシャル層とサブスト
レートウェハの界面）下、無欠陥層は広く、酸素析出物
などの微小欠陥のエピタキシャル層への突き出しはなか
った。

【００５０】（実施例３４〜３８）本実施例３４〜３８
は、窒素を添加した結晶から切り出しウェハ加工したシ
リコンウェハをエピタキシャル法による単結晶層堆積用
のサブストレートウェハとしエピタキシャル成長前に熱
処理を施し、該サブストレートシリコンウェハ表面領域
において従来以上の深さで無欠陥化を行い、かつ該サブ
ストレートウェハ中心領域には高密度の欠陥が存在する
よう製造し、その後エピタキシャル層を５μｍ堆積した
シリコン半導体基板である。本実施例では、窒素濃度は
１．０×１０ ¹⁹atoms/cm³ レベルの高濃度で酸素濃度は
１．０×１０¹⁸atoms/cm³ の高濃度レベルに関して記載
するが、本実施例に見られる効果は、窒素濃度が５．０
×１０ ¹³atoms/cm³ 以上１．０×１０¹⁶atoms/cm³ 以
下、および酸素濃度が１．０×１０¹⁷atoms/cm³ 以上の
範囲で製造された結晶であれば同様な効果を示すことを
確認している。本実施例の製造条件および評価結果は表
１１（ａ）（ｂ）および表１２（ａ）（ｂ）に示す。な
お、表１１（ａ）（ｂ）が抵抗率１０Ωｃｍの結晶に係
るもの、表１２（ａ）（ｂ）が抵抗率０．０２Ωｃｍの
結晶に係るものである。結晶引上げは図３に示すような
ＣＺ単結晶育成装置を用いて引上げ育成した。結晶冷却
速度は凝固温度（Ｔｍ）〜８００℃までは２．４℃／分
から０．８℃／分の範囲で必ずしも該温度範囲すべてに
おいて２．０℃／分以上ではなかった。また８００℃〜
４００℃の結晶温度領域においては１．２℃／分から
０．５℃／分の範囲で必ずしも該温度範囲すべてにおい
て１．０℃／分以上ではなかった。熱処理は、実施例３
４と３５は熱処理時間の効果を見るため、それぞれＡｒ
雰囲気で１１００℃で６０分と５分、実施例３６は熱処
理雰囲気の効果を見るため酸素雰囲気で１１００℃で６
０分、実施例３７と３８は熱処理温度の効果を見るた
め、それぞれＡｒ雰囲気で１０００℃で６０分とＡｒ雰
囲気で１３００℃で５分の熱処理を施した。直径換算で
０．１μｍ以上の空孔欠陥のエピタキシャル層とサブス
トレートシリコンウェハの界面から深さ１μｍまでの領
域における密度分布については、実施例３６の酸素雰囲
気熱処理を除いて、１．０×１０² 個／ｃｍ³ 以下でほ
ぼゼロレベルの欠陥分布である。実施例３６の酸素雰囲
気熱処理ウェハに関しても、当該空孔欠陥の密度は１．
０×１０³ 個／ｃｍ³ レベルで従来に比べて顕著に低減
している。また、サイズが直径換算で２０ｎｍ以上の微
小欠陥については、エピタキシャル層とサブストレート
シリコンウェハの界面から深さ１μｍまでの領域で１．
０×１０⁴ 個／ｃｍ³ 以下となっており顕著な欠陥密度
の低減が見られる。一方、サブストレートウェハの厚さ
中心領域（バルク領域）では２０ｎｍ以上の微小欠陥密
度はいずれの結晶も１．０×１０⁸ 個／ｃｍ ³ 以上であ
り、ＩＧ効果に有効な欠陥の顕著な増加が見られる。温
度としては、高温ほど微小欠陥が分解する傾向があり、
１１００℃から１２００℃程度が好ましい。また、雰囲
気は酸素雰囲気に比べて不活性ガスの一つであるＡｒ雰
囲気において欠陥の一層の低減が見られる。熱処理時間
は、長時間ほどエピタキシャル層界面付近の欠陥密度の
低減が見られるが、ウェハ中心領域の欠陥密度の低減傾
向があること、さらに製造コストの観点から５分以上６
０分以下程度で十分である。なお、熱処理評価後のエピ
タキシャル層内の結晶欠陥発生は皆無であり、エピタキ
シャル層からサブストレートシリコンウェハ表面（すな
わち、エピタキシャル層とサブストレートウェハの界
面）下、無欠陥層は広く、酸素析出物などの微小欠陥の
エピタキシャル層への突き出しはなかった。

【００５１】（実施例３９〜４１）本実施例３９から４
１は、窒素を添加しないで、結晶引上げ育成時に結晶を
急冷した結晶を、ウェハ加工したシリコンウェハをエピ
タキシャル法による単結晶層堆積用のサブストレートウ
ェハとしエピタキシャル成長前に熱処理を施し、該サブ
ストレートシリコンウェハ表面領域において従来以上の
深さで無欠陥化を行い、かつ該サブストレートウェハ中
心領域には高密度の欠陥が存在するよう製造し、その後
エピタキシャル層を５μｍ堆積したシリコン基板であ
る。本実施例では、酸素濃度は１．０×１０¹⁸atoms/cm
³ の高濃度レベルに関して記載するが、本実施例に見ら
れる効果は、酸素濃度が１．０×１０¹⁷atoms/cm³ 以上
の範囲で製造された結晶であれば同様な効果を示すこと
を確認している。本実施例の製造条件および評価結果は
表１１（ａ）（ｂ）および表１２（ａ）（ｂ）に示す。
なお、表１１（ａ）（ｂ）が抵抗率１０Ωｃｍの結晶に
係るもの、表１２（ａ）（ｂ）が抵抗率０．０２Ωｃｍ
の結晶に係るものである。実施例３９は、図４に示すよ
うなＣＺ単結晶育成装置を用いて引上げ育成し、結晶冷
却速度は凝固温度（Ｔｍ）〜８００℃までは６．０℃／
分から２．０℃／分の範囲で、Ｔｍから８００℃の全て
の結晶温度領域において２．０℃／分以上の冷却速度で
あった。８００℃から４００℃の結晶温度範囲の冷却速
度は、２．０℃／分〜０．５℃／分で必ずしも該温度範
囲のすべてにおいて１．０℃／分以上の冷却速度ではな
かった。実施例４０は、図５に示すような結晶の冷却能
力を高める装置を設置したＣＺ単結晶育成装置を用いて
引上げ育成し、結晶冷却速度は凝固温度（Ｔｍ）〜８０
０℃までは２．４℃／分から１．５℃／分の範囲で、該
温度範囲すべてにおいて２．０℃／分以上の冷却速度で
はないが、８００℃から４００℃の範囲は１．６℃／分
から１．２℃／分の範囲で、該温度範囲の全ての結晶温
度領域において１．０℃／分以上の冷却速度であった。
実施例４１は、図６に示すような結晶の冷却能力を高め
る装置を設置したＣＺ単結晶育成装置を用いて引上げ育
成し、結晶冷却速度は凝固温度（Ｔｍ）〜８００℃まで
は６．５℃／分から２．０℃／分の範囲で、さらに８０
０℃から４００℃の範囲は２．０℃／分から１．２℃／
分の範囲で、Ｔｍから８００℃の全ての結晶温度領域に
おいて２．０℃／分以上の冷却速度で、さらに、８００
℃から４００℃の全ての結晶温度領域において１．０℃
／分以上の冷却速度であった。いずれの実施例において
も、エピタキシャル堆積前のサブストレートシリコンウ
ェハの熱処理はＡｒ雰囲気で１１００℃で６０分実施し
た。凝固温度から４００℃までの温度領域すべてを急冷
した結晶において欠陥密度低減効果が顕著であるが、い
ずれの結晶もエピタキシャル層界面下の欠陥密度が低減
する。一方、サブストレートウェハ厚さ中心領域ではＩ
Ｇ効果を高めるのに十分な欠陥密度を有している。な
お、熱処理評価後のエピタキシャル層内の結晶欠陥発生
は皆無であり、酸素析出物などの微小欠陥のエピタキシ
ャル層への突き出しはなかった。

【００５２】（実施例４２〜４４）本実施例４２から４
４は、結晶引上げ育成時に窒素を添加し、かつ結晶を急
冷した結晶を、ウェハ加工したシリコンウェハをエピタ
キシャル法による単結晶層堆積用のサブストレートウェ
ハとしエピタキシャル成長前に熱処理を施し、該サブス
トレートシリコンウェハ表面領域において従来以上の深
さで無欠陥化を行い、かつ該サブストレートウェハ中心
領域には高密度の欠陥が存在するよう製造し、その後エ
ピタキシャル層を５μｍ堆積したシリコン半導体基板で
ある。本実施例では、窒素濃度は１．０×１０¹⁹atoms/
cm³ レベルの高濃度で酸素濃度は１．０×１０¹⁸atoms/
cm³ の高濃度レベルに関して記載するが、本実施例に見
られる効果は、窒素濃度が５．０×１０¹³atoms/cm³ 以
上１．０×１０¹⁶atoms/cm³ 以下、および酸素濃度が
１．０×１０¹⁷atoms/cm³ 以上の範囲で製造された結晶
であれば同様な効果を示すことを確認している。本実施
例の製造条件および評価結果は表１１（ａ）（ｂ）およ
び表１２（ａ）（ｂ）に示す。なお、表１１（ａ）
（ｂ）が抵抗率１０Ωｃｍの結晶に係るもの、表１２
（ａ）（ｂ）が抵抗率０．０２Ωｃｍの結晶に係るもの
である。実施例４２は、図４に示すような結晶の冷却能
力を高める装置を設置したＣＺ単結晶育成装置を用いて
引上げ育成し、結晶冷却速度は凝固温度（Ｔｍ）〜８０
０℃までは６．０℃／分から２．０℃／分の範囲で、Ｔ
ｍから８００℃の全ての結晶温度領域において２．０℃
／分以上の冷却速度であった。８００℃から４００℃の
結晶温度範囲の冷却速度は、２．０℃／分〜０．５℃／
分で必ずしも該温度範囲のすべてにおいて１．０℃／分
以上の冷却速度ではなかった。実施例４３は、図５に示
すような結晶の冷却能力を高める装置を設置したＣＺ単
結晶育成装置を用いて引上げ育成し、結晶冷却速度は凝
固温度（Ｔｍ）〜８００℃までは２．４℃／分から１．
５℃／分の範囲で、該温度範囲すべてにおいて２．０℃
／分以上の冷却速度ではないが、８００℃から４００℃
の範囲は１．６℃／分から１．２℃／分の範囲で、該温
度範囲の全ての結晶温度領域において１．０℃／分以上
の冷却速度であった。実施例４４は、図６に示すような
結晶の冷却能力を高める装置を設置したＣＺ単結晶育成
装置を用いて引上げ育成し、結晶冷却速度は凝固温度
（Ｔｍ）〜８００℃までは６．５℃／分から２．０℃／
分の範囲で、さらに８００℃から４００℃の範囲は２．
０℃／分から１．２℃／分の範囲で、Ｔｍから８００℃
の全ての結晶温度領域において２．０℃／分以上の冷却
速度で、さらに、８００℃から４００℃の全ての結晶温
度領域において１．０℃／分以上の冷却速度であった。
いずれの実施例においても、エピタキシャル堆積前のサ
ブストレートシリコンウェハの熱処理はＡｒ雰囲気で１
１００℃で６０分実施した。凝固温度から４００℃まで
の温度領域すべてを急冷した結晶において欠陥密度低減
効果が顕著であるが、いずれの結晶もサイズ０．１μｍ
以上の空孔欠陥についてもサイズが２０ｎｍ以上の微小
欠陥に関してもエピタキシャル層界面下の欠陥密度が１
０² 個／ｃｍ³ レベルかそれ以下のほぼ完全に無欠陥の
状態を実現している。一方、サブストレートウェハ厚さ
中心領域２０ｎｍ以上の欠陥密度は１０⁹ 個／ｃｍ³ レ
ベルでＩＧ効果を増強する欠陥密度を有している。な
お、熱処理評価後のエピタキシャル層内の結晶欠陥発生
は皆無であり、酸素析出物などの微小欠陥のエピタキシ
ャル層への突き出しはなかった。

【００５３】（比較例１〜３）比較例１から３では、窒
素を添加することなしに結晶育成を行った。すなわち、
図３に示すような特に結晶急冷装置を設けることのない
通常の結晶育成装置で引き上げ育成し、結晶冷却速度は
凝固温度（Ｔｍ）〜８００℃までは２．４℃／分から
０．８℃／分の範囲で必ずしも該温度範囲すべてにおい
て２．０℃／分以上ではなかった。また８００℃〜４０
０℃の結晶温度領域においては１．２℃／分から０．５
℃／分の範囲で必ずしも該温度範囲すべてにおいて１．
０℃／分以上ではなかった。育成したシリコン単結晶
は、ウェハ加工後、サブストレートウェハとしその表面
に単結晶層を５μｍエピタキシャル成長させ、シリコン
半導体基板を作製した。本比較例の製造条件および評価
結果は表１３（ａ）（ｂ）および表１４（ａ）（ｂ）に
示す。なお、表１３（ａ）（ｂ）が抵抗率１０Ωｃｍの
結晶に係るもの、表１４（ａ）（ｂ）が抵抗率０．０２
Ωｃｍの結晶に係るものである。比較例１は低酸素、比
較例２は中酸素、比較例３は高酸素の結晶である。エピ
タキシャル層とサブストレートウェハの界面から深さ１
μｍまでの領域において、直径換算のサイズが０．１μ
ｍ以上の欠陥（空孔欠陥）密度は酸素濃度が低い方が低
下する傾向はあるものの、５．０×１０⁴ 個／ｃｍ³ 以
下にはならず概ね１０⁵ 個／ｃｍ³ レベルの高密度であ
る。直径換算で２０ｎｍ以上の微小欠陥についても、エ
ピタキシャル層とサブストレートウェハの界面から深さ
１μｍまでの領域において、密度が５．０×１０⁵ 個／
ｃｍ³ 以下は実現せず１．０×１０⁶ 個／ｃｍ³ 以上の
レベルである。一方、サブストレートウェハの厚さ中心
領域（バルク領域）では１．０×１０⁷ 個／ｃｍ³ レベ
ルで、顕著なＩＧ効果は期待できない。なお、熱処理後
において、ウェハあたり数個レベルの結晶欠陥の形成
（酸素析出物のエピタキシャル層への突き出しおよび積
層欠陥の形成）が見られ、エピタキシャル層とサブスト
レートウェハの界面付近の無欠陥層は狭くなっていた。

【００５４】（比較例４〜６）比較例４から６では、窒
素の添加量を結晶引上げ育成時、融液中の窒素濃度が
５．０×１０¹⁵atoms/cm³ 程度とし、結晶中の窒素濃度
が５．０×１０¹²atoms/cm³ 程度とした。すなわち、窒
素添加量は微量とした。結晶育成は、図３に示すような
特に結晶急冷装置を設けることのない通常の結晶育成装
置で引き上げ育成し、結晶冷却速度は凝固温度（Ｔｍ）
〜８００℃までは２．４℃／分から０．８℃／分の範囲
で必ずしも該温度範囲すべてにおいて２．０℃／分以上
ではなかった。また８００℃〜４００℃の結晶温度領域
においては１．２℃／分から０．５℃／分の範囲で必ず
しも該温度範囲すべてにおいて１．０℃／分以上ではな
かった。育成したシリコン単結晶は、ウェハ加工後、サ
ブストレートウェハとしその表面に単結晶層を５μｍエ
ピタキシャル成長させ、シリコン半導体基板を作製し
た。本比較例の製造条件および評価結果は表１３（ａ）
（ｂ）および表１４（ａ）（ｂ）に示す。なお、表１３
（ａ）（ｂ）が抵抗率１０Ωｃｍの結晶に係るもの、表
１４（ａ）（ｂ）が抵抗率０．０２Ωｃｍの結晶に係る
ものである。。比較例４は低酸素、比較例５は中酸素、
比較例６は高酸素の結晶である。エピタキシャル層とサ
ブストレートウェハの界面から深さ１μｍまでの領域に
おいて、直径換算のサイズが０．１μｍ以上の欠陥（空
孔欠陥）密度、直径換算のサイズが２０ｎｍ以上の微小
欠陥の密度については比較例１〜３とほぼ同様で、窒素
添加の顕著な効果は見られず、それぞれの欠陥サイズに
対し概ね１０⁵ 個／ｃｍ³ レベル、１．０×１０⁶ 個／
ｃｍ³ のレベルで高密度であった。一方、該サブストレ
ートウェハの厚さ中心領域（バルク領域）に関しても欠
陥密度の増加は見られず１．０×１０⁷ 個／ｃｍ³ レベ
ルで、顕著なＩＧ効果は期待できない。なお、ライフタ
イムはすべて問題ないが、熱処理後において、ウェハあ
たり数個レベルの結晶欠陥の形成（酸素析出物のエピタ
キシャル層への突き出しおよび積層欠陥の形成）が見ら
れ、エピタキシャル層とサブストレートウェハの界面付
近の無欠陥層は狭くなっていた。

【００５５】（比較例７）比較例７は、窒素の添加量を
結晶引上げ育成時、融液中の窒素濃度が４．５×１０¹⁹
atoms/cm³ 程度とし、結晶中の窒素濃度が３．０×１０
¹⁶atoms/cm³ 程度とした。すなわち、窒素を極端に多く
添加した。結晶育成は、図３に示すような特に結晶急冷
装置を設けることのない通常の結晶育成装置で引き上げ
育成し、結晶冷却速度は凝固温度（Ｔｍ）〜８００℃ま
では２．４℃／分から０．８℃／分の範囲で必ずしも該
温度範囲すべてにおいて２．０℃／分以上ではなかっ
た。また８００℃〜４００℃の結晶温度領域においては
１．２℃／分から０．５℃／分の範囲で必ずしも該温度
範囲すべてにおいて１．０℃／分以上ではなかった。育
成したシリコン単結晶は、ウェハ加工後、サブストレー
トウェハとしその表面に単結晶層を５μｍエピタキシャ
ル成長させ、シリコン半導体基板を作製した。本比較例
の製造条件および評価結果は表１３（ａ）（ｂ）および
表１４（ａ）（ｂ）に示す。なお、表１３（ａ）（ｂ）
が抵抗率１０Ωｃｍの結晶に係るもの、表１４（ａ）
（ｂ）が抵抗率０．０２Ωｃｍの結晶に係るものであ
る。。エピタキシャル層とサブストレートウェハの界面
から深さ１μｍまでの領域において、直径換算のサイズ
が０．１μｍ以上の欠陥（空孔欠陥）密度、直径換算の
サイズが２０ｎｍ以上の微小欠陥の密度については窒素
の効果から微細になった欠陥がエピタキシャル成長時容
易に分解し低減が見られるものの、分解した欠陥の構成
要素である原子空孔や不純物酸素がエピタキシャル層に
拡散しエピタキシャル層内に新たな欠陥形成が見られ
る。

【００５６】

【表１】

【００５７】

【表２】

【００５８】

【表３】

【００５９】

【表４】

【００６０】

【表５】

【００６１】

【表６】

【００６２】

【表７】

【００６３】

【表８】

【００６４】

【表９】

【００６５】

【表１０】

【００６６】

【表１１】

【００６７】

【表１２】

【００６８】

【表１３】

【００６９】

【表１４】

【００７０】

【発明の効果】本発明のシリコン半導体基板は、エピタ
キシャル層内およびエピタキシャル層とサブストレート
ウェハの界面付近において欠陥発生が極めて少ない基板
で、デバイス製造熱処理工程を経てもエピタキシャル層
への結晶欠陥の発生を生じない基板であり、また、ウェ
ハ内部析出物が十分あるためデバイスプロセス熱処理に
おけるゲッタリング能力に優れたエピタキシャルウェハ
である。本発明の製造方法は、前記シリコン半導体基板
を従来よりも単純・容易に低コストで製造することが可
能である。

【図面の簡単な説明】

【図１】図１は本発明のシリコン半導体基板の概念図の
一例である。

【図２】図２は本発明のシリコン半導体基板の概念図の
一例である。

【図３】図３は特に、結晶冷却装置等を設置しない通常
のＣＺ単結晶引上げ装置の概略図である。磁場印加装置
は特に記載していないが、引上げ炉体周辺に磁場印加装
置を設置し、磁場印加下でも引上げ可能である。

【図４】図４は凝固温度から８００℃の結晶温度領域の
すべての領域を２．０℃／分以上で急冷ができるよう結
晶冷却装置２０を有するＣＺシリコン単結晶製造装置の
概略図である。磁場印加装置は特に記載していないが、
引上げ炉体周辺に磁場印加装置を設置し、磁場印加下で
も引上げ可能である。

【図５】図５は８００℃から４００℃の結晶温度領域の
すべての領域を１．０℃／分以上で急冷ができるよう結
晶冷却装置３０を有するＣＺシリコン単結晶製造装置の
概略図である。磁場印加装置は特に記載していないが、
引上げ炉体周辺に磁場印加装置を設置し、磁場印加下で
も引上げ可能である。

【図６】図６は図４の装置に８００℃から４００℃の結
晶温度領域のすべての領域を１．０℃／分以上で急冷が
できるよう結晶冷却装置３０を有するＣＺシリコン単結
晶製造装置の概略図である。磁場印加装置は特に記載し
ていないが、引上げ炉体周辺に磁場印加装置を設置し、
磁場印加下でも引上げ可能である。

【図７】図７はエピタキシャルシリコンウェハ表面に
銅、ニッケル、鉄などの金属不純物を故意に１０¹²atom
s/cm² 程度汚染させた後、さらに該ウェハにＣＭＯＳ熱
処理を施した後のＰ／Ｎリーク電流の増加量に対するバ
ルク欠陥密度の関係を示すグラフである。

【符号の説明】

１…サブストレートシリコンウェハ １ａ…窒素添加サブストレートシリコンウェハ １ｂ…無欠陥領域 １ｃ…欠陥密度漸次変化領域 １ｄ…ＩＧ層 ２…エピタキシャル層／サブストレートウェハ界面 ３…エピタキシャル層 ４…ＣＺ法シリコン単結晶引き上げ炉 ５…ワイヤ巻き上げ機 ６…断熱材 ７…加熱ヒータ ８…回転治具 ９…ルツボ ９ａ…石英ルツボ ９ｂ…黒鉛ルツボ １０…ワイヤ １１…種結晶 １２…チャック １３…ガス導入口 １４…ガス排出口 ２０…高温領域結晶急冷装置 ３０…低温領域結晶急冷装置 Ｓ…引上げシリコン結晶 Ｍ…シリコン融液

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中居 克彦 神奈川県川崎市中原区井田３−35−１ 新 日本製鐵株式会社技術開発本部内 (72)発明者 岩崎 俊夫 山口県光市島田3434番地 ニッテツ電子株 式会社内 (72)発明者 大橋 渡 神奈川県川崎市中原区井田３−35−１ 新 日本製鐵株式会社技術開発本部内 (72)発明者 碇 敦 神奈川県川崎市中原区井田３−35−１ 新 日本製鐵株式会社技術開発本部内

Claims (12)

【特許請求の範囲】
1. 【請求項１】 窒素含有量が１．０×１０¹³atoms/cm³
   以上１．０×１０¹⁶atoms/cm³ 以下であるシリコンウェ
   ハをサブストレートウェハとしその表面に、エピタキシ
   ャル法によりシリコン単結晶層を堆積してなることを特
   徴とするシリコン半導体基板。
2. 【請求項２】 酸素含有量が１．０×１０¹⁷atoms/cm³
   以上のシリコンウェハをサブストレートウェハとしその
   表面にエピタキシャル法によりシリコン単結晶層を堆積
   してなるシリコン半導体基板であって、少なくとも前記
   サブストレートウェハとエピタキシャル法により堆積し
   たシリコン単結晶層の界面から深さ１μｍまでの領域に
   おいて、直径換算で０．１μｍ以上の結晶欠陥の密度が
   ５×１０⁴ 個／ｃｍ³ 以下であることを特徴とするシリ
   コン半導体基板。
3. 【請求項３】 酸素含有量が１．０×１０¹⁷atoms/cm³
   以上シリコンウェハをサブストレートウェハとしその表
   面にエピタキシャル法によりシリコン単結晶層を堆積し
   てなるシリコン半導体基板であって、少なくとも前記サ
   ブストレートウェハとエピタキシャル法により堆積した
   シリコン単結晶層の界面から深さ１μｍまでの領域にお
   いて、直径換算で２０ｎｍ以上の結晶欠陥の密度が５×
   １０⁵個／ｃｍ³ 以下であることを特徴とするシリコン
   半導体基板。
4. 【請求項４】 少なくとも前記サブストレートウェハと
   エピタキシャル法により堆積したシリコン単結晶層の界
   面から深さ１μｍまでの領域において、さらに直径換算
   で０．１μｍ以上の結晶欠陥の密度が５×１０⁴ 個／ｃ
   ｍ³ 以下である請求項３記載のシリコン半導体基板。
5. 【請求項５】 前記サブストレートウェハがさらに窒素
   を１．０×１０¹³atoms/cm³ 以上１．０×１０¹⁶atoms/
   cm³ 以下含有してなる請求項２〜４に記載のシリコン半
   導体基板。
6. 【請求項６】 前記サブストレートウェハの厚み中心に
   おいて、直径換算で２０ｎｍ以上の結晶欠陥密度が１×
   １０⁸ 個／ｃｍ³ 以上である請求項１〜５に記載のシリ
   コン半導体基板。
7. 【請求項７】 １．０×１０¹⁶atoms/cm³ 以上１．５×
   １０¹⁹atoms/cm³ 以下の窒素を含有するシリコン融液を
   用いて育成したシリコン単結晶から得たシリコンウェハ
   をサブストレートウェハとしその表面に、エピタキシャ
   ル法によりシリコン単結晶層を堆積させることを特徴と
   するシリコン半導体基板の製造方法。
8. 【請求項８】 チョクラルスキー法又は磁場印加チョク
   ラルスキー法により、凝固温度から８００℃の結晶温度
   範囲を２．０℃／分以上の冷却速度で育成したシリコン
   単結晶から得たシリコンウェハをサブストレートウェハ
   としその表面に、エピタキシャル法によりシリコン単結
   晶層を堆積することを特徴とするシリコン半導体基板の
   製造方法。
9. 【請求項９】 チョクラルスキー法又は磁場印加チョク
   ラルスキー法により８００℃〜４００℃の結晶温度範囲
   を１．０℃／分以上の冷却速度で育成したシリコン単結
   晶から得たシリコンウェハをサブストレートウェハとし
   その表面に、エピタキシャル法によりシリコン単結晶層
   を堆積することを特徴とするシリコン半導体基板の製造
   方法。
10. 【請求項１０】 チョクラルスキー法又は磁場印加チョ
    クラルスキー法により育成したシリコン単結晶であっ
    て、結晶引上育成中のシリコン単結晶が凝固温度から８
    ００℃の結晶温度範囲を２．０℃／分以上の冷却速度で
    育成し、引き続き８００℃〜４００℃の結晶温度範囲を
    １．０℃／分以上の冷却速度で育成したシリコン単結晶
    から得たシリコンウェハをサブストレートウェハとしそ
    の表面に、エピタキシャル法によりシリコン単結晶層を
    堆積することを特徴とするシリコン半導体基板の製造方
    法。
11. 【請求項１１】 １．０×１０¹⁶atoms/cm³ 以上１．５
    ×１０¹⁹atoms/cm³以下の窒素を含有するシリコン融液
    を用いてシリコン単結晶を育成する請求項８〜１０に記
    載のシリコン半導体基板の製造方法。
12. 【請求項１２】 チョクラルスキー法または磁場印加チ
    ョクラルスキー法により育成したシリコン単結晶から得
    たシリコンウェハを１０００℃以上１３００℃以下の温
    度で５分以上熱処理をしたものをサブストレートウェハ
    としその表面に、エピタキシャル法によりシリコン単結
    晶層を堆積する請求項７〜１１に記載のシリコン半導体
    基板の製造方法。