JP2000099393A - アドレス生成装置 - Google Patents

Abstract

(57)【要約】 【課題】 データメモリへのアドレスを効率的に生成す
るアドレス生成装置を提供する。 【解決手段】 アドレス生成装置１００は、第１の基準
アドレスを格納する第１のレジスタ１４０と、第２の基
準アドレスを格納する第２のレジスタ１４２と、命令に
よって指定される、第１の基準アドレスに対する第１の
オフセット値を格納する第３のレジスタ１０８と、その
命令によって指定される、第２の基準アドレスに対する
第２のオフセット値を格納する第４のレジスタ１０９
と、第１のレジスタ１４０に格納される第１の基準アド
レスと第３のレジスタ１０８に格納される第１のオフセ
ット値とを加算する第１の加算器１３０と、第２のレジ
スタ１４２に格納される第２の基準アドレスと第４のレ
ジスタ１０９に格納される第２のオフセット値とを加算
する第２の加算器１３２と、第１の加算器１３０の出力
を第１のアドレスとして格納する第５のレジスタＰ２
と、第２の加算器１３２の出力を第２のアドレスとして
格納する第６のレジスタＰ３とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アドレスを生成す
るアドレス生成装置に関し、特に、メモリに格納された
データにアクセスするために、そのメモリにおけるその
データの位置を示すアドレスを生成するアドレス生成装
置に関する。

【０００２】

【従来の技術】近年、ディジタル信号処理分野の拡大に
伴い、ＤＳＰ（ディジタル信号処理プロセッサ）が広く
用いられている。ＤＳＰは、メモリに格納された複数の
データ（典型的には、２系統のデータ）を読み出し、そ
の複数のデータに対して各種演算（例えば、積和演算）
を実行する。メモリに格納されたデータにアクセスする
ために、そのメモリにおけるそのデータの位置を示すア
ドレスが使用される。通常、メモリに格納された複数の
データにアクセスするために、ＤＳＰは、複数のアドレ
スをそれぞれ格納した複数の専用レジスタを有してい
る。例えば、２つの専用レジスタから２つのアドレスが
メモリに出力される。その結果、メモリから２つのアド
レスに対応する２つのデータが出力される。２つのデー
タに対して所定の演算が行われる。

【０００３】図４は、従来のアドレス生成装置９００の
構成を示す。アドレス生成装置９００は、アドレスレジ
スタファイル９１０と修飾レジスタファイル９４０とを
含む。

【０００４】アドレスレジスタファイル９１０は複数の
レジスタを含む。例えば、アドレスレジスタファイル９
１０は、４本の１６ビットレジスタ（以下、レジスタＲ
０、Ｒ１、Ｒ２、Ｒ３という）を含む。

【０００５】修飾レジスタファイル９４０は複数のレジ
スタを含む。例えば、修飾レジスタファイル９４０は、
４本の１６ビットレジスタ（以下、レジスタＭＲ０、Ｍ
Ｒ１、ＭＲ２、ＭＲ３という）を含む。

【０００６】図５は、データメモリ９５０に格納されて
いるデータ群の配置例を示す。図５に示される例では、
データ群Ａ〜データ群Ｆの６つのデータ群がデータメモ
リ９５０に格納されている。

【０００７】以下、図４および図５を参照して、アドレ
ス生成装置９００の動作を説明する。

【０００８】アドレスレジスタファイル９１０のレジス
タＲ０にはデータ群Ａの先頭番地が予め格納されてお
り、アドレスレジスタファイル９１０のレジスタＲ１に
はデータ群Ｂの先頭番地が予め格納されている。アドレ
ス生成装置９００は、レジスタＲ０、Ｒ１の内容をアド
レス９２０、９２２としてデータメモリ９５０に出力す
る。データメモリ９５０は、アドレス９２０によって指
定される位置に格納されているデータをデータバス９６
０に出力し、アドレス９２２によって指定される位置に
格納されているデータをデータバス９６２に出力する。
演算器９７０は、データバス９６０、９６２に出力され
た２つのデータに対して所定の演算を行う。

【０００９】加算器９３０は、アドレス９２０とレジス
タＭＲ０の内容とを加算し、その加算結果をレジスタＲ
０に書き込む。その結果、レジスタＲ０の内容が更新さ
れる。

【００１０】加算器９３２は、アドレス９２２とレジス
タＭＲ１の内容とを加算し、その加算結果をレジスタＲ
１に書き込む。その結果、レジスタＲ１の内容が更新さ
れる。

【００１１】例えば、レジスタＭＲ０、ＭＲ１の内容
が”１”である場合には、レジスタＲ０、Ｒ１の内容は
１ずつインクリメントされる。レジスタＲ０の出力（す
なわち、アドレス９２０）に従って、データメモリ９５
０に格納されているデータ群Ａの先頭番地からデータが
順次読み出される。レジスタＲ１の出力（すなわち、ア
ドレス９２２）に従って、データメモリ９５０に格納さ
れているデータ群Ｂの先頭番地からデータが順次読み出
される。このようにして、データ群Ａのデータとデータ
群Ｂのデータとに対して所定の演算が実行される。

【００１２】データメモリ９５０に格納されているデー
タ群Ｃのデータとデータメモリ９５０に格納されている
データ群Ｄのデータとに対して所定の演算を実行する場
合には、レジスタＲ２にデータ群Ｃの先頭番地を予め格
納し、レジスタＲ３にデータ群Ｄの先頭番地を予め格納
しておけばよい。上述した手順と同様の手順に従って、
データメモリ９５０からデータ群Ｃのデータとデータ群
Ｄのデータとを読み出し、読み出された２つのデータに
対して所定の演算を実行することができる。

【００１３】さらに、データメモリ９５０に格納されて
いるデータ群Ｅのデータとデータメモリ９５０に格納さ
れているデータ群Ｆのデータとに対して所定の演算を実
行する場合には、レジスタＲ０、Ｒ１の内容を新たに設
定する必要がある。このときの手順は以下の通りであ
る。

【００１４】まず、レジスタＲ０の内容が必要であれば
データバス９６０を経由してデータメモリ９５０に退避
される。次に、レジスタＲ１の内容が必要であればデー
タバス９６０を経由してデータメモリ９５０に退避され
る。次に、レジスタＲ０にデータ群Ｅの先頭番地が格納
される。次に、レジスタＲ１にデータ群Ｆの先頭番地が
格納される。次に、上述した手順と同様の手順に従っ
て、データメモリ９５０からデータ群Ｅのデータとデー
タ群Ｆのデータとが読み出され、読み出された２つのデ
ータに対して所定の演算が実行される（例えば、「ＤＳ
Ｐ５６１１６ユーザーズマニュアル」２６頁 １９９２
年、日本モトローラ（株）刊参照）。

【００１５】

【発明が解決しようとする課題】上述した従来の技術で
は、レジスタＲ０、Ｒ１にデータ群Ｅ、Ｆの先頭番地を
格納する前に、レジスタＲ０、Ｒ１の内容をデータメモ
リ９５０に退避する必要がある。このように、アドレス
レジスタファイル９１０に含まれるレジスタにデータ群
の先頭番地を設定するために多くのステップを必要とす
るという問題点があった。

【００１６】図６は、この問題が顕著に現れる例を示し
ている。図６において、ＬＯＯＰ命令は、後続の命令を
繰り返し実行することを指示する命令であり、ＥＮＤＬ
ＯＯＰ命令は、繰り返し実行する命令の終端を表す命令
である。「ＬＯＯＰ Ｘ」は、ＬＯＯＰ ＸとＥＮＤＬ
ＯＯＰとの間の命令をＸ回繰り返し実行することを表
す。図６に示されるように、２重ループを用いて、レジ
スタＲ０、Ｒ１にデータ群の先頭番地を設定する場合に
は、その先頭番地の設定のために少なくとも６×Ｘ×Ｎ
ステップが必要となる。このことは、ＤＳＰの動作効率
を非常に悪化させる。

【００１７】なお、アドレスレジスタファイル９１０に
含まれるレジスタの数を増大させることにより、データ
群の先頭番地を設定するために必要なステップ数を削減
することができる。レジスタＲ０、Ｒ１の内容をデータ
メモリ９５０に退避する必要がなくなるからである。し
かし、アドレスレジスタファイル９１０に含まれるレジ
スタの数が増大すると、アドレス９２０、９２２を出力
するための選択回路（アドレスレジスタファイル９１０
に含まれる）の回路遅延が大きくなるため、高速動作に
適さない。また、このようなレジスタの数の増大は、レ
ジスタへの書き込み信号の数を増大させる。その結果、
消費電力が増大する。

【００１８】本発明は、上記問題点に鑑みてなされたも
のであり、データメモリへのアドレスを効率的に生成す
るアドレス生成装置を提供することを目的にする。

【００１９】

【課題を解決するための手段】本発明のアドレス生成装
置は、第１のアドレスと第２のアドレスとを生成するア
ドレス生成装置であって、第１の基準アドレスを格納す
る第１のレジスタと、第２の基準アドレスを格納する第
２のレジスタと、命令によって指定される、前記第１の
基準アドレスに対する第１のオフセット値を格納する第
３のレジスタと、前記命令によって指定される、前記第
２の基準アドレスに対する第２のオフセット値を格納す
る第４のレジスタと、前記第１のレジスタに格納される
前記第１の基準アドレスと前記第３のレジスタに格納さ
れる第１のオフセット値とを加算する第１の加算器と、
前記第２のレジスタに格納される前記第２の基準アドレ
スと前記第４のレジスタに格納される第２のオフセット
値とを加算する第２の加算器と、前記第１の加算器の出
力を前記第１のアドレスとして格納する第５のレジスタ
と、前記第２の加算器の出力を前記第２のアドレスとし
て格納する第６のレジスタとを備えており、これによ
り、上記目的が達成される。

【００２０】前記第１の基準アドレスは、データメモリ
に格納されている複数のデータ群のうちの１つの先頭番
地であり、前記第２の基準アドレスは、前記データメモ
リに格納されている前記複数のデータ群のうちの他の１
つの先頭番地であってもよい。

【００２１】前記命令は、第１の即値部と第２の即値部
とを有しており、前記第１のオフセット値は前記第１の
即値部によって指定され、前記第２のオフセット値は前
記第２の即値部によって指定されてもよい。

【００２２】前記第１の加算器による加算および前記第
１の加算器の出力の前記第５のレジスタへの格納と、前
記第２の加算器による加算および前記第２の加算器の出
力の前記第６のレジスタへの格納とは、前記命令を実行
することによって達成されてもよい。

【００２３】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。

【００２４】図１は、本発明の実施の形態のアドレス生
成装置１００の構成を示す。アドレス生成装置１００
は、アドレスレジスタファイル１１０を含む。

【００２５】アドレスレジスタファイル１１０は複数の
レジスタを含む。例えば、アドレスレジスタファイル１
１０は、４本の１６ビットレジスタ（以下、レジスタＰ
０、Ｐ１、Ｐ２、Ｐ３という）を含む。

【００２６】図２は、データメモリ１５０に格納されて
いるデータ群の配置例を示す。図２に示される例では、
データ群Ａ〜データ群Ｈの８つのデータ群がデータメモ
リ１５０に格納されている。

【００２７】以下、図１および図２を参照して、データ
群ＡとＢ、データ群ＣとＤ、データ群ＥとＦ、データ群
ＧとＨのそれぞれについて演算器１７０で演算を実行す
る場合におけるアドレス生成装置１００の動作を説明す
る。

【００２８】アドレスレジスタファイル１１０のレジス
タＰ０にはデータ群Ａの先頭番地（図２に示される例で
は、０１００ｈ）が予め格納されており、アドレスレジ
スタファイル１１０のレジスタＰ１にはデータ群Ｂの先
頭番地（図２に示される例では、８１００ｈ）が予め格
納されている。

【００２９】第１のレジスタ１４０には、第１の基準ア
ドレスが予め格納されている。第１の基準アドレスは、
例えば、データ群Ｃの先頭番地（図２に示される例で
は、０２００ｈ）である。第２のレジスタ１４２には、
第２の基準アドレスが予め格納されている。第２の基準
アドレスは、例えば、データ群Ｄの先頭番地（図２に示
される例では、８２００ｈ）である。第１の基準アドレ
スおよび第２の基準アドレスは、例えば、データバス１
６０を介して第１のレジスタ１４０および第２のレジス
タ１４２に供給され得る。

【００３０】以下、データメモリ１５０からデータ群Ａ
のデータとデータ群Ｂのデータとを順次読み出す場合に
おけるアドレス生成装置１００の動作を説明する。

【００３１】アドレス生成装置１００は、レジスタＰ
０、Ｐ１の内容をアドレス１２０、１２２としてデータ
メモリ１５０に出力する。データメモリ１５０は、アド
レス１２０によって指定される位置に格納されているデ
ータをデータバス１６０に出力し、アドレス１２２によ
って指定される位置に格納されているデータをデータバ
ス１６２に出力する。例えば、アドレス１２０はデータ
群Ａの先頭番地（図２に示される例では、０１００ｈ）
であり、アドレス１２２はデータ群Ｂの先頭番地（図２
に示される例では、８１００ｈ）である。この場合に
は、データメモリ１５０は、０１００ｈ番地のデータと
８１００ｈ番地のデータとを出力する。

【００３２】アドレス１２０、１２２は、マルチプレク
サ１４４、１４６を経由して加算器１３０、１３２に供
給される。加算器１３０は、アドレス１２０に”１”を
加算する。加算器１３２は、アドレス１２２に”１”を
加算する。加算器１３０、１３２の出力は、レジスタＰ
０、Ｐ１にそれぞれ格納される。その結果、レジスタＰ
０の内容は０１０１ｈに更新され、レジスタＰ１の内容
は８１０１ｈに更新される。

【００３３】上述した動作を繰り返すことにより、デー
タメモリ１５０からデータ群Ａのデータとデータ群Ｂの
データとが順次読み出される。データメモリ１５０から
読み出されたデータ群Ａのデータは、データバス１６０
を経由して演算器１７０に供給される。データメモリ１
５０から読み出されたデータ群Ｂのデータは、データバ
ス１６２を経由して演算器１７０に供給される。演算器
１７０は、データ群Ａのデータとデータ群Ｂのデータと
に対して所定の演算を行う。

【００３４】次に、データメモリ１５０からデータ群Ｃ
のデータとデータ群Ｄのデータとを順次読み出す場合に
おけるアドレス生成装置１００の動作を説明する。デー
タメモリ１５０からデータ群Ｃのデータとデータ群Ｄの
データとを読み出すために特定の命令（以下、「ＭＯＤ
２Ｐ」命令という）が使用される。

【００３５】図３は、「ＭＯＤ２Ｐ」命令の命令コード
の構成を示す。「ＭＯＤ２Ｐ」命令は、即値部３１０と
即値部３１１とを含む。

【００３６】「ＭＯＤ２Ｐ」命令の命令長は２４ビット
である。即値部３１０は、ビット１５からビット８に割
り当てられている。即値部３１１は、ビット７からビッ
ト０に割り当てられている。

【００３７】「ＭＯＤ２Ｐ」命令は、例えば、「ＭＯＤ
２Ｐ （Ｐ２，００ｈ），（Ｐ３，００ｈ）」と表記さ
れる。これは、即値部３１０の値が００ｈであり、即値
部３１１の値が００ｈであるという意味である。

【００３８】命令は、命令デコーダ１８０によってデコ
ードされる。命令デコーダ１８０は、各種の制御信号を
出力する。各種の制御信号には、マルチプレクサ１４４
〜１４７に供給される制御信号１９４〜１９７が含まれ
る。また、各種の制御信号には、アドレスレジスタファ
イル１１０、第１のレジスタ１４０および第２のレジス
タ１４２に供給される書き込みイネーブル信号も含まれ
得る。

【００３９】「ＭＯＤ２Ｐ」命令が命令デコーダ１８０
によってデコードされると、命令デコーダ１８０は、
「ＭＯＤ２Ｐ」命令の即値部３１０の値を第３のレジス
タ１０８に格納し、「ＭＯＤ２Ｐ」命令の即値部３１１
の値を第４のレジスタ１０９に格納する。即値部３１０
の値は、第１のレジスタ１４０に格納されている第１の
基準アドレスに対する第１のオフセット値として使用さ
れる。即値部３１１の値は、第２のレジスタ１４２に格
納されている第２の基準アドレスに対する第２のオフセ
ット値として使用される。

【００４０】さらに、命令デコーダ１８０は、マルチプ
レクサ１４４〜１４７に制御信号１９４〜１９７を供給
する。「ＭＯＤ２Ｐ」命令が命令デコーダ１８０によっ
てデコードされると、マルチプレクサ１４４は、制御信
号１９４によって第１のレジスタ１４０を選択するよう
に制御され、マルチプレクサ１４５は、制御信号１９５
によって第３のレジスタ１０８を選択するように制御さ
れ、マルチプレクサ１４６は、制御信号１９６によって
第２のレジスタ１４２を選択するように制御され、マル
チプレクサ１４７は、制御信号１９７によって第４のレ
ジスタ１０９を選択するように制御される。

【００４１】その結果、加算器１３０は、第１のレジス
タ１４０の出力と第３のレジスタ１０８の出力とを加算
する。加算器１３２は、第２のレジスタ１４２の出力と
第４のレジスタ１０９の出力とを加算する。

【００４２】例えば、第１のレジスタ１４０に第１の基
準アドレスとして０２００ｈが格納されており、第３の
レジスタ１０８に第１の基準アドレスに対する第１のオ
フセット値として００ｈが格納されている場合には、加
算器１３０によって（０２００ｈ＋００ｈ）という加算
が実行される。その加算結果０２００ｈは、アドレスレ
ジスタファイル１１０のレジスタＰ２に出力される。

【００４３】例えば、第２のレジスタ１４２に第２の基
準アドレスとして８２００ｈが格納されており、第４の
レジスタ１０９に第２の基準アドレスに対する第２のオ
フセット値として００ｈが格納されている場合には、加
算器１３２によって（８２００ｈ＋００ｈ）という加算
が実行される。その加算結果８２００ｈは、アドレスレ
ジスタファイル１１０のレジスタＰ３に出力される。

【００４４】このようにして、レジスタＰ２にデータ群
Ｃの先頭番地が格納され、レジスタＰ３にデータ群Ｄの
先頭番地が格納される。

【００４５】次に、アドレス生成装置１００は、レジス
タＰ０、Ｐ１の内容をアドレス１２０、１２２としてデ
ータメモリ１５０に出力する。この場合、アドレス１２
０として０２００ｈが出力され、アドレス１２２として
８２００ｈが出力される。

【００４６】マルチプレクサ１４４は、制御信号１９４
によってアドレス１２０を選択するように制御され、マ
ルチプレクサ１４５は、制御信号１９５によって”１”
を選択するように制御され、マルチプレクサ１４６は、
制御信号１９６によってアドレス１２２を選択するよう
に制御され、マルチプレクサ１４７は、制御信号１９７
によって”１”を選択するように制御される。

【００４７】その結果、加算器１３０は、アドレス１２
０に”１”を加算する。その加算結果は、アドレスレジ
スタファイル１１０のレジスタＰ２に出力される。加算
器１３２は、アドレス１２２に”１”を加算する。その
加算結果は、アドレスレジスタファイル１１０のレジス
タＰ３に出力される。このようにして、レジスタＰ２、
Ｐ３の内容は、１ずつ加算され続けることになる。これ
により、データメモリ１５０からデータ群Ｃのデータと
データ群Ｄのデータとが順次読み出される。

【００４８】次に、データメモリ１５０からデータ群Ｅ
のデータとデータ群Ｆのデータとを順次読み出す場合に
おけるアドレス生成装置１００の動作を説明する。デー
タメモリ１５０からデータ群Ｅのデータとデータ群Ｆの
データとを読み出すために「ＭＯＤ２Ｐ」命令が使用さ
れる。

【００４９】「ＭＯＤ２Ｐ」命令は、例えば、「ＭＯＤ
２Ｐ （Ｐ２，３０ｈ），（Ｐ３，２０ｈ）」と表記さ
れる。これは、即値部３１０の値が３０ｈであり、即値
部３１１の値が２０ｈであるという意味である。

【００５０】「ＭＯＤ２Ｐ」命令が命令デコーダ１８０
によってデコードされると、命令デコーダ１８０は、
「ＭＯＤ２Ｐ」命令の即値部３１０の値を第３のレジス
タ１０８に格納し、「ＭＯＤ２Ｐ」命令の即値部３１１
の値を第４のレジスタ１０９に格納する。さらに、命令
デコーダ１８０は、マルチプレクサ１４４〜１４７に制
御信号１９４〜１９７を供給する。「ＭＯＤ２Ｐ」命令
が命令デコーダ１８０によってデコードされると、マル
チプレクサ１４４は、制御信号１９４によって第１のレ
ジスタ１４０を選択するように制御され、マルチプレク
サ１４５は、制御信号１９５によって第３のレジスタ１
０８を選択するように制御され、マルチプレクサ１４６
は、制御信号１９６によって第２のレジスタ１４２を選
択するように制御され、マルチプレクサ１４７は、制御
信号１９７によって第４のレジスタ１０９を選択するよ
うに制御される。

【００５１】その結果、加算器１３０は、第１のレジス
タ１４０の出力と第３のレジスタ１０８の出力とを加算
する。加算器１３２は、第２のレジスタ１４２の出力と
第４のレジスタ１０９の出力とを加算する。

【００５２】例えば、第１のレジスタ１４０に第１の基
準アドレスとして０２００ｈが格納されており、第３の
レジスタ１０８に第１の基準アドレスに対する第１のオ
フセット値として３０ｈが格納されている場合には、加
算器１３０によって（０２００ｈ＋３０ｈ）という加算
が実行される。その加算結果０２３０ｈは、アドレスレ
ジスタファイル１１０のレジスタＰ２に出力される。

【００５３】例えば、第２のレジスタ１４２に第２の基
準アドレスとして８２００ｈが格納されており、第４の
レジスタ１０９に第２の基準アドレスに対する第２のオ
フセット値として２０ｈが格納されている場合には、加
算器１３２によって（８２００ｈ＋２０ｈ）という加算
が実行される。その加算結果８２２０ｈは、アドレスレ
ジスタファイル１１０のレジスタＰ３に出力される。

【００５４】このようにして、レジスタＰ２にデータ群
Ｅの先頭番地が格納され、レジスタＰ３にデータ群Ｆの
先頭番地が格納される。

【００５５】次に、アドレス生成装置１００は、レジス
タＰ０、Ｐ１の内容をアドレス１２０、１２２としてデ
ータメモリ１５０に出力する。この場合、アドレス１２
０として０２３０ｈが出力され、アドレス１２２として
８２２０ｈが出力される。

【００５６】マルチプレクサ１４４は、制御信号１９４
によってアドレス１２０を選択するように制御され、マ
ルチプレクサ１４５は、制御信号１９５によって”１”
を選択するように制御され、マルチプレクサ１４６は、
制御信号１９６によってアドレス１２２を選択するよう
に制御され、マルチプレクサ１４７は、制御信号１９７
によって”１”を選択するように制御される。

【００５７】その結果、加算器１３０は、アドレス１２
０に”１”を加算する。その加算結果は、アドレスレジ
スタファイル１１０のレジスタＰ２に出力される。加算
器１３２は、アドレス１２２に”１”を加算する。その
加算結果は、アドレスレジスタファイル１１０のレジス
タＰ３に出力される。このようにして、レジスタＰ２、
Ｐ３の内容は、１ずつ加算され続けることになる。これ
により、データメモリ１５０からデータ群Ｅのデータと
データ群Ｆのデータとが順次読み出される。

【００５８】データメモリ１５０からデータ群Ｇのデー
タとデータ群Ｈのデータとを順次読み出す場合における
アドレス生成装置１００の動作も上述した動作と同様で
ある。データメモリ１５０からデータ群Ｇのデータとデ
ータ群Ｈのデータとを読み出すために「ＭＯＤ２Ｐ」が
使用される。

【００５９】「ＭＯＤ２Ｐ」命令は、例えば、「ＭＯＤ
２Ｐ （Ｐ２，７０ｈ），（Ｐ３，６０ｈ）」と表記さ
れる。これは、即値部３１０の値が７０ｈであり、即値
部３１１の値が６０ｈであるという意味である。「ＭＯ
Ｄ２Ｐ」命令を実行することにより、レジスタＰ２にデ
ータ群Ｇの先頭番地（０２７０ｈ）が格納され、レジス
タＰ３にデータ群Ｈの先頭番地（８２６０ｈ）が格納さ
れる。

【００６０】このように、第１のレジスタ１４０に格納
される第１の基準アドレスと「ＭＯＤ２Ｐ」命令によっ
て指定される第１のオフセット値との加算結果に基づい
てアドレス１２０を生成し、第２のレジスタ１４２に格
納される第２の基準アドレスと「ＭＯＤ２Ｐ」命令によ
って指定される第２のオフセット値との加算結果に基づ
いてアドレス１２２を生成することにより、データメモ
リ１５０に格納された演算対象となるデータ群の数がア
ドレスレジスタファイル１１０内のレジスタの数より多
い場合でも、アドレスレジスタファイル１１０のレジス
タの内容をデータメモリ１５０に退避する必要がない。
これにより、データメモリ１５０へのアドレス１２０、
１２２を効率的に生成することが可能になる。

【００６１】なお、第１の基準アドレスおよび第２の基
準アドレスは、データメモリ１５０に格納されるデータ
群の先頭番地に限定されない。第１の基準アドレスは、
第１のオフセット値に対するベースアドレスとして任意
の値をとり得る。第２の基準アドレスは、第２のオフセ
ット値に対するベースアドレスとして任意の値をとり得
る。

【００６２】上述した実施の形態において、データ群Ａ
のデータの読み出しを第１のレジスタ１４０に格納され
る第１の基準アドレスと「ＭＯＤ２Ｐ」命令によって指
定される第１のオフセット値との加算結果に基づいて生
成されるアドレス１２０を用いて行い、データ群Ｂのデ
ータの読み出しを第２のレジスタ１４２に格納される第
２の基準アドレスと「ＭＯＤ２Ｐ」命令によって指定さ
れる第２のオフセット値との加算結果に基づいて生成さ
れるアドレス１２２を用いて行うようにしてもよい。こ
の場合には、アドレスレジスタファイル１１０に含まれ
るレジスタは２本で足りる。

【００６３】上述したように、「ＭＯＤ２Ｐ」命令を実
行することによって、加算器１３０による加算および加
算器１３０の出力のレジスタＰ２への格納と、加算器１
３２による加算および加算器１３２の出力のレジスタＰ
３への格納とが同時に行われる。「ＭＯＤ２Ｐ」命令に
このような機能を持たせることにより、この「ＭＯＤ２
Ｐ」命令を１サイクルで実行するようにハードウェアを
構成し得る。アドレスを設定するために必要なサイクル
数を削減することによって、アドレス設定の効率を大幅
に向上させることができる。

【００６４】なお、「ＭＯＤ２Ｐ」命令の表記は、上述
した実施の形態の表記には限定されない。上述した「Ｍ
ＯＤ２Ｐ」命令と同様の機能が達成される限り、「ＭＯ
Ｄ２Ｐ」命令の表記は任意である。

【００６５】また、上述した実施の形態では、第１のレ
ジスタ１４０および第２のレジスタ１４２をアドレスレ
ジスタファイル１１０とは独立に設けたが、第１のレジ
スタ１４０および第２のレジスタ１４２はアドレスレジ
スタファイル１１０内の任意の２本のレジスタであって
もよい。この場合には、「ＭＯＤ２Ｐ」命令の実行によ
り、例えば、レジスタＰ０の内容と即値部３１０とが加
算され、その加算結果がレジスタＰ２に格納され、レジ
スタＰ１の内容と即値部３１１とが加算され、その加算
結果がレジスタＰ３に格納される。

【００６６】また、「ＭＯＤ２Ｐ」命令の命令コードの
構成も、図３に示される構成には限定されない。１ステ
ップにおいて２以上のレジスタの内容に即値を加算する
即値加算を実行し、その加算結果を２以上のレジスタに
格納するという機能が達成される限り、「ＭＯＤ２Ｐ」
命令の命令コードは、任意の構成をとり得る。

【００６７】さらに、アドレスレジスタファイル１１０
のレジスタ名称として、Ｐ０、Ｐ１、Ｐ２、Ｐ３を使用
した。これらのレジスタの名称は任意でよい。

【００６８】

【発明の効果】本発明によれば、第１のレジスタに格納
される第１の基準アドレスと命令によって指定される第
１のオフセット値との加算結果に基づいて第１のアドレ
スが生成され、第２のレジスタに格納される第２の基準
アドレスとその命令によって指定される第２のオフセッ
ト値との加算結果に基づいて第２のアドレスが生成され
る。これにより、データメモリに格納された演算対象と
なるデータ群の数がアドレスレジスタファイル内のレジ
スタの数より多い場合でも、アドレスレジスタファイル
のレジスタの内容をデータメモリに退避する必要がな
い。これにより、データメモリへの第１のアドレスおよ
び第２のアドレスを効率的に生成することが可能にな
る。

【図面の簡単な説明】

【図１】本発明の実施の形態のアドレス生成装置１００
の構成を示す図である。

【図２】データメモリ１５０に格納されているデータ群
の配置例を示す図である。

【図３】「ＭＯＤ２Ｐ」命令の命令コードの構成を示す
図である。

【図４】従来のアドレス生成装置９００の構成を示す図
である。

【図５】データメモリ９５０に格納されているデータ群
の配置例を示す図である。

【図６】従来のアドレス生成装置９００を用いてアドレ
スを生成するためのプログラムの例を示す図である。

【符号の説明】

１００ アドレス生成装置 １４０ 第１のレジスタ １４２ 第２のレジスタ １０８ 第３のレジスタ １０９ 第４のレジスタ １１０ アドレスレジスタファイル １２０、１２２ アドレス １３０、１３２ 加算器 １４４、１４５、１４６、１４７ マルチプレクサ １５０ データメモリ １６０、１６２ データバス １７０ 演算器 １８０ 命令デコーダ １９４、１９５、１９６、１９７ 制御信号 ３１０、３１１ 即値部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１のアドレスと第２のアドレスとを生
   成するアドレス生成装置であって、 第１の基準アドレスを格納する第１のレジスタと、 第２の基準アドレスを格納する第２のレジスタと、 命令によって指定される、前記第１の基準アドレスに対
   する第１のオフセット値を格納する第３のレジスタと、 前記命令によって指定される、前記第２の基準アドレス
   に対する第２のオフセット値を格納する第４のレジスタ
   と、 前記第１のレジスタに格納される前記第１の基準アドレ
   スと前記第３のレジスタに格納される第１のオフセット
   値とを加算する第１の加算器と、 前記第２のレジスタに格納される前記第２の基準アドレ
   スと前記第４のレジスタに格納される第２のオフセット
   値とを加算する第２の加算器と、 前記第１の加算器の出力を前記第１のアドレスとして格
   納する第５のレジスタと、 前記第２の加算器の出力を前記第２のアドレスとして格
   納する第６のレジスタとを備えたアドレス生成装置。
2. 【請求項２】 前記第１の基準アドレスは、データメモ
   リに格納されている複数のデータ群のうちの１つの先頭
   番地であり、前記第２の基準アドレスは、前記データメ
   モリに格納されている前記複数のデータ群のうちの他の
   １つの先頭番地である、請求項１に記載のアドレス生成
   装置。
3. 【請求項３】 前記命令は、第１の即値部と第２の即値
   部とを有しており、前記第１のオフセット値は前記第１
   の即値部によって指定され、前記第２のオフセット値は
   前記第２の即値部によって指定される、請求項１に記載
   のアドレス生成装置。
4. 【請求項４】 前記第１の加算器による加算および前記
   第１の加算器の出力の前記第５のレジスタへの格納と、
   前記第２の加算器による加算および前記第２の加算器の
   出力の前記第６のレジスタへの格納とは、前記命令を実
   行することによって達成される、請求項１に記載のアド
   レス生成装置。