JP2000049229A - 半導体装置の形成方法 - Google Patents

半導体装置の形成方法

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Abstract

(57)【要約】 【課題】 従来技術に比して利点を提供する半導体装置
における相互接続構造とその形成方法とを提供する。 【解決手段】 相互接続部６０が基板１０上に形成され
る。ある実施例においては、粘着／バリア層８１，銅合
金シード層４２および銅膜４３が基板１０上に堆積さ
れ、基板１０がアニーリングされる。代替の実施例にお
いては、銅膜が基板上に堆積され、銅膜がアニーリング
される。さらに別の実施例においては、粘着／バリア層
８１，シード層８２，導電膜８３および銅合金キャッピ
ング膜８４が基板１０上に堆積され、相互接続部９２を
形成する。堆積およびアニーリングの段階は、共通の処
理プラットフォーム上で実行することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に半導体装置に関
し、さらに詳しくは、半導体装置における相互接続構造
とその形成方法とに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】集積
回路は、半導体装置製造業者によって、ますます寸法が
小さくなっている。相互接続プロセスの発達、特にイン
レイ相互接続（inlaid interconnect）技術は、回路寸
法をさらに小さくするために模索される分野である。し
かし、相互接続の寸法を小さくすると、対応して回路の
電流密度が上がり、電気移動（エレクトロマイグレーシ
ョン）に関する問題が起こる。この結果、時間の経過と
共に回路に抵抗および信頼性において不可逆的な変化が
起こることがある。
【０００３】現在、電流密度の増大の結果として起こる
問題を克服するために、アルミニウムの代替品として銅
が検証されている。銅は、固有抵抗が低く耐電気移動性
が改善されていることを含めて、アルミニウムよりも本
来的に優れる。しかし、高度な相互接続技術においてア
ルミニウムの代替品として銅を用いても電気移動の問題
を全面的に回避できない。相互接続の寸法が小さくなり
続ける限り、電気移動は信頼性上の懸念となる。
【０００４】さらに、相互接続を形成する際に銅を用い
ると信頼性に関して新たな問題が起こる。銅はポリイミ
ドなどの酸化物含有薄膜や保護膜ポリマに対する粘着性
が低い。これは、ビアおよび相互接続を形成する間に問
題となるだけでなく、完成された半導体装置を組み立て
実装する際にも問題となる。ボンド・パッドを形成する
ために本質的には純粋な銅薄膜を用いる場合にも、粘着
性に関して信頼性の問題が報告されている。この問題に
は、銅のボンド・パッドとその上にあるパッシベーショ
ン薄膜との間の粘着性が弱いために起こる不良が含まれ
る。
【０００５】
【実施例】導電性相互接続部が基板上に形成される。あ
る実施例においては、粘着／バリア層，銅合金シード層
および銅膜が基板上に堆積されてアニーリングされる。
代替の実施例においては、銅含有膜が基板上に堆積され
てアニーリングされる。さらに別の実施例においては、
粘着／バリア層，シード層，導電膜および銅合金キャッ
ピング膜が基板上に堆積される。この実施例ではアニー
リングは任意で実施される。堆積およびアニーリングの
段階は、共通の処理プラットフォームにおいて実行する
ことができる。
【０００６】図１は、第１相互接続レベルを画定するた
めに部分的に処理された半導体装置を示す。半導体装置
は、半導体装置基板１０，電界分離領域１０２，トラン
ジスタ１１８，導電性プラグ１１２および誘電層１１０
によって構成される。トランジスタ１１８は、ドーピン
グ領域１０４，ゲート誘電膜１０６およびゲート電極１
０８を備える。本明細書で用いられるには、半導体装置
基板１０は、単結晶半導体ウェハ，絶縁体上半導体基板
(semiconductor-on-insulator)または半導体装置を形成
するために用いられるその他の任意の基板によって構成
される。
【０００７】ある実施例においては、ゲート電極１０８
はポリシリコン層である。あるいは、ゲート電極１０８
は、タングステンまたはモリブデンなどの金属層，窒化
チタン，窒化タングステンなどの窒化金属層およびそれ
らの組み合わせとすることができる。さらに、ゲート電
極１０８は、ポリシリコン膜上にある、ケイ化タングス
テン，ケイ化チタンおよびケイ化コバルトなどの金属ケ
イ化物で構成されるポリサイド膜とすることができる。
【０００８】ゲート電極１０８の形成に続き、第１中間
誘電（ILD: interlevel dielectric）層１１０が基板１
０上に形成され、パターニングされてコンタクト開口部
を形成する。ある実施例においては、第１ILD層１１０
は、テトラエトキシシラン（TEOS: tetraethoxysilan
e）をソース気体として用いて形成されるプラズマ付着
酸化物の薄膜である。あるいは、第１ILD層１１０は、
窒化シリコン膜，燐酸シリケート・ガラス（PSG: phosp
hosilicate glass）膜，硼酸燐酸シリケート・ガラス(B
PSG: borophosphosilicate glass）膜，酸窒化シリコン
膜，ポリイミド膜，低ｋ誘電体またはそれらの組み合わ
せとすることができる。
【０００９】パターニングに続いて、誘電層１１０内に
コンタクト開口部が形成される。コンタクト開口部は、
チタン／窒化チタン（Ti/TiN）およびタンタル／窒化タ
ンタル（Ta/TaN）などの粘着／バリア層１１４と、タン
グステンなどの導電性充填材料１１６とを用いて形成導
電性プラグ１１２によって構成される。堆積後に、導電
性充填材料１１６とその下にある粘着／バリア層１１６
の部分が、従来のエッチングまたは化学機械研磨法を用
いて除去され、導電性プラグ１１２が形成される。ある
いは、導電性プラグ１１２は、コンタクト充電材料とし
てドーピング・シリコンを用いて、粘着／バリア層１１
４を用いて、あるいは用いずに形成することもできる。
【００１０】導電性プラグ１１２の形成後、第２粘着／
バリア層１２２および第２導電膜１２４が導電性プラグ
１１２および誘電層１１０上に形成される。ある実施例
においては、第２粘着／バリア層１２２はTa/TaNを用い
て形成され、導電膜１２４は銅，アルミニウムなどを用
いて形成される。第２粘着／バリア層１２２と第２導電
膜１２４とを組み合わせると第１相互接続レベル１２が
形成される。プロセスのこの時点までは、図１に図示さ
れる装置を形成するために従来の方法が用いられる。
【００１１】次に、図２に示されるように第１相互接続
レベル１２上にパッシベーション層２１が形成される。
ある実施例においては、パッシベーション層２１は、プ
ラズマ付着窒化シリコン膜である。あるいは、パッシベ
ーション層２１は、プラズマ付着酸窒化シリコン膜，窒
化硼素膜などとすることもできる。パッシベーション層
２１は、相互接続レベル１２内で、金属原子が、この後
に相互接続レベル１２上に堆積される誘電膜内に拡散す
る確率を小さくするために用いられる。たとえば、相互
接続レベル１２が銅で構成される場合、パッシベーショ
ン層２１は銅拡散バリアとして機能する。
【００１２】図２は、粘着／バリア層１２２上に形成さ
れる中間誘電層（ILD）２０をさらに示す。ある実施例
においては、中間誘電層２０は、誘電膜２２，中間エッ
チストップ膜２３，誘電膜２４およびハードマスク膜２
５によって構成される。
【００１３】誘電膜２２は、TEOSをソース気体として用
いて形成されるプラズマ付着酸化物の薄膜とすることが
できる。あるいは、誘電膜２２は、PSG膜，BPSG膜，SOG
膜，低誘電率（低ｋ）絶縁体などとすることもできる。
本明細書については、低ｋ絶縁体は、約３．５未満の誘
電率を有する材料である。中間エッチストップ膜２３
は、プラズマ付着酸窒化シリコンの薄膜とすることがで
きる。あるいは、中間エッチストップ膜２３は、プラズ
マ付着窒化シリコン膜，窒化硼素膜などとすることもで
きる。誘電膜２４は、TEOSをソース気体として用いて形
成されるプラズマ付着酸化物の薄膜とすることができ
る。あるいは、誘電膜２４は、PSG膜，BPSG膜，SOG膜，
低誘電率（低ｋ）絶縁体などとすることもできる。異な
る誘電材料を用いて中間誘電膜２０を形成する必要はな
い。たとえば、中間誘電膜２０は、プラズマ付着酸化
物，PSG，BPSG，SOG，ポリイミド，低誘電率絶縁体など
の単独の誘電性材料を用いて形成することができる。誘
電膜２４上にはハードマスク膜２５が存在する。ある実
施例においては、ハードマスク膜２５は、プラズマ付着
酸窒化シリコン膜である。あるいは、ハードマスク膜２
５は、プラズマ付着窒化シリコン膜，窒化硼素膜などと
することもできる。
【００１４】図３において、中間誘電層２０とパッシベ
ーション層２１の部分がパターニングされ、二重インレ
イ開口部３０が形成される。図３に示されるように、二
重インレイ開口部３０は、相互接続部３１とビア部３２
とによって構成され、ビア部３２が導電性相互接続部１
２の部分を露出する。ビア先トレンチ後(VFTL: via-fir
st trench-last）処理と合致するパターニング・プロセ
スを用いると、ハードマスク膜２５は、誘電膜２４がエ
ッチングされてエッチストップ膜２３内にビア開口部を
画定する間に誘電膜を保護し、エッチストップ２３は誘
電膜２４内に二重インレイ開口部の相互接続部分を形成
する際に誘電膜２２を保護する。
【００１５】図４では、粘着／バリア層４１が二重イン
レイ開口部３０内に形成される。ある実施例において
は、粘着／バリア層は窒化タンタル膜である。あるい
は、粘着／バリア層４１は、窒化チタン膜，窒化タング
ステン膜，窒化タンタル・シリコン膜，タンタル膜，チ
タン・タングステン膜などとすることもできる。通常、
粘着／バリア層４１は従来のスパタリング法を用いて堆
積される。あるいは、粘着／バリア層４１を視準スパタ
リング，イオン化スパタリングまたは化学蒸着プロセス
を用いて形成することもできる。
【００１６】次に、シード層４２と導電膜４３が粘着／
バリア層４１上に形成される。ある実施例においては、
シード層４２は銅とマグネシウムによって構成される。
あるいは、インジウム，スズ，クロミウム，亜鉛，炭
素，ジルコニウム，パラジウム，チタン，鉄，ニオビウ
ム，マグネシウムなどの他の合金材料または合金材料の
組み合わせを用いることもできる。代替の実施例におい
ては、シード層４２は銅，ニッケル，スズなど、基本的
に単独の元素によって構成することもできる。
【００１７】シード層４２を形成する方法は変わる。あ
る実施例においては、シード層４２は、約２原子パーセ
ントのマグネシウムと約９８原子パーセントの銅とによ
って構成されるスパタリング・ターゲットを伴う物理的
蒸着（PVD: physical vapordeposition）プロセスを用
いて形成される。シード層４２は、あるいは、イオン化
PVD，ロングスロー（long throw）PVDまたは視準PVDな
どを含む他のPVD堆積・プロセスを用いて堆積すること
も、化学蒸着（CVD）プロセスや無電解めっきまたは電
解めっきなどのめっきプロセスを用いて堆積することも
できる。シード層４２は、粘着／バリア層４１上に広が
る連続膜として堆積され、二重インレイ開口部３０内に
形成される。ある実施例においては、シード層４２は約
１５０〜２５０ナノメータの範囲の厚みに堆積される。
しかし、シード層は導電膜の充分なめっきが行えるだけ
の充分な厚みに形成し、なおかつ二重インレイ開口部３
０のコーナー端部を超えてシード層４２が過剰に横方向
に育ったり、二重インレイ相互接続開口部（３０）の底
に後で空隙が形成されることを阻止するだけの充分な薄
さで形成しなければならないことは、当業者には理解頂
けよう。
【００１８】導電膜４３がシード層４２上に形成され
る。導電膜４３は、二重インレイ開口部３０を充分に充
たすだけの厚みを有する。ある実施例においては、導電
膜は従来の電解めっき法を用いて堆積される銅である。
銅は約６００ナノメータの厚みにめっきされるが、これ
は二重インレイ開口部のトレンチ部の厚みの約１．５倍
である。あるいは、導電膜４３は、無電解めっき，CV
D，PVDまたはCVDとPVDとの組み合わせを含む他の堆積プ
ロセスによっても形成することができる。
【００１９】図５は、矢印４５によって示されるアニー
リング段階中の図４の構造を示す。アニーリング段階に
より、シード層から導電膜４３内に合金成分４４が拡散
する。シード層４２から導電膜４３内への合金成分４４
の拡散により、シード層４２と導電膜４３全体に合金成
分４４が再配分される。合金成分４４の再配分がシード
層４２および導電膜４３全体で均一になり、シード層４
２内ではより密度が高くなる。すなわち、使用される合
金材料とアニーリング条件とに応じて、シード層４２と
導電膜４３の表面および界面において塊状に集中する。
【００２０】アニーリングと、その後の合金成分４４を
導電膜４３内に組み込む結果として、利点が得られる。
この利点には、導電膜の抵抗特性とその粘着性の改善が
含まれる。アニーリングによりシード層４２と導電膜４
３の表面組成，形態および微細構造が変わる。摂氏３０
０度超に温度を維持することで、合金成分４４の導電膜
４３の表面および界面への移動が促進される。酸素原子
にさらされると、酸化合金膜が形成される。この酸化合
金膜により、導電膜４３と、これに続き堆積されるパッ
シベーション層を含む隣接膜との粘着性が促進される。
アニーリングを用いて合金成分４４を拡散させる実施例
においては、アニーリングを摂氏約３００〜４５０度の
炉内で２０〜３０分間実施する。
【００２１】あるいは、アニーリングを合金非含有導電
膜上で実行して、相互接続の電気移動の信頼性を改善す
ることもできる。バリア層および本質的に単一の材料か
らなる導電膜を用いて導電性相互接続部を形成する実施
例においては、基板を摂氏約２００度で約５分間アニー
リングするとよい。あるいは、基板を摂氏２５０〜４０
０度の範囲で少なくとも１分間アニーリングして、処理
能力を改善する手段とすることもできる。アニーリング
は、窒素雰囲気，減圧雰囲気または真空雰囲気内で実行
して、被露出面の酸化を最小限に抑えることもできる。
この実施例においては、本質的に単一の材料からなる導
電膜の例には、電解めっき銅膜，CVD堆積銅膜などを伴
う無電解めっき銅シード層が含まれる。
【００２２】抵抗および電気移動のデータを用いて測定
されるパラメータ試験は、アニーリング段階の結果とし
て改善がなされたことを示す。薄膜抵抗の低減および膜
全体の抵抗分布の改善および電気移動に関する改善は、
アニーリング中の粒子成長と銅膜の高密度化に負うもの
である。アニーリングに先立ち、銅の粒子構造および粒
子配向は膜全体で可変する。可変性の高い粒子構造およ
び配向に関する異なる不良モードがすべて電気移動不良
を起こす。銅をアニーリングすることにより、薄膜内の
粒子構造分布がさらに均一になり、このような粒子構造
に関する電気移動不良の変動はそれに応じてより狭い分
布となる。
【００２３】従って、シード層と導電膜をアニーリング
を行なう結果として得られる利点は、導電膜を堆積する
前にシード層をアニーリングを行なうことにより得られ
る。これは、摂氏約２００〜４００度の温度範囲でシー
ド層を堆積することによりその場で実行することができ
る。また、まずシード層を堆積し、その後で摂氏約２０
０〜４００度の温度範囲において約１〜５分間アニーリ
ングを行ない、その後で導電層を堆積することにより実
行することもできる。
【００２４】本発明の実施例により、アニーリング段階
は、急速加熱アニーリング(RTA： rapid thermal annea
l），ホットプレート，加熱チャックまたは炉を用いて
実行することができる。アニーリング・ステーションは
クラスタ・ツールの一部として処理の流れに組み込むこ
とができ、この場合、シード層の堆積段階，導電膜の堆
積段階，回転リンス乾燥（SRD: spin-rinse-dry）およ
びアニーリング段階またはこれらの段階の任意の組み合
わせを単独の処理プラットフォーム上ですべて実行する
ことができる。同様に、これらの段階を単独のウェハま
たはバッチ・ウェハの処理動作として実行することがで
きる。
【００２５】図６においては、導電膜４３，シード層４
２および粘着／バリア層４１の部分が従来の化学機械的
研磨プロセスを用いて除去され、相互接続開口部３０内
に相互接続部６０が形成される。あるいは、相互接続部
６０は、イオン・ミリング，反応性イオン・エッチング
およびプラズマ・エッチングなどの従来のエッチング法
を用いるか、エッチング法と研磨法とを組み合わせて用
いて形成することもできる。
【００２６】合金成分４４がシード層４２から導電膜４
３内に拡散される実施例においては、代わりに、相互接
続の形成後にアニーリングを実施することもできる。代
替の実施例においては、導電膜４３，シード層４２およ
び粘着／バリア層４１の部分を除去して相互接続部を形
成した後に、摂氏約３００〜４５０度の炉で基板を約２
０〜３０分間アニーリングを行なう。アルゴン，ヘリウ
ム，窒素などの相対的に不活性の雰囲気をアニーリング
中に用いて、誘電膜２４と導電性相互接続部とが酸化さ
れる確率を下げることができる。アニーリング段階中
に、合金成分はシード層４２から導電膜４３内に拡散す
る。あるいは、前述の急速加熱アニーリング（RTA），
ホット・プレート・アニーリングまたは炉アニーリング
・プロセスを用いてアニーリングを実施してもよい。こ
のアニーリング段階は、導電性相互接続部の形成段階の
後に実行される点が、前述のアニーリングとは異なる。
しかし、最終的な製品は前述の相互接続部６０と基本的
に同じ利点を有する導電性相互接続部となる。
【００２７】図７は、さらに半導体装置を示し、これに
はパッシベーション層７０，中間誘電層（ILD）７７お
よびハードマスク層７６が含まれる。ILD層７７は、さ
らに下部誘電膜７１，中間エッチストップ膜７２および
上部誘電膜７３を備える。パッシベーション層７０，IL
D層７７およびハードマスク層７６は、パッシベーショ
ン層２１，ILD層２０およびハードマスク膜２５を形成
するために用いられる方法と同様の方法を用いて形成さ
れる。二重インレイ開口部７４がハードマスク層７６，
ILD層７７およびパッシベーション層７０内に形成さ
れ、相互接続部６０の部分を露出する。二重インレイ開
口部７４は、二重インレイ開口部３０を形成するための
前述の方法と同様の方法を用いて形成される。
【００２８】本発明の実施例により、一重インレイ開口
部７５も二重インレイ構造７４の形成中に形成される。
ある実施例においては、一重インレイ開口部７５は、半
導体装置のボンド・パッドを形成するために用いられ
る。エッチングを行なって一重インレイ開口部７５を画
定する間、二重インレイ開口部７４の相互接続トレンチ
部分を画定するために用いられるエッチストップ膜７２
は、下部誘電膜７１の部分の除去を阻止することも行
う。
【００２９】図８は、さらに半導体装置基板を示し、粘
着／バリア層８１，シード層８２，二重インレイ構造を
完全に充たし一重インレイ構造を部分的に充たす導電膜
８３および導電性合金キャッピング膜８４を備える。あ
る実施例においては、粘着／バリア層８１は、窒化タン
タル膜であり、ハードマスク層７６上であって、図７で
画定される二重インレイ開口部７４および一重インレイ
開口部７５の両方の中に形成される。あるいは、粘着／
バリア層８１は、窒化タングステン膜，窒化タンタル・
シリコン膜，タンタル膜，タンタル・タングステン膜な
どとすることもできる。粘着／バリア層８１は、従来の
スパタリングまたは化学蒸着法を用いて堆積することが
できる。
【００３０】粘着／バリア層８１の上にはシード層８２
がある。この特定の実施例においては、シード層８２は
銅シード層であり、PVDプロセスを用いて約１５０〜２
５０ナノメータの範囲の厚みまで堆積される。あるいは
シード層８２を導電性合金として堆積し、他の従来の堆
積法を用いることもできる。合金材料の例には、インジ
ウム，スズ，クロミウム，亜鉛，パラジウム、炭素，ジ
ルコニウム，チタン，鉄，ニオビウムなどがある。
【００３１】シード層８２の上には、導電膜８３があ
る。通常は、導電膜８３を形成するために電解めっき・
プロセスが用いられる。この特定の実施例においては、
導電膜８３は約３００〜５００ナノメータの厚みまで電
解めっきされた銅膜である。あるいは、導電膜８３を、
PVDまたはCVDプロセスを用いて形成したり、アルミニウ
ムまたは金などの他の導電性材料を用いて形成すること
もできる。
【００３２】本発明の実施例により、導電膜は、二重イ
ンレイ開口部７４を充たすのには充分であるが、一重イ
ンレイ開口部７５を完全には充たさない厚みを有する。
【００３３】図８を参照して、導電膜８３の総厚は誘電
膜７３の最上レベルより下にある。尺度通り描かれない
一重インレイ開口部の横寸法は、二重インレイ開口部よ
りかなり大きい。たとえば、一重インレイ開口部の寸法
は全体が２５〜５０ミクロンの範囲であり、二重インレ
イ開口部は約０．３５ミクロンより小さい。一重インレ
イ開口部７５は、幅が広いので一部分が充填されるにす
ぎない。
【００３４】導電膜８３の上には、導電性合金キャッピ
ング膜８４がある。本発明の実施例により、導電性合金
キャッピング膜８４は導電膜８３上に形成される銅マグ
ネシウム合金である。導電性合金キャッピング膜８４
は、約２．０原子パーセントのマグネシウムと約９８原
子パーセントの銅とを含有する銅マグネシウム・スパタ
リング・ターゲットを伴うPVDプロセスを用いて堆積さ
れる。あるいは、図８に示されるように、導電性合金キ
ャッピング膜８４は、他の従来の堆積法を用いて、イン
ジウム，スズ，クロミウム，亜鉛，ジルコニウム，パラ
ジウム，炭素，チタン，鉄，ニオビウムなどの他の合金
材料により形成することもできる。導電性合金キャッピ
ング膜８４は誘電膜７３上部の下になる一重インレイ構
造の部分を完全に充たす。銅合金キャッピング膜８４
は、前記では導電膜８３により完全には充たされなかっ
た一重インレイ開口部の部分を完全に埋めるように堆積
される。
【００３５】あるいは、銅合金キャッピング膜８４を、
前述のPVDプロセスを用いて形成することもできる。こ
のときプロセス温度は摂氏約３００〜４５０度の範囲に
ある。昇温すると、一重インレイ構造および二重インレ
イ構造の両方において、導電膜８３内への合金元素の拡
散が促進され、前述の電気移動および粘着に関する利点
が得られる。あるいは、複合銅合金キャッピング膜８４
と導電膜８３をその後の処理段階中にアニーリングを行
ない、同様の全体的な利点を得ることもできる。
【００３６】図９においては、導電性合金キャッピング
膜８４，導電膜８３，シード層８２および粘着／バリア
層８１の部分が、従来の化学機械的研磨プロセスを用い
て除去され、二重インレイ開口部７４内に相互接続部９
１が、一重インレイ開口部７５内にボンド・パッド９２
が形成される。あるいは、相互接続部９１とボンド・パ
ッド９２とを、イオン・ミリング，反応性イオン・エッ
チングおよびプラズマ・エッチングなどの従来のエッチ
ング法を用いるか、あるいはエッチング法と研磨法の両
方を組み合わせて用いることにより形成することもでき
る。
【００３７】導電性相互接続部９１は、導電性粘着／バ
リア層８１，シード層８２および導電膜８３の残りの部
分によって構成される。ボンド・パッド９２は、導電性
粘着／バリア層８１，シード層８２，導電膜８３および
導電性合金キャッピング膜８４の残りの部分によって構
成される。
【００３８】図１０は、半導体装置をさらに示し、導電
性相互接続部９１，ハードマスク層７６およびボンド・
パッド９２の部分の上にある追加のパッシベーション層
１００１を備える。ある実施例においては、パッシベー
ション層１００１は１０〜２０ナノメータのプラズマ強
化窒化物（PEN: plasma enhanced nitride）膜上にある
２５０〜３５０ナノメータの酸窒化シリコン膜によって
構成される。図１０に示されるように、パッシベーショ
ン層１００１がエッチングされ、ボンド・パッド９２の
部分を露出する下開口部１００２を形成する。パッシベ
ーション膜は、従来のプラズマまたは湿式エッチング処
理法を用いてエッチングされる。
【００３９】図１１は、さらに半導体装置を示し、パッ
シベーション層１００１上にあるポリイミド膜１１０２
を備える。ある実施例においては、ポリイミド膜は、従
来のスピンオン・プロセスを用いて形成され、約２．５
〜３．５ミクロンの範囲の厚みまで堆積される。次に、
従来の処理を用いて上開口部１１０３がポリイミド膜内
に形成される。本発明の実施例により、また図１１に示
されるように、上開口部１１０３は下開口部１００２よ
りも大きい。これらの寸法は、半導体装置の設計および
実装要件と、開口部を形成するために用いられるプロセ
スおよび装置によって決まる。パッシベーション膜１０
０１の部分はボンド・パッド９２内の導電性合金キャッ
ピング膜８４の部分まで延在し、その上に広がる。次
に、導電性相互接続バンプ１１０４がボンド・パッド９
２とパッシベーション膜部分の上と形成される。この
後、導電性バンプ１１０４は、半導体装置から半導体パ
ッケージへの接続部となる。
【００４０】導電性合金キャッピング膜８４が存在する
ために、パッシベーション膜とボンド・パッドとの界面
におけるパッシベーション膜のボンド・パッドに対する
粘着性が良好になる。パッシベーション膜１１０１部分
上の導電性相互接続バンプ１１０４の部分は、パッシベ
ーション膜とボンド・パッドとの界面ではがれにくくな
る。よって、合金キャッピング膜８４の存在によりダイ
・ボンドの信頼性が改善される。これによって、半導体
装置全体の信頼性が良くなる。
【００４１】かくして、本発明の実施例により、従来技
術に対して少なくとも３つの利点が提供されることは明
らかである。これらの利点には、導電性相互接続部の抵
抗分布における改善と、金属相互接続部の電気移動性能
における改善と、上部および隣接する薄膜に関する相互
接続部の粘着特性における改善とが含まれる。
【００４２】上記の説明においては、本発明は特定の実
施例を参照して説明された。しかし、請求項に明記され
る本発明の範囲から逸脱せずに種々の修正および変更が
可能であることは当業者には明白であろう。従って、説
明および図面は、制限的な意味ではなく事例として見な
されるべきであり、これらすべての修正は本発明の範囲
に包含されるものとする。利点，その他の長所および問
題に対する解決策は、特定の実施例に関して説明され
た。しかし、これらの利点，長所および問題解決法と、
利点，長所または解決法を生み出すことのできる、ある
いはより顕著になる任意の要素は、任意のあるいは全請
求項の決定的な、必須のまたは不可欠な機能または要素
と解釈されるべきではない。
【図面の簡単な説明】
本発明は、添付の図面において例として説明されるが、
それに制限されない。図面内では同様の参照番号は同様
の要素を指す。図面内の要素は簡単明瞭にするために図
示され、必ずしも同尺に描かれないことは当業者には理
解頂けよう。たとえば、図面内の一部の要素の寸法は他
の要素に対して誇張されており、本発明の実施例の理解
を助ける役割をする。
【図１】第１相互接続レベルを画定するために部分的に
処理された半導体装置の部分の断面図である。
【図２】粘着／バリア層形成後の図１の基板と中間誘電
膜の断面図である。
【図３】中間誘電膜内に二重インレイ開口部を形成した
後の図２の基板の断面図である。
【図４】二重インレイ開口部内に粘着／バリア層，シー
ド層および導電膜を堆積した後の図３の基板の断面図で
ある。
【図５】図４の基板の断面図を示し、さらにシード層か
ら導電膜内に合金成分を再配分するためのアニーリング
段階を示す。
【図６】二重インレイ相互接続構造を形成後の図５の基
板の断面図である。
【図７】第２中間誘電膜を堆積し、さらに上部二重イン
レイ開口部および一重インレイ開口部を形成した後の図
６の基板の断面図である。
【図８】上部二重インレイ開口部および一重インレイ開
口部上に、粘着／バリア層，シード層，導電膜および導
電性合金キャッピング膜を堆積した後の図７の基板の断
面図である。
【図９】二重インレイ相互接続構造およびボンド・パッ
ド構造を形成した後の図８の基板の断面図である。
【図１０】パッシベーション膜と、ボンド・パッドの部
分を露出するパッシベーション膜内の開口部とを形成し
た後の図９の基板の断面図である。
【図１１】実質的に完成された装置を形成した後の図１
０の基板の断面図である。
【符号の説明】
１０ 基板 １２ 相互接続レベル ２０，７７，１１０ 誘電層 ２１，７０ パッシベーション層 ２２，２４，７１，７３ 誘電膜 ２３，７２ エッチストップ膜 ２５，７６ ハードマスク膜 ４１，８１，１１４，１２２ 粘着／バリア層 ４２，８２ シード層 ４３，８３，１２４ 導電膜 ４４ 合金成分 ８４ 導電性合金キャッピング膜 １０２ 電界分離領域 １０４ ドーピング領域 １０６ ゲート誘電膜 １０８ ゲート電極 １１２ 導電性プラグ １１６ 導電性充填材料 １１８ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラムナス・ベンカトラマン アメリカ合衆国テキサス州オースチン、ハ ローゲート・ドライブ6221 (72)発明者 マシュー・トーマス・ヘリック アメリカ合衆国テキサス州オースチン、モ スクワ・トレイル13451 (72)発明者 シンディ・アール・シンプソン アメリカ合衆国テキサス州オースチン、バ ック・ベイ・レーン5844 (72)発明者 ロバート・ダブリュ・フィオダリス アメリカ合衆国テキサス州オースチン、イ ーストサイド・ドライブ2213 (72)発明者 ディーン・ジェイ・デニング アメリカ合衆国テキサス州デル・ベイル、 ピアース・レーン12007 (72)発明者 アジェイ・ジェイン アメリカ合衆国テキサス州オースチン、オ ールド・ハーバー・レーン6434 (72)発明者 クリスティアーノ・キャパソ アメリカ合衆国テキサス州オースチン、シ ンクリング・レーン12601

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置を形成する方法であって：基
    板（１０）上にバリア層（４１）を形成する段階；前記
    バリア層（４１）上に銅合金を含むシード層（４２）を
    形成する段階；前記シード層（４２）上に導電膜（４
    ３）を形成する段階；および前記基板（１０）をアニー
    リングする段階；によって構成されることを特徴とする
    方法。
  2. 【請求項２】 半導体装置を形成する方法であって：基
    板（１０）上にバリア層（８１）を形成する段階であっ
    て、前記基板（１０）が誘電膜（７３）内に第１開口部
    （７５）を有し、前記誘電膜が第１上面を有する段階；
    前記バリア層（８１）上に銅含有膜（８３）を形成する
    段階；前記銅含有膜（８３）上に銅合金キャッピング膜
    （８４）を形成する段階；および前記バリア層（８
    １），前記銅含有膜（８３）および前記銅合金キャッピ
    ング膜（８４）の部分を除去して、第１インレイ構造
    （９２）を画定する段階であって、前記第１インレイ構
    造（９２）が第２上面を有し、前記第２上面が前記第１
    上面と実質的に平面であって、前記銅合金キャッピング
    膜（８４）の部分を含む段階；によって構成されること
    を特徴とする方法。
  3. 【請求項３】 半導体装置を形成する方法であって：基
    板（１０）上に主として銅を含有する膜（４３）を形成
    し、開口部を実質的に充たす段階；および前記基板（１
    ０）をアニーリングする段階であって、前記の主として
    銅を含有する膜（４３）上に絶縁層（７７）を形成する
    前にアニーリングが実行される段階；によって構成され
    ることを特徴とする方法。
  4. 【請求項４】 半導体装置を形成する方法であって：基
    板（１０）上に第１の主として銅を含有する膜を形成す
    る段階であって、前記基板が誘電膜内に開口部（３０）
    を有する段階；前記第１の主として銅を含有する膜をア
    ニーリングする段階；基板上に第２の主として銅を含有
    する膜を形成する段階；および前記第１および第２の主
    として銅を含有する膜の部分を除去して、インレイ構造
    を画定する段階；によって構成されることを特徴とする
    方法。
  5. 【請求項５】 半導体装置を形成する方法であって：め
    っき室とアニーリング室とを有するプラットフォームを
    準備する段階；前記めっき室を用いて基板（１０）上に
    材料をめっきする段階；および前記アニーリング室を用
    いて前記材料をアニーリングする段階；によって構成さ
    れることを特徴とする方法。
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