KR20000011786A - 반도체소자형성방법 - Google Patents

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헤릭매튜토마스
심슨신디알.
피올더리스로버트더블유.
데닝딘엘.
제인어제이
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Abstract

기판(10)위에 상호접속(60)이 형성된다. 한 실시예에서, 첩착/장벽층(81), 구리합금 시드층(42) 및 구리막(43)이 기판(10) 위에 증착되고, 기판(10)은 어닐된다. 대안적 실시예에서는, 구리막이 기판위에 증착되고, 구리막이 어닐된다. 또다른 실시예에서는, 접착/장벽층(81), 시드층(82), 전도성막(83) 및 구리 합금 캐핑(capping) 막(84)이 기판(10)위에 증착되어 상호접속(92)을 형성한다. 증착 및 어닐 단계는 공통의 처리 플랫폼상에서 수행될 수 있다.

Description

반도체 소자 형성 방법{Method for forming a semiconductor device}
본 발명은 주로 반도체 소자에 관한 것으로서, 특히 반도체 소자의 상호접속 구조 및 그 형성 방법에 관한 것이다.
집적회로는 반도체 소자 제조자에 의해 계속 소형화되고 있다. 상호접속 처리의 개발, 특히, 상감(inlaid) 상호접속 기술은, 회로 크기를 계속 감소시키기 위해 연구되고 있는 분야이다. 그러나, 상호접속의 크기의 축소는 회로 전류 밀도의 대응하는 증가를 초래하고, 전기이동(electromigration)에 있어서 문제점을 유발한다. 이것은 회로의 저항 및 신뢰도에 있어서 되돌릴 수 없는 경시 변화를 초래한다.
전류 밀도 증가의 결과로서 유발되는 문제점을 극복하기 위해, 알루미늄에 대한 대체물로서 현재 구리가 연구되고 있다. 구리는 낮은 고유저항(resistivity) 및 개선된 전기이동 저항을 포함하여, 알루미늄에 비해 본질적인 장점을 제공한다. 그러나, 진보된 상호접속 기술에서 구리를 대체물로 사용하면 전기이동의 문제점을 전부 제거하지는 못한다. 상호접속의 크기가 계속 축소됨에 따라, 전기이동은 계속 신뢰도의 문제가 될 것이다.
또한, 상호접속을 형성하는 데에 구리를 사용하면, 신뢰도에 있어서 새로운 문제점이 유발된다. 구리는 산화물 함유막 및, 폴리이미드와 같은 패시베이팅 중합체에 약하게 접착된다. 이것은 비어(via) 및 상호접속의 형성중에 문제가 될 뿐 아니라, 완성된 반도체 소자의 어셈블링 및 패키징 시에도 문제가 된다. 본질적으로 순수한 구리막을 사용하여 결합 패드를 형성할 경우에 접착에 있어서의 신뢰도 문제점이 보고되어 왔다. 문제점으로는, 구리 결합 패드와 그 구리 결합 패드를 덮는 패시베이션막 사이의 약한 접착으로 인한 고장(failure)이 포함된다.
본 발명은 예에 의해 설명되지만, 첨부된 도면으로 한정되지 않으며, 도면에서 동일 부호는 유사한 요소를 나타낸다.
당업자라면, 도면의 요소들이 간단 명료하게 도시되었으며, 반드시 축적에 맞게 도시되지는 않았다는 것을 이해할 것이다. 예컨대, 도면의 요소 중 어떤 것의 크기는, 본 발명의 실시예(들)의 이해를 돕기 위해 다른 요소들에 비해 과장되었다.
도 1은 제 1 상호접속 레벨을 규정하도록 부분적으로 처리된 반도체 소자의 일부의 단면도.
도 2는 접착/장벽층 및 레벨간 유전체막 형성 후의 도 1의 기판의 단면도.
도 3은 레벨간 유전체막 내에 이중 상감 개구를 형성한 후의 도 2의 기판의 단면도.
도 4는 이중 상감 개구내에 접착/장벽층, 시드층 및, 전도성 막을 증착한 후의 도 3의 기판의 단면도.
도 5는 도 4의 시드층으로부터 전도성 막으로의 합금 조성물을 재분배하는 어닐 단계를 도시하는 도 4의 기판의 단면도.
도 6은 이중 상감 상호접속 구조를 형성한 후의 도 5의 기판의 단면도.
도 7은 제 2 레벨간 유전체막을 증착하고 상부 이중 상감 개구 및 단일 상감 개구를 형성한 후의 도 6의 기판의 단면도.
도 8은 상부 이중 상감 개구 및 단일 상감 개구를 덮는 접착/장벽층, 시드층, 전도성 막 및, 전도성 합금 캐핑 막을 증착한 후의 도 7의 기판의 단면도.
도 9는 이중 상감 상호접속 구조 및 결합 패드 구조를 형성한 후의 도 8의 기판의 단면도.
도 10은 패시베이션막 및, 결합 패드의 부분을 노출시키는 패시베이션막 내의 개구의 형성 후의 도 9의 기판의 단면도.
도 11은 사실상 완성된 소자를 형성한 후의 도 10의 기판의 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 기판 41, 81 : 접착/장벽층
42, 82 : 시드층 43 : 전도성 막
73 : 유전체 막 77 : 레벨간 유전체층
83 : 전도성 막 84 : 합금 캐핑막
92 : 결합 패드
전도성 상호접속은 기판을 덮도록 형성된다. 한 실시예에서는, 접착/장벽층, 구리 합금 시드층 및 구리막이 기판 위에 증착되어 어닐된다. 대안적 실시예에서는, 구리 함유막이 기판 위에 증착되어 어닐된다. 또다른 실시예에서는, 접착/장벽층, 시드층, 전도성 막 및, 구리 합금 캐핑(capping) 막이 기판위에 증착된다. 이 실시예의 어닐은 선택적으로 수행된다. 증착 및 어닐 단계는 공통 처리 플랫폼 상에서 수행될 수 있다.
도 1은 제 1 상호접속 레벨을 규정하도록 부분적으로 처리된 반도체 소자를 도시한다. 이 반도체 소자는 반도체 소자 기판(10), 필드 절연 영역(102), 트랜지스터(118), 전도성 플러그(112) 및, 유전체층(11)을 구비한다. 트랜지스터(118)는 도핑 영역(104), 게이트 유전체 막(106) 및, 게이트 전극(108)을 포함한다. 이 명세서에서 반도체 소자 기판(10)은, 단결정 반도체 웨이퍼, 절연체상 반도체 기판(a semiconductor-on-insulator substrate) 또는 반도체 소자를 형성하는 데 사용된 임의의 다른 기판을 포함하는 것이다.
한 실시예에서, 게이트 전극(108)은 폴리실리콘의 층이다. 대안적으로, 게이트 전극(108)은, 텅스텐이나 몰리브덴과 같은 금속층, 티타늄 질화물, 텅스텐 질화물과 같은 금속 질화물 층 및 그 조합이 될 수 있다. 또한, 게이트 전극(108)은 폴리실리콘 막을 덮는, 텅스텐 규화물, 티타늄 규화물 및 코발트 규화물과 같은 금속 규화물을 구비하는 폴리사이드(policide)가 될 수 있다.
게이트 전극(108)의 형성에 이어서, 기판(10)위에는 제 1 레벨간 유전체(interlevel dielectric: ILD)층(110)이 형성되어, 접촉 개구를 형성하도록 패터닝된다. 한 실시예에서, 제 1 ILD 층(110)은, 테트라에톡시실란 (tetraethoxysilane: TEOS)을 소스 가스로 사용하여 형성되는 플라즈마 증착된 산화물의 막이다. 대안적으로, 제 1 ILD 층(110)은, 실리콘 질화물의 막, 포스포실리케이트 유리(phosphosilicate glass: PSG)의 막, 보로포스포실리케이트 유리(borophosphosilicate glass: BPSG)의 막, 실리콘 질산화물막, 폴리이미드 막, 낮은 k 유전체 또는 그 조합이 될 수 있다.
패터닝에 이어서, 유전체층(110)내에 접촉 개구가 형성된다. 접촉 개구는 티타늄/티타늄 질화물(Ti/TiN) 및 탄타륨/탄타륨 질화물(Ta/TaN)과 같은 접촉/장벽층(114)을 사용하여 형성되는 전도성 플러그(112) 및, 텅스텐과 같은 전도성 막 재료(116)를 구비한다. 증착 후에, 전도성 막 재료(116) 및 그 아래의 접착/장벽층(114)의 일부가 종래의 에칭 또는 화학-기계적 연마 기술을 사용하여 제거됨으로써 전도성 플러그(112)를 형성한다. 대안적으로, 전도성 플러그(112)는 접착/장벽층(114)을 갖거나 갖지 않는 접촉막 재료로서 도핑된 실리콘을 사용하여 형성될 수 있다.
전도성 플러그(112)를 형성한 후, 제 2 접착/장벽층(122) 및 제 2 전도성 막(124)이 전도성 플러그(112) 및 유전체층(110) 위에 형성된다. 한 실시예에서, 제 2 접착/장벽층(122)은 Ta/TaN을 사용하여 형성되고, 전도성 막(124)은 구리, 알루미늄 등을 사용하여 형성된다. 제 2 접착/장벽층(122) 및 제 2 전도성 막(124)의 조합은 제 1 상호접속 레벨(12)을 형성한다. 도 1에 도시된 소자를 형성하기 위한 지금까지의 처리에는 종래의 방법이 사용되었다.
다음에, 도 2에 도시된 것처럼, 제 1 상호접속 레벨(12) 위에 패시베이션층(21)이 형성된다. 한 실시예에서, 패시베이션층은 플라즈마 증착된 실리콘 질화물의 막이다. 대안적으로, 패시베이션층(21)은 플라즈마 증착된 실리콘 질산화물의 막, 붕소 질화물의 막 등이 될 수 있다. 패시베이션층(21)은, 상호접속 레벨(12) 내의 금속 원자가 상호접속 레벨(12) 위에 그 다음에 증착되는 유전체 막으로 확산되는 것을 감소시키기 위해 사용된다. 예컨대, 상호접속 레벨(12)이 구리를 포함할 경우, 패시베이션 층(21)은 구리 확산 장벽으로서 기능한다.
도 2는 접착/장벽층(122) 위에 형성된 레벨간 유전체 층(interlevel dielectric layer: ILD)(20)을 도시한다. 한 실시예에서, 레벨간 유전체 층(20)은 유전체 막(22), 중간 에칭 정지막(23), 유전체 막(24) 및, 하드마스크 막(25)을 구비한다.
유전체 막(22)은 TEOS를 소스 가스로서 사용하여 형성된 플라즈마 증착된 산화물의 막이 될 수 있다. 대안적으로, 유전체 막(22)은 PSG의 막, BPSG의 막, SOG 막, 낮은 유전 상수(낮은 k)의 절연체 등이 될 수 있다. 이 명세서에서, 낮은 k 절연체는 약 3.5 미만의 유전 상수를 갖는 재료이다. 중간 에칭 정지막(23)은 플라즈마 증착된 실리콘 질산화물의 막이 될 수 있다. 대안적으로, 중간 에칭 정지막(23)은 플라즈막 증착된 실리콘 질화물의 막, 붕소 질화물의 막 등이 될 수 있다. 유전체막(24)은 TEOS를 소스 가스로 사용하여 형성된 플라즈마 증착된 산화물의 막이 될 수 있다. 대안적으로, 유전체막(24)은 PSG의 막, BPSG의 막, SOG 막, 낮은 유전 상수(낮은 k)의 절연체 등이 될 수 있다. 레벨간 유전체 막(20)은 다른 유전체 재료를 사용하여 형성될 필요는 없다. 예컨대, 레벨간 유전체막(20)은 플라즈마 증착된 산화물, PSG, BPSG, SOG, 폴리이미드, 낮은 유전성 절연체 등과 같은 단일 유전체 재료를 사용하여 형성될 수 있다. 유전체 막(24)위에는 하드마스크(25)가 존재한다. 한 실시예에서, 하드마스크 막(25)은 플라즈막 증착된 실리콘 질산화물의 막이다. 대안적으로, 하드마스크막(25)은 플라즈마 증착된 실리콘 질화물의 막, 붕소 질화물의 막 등이 될 수 있다.
도 3에서, 레벨간 절연체층(20) 및 패시베이션 층(21)의 일부가 패터닝되어 이중 상감 개구(dual inlaid opening)(30)를 형성한다. 도 3에 도시된 것처럼, 이중 상감 개구(30)는 상호접속 부(31) 및 비어 부(32)를 구비하며, 여기서, 비어 부(32)는 전도성 상호접속(12)의 일부를 노출시킨다. 선 비어 후 트랜치(via-first trench-last: VFTL) 처리에 따르는 패터닝 처리를 사용함으로써, 하드마스크 막(25)은, 유전체막(24)이 에칭되어 에칭 정지막(23)에 비어 개구를 규정하는 동안 유전체막(24)을 보호하며, 에칭 정지막(23)은 유전체 막(24)내에 이중 상감 개구의 상호접속 부를 형성할 때 유전체 막(22)을 보호한다.
도 4에서, 접착/장벽층(41)은 이중 상감 개구(30)내에 형성된다. 한 실시예에서, 접착/장벽층은 탄타륨 질산화물의 막이다. 대안적으로, 접착/장벽층(41)은 티타늄 질화물의 막, 텅스텐 질화물의 막, 탄타륨 실리콘 질화물의 막, 탄타륨의 막, 티타늄 텅스텐의 막 등이 될 수 있다. 통상, 접착/장벽층(41)은 종래의 스퍼터링법을 사용하여 증착된다. 대안적으로, 접착/장벽층(41)은 조준 스퍼터링(collimated sputtering), 이온화 스퍼터링, 또는 화학적 기상 증착 처리를 사용하여 형성될 수 있다.
다음에, 접착/장벽층(41) 위에 시드(seed) 층(42) 및 전도성 막(43)이 형성된다. 한 실시예에서, 시드층(42)은 구리 및 마그네슘을 구비한다. 대안적으로, 인듐, 주석, 크로뮴, 아연, 탄소, 지르코늄, 팔라듐, 티타늄, 철, 니오븀, 마그네슘 등을 포함하는 다른 합금 재료 또는 합금 재료의 조합이 사용될 수 있다. 대안적 실시예에서, 시드 층(42)은 본질적으로, 구리, 니켈, 주석 등과 같은 단일 요소로 구성될 수 있다.
시드 층(42)을 형성하는 방법은 다양하다. 한 실시예에서, 시드층(42)은 대략 2원자 퍼센트의 마그네슘 및 대략 98 원자 퍼센트의 구리를 포함하는 스퍼터링 타겟에 의해 화학적 기상 증착(PVD) 처리를 사용하여 형성된다. 대안적으로, 시드 층(42)은, 이온화 PVD, 긴 투사(long throw) PVD, 또는 조준 PVD를 포함하는 다른 PVD 증착 처리를 사용하여 증착될 수 있으며, 또한, 화학적 기상 증착(CVD) 처리, 또는 비전기 도금(electroless plating) 또는 전기 도금과 같은 도금 처리 등을 사용하여 증착될 수도 있다. 시드 층(42)은 접착/장벽층(41) 위의 연속막으로서 증착되며, 이중 상감 개구(30) 내에 형성된다. 한 실시예에서, 시드 층(42)은 약 150-250 나노미터 범위의 두께로 증착된다. 그러나, 당업자라면, 시드층이, 전도성 막의 적절한 도금을 허용할 정도로 충분히 두꺼우면서도, 이중 상감 개구(30)의 코너 에지 상에서의 시드 층(42)의 과도한 측면 형성 및 그 다음의 이중 상감 상호접속 개구(30)의 바닥에서의 공백의 형성을 방지할 정도로 충분히 얇게 형성되어야 한다는 것을 인식할 것이다.
시드층(42) 위에는 전도성막(43)이 형성된다. 전도성 막(43)은 이중 상감 개구(30)를 완전히 채우기에 충분한 두께를 갖는다. 한 실시예에서, 전도성 막은 종래의 전기도금 기술을 사용하여 증착된 구리이다. 구리는 약 600 나노미터의 두께로 도금되는데, 이것은 이중 상감 개구의 트랜치부 두께의 약 1.5 배이다. 대안적으로, 전도성막(43)은 비전기 도금, CVD, PVD, 또는 CVD와 PVD의 조합을 포함하는 다른 증착 처리에 의해 형성될 수 있다.
도 5는 화살표(45)에 의해 표시된 어닐 공정동안의 도 4의 구조를 도시한다. 어닐 공정은 합금 조성물(44)을 시드층으로부터 전도성 막(43)으로 확산시킨다. 시드층(42)으로부터 전도성막(43)으로의 합금 조성물(44)의 확산은 시드층(42) 및 전도성 막(43) 전반에 걸쳐 합금 조성물의 재분배를 초래한다. 합금 조성물(44)의 재분배는, 사용된 합금 재료와 어닐 조건에 따라, 시드층(42) 및 전도성 막(43) 전반에 걸쳐 균일하거나, 시드층(42)에서 더 높거나, 시드층(42) 및 전도성 막(43)의 표면 및 경계면에 집중된다.
합금 조성물(44)의 전도성 막(43)으로의 어닐 및 그 다음의 혼입(incorporation)의 결과로서 잠재적인 이점이 발생된다. 이들은 전도성 막의 저항 특성 및 그 접착 특성에 있어서의 개선을 포함한다. 어닐은 시드층(42) 및 전도성 막(43)의 표면 구성, 형태(morphology) 및 내부 미세구조를 변화시킨다. 300℃ 이상의 지속적인 온도는 전도성 막(43)의 표면 및 경계면에 대한 합금 조성물(44)의 이동을 촉진시킨다. 산소 원자에 노출될 때, 합금 산화물 막이 형성된다. 합금 산화물 막은, 전도성 막(43)과, 그 다음에 증착된 패시베이션 층을 포함하는 인접 막들 사이의 접착을 촉진시킨다. 합금 조성물(44)의 확산에 어닐이 사용되는 실시예에 따르면, 어닐은 용광로에서 약 300-450℃의 온도로 20 내지 30 분간 수행된다.
대안적으로, 어닐은 상호접속의 전기이동의 신뢰도를 개선하기 위해, 전도성 막을 포함하는 비합금(non-alloy)에 대해 수행될 수도 있다. 전도성 상호접속이 장벽층 및 본질적으로 단일 재료를 구비하는 전도성 막을 사용하여 형성되는 실시예에서, 기판은 약 200℃에서 약 5분간 어닐될 수 있다. 대안적으로, 기판은, 스루풋(throughput)을 개선시키는 수단으로서, 적어도 1분 동안 250 내지 400℃의 범위에서 어닐될 수 있다. 어닐은 노출된 표면의 산화를 최소화하기 위해, 질소, 환원 대기(reducing ambient) 또는 진공에서 수행될 수 있다. 이 실시예에서, 본질적으로 단일 재료를 구비하는 전도성 막의 예로는 전기도금된 구리 막, CVD 증착된 구리막 등과 함께 비전기 도금된 구리 시드층이 포함된다.
저항 및 전기이동 데이터를 사용하여 측정되는 파라미터 테스트는 어닐 공정의 결과로서 개선이 달성될 수 있음을 나타낸다. 막저항의 축소, 막의 전반적 저항 분배의 개선 및, 전기 이동 성능에 대한 개선은, 어닐동안 구리막의 입자 성장(grain growth) 및 조밀화(densification)에 기여한다. 어닐 전에, 구리의 입자(grain) 구조 및 입자의 배향은 막 전반에 걸쳐 변한다. 크게 변할 수 있는 입자의 구조 및 배향에 관련된 다른 고장 모드들은 모두 전기 이동 고장을 유발하는데 기여한다. 구리를 어닐함으로써, 막내의 입자 구조 분포가 보다 균일해 지고, 따라서 이들 입자 구조에 관련된 전기 이동 고장의 변화는 보다 조밀한 분포를 갖는다.
시드층 및 전도성 막의 어닐의 결과로서 달성된 이점은, 전도성 막의 증착전에 시드층을 어닐함으로써 유사하게 획득될 수 있다. 이것은 원위치에서 약 200-400℃의 온도 범위에서 시드층을 증착함으로써 수행될 수 있다. 이것은 또한 전도성 층의 증착전에, 시드층을 먼저 증착하고, 다음에 시드층을 약 200-400℃ 범위의 온도에서 약 1-5분간 어닐함으로써 수행될 수 있다.
본 발명의 실시예에 따라, 어닐 공정은 고속 열 어닐(rapid thermal anneal: RTA), 고온 도금, 가열된 척(heated chuck), 또는 용광로를 사용하여 수행될 수 있다. 어닐 스테이션은 클러스터 툴(cluster tool)의 일부로서 처리 흐름에 통합될 수 있는데, 이 경우 시드층 증착 공정, 전도성 막 증착 공정, 스핀-세정-건조(spin-rinse-dry: SRD) 및, 어닐 공정, 또는 이들 공정의 임의의 조합은 모두 단일 처리 플랫폼에서 수행될 수 있다. 유사하게, 이들 공정은 단일 웨이퍼 또는 배치(batch) 웨이퍼 처리 동작에 따라 수행될 수 있다.
도 6에서, 전도성 막(43), 시드층(42) 및, 접착/장벽층(41)의 일부가 종래의 화학 기계적 연마 처리를 사용하여 제거되어 상호접속 개구(30) 내에 상호접속(60)을 형성한다. 대안적으로, 상호접속(60)은 이온 밀링(ion milling), 반응성 이온 에칭 및, 플라즈마 에칭과 같은 종래의 에칭 기술을 사용하거나 에칭 및 연마기술을 결합시킴으로써 형성될 수 있다.
합금 조성물(44)이 시드층(42)으로부터 전도성 막(43)으로 확산되는 실시예에서, 대안적으로 어닐은 상호접속 형성 후에 수행될 수 있다. 대안적 실시예에서는, 상호접속을 형성하도록 전도성 막(43), 시드 층(42) 및, 접착/장벽층(41)의 일부를 제거한 후, 기판은 용광로에서 약 300-450℃에서 약 20-30분간 어닐된다. 어닐동안 유전체 막(24) 및 전도성 상호접속이 산화될 가능성을 감소시키도록, 아르곤, 헬륨, 질소 등과 같은 비교적 비활성의 대기가 사용될 수 있다. 어닐 공정 동안, 합금 조성물은 시드층(42)으로부터 전도성 막(43)으로 확산된다. 대안적으로, 어닐은 전술된 고속 열 어닐(RTA), 고온 도금 어닐 또는 용광로 어닐 처리를 사용하여 수행될 수 있다. 이 어닐 공정은, 전도성 상호접속을 형성하는 공정 후에 수행된다는 점에서 전술된 어닐과 다르다. 그러나, 최종 산물은 전술된 상호접속(60)과 본질적으로 동일한 이점을 제공하는 전도성 상호접속이다.
도 7은, 패시베이션 층(70), 레벨간 유전체 층(ILD)(77) 및, 하드마스크 층(76)을 추가로 도시한다. ILD 층(77)은 하부 유전체막(71), 중간 에칭 정치막(72) 및, 상부 유전체막(73)을 또한 포함한다. 패시베이션 층(70), ILD 층(77) 및, 하드마스크 층(76)은 패시베이션 층(21), ILD 층(20) 및, 하드 마스크(25)를 형성하는데에 사용된 것과 유사한 방법을 사용하여 형성된다. 하드마스크 층(76), ILD 층(77) 및 패시베이션 층(70)에는 상호접속(60)의 부분을 노출시키도록 이중 상감 개구(74)가 형성되었다. 이중 상감 개구(74)는 이중 상감 개구(30)를 형성하기 위한 전술된 것과 유사한 기술을 사용하여 형성된다.
본 발명의 실시예에 따라, 이중 상감 구조(74)의 형성 중에 단일 상감 개구(75)가 또한 형성된다. 한 실시예에서, 단일 상감 개구(75)는 반도체 소자에 대한 결합 패드를 형성하는 데에 사용된다. 단일 상감 개구(75)를 규정하는 에칭동안, 이중 상감 개구(74)의 상호접속 트랜치 부분을 규정하는데에 사용되는 에칭 정치막(72)은 또한 하부 유전체막(71)의 일부의 제거를 방지한다.
도 8은 접착/장벽층(81), 시드층(82), 이중 상감 구조를 완전히 채우고 단일 상감 구조를 부분적으로 채우는 전도성 막(83) 및, 전도성 합금 캐핑(capping) 막(84)을 포함하는 반도체 소자 기판을 도시한다. 한 실시예에서, 접착/장벽층(81)은 탄타륨 질화물의 막이며, 하드 마스크 층(76)의 상부 및 도 7에서 이미 규정된 이중 상감 개구(74) 및 단일 상감 개구(75) 내에 형성된다. 대안적으로, 접착/장벽층(81)은 텅스텐 질화물의 막, 탄타륨 실리콘 질화물의 막, 탄타륨의 막, 탄타륨 텅스텐 막 등이 될 수 있다. 접착/장벽층(81)은 종래의 스퍼터링 또는 화학적 기상 증착 기술을 사용하여 증착될 수 있다.
접착/장벽층(81) 위에는 시드층(82)이 덮인다. 이 특정 실시예에서, 시드층(82)은 구리 시드층이며, PVD 처리를 사용하여 약 150-250 나노미터 범위의 두께로 증착된다. 대안적으로, 시드층(82)은 전도성 합금으로서 증착될 수 있으며, 다른 종래의 증착 기술을 사용할 수 있다. 합금 재료의 예로는, 인듐, 주석, 크로뮴, 아연, 지르코늄, 팔라듐, 탄소, 티타늄, 철, 니오븀 등이 있다.
시드 층(82) 위에는 전도성 막(83)이 덮인다. 전도성 막(83)을 형성하는데에는 전기도금 처리가 통상 사용된다. 이 특정 실시예에서, 전도성 막(83)은 약 300-500 나노미터 범위의 두께로 전기도금된 구리막이다. 대안적으로, 전도성 막(83)은 PVD 또는 CVD 처리를 사용하여 형성될 수 있으며, 알루미늄 또는 금과 같은 다른 전도성 재료를 사용하여 형성될 수 있다.
본 발명의 실시예에 따라, 전도성 막은 이중 상감 개구(74)를 채우기에 충분하면서 단일 상감 개구(75)를 완전히 채우지 않는 두께를 갖는다.
도 8을 참조하면, 전도성 막(83)의 총 두께의 일부는 유전체 막(73)의 최상부 레벨 아래에 위치한다. 단일 상감 개구의 가로방향 크기(이것은 축적대로 도시된 것이 아니다)는 이중 상감 개구보다 상당히 더 크다. 예컨대, 단일 상감 개구의 크기는 길이가 25-50 미크론 범위이고, 이중 상감 개구의 크기는 약 0.35 미크론 이하일 수 있다. 단일 상감 개구(75)는 너무 넓기 때문에 부분적으로만 채워진다.
전도성 막(83) 위에는 전도성 합금 캐핑 막(84)이 덮인다. 본 발명의 실시예에 따라, 전도성 합금 캐핑 막(84)은 전도성 막(83) 위에 형성된 구리 마그네슘 합금이다. 전도성 합금 캐핑 막(84)은 약 2.0 원자 퍼센트의 마그네슘 및 98 원자 퍼센트의 구리를 함유하는 구리 마그네슘 스퍼터링 타겟에 의해 PVD 처리를 사용하여 증착된다. 대안적으로, 전도성 합금 캐핑 막(84)은 다른 종래의 증착 기술을 사용하여, 인듐, 주석, 크로뮴, 아연, 지르코늄, 팔라듐, 탄소, 티타늄, 철, 니오븀 등을 포함하는 다른 합금 재료에 의해 형성될 수 있다. 도 8에 도시된 것처럼, 전도성 합금 캐핑 막(84)은 유전체 막(73)의 최상부 아래에 있는 단일 상감 구조의 부분들을 완전히 채운다. 구리 합금 캐핑 막(84)은 전도성 막(83)에 의해 채워지지 않고 남은 단일 상감 개구의 부분을 완전히 채우도록 증착된다.
대안적으로, 구리 합금 캐핑막(84)은 전술된 PVD 처리를 사용하여 형성될 수 있으며, 여기서 처리 온도는 약 300-450℃ 범위이다. 높은 온도는 단일 상감 구조 및 이중 상감 구조 모두에서 합금 원소의 전도성 막(83)으로의 확산을 촉진하여, 전술된 전기이동 및 접착의 이점을 제공한다. 대안적으로, 구리 합금 캐핑 막(84) 및 전도성 막(83)의 복합체가 그 다음의 처리 공정동안 어닐됨으로써 유사한 전반적 이점을 획득할 수 있다.
도 9에서, 전도성 합금 캐핑막(84), 전도성 막(83), 시드 층(82) 및, 접착/장벽층(81)의 일부가 종래의 화학-기계적 연마 처리를 사용하여 제거됨으로써 이중 상감 개구(74)내에 상호접속(91)을 형성하고, 단일 상감 개구(75)내에 결합 패드(92)를 형성했다. 대안적으로, 상호접속(91) 및 결합 패드(92)는 이온 밀링(milling), 반응성 이온 에칭 및, 플라즈마 에칭과 같은 종래의 에칭 기술을 사용하거나, 에칭 및 연마 기술을 결합시켜 사용함으로써 형성될 수 있다.
전도성 상호접속(91)은 전도성 접착/장벽층(81), 시드층(82) 및, 전도성막(83)의 나머지 부분을 구비한다. 결합 패드(92)는 전도성 접착/장벽층(81), 시드층(82), 전도성 막(83) 및 전도성 합금 캐핑막(84)의 나머지 부분을 구비한다.
도 10은 전도성 상호접속(91), 하드마스크 층(76) 및, 결합 패드(92)의 일부를 덮는 추가 패시베이션층(1001)을 포함하는 반도체 소자를 도시한다. 한 실시예에서, 패시베이션 층(1001)은 10-20 나노미터의 플라즈마 강화된 질화물(plasma enhanced nitride: PEN) 막을 덮는 250-350 나노미터의 실리콘 질산화물 막을 구비한다. 도 10에 도시된 것처럼, 패시베이션 층(1001)은 결합 패드(92)의 일부를 노출시키는 하부 개구(1002)를 형성하도록 에칭되었다. 패시베이션 막은 종래의 플라즈마 또는 습식 에칭 처리 기술을 사용하여 에칭된다.
도 11은 패시베이션 층(1001)을 덮는 폴리이미드 막(1102)을 포함하는 반도체 소자를 도시한다. 한 실시예에서, 폴리이미드 막(1002)은 종래의 스핀온 처리(spin-on process)를 사용하여 형성되고 약 2.5-3.5 미크론 범위의 두께로 증착된다. 다음에 폴리이미드 막내에 종래의 처리를 사용하여 상부 개구(1103)가 형성된다. 본 발명의 실시예에 따라, 도 11에 도시된 것처럼, 상부 개구(1103)는 하부 개구(1002)보다 더 크다. 이들의 크기는, 반도체 소자의 설계 및 패키징 요건과, 개구를 형성하는 데에 사용된 처리 및 기기에 의해 정해진다. 다음에, 패시베이션 막(1001)의 일부는 결합 패드(92)내의 전도성 합금 캐핑 막(84)의 일부까지 확장되어 그 캐핑 막(84)의 일부를 덮는다. 다음에, 결합 패드(92) 및 패시베이션 막의 일부를 덮도록 전도성 상호접속 범프(1104)가 형성된다. 다음에 전도성 범프(1104)는 반도체 소자로부터 반도체 패키지까지의 접속을 제공할 것이다.
전도성 합금 캐핑막(84)의 존재는 패시베이션막/결합 패드 경계면에서 결합 패드에 대한 패시베이션막의 접착을 개선시킨다. 패시베이션 막(1101)의 일부를 덮는 전도성 상호접속 범프(1104)의 일부는 패시베이션막/결합 패드 경계면에서 쉽게 적층(delaminate)되지 않는다. 따라서, 합금 캐핑막(84)의 존재의 결과로서 다이(die) 결합의 신뢰도가 개선된다. 이것은 반도체 소자의 전반적인 신뢰도를 개선시킨다.
따라서, 본 발명의 실시예에 따르면, 종래기술에 비해 전술된 세 가지 이점이 제공되었음이 명백하다. 이들 이점은, 전도성 상호접 속의 저항 분포에 있어서의 개선, 금속 상호접속의 개선된 전기 이동 성능 및, 하부 및 인접막에 대한 상호접속의 접착 특성에 있어서의 개선을 포함한다.
지금까지의 설명에서, 본 발명은 특정 실시예를 기준으로 설명되었다. 그러나, 당업자라면, 첨부된 청구범위에 기재된 본 발명의 범위에서 벗어나지 않고 다양한 수정 및 변경이 이루어질 수 있음을 인식할 것이다. 따라서, 본 명세서 및 도면은 한정적 의미가 아닌 예시적 의미로 간주되어야 하며, 그런 모든 수정들은 본 발명의 범위내에 포함되는 것이다. 지금까지, 이점, 다른 장점, 문제점에 대한 해결책이 특정 실시예에 관련하여 설명되었다. 그러나, 이런 이점, 장점, 문제점에 대한 해결책 및, 임의의 이점, 장점 또는 해결책이 발생되거나 명백하게 되도록 할 수 있는 임의의 요소(들)는, 임의의 또는 모든 청구범위에서 매우 중요하거나, 필요하거나, 필수적인 기능 또는 요소로서 해석되어서는 안 된다.

Claims (5)

  1. 반도체 소자를 형성하는 방법에 있어서,
    기판(10) 위에 장벽층(41)을 형성하는 단계와;
    상기 장벽층(41) 위에, 구리 합금을 포함하는 시드층(42)을 형성하는 단계와;
    상기 시드층(42) 위에 전도성 막(43)을 형성하는 단계 및;
    상기 기판(10)을 어닐하는 단계를 구비하는 반도체 소자 형성 방법.
  2. 반도체 소자를 형성하는 방법에 있어서,
    제 1 최상부 표면을 갖는 유전체막(73)내에 제 1 개구(75)를 갖는 기판(10) 위에 장벽층(81)을 형성하는 단계와;
    상기 장벽층(81)을 덮는 구리 함유막(83)을 형성하는 단계와;
    상기 구리 함유막(83)을 덮는 구리 합금 캐핑막(84)을 형성하는 단계와;
    상기 장벽층(81), 상기 구리 함유막(83) 및, 상기 구리 함금 캐핑막(84)의 일부를 제거하여, 제 1 상감 구조(92)를 규정하는 단계로서, 상기 제 1 상감 구조(92)는 제 2 최상부 표면을 가지며, 상기 제 2 최상부 표면은 상기 제 1 최상부 표면과 거의 동일 평면이며 상기 구리 합금 캐핑 막(84)의 일부를 포함하는, 반도체 소자 형성 방법.
  3. 반도체 소자를 형성하는 방법에 있어서,
    개구를 거의 채우도록 기판(10) 위에 구리 주성분 함유막(mostly copper-containing film)(43)을 형성하는 단계 및;
    상기 구리 주성분 함유막(43) 위에 절연층(77)을 형성하기 전에 상기 기판(10)을 어닐하는 단계를 구비하는 반도체 소저 형성 방법.
  4. 반도체 소자를 형성하는 방법에 있어서,
    유전체막 내에 개구(30)를 갖는 기판(10) 위에 제 1 구리 주성분 함유막을 형성하는 단계와;
    상기 제 1 구리 주성분 함유막을 어닐하는 단계와;
    상기 기판 위에 제 2 구리 주성분 함유막을 형성하는 단계 및;
    상기 제 1 및 제 2 구리 주성분 함유막의 일부를 제거하여 상감 구조를 규정하는 단계를 구비하는 반도체 소자 형성 방법.
  5. 반도체 소자를 형성하는 방법에 있어서,
    도금실(plating chamber) 및 어닐실(annealing chamber)을 갖는 플랫폼을 제공하는 단계와;
    상기 도금실을 사용하여 기판 상에 재료를 도금하는 단계와;
    상기 어닐실을 사용하여 상기 재료를 어닐하는 단계를 구비하는 반도체 소자 형성 방법.
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