JP2004072074A - 配線構造の形成方法 - Google Patents

Abstract

【課題】配線用導電膜における表面欠陥の発生を防止し、それにより信頼性の高い配線構造を持つ電子デバイスを歩留まり良く製造する。
【解決手段】ＦＳＧ膜１０５等の絶縁膜に凹部１０６を形成した後、ＦＳＧ膜１０５の上にバリア膜１０８及びＣｕ膜１１１を凹部１０６が埋まるように堆積する。その後、凹部１０６の外側のＣｕ膜１１１を除去した後、熱処理を行ない、その後、凹部１０６の外側のバリア膜１０８を除去する。
【選択図】　　　図５

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置等の電子デバイスにおける配線構造の形成方法に関するものである。
【０００２】
【従来の技術】
従来の配線構造の形成方法として、ＣＭＰ（ｃｈｅｍｉｃａｌ　ｍｅｃｈａｎｉｃａｌ　ｐｏｌｉｓｈｉｎｇ　）工程後に熱処理（以下、アニールと称する）を行なう従来例（例えば特許文献１参照）がある。以下、この従来の配線形成方法について、絶縁膜に形成された配線溝に配線を形成する場合を例として図面を参照しながら説明する。
【０００３】
図１３（ａ）〜（ｅ）は従来例に係る配線構造の形成方法の各工程を示す断面図である。
【０００４】
まず、図１３（ａ）に示すように、シリコン基板１１上にプラズマＣＶＤ（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ　）法を用いて下地酸化膜１２を堆積し、続いて同様の方法により、ＳｉＮ膜１３及びＳｉＯ_２膜１４を順次堆積する。続いて、レジストパターン（図示省略）をマスクとしてＳｉＯ_２膜１４に対してエッチングを行なうことにより、ＳｉＮ膜１３に達する凹部を形成した後、該レジストパターン及びＳｉＮ膜１３の露出部分を除去することによって配線用溝１５を形成する。
【０００５】
次に、図１３（ｂ）に示すように、配線用溝１５が形成されたＳｉＯ_２膜１４の上に、スパッタリング法によってバリアメタルＴａＮ膜１６を堆積させた後、その上にＣｕシード膜１７を堆積する。
【０００６】
その後、図１３（ｃ）に示すように、電解メッキ法を用いて、ＳｉＯ_２膜１４の上に配線用溝１５が完全に埋まるようにＣｕメッキ層１８を堆積する。
【０００７】
続いて、図１３（ｄ）に示すように、ＣＭＰ法によって、配線用溝１５の外側のＣｕメッキ層１８、Ｃｕシード膜１７及びバリアメタルＴａＮ膜１６をそれぞれを除去してＳｉＯ_２膜１４の表面を露出させる。これにより、配線用溝１５にＣｕ埋め込み配線層１９が形成される。
【０００８】
次に、温度を３００〜５００℃に、保持時間を５〜２０００秒に設定してアニール処理を行なうことにより、図１３（ｅ）に示すように、Ｃｕ埋め込み配線層１９に含まれている水分、水素及び二酸化炭素等を除去すると共に、Ｃｕ埋め込み配線層１９のグレインサイズを大きくする。
【０００９】
以上の工程を経ることにより、半導体装置の銅配線を形成することができる。
【００１０】
【特許文献１】
特開平１１−１８６２６１号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、前述の従来例には、以下に説明するような問題点がある。
【００１２】
図１４は従来例における問題点を説明するための図である。
【００１３】
図１４に示すように、下部配線層４２が埋め込まれた絶縁膜４１の上にはＳｉＮ膜４３、ＳｉＯ_２膜４４及びＦＳＧ膜（フッ素添加シリコン酸化膜）４５が順次形成されている。ＳｉＮ膜４３、ＳｉＯ_２膜４４及びＦＳＧ膜４５には凹部４６及び配線溝４７が設けられている。詳しくは、凹部４６は、ＳｉＮ膜４３及びＳｉＯ_２膜４４に形成され且つ下部配線層４２に達するビアホール４６ａと、ＦＳＧ膜４５に形成され且つビアホール４６ａと接続する配線溝４６ｂとから構成されている。また、配線溝４７も、配線溝４６ｂと同様にＦＳＧ膜４５に形成されている。凹部４６及び配線溝４７にはそれぞれ、バリア膜４８に囲まれた銅膜（上部配線層用導電膜）４９が埋め込まれている。また、ＦＳＧ膜４５の上及び銅膜４９の上にはＳｉＮ膜５０が形成されている。
【００１４】
ところが、従来例においては、配線形成過程におけるＣＭＰ工程（図１３（ｄ）参照）後に、銅膜４９に対してアニールを行なうと、図１４に示すように、例えば凹部４６に埋め込まれた銅膜４９の表面に表面割れ５１や亀裂５２等の表面欠陥が発生してしまうという問題がある。
【００１５】
前記に鑑み、本発明は、配線用導電膜における表面欠陥の発生を防止し、それにより信頼性の高い配線構造を持つ半導体装置等の電子デバイスを歩留まり良く製造する方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
前記の目的を達成するために、本願発明者は、「ＣＭＰ工程後」に「アニール」を行なう従来例において表面割れ５１や亀裂５２が発生する原因を検討した結果、次のような知見を得た。すなわち、従来例においては、凹部４６等に埋め込まれた状態の銅膜４９に対してアニールを行ない、それにより銅膜４９の結晶成長を完了させる。このため、既に平坦化されている銅膜４９の表面に該膜中の欠陥（例えば粒界に沿って存在する原子レベルの空孔）が凝集すると共に銅膜４９に不均一な収縮が生じるので、図１４に示すように、表面割れ５１や亀裂５２が発生する。尚、従来例において、銅膜４９よりなる配線構造の形成後、その上面全体にＳｉＮ膜５０を堆積しているが、ＳｉＮ膜５０は段差被覆性が低いため、ＳｉＮ膜５０によって表面割れ５１や亀裂５２を埋め込むことはできない。その結果、配線となる銅膜４９の表面の表面割れ５１等の表面欠陥は放置されることになるため、これが銅原子の表面拡散の経路となってエレクトロマイグレーション耐性が著しく劣化してしまう。
【００１７】
そこで、本願発明者は、アニール処理時に配線用導電膜に発生した表面欠陥を配線用導電膜の表面部と共に除去するために、「アニール処理の前後」に「ＣＭＰ工程」を分けて行ない、それにより信頼性の高い配線構造を形成する方法を着想した。
【００１８】
具体的には、本発明に係る配線構造の形成方法は、絶縁膜に凹部を形成する工程と、絶縁膜の上に導電膜を凹部が埋まるように堆積する工程と、導電膜に対して熱処理を行なう工程と、熱処理を行なう工程よりも前及び後の両方において導電膜を部分的に除去する工程とを備えている。
【００１９】
本発明の配線構造の形成方法によると、絶縁膜に設けられた凹部が埋まるように導電膜を堆積した後、該導電膜に対して熱処理を行なうと共に、該熱処理の前後にそれぞれ導電膜の部分的な除去を行なう。すなわち、熱処理前に導電膜を部分的に除去し、残存する導電膜に対して熱処理を行なうため、熱処理後の除去工程で比較的均一な導電膜の除去が行なえるように導電膜の硬度を保つことができる。また、熱処理後にも導電膜の部分的な除去を行なうため、熱処理時に導電膜に発生した表面割れ又は亀裂等を同時に除去することができる。その結果、導電膜を構成する原子が表面拡散する経路が発生しないので、配線構造のエレクロトロマイグレーション耐性の劣化を防止でき、それにより信頼性の高い配線構造を持つ半導体装置等の電子デバイスを歩留まり良く製造することができる。
【００２０】
また、本発明の配線構造の形成方法によると、導電膜を部分的に除去する工程（例えばＣＭＰ工程）を熱処理後に行なうことによって、導電膜に発生した割れ等の表面欠陥を一度に除去することができる。言い換えると、熱処理条件の特別な調整を行なうことなく表面欠陥を除去できるので、工程数を増やすことなく、信頼性の高い配線構造を形成することができる。
【００２１】
本発明の配線構造の形成方法において、凹部を形成する工程と導電膜を堆積する工程との間に、絶縁膜の上にバリア膜を凹部が途中まで埋まるように堆積する工程をさらに備え、熱処理を行なう工程よりも前に導電膜を部分的に除去する工程は、凹部の外側の導電膜を除去し、それによって凹部の外側のバリア膜を露出させる工程を含み、熱処理を行なう工程よりも後に導電膜を部分的に除去する工程は、凹部の外側のバリア膜、及び残存する導電膜の表面部を除去する工程を含んでいてもよい。
【００２２】
このようにすると、例えば熱処理前の除去工程では導電膜の研磨に適した条件を用いると共に熱処理後の除去工程ではバリア膜の研磨に適した条件を用いるなど、各除去工程で被研磨膜により適した条件を用いることができるため、研磨不足又は研磨過剰等が起こりにくくなる。その結果、より精度良く研磨を行なうことができると共に研磨時に必要とされるマージンを小さくすることができるので、余裕のある工程設計が可能となる。
【００２３】
また、このとき、導電膜は銅又は銅を含む合金よりなり、バリア膜はＴａ又はＴａＮよりなると、高い信頼性を持つ埋め込み銅配線を実現できる。
【００２４】
本発明の配線構造の形成方法において、凹部を形成する工程と導電膜を堆積する工程との間に、絶縁膜の上にバリア膜を凹部が途中まで埋まるように堆積する工程をさらに備え、熱処理を行なう工程よりも前に導電膜を部分的に除去する工程は、凹部の外側の導電膜を部分的に除去する工程を含み、熱処理を行なう工程よりも後に導電膜を部分的に除去する工程は、凹部の外側に残存する導電膜、及び凹部の外側のバリア膜を除去する工程を含んでいてもよい。
【００２５】
このようにすると、導電膜の膜質に起因して表面割れや亀裂が大きくなった場合にも、熱処理後の除去工程での導電膜の除去量が大きく設定されているので、導電膜の表面をより平坦化することができる。
【００２６】
また、このとき、導電膜は銅又は銅を含む合金よりなり、バリア膜はＴａ又はＴａＮよりなると、高い信頼性を持つ埋め込み銅配線を実現できる。
【００２７】
本発明の配線構造の形成方法において、凹部を形成する工程と導電膜を堆積する工程との間に、絶縁膜の上にバリア膜を凹部が途中まで埋まるように堆積する工程をさらに備え、熱処理を行なう工程よりも前に導電膜を部分的に除去する工程は、凹部の外側の導電膜、及び凹部の外側のバリア膜を除去する工程を含み、熱処理を行なう工程よりも後に導電膜を部分的に除去する工程は、残存する導電膜の表面部を除去する工程を含んでいてもよい。
【００２８】
このようにすると、熱処理後の除去工程（残存する導電膜の表面部を除去する工程）において、導電膜の除去に適した条件及びバリア膜の除去に適した条件以外に、例えば酸化膜等の絶縁膜の除去に適した条件を用いても、導電膜表面を平滑化する効果を得ることができる。具体的には、酸化膜の除去に適した条件を用いたＣＭＰによって、配線の周囲の酸化膜を除去した場合、配線用導電膜にも強い力が加えられるため、酸化膜の除去と同時に導電膜表面の平坦化も行なうことができる。
【００２９】
また、このとき、導電膜は銅又は銅を含む合金よりなり、バリア膜はＴａ又はＴａＮよりなると、高い信頼性を持つ埋め込み銅配線を実現できる。
【００３０】
本発明の配線構造の形成方法において、凹部は、ビアホールと、ビアホールの上側に形成され且つビアホールと接続する配線溝とから構成されていてもよい。これにより、デュアルダマシン構造を有し且つ高い信頼性を持つ配線構造を実現できる。
【００３１】
本発明の配線構造の形成方法において、熱処理は２００℃以上で且つ５００℃未満の温度で行なわれることが好ましい。
【００３２】
このようにすると、凹部内の導電膜の結晶を十分に成長させて該導電膜を緻密化することができる。このため、配線構造形成後に行なわれる熱処理において、凹部内の導電膜にさらなる結晶成長が起こることがないので、該導電膜の収縮及びそれに起因する表面割れ等の発生を防止できる。
【００３３】
本発明の配線構造の形成方法において、凹部の幅が０．２５μｍ以下であると、以上に述べたような効果が顕著に得られる。
【００３４】
本発明の配線構造の形成方法において、導電膜が銅又は銅を含む合金よりなると、高い信頼性を持つ埋め込み銅配線を実現できる。
【００３５】
本発明の配線構造の形成方法において、導電膜を除去する工程において化学的機械研磨法を用いると、凹部外側の導電膜を確実に除去できる。
【００３６】
本発明に係る電子デバイスの製造方法は、第１の配線構造と第２の配線構造とを有する電子デバイスの製造方法を前提とする。具体的には、第１の配線構造の形成方法は、基板上の第１の絶縁膜に第１の凹部を形成する工程と、第１の絶縁膜の上に第１の導電膜を第１の凹部が埋まるように堆積する工程と、第１の導電膜に対して熱処理を行なう工程と、熱処理を行なう工程よりも前及び後の両方において第１の導電膜を部分的に除去する工程とを備えている。また、第２の配線構造の形成方法は、基板上の第２の絶縁膜に第２の凹部を形成する工程と、第２の絶縁膜の上に第２の導電膜を第２の凹部が埋まるように堆積する工程と、第２の導電膜に対して熱処理を行なう工程と、第２の凹部の外側の第２の導電膜を除去する工程とを備えている。尚、本発明の電子デバイスの製造方法において、第２の凹部の幅は第１の凹部の幅よりも大きい。また、第２の配線構造の形成方法において、第２の凹部外側の第２の導電膜の除去を、第２の導電膜に対する熱処理よりも前に行なってもよいし、又は該熱処理よりも後に行なってもよい。
【００３７】
本発明の電子デバイスの製造方法によると、例えば０．２５μｍ以下の比較的狭い幅を持つ第１の凹部に第１の配線構造を形成する際に、本発明の配線構造の形成方法を用いるため、該方法による前述の効果が得られる。一方、例えば０．２５μｍよりも大きい比較的広い幅を持つ第２の凹部に第２の配線構造を形成する際には、広い幅を持つ凹部内の導電膜からは欠陥を放出させやすいことを考慮して、「アニール前」又は「アニール後」に「ＣＭＰ工程」を１回だけ行なう。このため、工程の複雑化を抑制しながら、表面割れ等の表面欠陥のない配線構造を実現できる。
【００３８】
すなわち、本発明の電子デバイスの製造方法によると、凹部の幅つまり配線幅に応じて、配線構造形成のためのＣＭＰ工程の実施タイミング及び回数を設定することにより、必要以上に工程を複雑化させることなく、所望の配線構造を形成することができる。
【００３９】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。本実施形態の特徴は、配線となる銅（Ｃｕ）膜のＣＭＰ工程とバリア膜のＣＭＰ工程との間に、Ｃｕ膜に対するアニール処理を行なうことである。
【００４０】
図１〜図７は、第１の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【００４１】
まず、図１に示すように、例えば半導体基板（図示省略）の上に堆積された絶縁膜１０１の内部に下部配線層１０２を形成した後、下部配線層１０２が埋め込まれた絶縁膜１０１の表面を平坦化する。次に、平坦化された絶縁膜１０１及び下部配線層１０２のそれぞれの上に、例えばＣＶＤ法によりＳｉＮ膜１０３、ＳｉＯ_２膜１０４及びＦＳＧ膜１０５を順次堆積する。
【００４２】
次に、図２に示すように、例えばリソグラフィー法及びドライエッチング法を用いて、ＳｉＮ膜１０３、ＳｉＯ_２膜１０４及びＦＳＧ膜１０５の内部に、凹部１０６及び配線溝１０７を形成する。詳しくは、凹部１０６は、ＳｉＮ膜１０３及びＳｉＯ_２膜１０４に形成され且つ下部配線層１０２に達するビアホール１０６ａと、ＦＳＧ膜１０５に形成され且つビアホール１０６ａと接続する配線溝１０６ｂとから構成されている。すなわち、凹部１０６はデュアルダマシン構造を持つ。また、配線溝１０７は、配線溝１０６ｂと同様にＦＳＧ膜１０５に形成されている。
【００４３】
その後、図３に示すように、例えばＰＶＤ（ｐｈｙｓｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｏｎ）法により、ＦＳＧ膜１０５の表面並びに凹部１０６及び配線溝１０７の壁面及び底面に、凹部１０６及び配線溝１０７が途中まで埋まるようにバリア膜１０８及びＣｕシード膜１０９を堆積する。続いて、例えばメッキ法により、Ｃｕシード膜１０９の上に全面に亘って、凹部１０６及び配線溝１０７が完全に埋まるようにＣｕメッキ膜１１０を堆積する。
【００４４】
次に、図４に示すように、例えばＣＭＰ法を用いて、配線溝１０６ｂ及び１０７からはみ出した（つまりバリア膜１０８の上面よりも上側に位置する）Ｃｕシード膜１０９及びＣｕメッキ膜１１０を除去して配線溝１０６ｂ及び１０７の外側のバリア膜１０８を露出させる。これにより、凹部１０６及び配線溝１０７に、バリア膜１０８及びＣｕシード膜１０９によって囲まれたＣｕメッキ膜１１０が形成される。このとき、バリア膜１０８が過剰に研磨されて消失しないように、研磨パッドの回転速度及び圧力並びにスラリーの成分等を適切に設定する。具体的には、スラリーとして、例えばシリカ系の固形分（５質量％濃度）を含み且つ過酸化水素水を酸化剤とする中性スラリーを用い、研磨時の回転数（研磨パッドのウェハ表面に対する相対速度（時間平均値）：以下同じ）及び圧力（研磨パッドをウェハに押しつける圧力：以下同じ）をそれぞれ例えば１０１５ｍｍ／ｓｅｃ及び１７．７ｋＰａに設定する。
【００４５】
その後、残存するＣｕシード膜１０９及びＣｕメッキ膜１１０に対してアニール処理を行なう。このとき、アニール温度を例えば４００℃とし、その温度状態でのアニール時間を例えば１２０分間とする。これにより、図５に示すように、Ｃｕシード膜１０９とＣｕメッキ膜１１０との境界は消失して、両者が一体化したＣｕ膜１１１が形成される。また、このアニール処理によって、Ｃｕ膜１１１の結晶成長が完了すると共に例えばＴａＮよりなるバリア膜１０８の結晶性も向上する。その結果、このアニール処理後に行なわれるＣＭＰ工程においてバリア膜１０８をより容易に削ることができるので、ＣＭＰ工程におけるトルクを下げることができる。
【００４６】
しかし、このアニール処理は比較的高温で長時間に亘って行なわれるため、図５に示すように、Ｃｕ膜１１１の結晶が成長するに従って、Ｃｕ膜１１１中に存在する欠陥が、結晶成長に対する周辺からの阻害が少ないＣｕ膜１１１の表面に凝集する。その結果、Ｃｕ膜１１１の表面に表面割れ１１２又は亀裂１１３が形成される。
【００４７】
続いて、図６に示すように、例えばＣＭＰ法を用いて、配線溝１０６ｂ及び１０７からはみ出した（つまりＦＳＧ膜１０５の上面よりも上側に位置する）バリア膜１０８を除去して配線溝１０６ｂ及び１０７の外側のＦＳＧ膜１０５を露出させる。このとき、Ｃｕ膜１１１の表面上に生じた表面割れ１１２や亀裂１１３もバリア膜１０８とほぼ同じ速度で除去されるように、研磨パッドの回転速度及び圧力並びにスラリーの成分等を適切に設定する。具体的には、スラリーとして、例えばシリカ系の固形分（５質量％濃度）を含み且つ過酸化水素水を酸化剤とする中性スラリー（但し固形分又は中性成分の材料はＣｕ膜用スラリーと異なる）を用い、研磨時の回転数及び圧力をそれぞれ例えば７６１ｍｍ／ｓｅｃ及び１３．７ｋＰａに設定する。これにより、Ｃｕ膜１１１の表面に形成された表面割れ１１２や亀裂１１３を、バリア膜１０８の研磨時に合わせて除去することができる。すなわち、平坦且つ表面欠陥のないＣｕ膜１１１を得ることができる。
【００４８】
最後に、Ｃｕ膜１１１の表面の酸化を防止するために、図７に示すように、例えばＣＶＤ法により、ＦＳＧ膜１０５の上及びＣｕ膜１１１の上にＳｉＮ膜１１４を形成する。このとき、バリア膜１０８の研磨工程（図６参照）において、Ｃｕ膜１１１の表面欠陥は除去されているので、Ｃｕ膜１１１との密着性良くＳｉＮ膜１１４を堆積することができる。以上の工程によって、下部配線層１０２と、配線溝１０６ｂ及び１０７に埋め込まれたＣｕ膜１１１よりなる上部配線層とを持つ多層配線構造が形成される。ここで、該上部配線層と下部配線層１０２とは、ビアホール１０６ａに埋め込まれたＣｕ膜１１１よりなるプラグを介して接続される。尚、以上に説明した工程（図１〜図７参照）と同様の工程を繰り返すことにより、所望の層数の多層配線構造を有する半導体装置等の電子デバイスを製造することができる。
【００４９】
以上に説明したように、第１の実施形態によると、絶縁膜に設けられたビアホール１０６ａ並びに配線溝１０６ｂ及び１０７が埋まるように、バリア膜１０８、Ｃｕシード膜１０９及びＣｕメッキ膜１１０を順次堆積する。その後、配線溝１０６ｂ及び１０７からはみ出したＣｕ膜１０９及び１１０を除去した後、アニール処理を行なって、残存するＣｕ膜１０９及び１１０からなるＣｕ膜１１１を形成する。すなわち、アニール処理前にＣｕ膜を部分的に除去し、残存するＣｕ膜に対してアニール処理を行なうため、アニール処理後の除去工程で比較的均一なＣｕ膜の除去（本実施形態では、残存するＣｕ膜の表面部の除去）が行なえるようにＣｕ膜の硬度を保つことができる。また、アニール処理後に、配線溝１０６ｂ及び１０７からはみ出したバリア膜１０８を除去するため、アニール処理過程においてＣｕ膜１１１の表面に発生した表面割れ１１２や亀裂１１３をバリア膜１０８と共に同時に除去することができる。その結果、Ｃｕ膜１１１を構成するＣｕ原子が表面拡散する経路が発生しないので、配線構造のエレクロトロマイグレーション耐性の劣化を防止でき、それにより信頼性の高い配線構造を持つ半導体装置を歩留まり良く製造することができる。
【００５０】
また、第１の実施形態によると、Ｃｕ膜１１１に発生した表面割れ１１２等の表面欠陥を、アニール処理後におけるバリア膜１０８のＣＭＰ工程によって一度に除去することができる。言い換えると、アニール処理の条件の特別な調整を行なうことなく表面欠陥を除去できるので、工程数を増やすことなく、信頼性の高い配線構造を形成することができる。
【００５１】
また、第１の実施形態によると、例えばアニール処理前のＣＭＰ工程ではＣｕ膜の研磨に適した条件を用いると共にアニール処理後のＣＭＰ工程ではバリア膜の研磨に適した条件を用いるなど、各ＣＭＰ工程で被研磨膜により適した条件を用いることができるため、研磨不足又は研磨過剰等が起こりにくくなる。その結果、より精度良く研磨を行なうことができると共に研磨時に必要とされるマージンを小さくすることができるので、余裕のある工程設計が可能となる。
【００５２】
尚、ビアホールや配線溝等の設計寸法が小さくなるに従って、配線となるＣｕ膜は多くの欠陥を含むようになるので、Ｃｕ膜の埋め込み対象となる配線溝やホールの幅が０．２５μｍと同等か又はそれよりも小さくなると、前述の本実施形態の効果はより顕著に発揮される。但し、メッキ法等による埋め込み能力の限界を考慮した場合、埋め込み対象となる凹部の幅は０．０５μｍ以上であることが好ましい。
【００５３】
また、第１の実施形態において、配線用導電膜としてＣｕ膜を用いたが、これに代えて、Ａｌ膜若しくはＡｇ膜又はＣｕ、Ａｌ若しくはＡｇを含む合金膜を用いても同様の効果が得られる。また、バリア膜の種類は特に限定されないが、例えばＴａＮバリア膜又はＴａバリア膜を用いてもよい。
【００５４】
また、第１の実施形態において、Ｃｕ膜に対するアニール処理は２００℃以上で且つ５００℃未満の温度で行なわれることが好ましい。このようにすると、配線溝等の内部のＣｕ膜の結晶を十分に成長させて該Ｃｕ膜を緻密化することができるため、配線構造形成後に行なわれる熱処理において、該Ｃｕ膜にさらなる結晶成長が起こることがないので、該Ｃｕ膜の収縮及びそれに起因する表面割れ等の発生を防止できる。
【００５５】
（比較例）
以下、比較例に係る電子デバイスの製造方法について図面を参照しながら説明する。本比較例の特徴（つまり第１の実施形態との違い）は、配線となる銅（Ｃｕ）膜のＣＭＰ工程よりも前に、Ｃｕ膜に対するアニール処理を行なうことである。
【００５６】
図８は比較例に係る電子デバイスの製造方法の一工程を示す断面図である。
【００５７】
図８に示すように、下部配線層１０２が埋め込まれた絶縁膜１０１の上にはＳｉＮ膜１０３、ＳｉＯ_２膜１０４及びＦＳＧ膜１０５が順次形成されている。ＳｉＮ膜１０３、ＳｉＯ_２膜１０４及びＦＳＧ膜１０５には、凹部１０６及び配線溝１０７が設けられている。凹部１０６は、ＳｉＮ膜１０３及びＳｉＯ_２膜１０４に形成され且つ下部配線層１０２に達するビアホール１０６ａと、ＦＳＧ膜１０５に形成され且つビアホール１０６ａと接続する配線溝１０６ｂとから構成されている。配線溝１０７も、配線溝１０６ｂと同様にＦＳＧ膜１０５に形成されている。ＦＳＧ膜１０５の上には凹部１０６及び配線溝１０７が途中まで埋まるようにバリア膜１０８が形成されていると共に、バリア膜１０８の上には凹部１０６及び配線溝１０７が完全に埋まるようにＣｕ膜（上部配線層用導電膜）１１１が形成されている。
【００５８】
本比較例においては、「ＣＭＰ工程前」に「アニール」を行なう。すなわち、凹部１０６及び配線溝１０７からはみ出したＣｕ膜１１１の除去を行なうＣＭＰ工程の前にＣｕ膜１１１に対してアニールを行なう。ところが、比較例においては、Ｃｕ膜１１１に対してアニールを行なうと、図８に示すように、金属配線層となる銅膜部分にボイド（空洞）１２１が発生してしまうという問題がある。
【００５９】
ボイド１２１が発生する原因は次のように考えられる。すなわち、「ＣＭＰ工程前」に「アニール」を行なう本比較例においては、Ｃｕ膜１１１の体積が大きい状態で、ＣＭＰ工程前に２５０〜４００℃という比較的高温でアニール処理を行なう。このため、アニール直後においてＣｕ膜１１１中に含有されていた欠陥（例えば粒界に沿って存在する原子レベルの空孔）がビアホール１０６ａに凝集してしまうと共に、これらの欠陥を完全に除去することができないままＣｕ膜１１１の結晶成長が完了してしまう。これにより、図８に示すように、ビアホール部分のような、幅が狭い箇所にボイド１２１が発生する。その結果、配線抵抗が上昇するため、半導体装置の歩留まりが低下すると共に半導体装置の信頼性が低下する。このような現象は、配線溝やビアホール等の凹部の幅が０．２５μｍ以下になると、より顕著に生じる。
【００６０】
尚、比較例において、ボイド発生を防止するために、アニール処理を低温（例えば１５０℃程度）で行なった場合には、図９に示すように、別の問題が発生する。すなわち、この場合、アニール処理後に、凹部１０６及び配線溝１０７からはみ出したＣｕ膜１１１の除去をＣＭＰ法により行なうことによって、図９に示すように、Ｃｕ膜１１１よりなる上部配線層をボイドなく形成することができる。また、この時点ではＣｕ膜１１１の表面に割れ等の欠陥は存在しない。しかしながら、Ｃｕ膜１１１のアニール処理を低温で行なっているため、この時点における、Ｃｕ膜１１１の結晶成長及びＣｕ膜１１１からの欠陥の除去は共に不十分である。その結果、上部配線層の形成後又は上部配線層を保護するＳｉＮ膜１１４の形成後に行なわれる熱処理において、既に平坦化されているＣｕ膜１１１の表面に該膜中の欠陥が凝集すると共にＣｕ膜１１１に不均一な収縮が生じるので、図９に示すように、表面割れ１２２や亀裂１２３が発生する。
【００６１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。本実施形態の特徴は、配線となるＣｕ膜のＣＭＰ（Ｃｕ−ＣＭＰ）工程を２回に分けて行なうと共に、各Ｃｕ−ＣＭＰ工程の間に、Ｃｕ膜に対するアニール処理を行なうことである。
【００６２】
図１０（ａ）〜（ｄ）は、第２の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【００６３】
まず、第１の実施形態（図１〜３参照）と同様に、図１０（ａ）に示すように、例えば半導体基板（図示省略）の上に堆積された絶縁膜１０１の内部に下部配線層１０２を形成した後、下部配線層１０２が埋め込まれた絶縁膜１０１の表面を平坦化する。次に、平坦化された絶縁膜１０１及び下部配線層１０２のそれぞれの上に、例えばＣＶＤ法によりＳｉＮ膜１０３、ＳｉＯ_２膜１０４及びＦＳＧ膜１０５を順次堆積する。次に、例えばリソグラフィー法及びドライエッチング法を用いて、ＳｉＮ膜１０３、ＳｉＯ_２膜１０４及びＦＳＧ膜１０５の内部に、凹部１０６及び配線溝１０７を形成する。凹部１０６は、ＳｉＮ膜１０３及びＳｉＯ_２膜１０４に形成され且つ下部配線層１０２に達するビアホール１０６ａと、ＦＳＧ膜１０５に形成され且つビアホール１０６ａと接続する配線溝１０６ｂとから構成されている。すなわち、凹部１０６はデュアルダマシン構造を持つ。また、配線溝１０７は、配線溝１０６ｂと同様にＦＳＧ膜１０５に形成されている。その後、例えばＰＶＤ法により、ＦＳＧ膜１０５の表面並びに凹部１０６及び配線溝１０７の壁面及び底面に、凹部１０６及び配線溝１０７が途中まで埋まるようにバリア膜１０８及びＣｕシード膜１０９を堆積する。続いて、例えばメッキ法により、Ｃｕシード膜１０９の上に全面に亘って、凹部１０６及び配線溝１０７が完全に埋まるようにＣｕメッキ膜１１０を堆積する。
【００６４】
次に、図１０（ｂ）に示すように、例えばＣＭＰ法を用いて、配線溝１０６ｂ及び１０７からはみ出した（つまりバリア膜１０８の上面よりも上側に位置する）Ｃｕメッキ膜１１０を部分的に除去する。このとき、スラリーとして、例えばシリカ系の固形分（５質量％濃度）を含み且つ過酸化水素水を酸化剤とする中性スラリーを用い、研磨時の回転数及び圧力をそれぞれ例えば１０１５ｍｍ／ｓｅｃ及び１７．７ｋＰａに設定する。
【００６５】
その後、Ｃｕシード膜１０９及び残存するＣｕメッキ膜１１０に対してアニール処理を行なう。このとき、アニール温度を例えば４００℃とし、その温度状態でのアニール時間を例えば１２０分間とする。これにより、図１０（ｃ）に示すように、Ｃｕシード膜１０９とＣｕメッキ膜１１０との境界は消失して、両者が一体化したＣｕ膜１１１が形成される。また、このアニール処理によって、Ｃｕ膜１１１の結晶成長が完了する。
【００６６】
続いて、図１０（ｄ）に示すように、例えばＣＭＰ法を用いて、配線溝１０６ｂ及び１０７からはみ出した（つまりＦＳＧ膜１０５の上面よりも上側に位置する）Ｃｕ膜１１１及びバリア膜１０８を除去してＦＳＧ膜１０５の表面を露出させると共にＦＳＧ膜１０５の表面を平坦化する。このとき、具体的なＣＭＰ条件は次の通りである。Ｃｕ膜１１１のＣＭＰにおいては、スラリーとして、例えばシリカ系の固形分（５質量％濃度）を含み且つ過酸化水素水を酸化剤とする中性スラリーを用い、研磨時の回転数及び圧力をそれぞれ例えば１０１５ｍｍ／ｓｅｃ及び１７．７ｋＰａに設定する。また、バリア膜１０８のＣＭＰにおいては、スラリーとして、例えばシリカ系の固形分（５質量％濃度）を含み且つ過酸化水素水を酸化剤とする中性スラリー（但し固形分又は中性成分の材料はＣｕ膜用スラリーと異なる）を用い、研磨時の回転数及び圧力をそれぞれ例えば７６１ｍｍ／ｓｅｃ及び１３．７ｋＰａに設定する。
【００６７】
最後に、第１の実施形態（図７参照）と同様に、Ｃｕ膜１１１の表面の酸化を防止するために、例えばＣＶＤ法により、ＦＳＧ膜１０５の上及びＣｕ膜１１１の上にＳｉＮ膜を形成する。
【００６８】
以上に説明したように、第２の実施形態によると、絶縁膜に設けられたビアホール１０６ａ並びに配線溝１０６ｂ及び１０７が埋まるように、バリア膜１０８、Ｃｕシード膜１０９及びＣｕメッキ膜１１０を順次堆積する。その後、配線溝１０６ｂ及び１０７からはみ出したＣｕ膜１１０を部分的に除去した後、アニール処理を行なって、Ｃｕ膜１０９及び残存するＣｕ膜１１０からなるＣｕ膜１１１を形成する。すなわち、アニール処理前にＣｕ膜を部分的に除去し、残存するＣｕ膜に対してアニール処理を行なうため、アニール処理後の除去工程で比較的均一なＣｕ膜の除去が行なえるようにＣｕ膜の硬度を保つことができる。また、アニール処理後に、配線溝１０６ｂ及び１０７からはみ出したＣｕ膜１１１及びバリア膜１０８を除去するため、アニール処理過程においてＣｕ膜１１１の表面に割れ等の表面欠陥が発生した場合にも該表面欠陥をＣｕ膜１１１と共に同時に除去することができる。その結果、Ｃｕ膜１１１を構成するＣｕ原子が表面拡散する経路が発生しないので、配線構造のエレクロトロマイグレーション耐性の劣化を防止でき、それにより信頼性の高い配線構造を持つ半導体装置を歩留まり良く製造することができる。
【００６９】
また、第２の実施形態によると、Ｃｕ膜１１１に表面欠陥が発生した場合にも該表面欠陥を、アニール処理後のＣＭＰ工程によって一度に除去することができる。言い換えると、アニール処理の条件の特別な調整を行なうことなく表面欠陥を除去できるので、工程数を増やすことなく、信頼性の高い配線構造を形成することができる。
【００７０】
また、第２の実施形態によると、Ｃｕ膜の膜質に起因して表面割れや亀裂が大きくなった場合にも、アニール処理後のＣＭＰ工程でのＣｕ膜の除去量が大きく設定されているので、Ｃｕ膜の表面をより平坦化することができる。
【００７１】
尚、ビアホールや配線溝等の設計寸法が小さくなるに従って、配線となるＣｕ膜は多くの欠陥を含むようになるので、Ｃｕ膜の埋め込み対象となる配線溝やホールの幅が０．２５μｍと同等か又はそれよりも小さくなると、前述の本実施形態の効果はより顕著に発揮される。但し、メッキ法等による埋め込み能力の限界を考慮した場合、埋め込み対象となる凹部の幅は０．０５μｍ以上であることが好ましい。
【００７２】
また、第２の実施形態において、配線用導電膜としてＣｕ膜を用いたが、これに代えて、Ａｌ膜若しくはＡｇ膜又はＣｕ、Ａｌ若しくはＡｇを含む合金膜を用いても同様の効果が得られる。また、バリア膜の種類は特に限定されないが、例えばＴａＮバリア膜又はＴａバリア膜を用いてもよい。
【００７３】
また、第２の実施形態において、Ｃｕ膜に対するアニール処理は２００℃以上で且つ５００℃未満の温度で行なわれることが好ましい。このようにすると、配線溝等の内部のＣｕ膜の結晶を十分に成長させて該Ｃｕ膜を緻密化することができるため、配線構造形成後に行なわれる熱処理において、該Ｃｕ膜にさらなる結晶成長が起こることがないので、該Ｃｕ膜の収縮及びそれに起因する表面割れ等の発生を防止できる。
【００７４】
（第３の実施形態）
以下、本発明の第３の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。本実施形態の特徴は、配線となるＣｕ膜及びバリア膜のそれぞれに対するＣＭＰ工程の後に、Ｃｕ膜に対するアニール処理を行ない、その後、もう１回、少なくともＣｕ膜を削ることができるＣＭＰ工程を行なうことである。
【００７５】
図１１（ａ）〜（ｄ）は、第３の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【００７６】
まず、第１の実施形態（図１〜３参照）と同様に、図１１（ａ）に示すように、例えば半導体基板（図示省略）の上に堆積された絶縁膜１０１の内部に下部配線層１０２を形成した後、下部配線層１０２が埋め込まれた絶縁膜１０１の表面を平坦化する。次に、平坦化された絶縁膜１０１及び下部配線層１０２のそれぞれの上に、例えばＣＶＤ法によりＳｉＮ膜１０３、ＳｉＯ_２膜１０４及びＦＳＧ膜１０５を順次堆積する。次に、例えばリソグラフィー法及びドライエッチング法を用いて、ＳｉＮ膜１０３、ＳｉＯ_２膜１０４及びＦＳＧ膜１０５の内部に、凹部１０６及び配線溝１０７を形成する。凹部１０６は、ＳｉＮ膜１０３及びＳｉＯ_２膜１０４に形成され且つ下部配線層１０２に達するビアホール１０６ａと、ＦＳＧ膜１０５に形成され且つビアホール１０６ａと接続する配線溝１０６ｂとから構成されている。すなわち、凹部１０６はデュアルダマシン構造を持つ。また、配線溝１０７は、配線溝１０６ｂと同様にＦＳＧ膜１０５に形成されている。その後、例えばＰＶＤ法により、ＦＳＧ膜１０５の表面並びに凹部１０６及び配線溝１０７の壁面及び底面に、凹部１０６及び配線溝１０７が途中まで埋まるようにバリア膜１０８及びＣｕシード膜１０９を堆積する。続いて、例えばメッキ法により、Ｃｕシード膜１０９の上に全面に亘って、凹部１０６及び配線溝１０７が完全に埋まるようにＣｕメッキ膜１１０を堆積する。
【００７７】
次に、図１１（ｂ）に示すように、例えばＣＭＰ法を用いて、配線溝１０６ｂ及び１０７からはみ出した（つまりＦＳＧ膜１０５の上面よりも上側に位置する）Ｃｕシード膜１０９、Ｃｕメッキ膜１１０及びバリア膜１０８を除去してＦＳＧ膜１０５の表面を露出させると共にＦＳＧ膜１０５の表面を平坦化する。このとき、具体的なＣＭＰ条件は次の通りである。Ｃｕ膜１０９及び１１０のＣＭＰにおいては、スラリーとして、例えばシリカ系の固形分（５質量％濃度）を含み且つ過酸化水素水を酸化剤とする中性スラリーを用い、研磨時の回転数及び圧力をそれぞれ例えば１０１５ｍｍ／ｓｅｃ及び１７．７ｋＰａに設定する。また、バリア膜１０８のＣＭＰにおいては、スラリーとして、例えばシリカ系の固形分（５質量％濃度）を含み且つ過酸化水素水を酸化剤とする中性スラリー（但し固形分又は中性成分の材料はＣｕ膜用スラリーと異なる）を用い、研磨時の回転数及び圧力をそれぞれ例えば７６１ｍｍ／ｓｅｃ及び１３．７ｋＰａに設定する。
【００７８】
その後、残存するＣｕシード膜１０９及びＣｕメッキ膜１１０に対してアニール処理を行なう。このとき、アニール温度を例えば４００℃とし、その温度状態でのアニール時間を例えば１２０分間とする。これにより、図１１（ｃ）に示すように、Ｃｕシード膜１０９とＣｕメッキ膜１１０との境界は消失して、両者が一体化したＣｕ膜１１１が形成される。また、このアニール処理によって、Ｃｕ膜１１１の結晶成長が完了する。
【００７９】
しかし、このアニール処理は比較的高温で長時間に亘って行なわれるため、図１１（ｃ）に示すように、Ｃｕ膜１１１の結晶が成長するに従って、Ｃｕ膜１１１中に存在する欠陥が、結晶成長に対する周辺からの阻害が少ないＣｕ膜１１１の表面に凝集する。その結果、Ｃｕ膜１１１の表面に表面割れ１１２又は亀裂１１３が形成される。
【００８０】
続いて、図１１（ｄ）に示すように、例えばＣＭＰ法を用いて、Ｃｕ膜１１１の表面部と共に、表面割れ１１２や亀裂１１３を除去する。このとき、ＣＭＰ条件は、少なくともＣｕ膜を削ることができる条件であれば特に限定されない。具体的には、例えば図１１（ｂ）に示すＣＭＰ工程におけるＣｕ膜１０９及び１１０のＣＭＰ条件又はバリア膜１０８のＣＭＰ条件等を用いてもよい。また、Ｃｕ膜１１１の表面部を除去する工程において、Ｃｕ膜の除去に適した条件及びバリア膜の除去に適した条件以外に、例えば酸化膜等の絶縁膜の除去に適した条件を用いても、Ｃｕ膜１１１の表面を平滑化する効果を得ることができる。具体的には、酸化膜の除去に適した条件を用いたＣＭＰによって、配線となるＣｕ膜１１１の周囲の絶縁膜（本実施形態ではＦＳＧ膜１０５）を除去した場合、Ｃｕ膜１１１にも強い力が加えられるため、ＦＳＧ膜１０５の除去と同時にＣｕ膜１１１の表面の平坦化も行なうことができる。
【００８１】
以上に説明したように、第３の実施形態によると、絶縁膜に設けられたビアホール１０６ａ並びに配線溝１０６ｂ及び１０７が埋まるように、バリア膜１０８、Ｃｕシード膜１０９及びＣｕメッキ膜１１０を順次堆積する。その後、配線溝１０６ｂ及び１０７からはみ出したＣｕ膜１０９及び１１０並びにバリア膜１０８を除去した後、アニール処理を行なって、残存するＣｕ膜１０９及び１１０からなるＣｕ膜１１１を形成する。すなわち、アニール処理前にＣｕ膜を部分的に除去し、残存するＣｕ膜に対してアニール処理を行なうため、アニール処理後の除去工程で比較的均一なＣｕ膜の除去（本実施形態では、残存するＣｕ膜の表面部の除去）が行なえるようにＣｕ膜の硬度を保つことができる。また、アニール処理後に、Ｃｕ膜１１１の表面部を除去するため、アニール処理過程においてＣｕ膜１１１の表面に発生した表面割れ１１２や亀裂１１３を除去することができる。その結果、Ｃｕ膜１１１を構成するＣｕ原子が表面拡散する経路が発生しないので、配線構造のエレクロトロマイグレーション耐性の劣化を防止でき、それにより信頼性の高い配線構造を持つ半導体装置を歩留まり良く製造することができる。
【００８２】
また、第３の実施形態によると、Ｃｕ膜１１１に発生した表面割れ１１２等の表面欠陥を、アニール処理後のＣＭＰ工程によって一度に除去することができる。言い換えると、アニール処理の条件の特別な調整を行なうことなく表面欠陥を除去できるので、工程数を増やすことなく、信頼性の高い配線構造を形成することができる。
【００８３】
尚、ビアホールや配線溝等の設計寸法が小さくなるに従って、配線となるＣｕ膜は多くの欠陥を含むようになるので、Ｃｕ膜の埋め込み対象となる配線溝やホールの幅が０．２５μｍと同等か又はそれよりも小さくなると、前述の本実施形態の効果はより顕著に発揮される。但し、メッキ法等による埋め込み能力の限界を考慮した場合、埋め込み対象となる凹部の幅は０．０５μｍ以上であることが好ましい。
【００８４】
また、第３の実施形態において、配線用導電膜としてＣｕ膜を用いたが、これに代えて、Ａｌ膜若しくはＡｇ膜又はＣｕ、Ａｌ若しくはＡｇを含む合金膜を用いても同様の効果が得られる。また、バリア膜の種類は特に限定されないが、例えばＴａＮバリア膜又はＴａバリア膜を用いてもよい。
【００８５】
また、第３の実施形態において、Ｃｕ膜に対するアニール処理は２００℃以上で且つ５００℃未満の温度で行なわれることが好ましい。このようにすると、配線溝等の内部のＣｕ膜の結晶を十分に成長させて該Ｃｕ膜を緻密化することができるため、配線構造形成後に行なわれる熱処理において、該Ｃｕ膜にさらなる結晶成長が起こることがないので、該Ｃｕ膜の収縮及びそれに起因する表面割れ等の発生を防止できる。
【００８６】
（第４の実施形態）
以下、本発明の第４の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。本実施形態の特徴は、配線溝等となる凹部の幅に応じて、配線構造形成のためのＣＭＰ工程の実施タイミング及び回数を選択的に設定することである。このような特徴を本実施形態に持たせる理由は次の通りである。
【００８７】
すなわち、多層配線構造においては、一般に下層配線ほど配線幅が狭くなる一方、上層配線には比較的配線幅の広いものが多い。従って、配線溝等に導電膜を埋め込むことにより配線形成を行なう場合、配線溝等が狭い下層配線ほど表面欠陥等の不具合が生じやすくなる。また、各上層配線の形成時にアニール処理が行なわれるため、下層配線については、その形成後に複数回のアニール処理が行なわれることになり、その都度熱負荷が下層配線に対して加えられることになる。すなわち、より下層に位置する配線ほど、熱負荷が加えられる回数が増えるため、その影響によって配線用導電膜が変化しやすくなって不具合の発生する確率が高くなる。以上のような状況を考慮して、本実施形態においては、配線溝等が狭い配線又は下層に位置する配線の形成においては、第１の実施形態と同様に、配線となるＣｕ膜のＣＭＰ工程とバリア膜のＣＭＰ工程との間に、Ｃｕ膜に対するアニール処理を行なう。それに対して、配線溝等が広い配線又は上層に位置する配線の形成においては、工程の簡単化を重視して、「アニール前」のみに「ＣＭＰ工程」を行なう。
【００８８】
以下、埋め込み銅配線の多層構造を形成する場合を例として、図１２に示すフローチャートを参照しながら具体的に説明する。
【００８９】
まず、ステップＳ１０において、形成対象の配線の幅（つまり配線溝の幅又はビアホール若しくはコンタクトホールの直径）が０．２５μｍ以下かどうか判断する。
【００９０】
配線幅が０．２５μｍ以下である場合、第１の実施形態と同様の方法（図１〜図７参照）を用いることによって、つまりＣｕ膜のＣＭＰ工程とバリア膜のＣＭＰ工程との間にアニール処理を行なうことによって配線形成を行なう。
【００９１】
具体的には、ステップＳ１０１において、基板上に例えばＳｉＯ_２膜を堆積した後、ステップＳ１０２において、ＳｉＯ_２膜上に例えばＦＳＧ膜を堆積し、その後、ステップＳ１０３において、両膜中にホールを形成する。
【００９２】
次に、ステップＳ１０４において、ＦＳＧ膜に、ホールと接続する配線溝を形成し、その後、ステップＳ１０５及びＳ１０６において、ＦＳＧ膜の表面全体に亘ってバリア膜及びＣｕシード膜を順次堆積し、それによりホール及び配線溝を途中まで埋め込む。次に、ステップＳ１０７において、Ｃｕシード膜の上にＣｕメッキ膜を堆積し、それによりホール及び配線溝を完全に埋め込む。
【００９３】
次に、ステップＳ１０８（Ｃｕ−ＣＭＰ工程）において、ＣＭＰ法を用いて、配線溝からはみ出したＣｕメッキ膜及びＣｕシード膜を除去すると共に配線溝からはみ出したバリア膜を露出させる。続いて、ステップＳ１０９において、残存する各Ｃｕ膜に対してアニール処理を行なう。これにより、Ｃｕシード膜とＣｕメッキ膜とが一体化すると共に該一体化したＣｕ膜の結晶化が完了する。すなわち、配線となるＣｕ膜が緻密化される。
【００９４】
次に、ステップＳ１１０（バリアＣＭＰ工程）において、ＣＭＰ法を用いて、配線溝からはみ出したバリア膜を除去し、それによりＦＳＧ膜に埋め込みＣｕ配線を形成すると共にＦＳＧ膜表面を平坦化する。その後、ステップＳ１１１において、Ｃｕ配線が埋め込まれ且つ平坦化されたＦＳＧ膜の上にＳｉＮ膜を堆積する。これにより、Ｃｕ配線の酸化を防止できる。
【００９５】
ところで、ホールの直径又は配線溝の幅が０．２５μｍ以下である場合、言い換えると、配線パターンが微細である場合、アニール処理（ステップＳ１０９）において、Ｃｕ膜中に含有される欠陥が該Ｃｕ膜表面に凝集し、その結果、表面割れや亀裂が発生した状態でＣｕ膜の結晶成長が完了する。それに対して、本実施形態においては、アニール処理後に、２回目のＣＭＰ工程としてバリア膜のＣＭＰ工程（ステップＳ１１０）を行なうことによって、バリア膜と共に、Ｃｕ膜表面に発生した表面割れや亀裂を除去することができる。
【００９６】
一方、ステップＳ１０において、形成対象の配線の幅が０．２５μｍよりも大きいと判断された場合には、例えばアニール処理の前に、Ｃｕ−ＣＭＰ工程及びバリアＣＭＰ工程の両方を行なうことによって（Ｃｕメッキ膜、Ｃｕシード膜及びバリア膜を連続的に除去することによって）配線形成を行なう。言い換えると、ホールの直径又は配線溝の幅が０．２５μｍよりも大きい場合、配線構造の形成において、アニール処理後のＣＭＰ工程は行なわないものとする。
【００９７】
具体的には、ステップＳ２０１〜Ｓ２０７においては、ステップＳ１０１〜Ｓ１０７と同様に、基板上に例えばＳｉＯ_２膜及びＦＳＧ膜を順次堆積した後、両膜中にホールを形成し、その後、ＦＳＧ膜に、ホールと接続する配線溝を形成する。続いて、ホール及び配線溝を途中まで埋まるように、ＦＳＧ膜の表面全体に亘ってバリア膜及びＣｕシード膜を順次堆積した後、ホール及び配線溝が完全に埋まるように、Ｃｕシード膜の上にＣｕメッキ膜を堆積する。
【００９８】
次に、ステップＳ２０８及びＳ２０９（ＣＭＰ工程）において、ＣＭＰ法を用いて、配線溝からはみ出したＣｕメッキ膜、Ｃｕシード膜及びバリア膜を順次除去し、それによりＦＳＧ膜に埋め込みＣｕ配線を形成すると共にＦＳＧ膜表面を平坦化する。続いて、ステップＳ２１０において、残存する各Ｃｕ膜に対してアニール処理を行なう。これにより、Ｃｕシード膜とＣｕメッキ膜とが一体化すると共に該一体化したＣｕ膜の結晶化が完了する。すなわち、配線となるＣｕ膜が緻密化される。その後、ステップＳ２１１において、Ｃｕ配線が埋め込まれ且つ平坦化されたＦＳＧ膜の上にＳｉＮ膜を堆積する。これにより、Ｃｕ配線の酸化を防止できる。
【００９９】
ところで、ホールの直径又は配線溝の幅が０．２５μｍよりも大きくなると、つまり、配線幅が広くなると、配線用導電膜（Ｃｕ膜）における欠陥を放出することができる面も大きくなる。従って、配線幅が広くなった分だけＣｕ膜中に含まれる欠陥量は多くなる一方、配線表面の面積も広くなるので、Ｃｕ膜中の欠陥を放出させやすくなる。その結果、高温でアニール処理（ステップ２１０）を行なったとしても、配線となるＣｕ膜全体の結晶成長が完了する前にＣｕ膜中の欠陥が放出されるので、Ｃｕ膜つまり配線に表面割れや亀裂はほとんど発生しない。すなわち、ホールの直径又は配線溝の幅が０．２５μｍよりも大きい場合、アニール処理後に、表面欠陥を除去するための２回目のＣＭＰ工程を行なう必要はない。
【０１００】
ステップＳ１０１〜Ｓ１１１又はステップＳ２０１〜Ｓ２１１の処理が終了した後、ステップＳ２０において、全ての配線層の形成が終了したかどうか判断する。未形成の配線層が存在する場合、ステップＳ１０に戻る。全ての配線層の形成が終了している場合、ステップＳ３０に進み、最上層の配線層上にパッドを形成すると共に仕上げの熱処理を行なう。
【０１０１】
以上に説明したように、第４の実施形態によると、例えば０．２５μｍ以下の比較的狭い幅を持つ凹部に配線を形成する際には、第１の実施形態の方法を用いるため、第１の実施形態と同様の効果が得られる。一方、例えば０．２５μｍよりも大きい比較的広い幅を持つ凹部に配線を形成する際には、広い幅を持つ凹部内の導電膜からは欠陥を放出させやすいことを考慮して、「アニール前」のみに「ＣＭＰ工程」を行なう。このため、工程の複雑化を抑制しながら、ボイドや表面割れのない配線構造を実現できる。
【０１０２】
すなわち、第４の実施形態によると、配線幅に応じて、配線構造形成のためのＣＭＰ工程の実施タイミング及び回数を選択的に設定することにより、必要以上に工程を複雑化させることなく、所望の配線構造を形成することができる。
【０１０３】
尚、第４の実施形態において、広い幅を持つ凹部に配線を形成する際に、「アニール前」のみに「ＣＭＰ工程」を行なったが、これに代えて、「アニール後」のみに「ＣＭＰ工程」を行なってもよい。
【０１０４】
また、第４の実施形態において、配線用導電膜としてＣｕ膜を用いたが、これに代えて、Ａｌ膜若しくはＡｇ膜又はＣｕ、Ａｌ若しくはＡｇを含む合金膜を用いても同様の効果が得られる。また、バリア膜の種類は特に限定されないが、例えばＴａＮバリア膜又はＴａバリア膜を用いてもよい。
【０１０５】
また、第４の実施形態において、配線溝等が狭い配線又は下層に位置する配線の形成において、第１の実施形態を用いたが、これに代えて、第２又は第３の実施形態を用いてもよい。
【０１０６】
【発明の効果】
本発明によると、絶縁膜に設けられた凹部が埋まるように導電膜を堆積した後、該導電膜に対して熱処理を行なうと共に、熱処理の前後にそれぞれ導電膜の部分的な除去を行なう。すなわち、熱処理前に導電膜を部分的に除去して導電膜の体積を低減した後、残存する導電膜に対して熱処理を行なうため、該導電膜を十分に結晶化できる。また、熱処理後にも導電膜の部分的な除去を行なうため、熱処理時に導電膜に発生した表面割れ又は亀裂等を除去できる。その結果、導電膜を構成する原子が表面拡散する経路が発生しないため、配線構造のエレクロトロマイグレーション耐性の劣化を防止できるので、信頼性の高い配線構造を持つ半導体装置等の電子デバイスを歩留まり良く製造できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図２】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図３】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図４】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図５】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図６】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図７】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図８】比較例に係る電子デバイスの製造方法の一工程を示す断面図である。
【図９】比較例に係る電子デバイスの製造方法の一工程を示す断面図である。
【図１０】（ａ）〜（ｄ）は本発明の第２の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図１１】（ａ）〜（ｄ）は本発明の第３の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図１２】本発明の第４の実施形態に係る電子デバイスの製造方法を示すフローチャートである。
【図１３】（ａ）〜（ｅ）は従来の配線構造の形成方法の各工程を示す断面図である。
【図１４】従来の配線構造の形成方法における問題点を説明するための図である。
【符号の説明】
１０１　　絶縁膜
１０２　　下部配線層
１０３　　ＳｉＮ膜
１０４　　ＳｉＯ_２膜
１０５　　ＦＳＧ膜
１０６　　凹部
１０６ａ　ビアホール
１０６ｂ　配線溝
１０７　　配線溝
１０８　　バリア膜
１０９　　Ｃｕシード膜
１１０　　Ｃｕメッキ膜
１１１　　Ｃｕ膜
１１２　　表面割れ
１１３　　亀裂
１１４　　ＳｉＮ膜

Claims (14)

1. 絶縁膜に凹部を形成する工程と、
   前記絶縁膜の上に導電膜を前記凹部が埋まるように堆積する工程と、
   前記導電膜に対して熱処理を行なう工程と、
   前記熱処理を行なう工程よりも前及び後の両方において前記導電膜を部分的に除去する工程とを備えていることを特徴とする配線構造の形成方法。
2. 前記導電膜を堆積する工程よりも前に、前記絶縁膜の上にバリア膜を前記凹部が途中まで埋まるように堆積する工程をさらに備え、
   前記熱処理を行なう工程よりも前に前記導電膜を部分的に除去する工程は、前記凹部の外側の前記導電膜を除去し、それによって前記凹部の外側の前記バリア膜を露出させる工程を含み、
   前記熱処理を行なう工程よりも後に前記導電膜を部分的に除去する工程は、前記凹部の外側の前記バリア膜、及び残存する前記導電膜の表面部を除去する工程を含むことを特徴とする請求項１に記載の配線構造の形成方法。
3. 前記導電膜は銅又は銅を含む合金よりなり、
   前記バリア膜はＴａ又はＴａＮよりなることを特徴とする請求項２に記載の配線構造の形成方法。
4. 前記導電膜を堆積する工程よりも前に、前記絶縁膜の上にバリア膜を前記凹部が途中まで埋まるように堆積する工程をさらに備え、
   前記熱処理を行なう工程よりも前に前記導電膜を部分的に除去する工程は、前記凹部の外側の前記導電膜を部分的に除去する工程を含み、
   前記熱処理を行なう工程よりも後に前記導電膜を部分的に除去する工程は、前記凹部の外側に残存する前記導電膜、及び前記凹部の外側の前記バリア膜を除去する工程を含むことを特徴とする請求項１に記載の配線構造の形成方法。
5. 前記導電膜は銅又は銅を含む合金よりなり、
   前記バリア膜はＴａ又はＴａＮよりなることを特徴とする請求項４に記載の配線構造の形成方法。
6. 前記導電膜を堆積する工程よりも前に、前記絶縁膜の上にバリア膜を前記凹部が途中まで埋まるように堆積する工程をさらに備え、
   前記熱処理を行なう工程よりも前に前記導電膜を部分的に除去する工程は、前記凹部の外側の前記導電膜、及び前記凹部の外側の前記バリア膜を除去する工程を含み、
   前記熱処理を行なう工程よりも後に前記導電膜を部分的に除去する工程は、残存する前記導電膜の表面部を除去する工程を含むことを特徴とする請求項１に記載の配線構造の形成方法。
7. 前記導電膜は銅又は銅を含む合金よりなり、
   前記バリア膜はＴａ又はＴａＮよりなることを特徴とする請求項６に記載の配線構造の形成方法。
8. 前記凹部は、ビアホールと、前記ビアホールの上側に形成され且つ前記ビアホールと接続する配線溝とから構成されていることを特徴とする請求項１に記載の配線構造の形成方法。
9. 前記熱処理は２００℃以上で且つ５００℃未満の温度で行なわれることを特徴とする請求項１に記載の配線構造の形成方法。
10. 前記凹部の幅は０．２５μｍ以下であることを特徴とする請求項１に記載の配線構造の形成方法。
11. 前記導電膜は銅又は銅を含む合金よりなることを特徴とする請求項１に記載の配線構造の形成方法。
12. 前記導電膜を除去する工程において化学的機械研磨法を用いることを特徴とする請求項１に記載の配線構造の形成方法。
13. 第１の配線構造と第２の配線構造とを有する電子デバイスの製造方法であって、
    前記第１の配線構造の形成方法は、
    第１の絶縁膜に第１の凹部を形成する工程と、
    前記第１の絶縁膜の上に第１の導電膜を前記第１の凹部が埋まるように堆積する工程と、
    前記第１の導電膜に対して熱処理を行なう工程と、
    前記熱処理を行なう工程よりも前及び後の両方において前記第１の導電膜を部分的に除去する工程とを備え、
    前記第２の配線構造の形成方法は、
    第２の絶縁膜に第２の凹部を形成する工程と、
    前記第２の絶縁膜の上に第２の導電膜を前記第２の凹部が埋まるように堆積する工程と、
    前記第２の導電膜に対して熱処理を行なう工程と、
    前記第２の凹部の外側の前記第２の導電膜を除去する工程とを備え、
    前記第２の凹部の幅は前記第１の凹部の幅よりも大きいことを特徴とする電子デバイスの製造方法。
14. 前記第１の凹部の幅は０．２５μｍ以下であり、
    前記第２の凹部の幅は０．２５μｍよりも大きいことを特徴とする請求項１３に記載の電子デバイスの製造方法。

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