JP2004072074A - 配線構造の形成方法 - Google Patents
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Abstract
【解決手段】FSG膜105等の絶縁膜に凹部106を形成した後、FSG膜105の上にバリア膜108及びCu膜111を凹部106が埋まるように堆積する。その後、凹部106の外側のCu膜111を除去した後、熱処理を行ない、その後、凹部106の外側のバリア膜108を除去する。
【選択図】 図5
Description
【発明の属する技術分野】
本発明は、半導体装置等の電子デバイスにおける配線構造の形成方法に関するものである。
【0002】
【従来の技術】
従来の配線構造の形成方法として、CMP(chemical mechanical polishing )工程後に熱処理(以下、アニールと称する)を行なう従来例(例えば特許文献1参照)がある。以下、この従来の配線形成方法について、絶縁膜に形成された配線溝に配線を形成する場合を例として図面を参照しながら説明する。
【0003】
図13(a)〜(e)は従来例に係る配線構造の形成方法の各工程を示す断面図である。
【0004】
まず、図13(a)に示すように、シリコン基板11上にプラズマCVD(chemical vapor deposition )法を用いて下地酸化膜12を堆積し、続いて同様の方法により、SiN膜13及びSiO2 膜14を順次堆積する。続いて、レジストパターン(図示省略)をマスクとしてSiO2 膜14に対してエッチングを行なうことにより、SiN膜13に達する凹部を形成した後、該レジストパターン及びSiN膜13の露出部分を除去することによって配線用溝15を形成する。
【0005】
次に、図13(b)に示すように、配線用溝15が形成されたSiO2 膜14の上に、スパッタリング法によってバリアメタルTaN膜16を堆積させた後、その上にCuシード膜17を堆積する。
【0006】
その後、図13(c)に示すように、電解メッキ法を用いて、SiO2 膜14の上に配線用溝15が完全に埋まるようにCuメッキ層18を堆積する。
【0007】
続いて、図13(d)に示すように、CMP法によって、配線用溝15の外側のCuメッキ層18、Cuシード膜17及びバリアメタルTaN膜16をそれぞれを除去してSiO2 膜14の表面を露出させる。これにより、配線用溝15にCu埋め込み配線層19が形成される。
【0008】
次に、温度を300〜500℃に、保持時間を5〜2000秒に設定してアニール処理を行なうことにより、図13(e)に示すように、Cu埋め込み配線層19に含まれている水分、水素及び二酸化炭素等を除去すると共に、Cu埋め込み配線層19のグレインサイズを大きくする。
【0009】
以上の工程を経ることにより、半導体装置の銅配線を形成することができる。
【0010】
【特許文献1】
特開平11−186261号公報
【0011】
【発明が解決しようとする課題】
しかしながら、前述の従来例には、以下に説明するような問題点がある。
【0012】
図14は従来例における問題点を説明するための図である。
【0013】
図14に示すように、下部配線層42が埋め込まれた絶縁膜41の上にはSiN膜43、SiO2 膜44及びFSG膜(フッ素添加シリコン酸化膜)45が順次形成されている。SiN膜43、SiO2 膜44及びFSG膜45には凹部46及び配線溝47が設けられている。詳しくは、凹部46は、SiN膜43及びSiO2 膜44に形成され且つ下部配線層42に達するビアホール46aと、FSG膜45に形成され且つビアホール46aと接続する配線溝46bとから構成されている。また、配線溝47も、配線溝46bと同様にFSG膜45に形成されている。凹部46及び配線溝47にはそれぞれ、バリア膜48に囲まれた銅膜(上部配線層用導電膜)49が埋め込まれている。また、FSG膜45の上及び銅膜49の上にはSiN膜50が形成されている。
【0014】
ところが、従来例においては、配線形成過程におけるCMP工程(図13(d)参照)後に、銅膜49に対してアニールを行なうと、図14に示すように、例えば凹部46に埋め込まれた銅膜49の表面に表面割れ51や亀裂52等の表面欠陥が発生してしまうという問題がある。
【0015】
前記に鑑み、本発明は、配線用導電膜における表面欠陥の発生を防止し、それにより信頼性の高い配線構造を持つ半導体装置等の電子デバイスを歩留まり良く製造する方法を提供することを目的とする。
【0016】
【課題を解決するための手段】
前記の目的を達成するために、本願発明者は、「CMP工程後」に「アニール」を行なう従来例において表面割れ51や亀裂52が発生する原因を検討した結果、次のような知見を得た。すなわち、従来例においては、凹部46等に埋め込まれた状態の銅膜49に対してアニールを行ない、それにより銅膜49の結晶成長を完了させる。このため、既に平坦化されている銅膜49の表面に該膜中の欠陥(例えば粒界に沿って存在する原子レベルの空孔)が凝集すると共に銅膜49に不均一な収縮が生じるので、図14に示すように、表面割れ51や亀裂52が発生する。尚、従来例において、銅膜49よりなる配線構造の形成後、その上面全体にSiN膜50を堆積しているが、SiN膜50は段差被覆性が低いため、SiN膜50によって表面割れ51や亀裂52を埋め込むことはできない。その結果、配線となる銅膜49の表面の表面割れ51等の表面欠陥は放置されることになるため、これが銅原子の表面拡散の経路となってエレクトロマイグレーション耐性が著しく劣化してしまう。
【0017】
そこで、本願発明者は、アニール処理時に配線用導電膜に発生した表面欠陥を配線用導電膜の表面部と共に除去するために、「アニール処理の前後」に「CMP工程」を分けて行ない、それにより信頼性の高い配線構造を形成する方法を着想した。
【0018】
具体的には、本発明に係る配線構造の形成方法は、絶縁膜に凹部を形成する工程と、絶縁膜の上に導電膜を凹部が埋まるように堆積する工程と、導電膜に対して熱処理を行なう工程と、熱処理を行なう工程よりも前及び後の両方において導電膜を部分的に除去する工程とを備えている。
【0019】
本発明の配線構造の形成方法によると、絶縁膜に設けられた凹部が埋まるように導電膜を堆積した後、該導電膜に対して熱処理を行なうと共に、該熱処理の前後にそれぞれ導電膜の部分的な除去を行なう。すなわち、熱処理前に導電膜を部分的に除去し、残存する導電膜に対して熱処理を行なうため、熱処理後の除去工程で比較的均一な導電膜の除去が行なえるように導電膜の硬度を保つことができる。また、熱処理後にも導電膜の部分的な除去を行なうため、熱処理時に導電膜に発生した表面割れ又は亀裂等を同時に除去することができる。その結果、導電膜を構成する原子が表面拡散する経路が発生しないので、配線構造のエレクロトロマイグレーション耐性の劣化を防止でき、それにより信頼性の高い配線構造を持つ半導体装置等の電子デバイスを歩留まり良く製造することができる。
【0020】
また、本発明の配線構造の形成方法によると、導電膜を部分的に除去する工程(例えばCMP工程)を熱処理後に行なうことによって、導電膜に発生した割れ等の表面欠陥を一度に除去することができる。言い換えると、熱処理条件の特別な調整を行なうことなく表面欠陥を除去できるので、工程数を増やすことなく、信頼性の高い配線構造を形成することができる。
【0021】
本発明の配線構造の形成方法において、凹部を形成する工程と導電膜を堆積する工程との間に、絶縁膜の上にバリア膜を凹部が途中まで埋まるように堆積する工程をさらに備え、熱処理を行なう工程よりも前に導電膜を部分的に除去する工程は、凹部の外側の導電膜を除去し、それによって凹部の外側のバリア膜を露出させる工程を含み、熱処理を行なう工程よりも後に導電膜を部分的に除去する工程は、凹部の外側のバリア膜、及び残存する導電膜の表面部を除去する工程を含んでいてもよい。
【0022】
このようにすると、例えば熱処理前の除去工程では導電膜の研磨に適した条件を用いると共に熱処理後の除去工程ではバリア膜の研磨に適した条件を用いるなど、各除去工程で被研磨膜により適した条件を用いることができるため、研磨不足又は研磨過剰等が起こりにくくなる。その結果、より精度良く研磨を行なうことができると共に研磨時に必要とされるマージンを小さくすることができるので、余裕のある工程設計が可能となる。
【0023】
また、このとき、導電膜は銅又は銅を含む合金よりなり、バリア膜はTa又はTaNよりなると、高い信頼性を持つ埋め込み銅配線を実現できる。
【0024】
本発明の配線構造の形成方法において、凹部を形成する工程と導電膜を堆積する工程との間に、絶縁膜の上にバリア膜を凹部が途中まで埋まるように堆積する工程をさらに備え、熱処理を行なう工程よりも前に導電膜を部分的に除去する工程は、凹部の外側の導電膜を部分的に除去する工程を含み、熱処理を行なう工程よりも後に導電膜を部分的に除去する工程は、凹部の外側に残存する導電膜、及び凹部の外側のバリア膜を除去する工程を含んでいてもよい。
【0025】
このようにすると、導電膜の膜質に起因して表面割れや亀裂が大きくなった場合にも、熱処理後の除去工程での導電膜の除去量が大きく設定されているので、導電膜の表面をより平坦化することができる。
【0026】
また、このとき、導電膜は銅又は銅を含む合金よりなり、バリア膜はTa又はTaNよりなると、高い信頼性を持つ埋め込み銅配線を実現できる。
【0027】
本発明の配線構造の形成方法において、凹部を形成する工程と導電膜を堆積する工程との間に、絶縁膜の上にバリア膜を凹部が途中まで埋まるように堆積する工程をさらに備え、熱処理を行なう工程よりも前に導電膜を部分的に除去する工程は、凹部の外側の導電膜、及び凹部の外側のバリア膜を除去する工程を含み、熱処理を行なう工程よりも後に導電膜を部分的に除去する工程は、残存する導電膜の表面部を除去する工程を含んでいてもよい。
【0028】
このようにすると、熱処理後の除去工程(残存する導電膜の表面部を除去する工程)において、導電膜の除去に適した条件及びバリア膜の除去に適した条件以外に、例えば酸化膜等の絶縁膜の除去に適した条件を用いても、導電膜表面を平滑化する効果を得ることができる。具体的には、酸化膜の除去に適した条件を用いたCMPによって、配線の周囲の酸化膜を除去した場合、配線用導電膜にも強い力が加えられるため、酸化膜の除去と同時に導電膜表面の平坦化も行なうことができる。
【0029】
また、このとき、導電膜は銅又は銅を含む合金よりなり、バリア膜はTa又はTaNよりなると、高い信頼性を持つ埋め込み銅配線を実現できる。
【0030】
本発明の配線構造の形成方法において、凹部は、ビアホールと、ビアホールの上側に形成され且つビアホールと接続する配線溝とから構成されていてもよい。これにより、デュアルダマシン構造を有し且つ高い信頼性を持つ配線構造を実現できる。
【0031】
本発明の配線構造の形成方法において、熱処理は200℃以上で且つ500℃未満の温度で行なわれることが好ましい。
【0032】
このようにすると、凹部内の導電膜の結晶を十分に成長させて該導電膜を緻密化することができる。このため、配線構造形成後に行なわれる熱処理において、凹部内の導電膜にさらなる結晶成長が起こることがないので、該導電膜の収縮及びそれに起因する表面割れ等の発生を防止できる。
【0033】
本発明の配線構造の形成方法において、凹部の幅が0.25μm以下であると、以上に述べたような効果が顕著に得られる。
【0034】
本発明の配線構造の形成方法において、導電膜が銅又は銅を含む合金よりなると、高い信頼性を持つ埋め込み銅配線を実現できる。
【0035】
本発明の配線構造の形成方法において、導電膜を除去する工程において化学的機械研磨法を用いると、凹部外側の導電膜を確実に除去できる。
【0036】
本発明に係る電子デバイスの製造方法は、第1の配線構造と第2の配線構造とを有する電子デバイスの製造方法を前提とする。具体的には、第1の配線構造の形成方法は、基板上の第1の絶縁膜に第1の凹部を形成する工程と、第1の絶縁膜の上に第1の導電膜を第1の凹部が埋まるように堆積する工程と、第1の導電膜に対して熱処理を行なう工程と、熱処理を行なう工程よりも前及び後の両方において第1の導電膜を部分的に除去する工程とを備えている。また、第2の配線構造の形成方法は、基板上の第2の絶縁膜に第2の凹部を形成する工程と、第2の絶縁膜の上に第2の導電膜を第2の凹部が埋まるように堆積する工程と、第2の導電膜に対して熱処理を行なう工程と、第2の凹部の外側の第2の導電膜を除去する工程とを備えている。尚、本発明の電子デバイスの製造方法において、第2の凹部の幅は第1の凹部の幅よりも大きい。また、第2の配線構造の形成方法において、第2の凹部外側の第2の導電膜の除去を、第2の導電膜に対する熱処理よりも前に行なってもよいし、又は該熱処理よりも後に行なってもよい。
【0037】
本発明の電子デバイスの製造方法によると、例えば0.25μm以下の比較的狭い幅を持つ第1の凹部に第1の配線構造を形成する際に、本発明の配線構造の形成方法を用いるため、該方法による前述の効果が得られる。一方、例えば0.25μmよりも大きい比較的広い幅を持つ第2の凹部に第2の配線構造を形成する際には、広い幅を持つ凹部内の導電膜からは欠陥を放出させやすいことを考慮して、「アニール前」又は「アニール後」に「CMP工程」を1回だけ行なう。このため、工程の複雑化を抑制しながら、表面割れ等の表面欠陥のない配線構造を実現できる。
【0038】
すなわち、本発明の電子デバイスの製造方法によると、凹部の幅つまり配線幅に応じて、配線構造形成のためのCMP工程の実施タイミング及び回数を設定することにより、必要以上に工程を複雑化させることなく、所望の配線構造を形成することができる。
【0039】
【発明の実施の形態】
(第1の実施形態)
以下、本発明の第1の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。本実施形態の特徴は、配線となる銅(Cu)膜のCMP工程とバリア膜のCMP工程との間に、Cu膜に対するアニール処理を行なうことである。
【0040】
図1〜図7は、第1の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【0041】
まず、図1に示すように、例えば半導体基板(図示省略)の上に堆積された絶縁膜101の内部に下部配線層102を形成した後、下部配線層102が埋め込まれた絶縁膜101の表面を平坦化する。次に、平坦化された絶縁膜101及び下部配線層102のそれぞれの上に、例えばCVD法によりSiN膜103、SiO2 膜104及びFSG膜105を順次堆積する。
【0042】
次に、図2に示すように、例えばリソグラフィー法及びドライエッチング法を用いて、SiN膜103、SiO2 膜104及びFSG膜105の内部に、凹部106及び配線溝107を形成する。詳しくは、凹部106は、SiN膜103及びSiO2 膜104に形成され且つ下部配線層102に達するビアホール106aと、FSG膜105に形成され且つビアホール106aと接続する配線溝106bとから構成されている。すなわち、凹部106はデュアルダマシン構造を持つ。また、配線溝107は、配線溝106bと同様にFSG膜105に形成されている。
【0043】
その後、図3に示すように、例えばPVD(physical vapor depositon)法により、FSG膜105の表面並びに凹部106及び配線溝107の壁面及び底面に、凹部106及び配線溝107が途中まで埋まるようにバリア膜108及びCuシード膜109を堆積する。続いて、例えばメッキ法により、Cuシード膜109の上に全面に亘って、凹部106及び配線溝107が完全に埋まるようにCuメッキ膜110を堆積する。
【0044】
次に、図4に示すように、例えばCMP法を用いて、配線溝106b及び107からはみ出した(つまりバリア膜108の上面よりも上側に位置する)Cuシード膜109及びCuメッキ膜110を除去して配線溝106b及び107の外側のバリア膜108を露出させる。これにより、凹部106及び配線溝107に、バリア膜108及びCuシード膜109によって囲まれたCuメッキ膜110が形成される。このとき、バリア膜108が過剰に研磨されて消失しないように、研磨パッドの回転速度及び圧力並びにスラリーの成分等を適切に設定する。具体的には、スラリーとして、例えばシリカ系の固形分(5質量%濃度)を含み且つ過酸化水素水を酸化剤とする中性スラリーを用い、研磨時の回転数(研磨パッドのウェハ表面に対する相対速度(時間平均値):以下同じ)及び圧力(研磨パッドをウェハに押しつける圧力:以下同じ)をそれぞれ例えば1015mm/sec及び17.7kPaに設定する。
【0045】
その後、残存するCuシード膜109及びCuメッキ膜110に対してアニール処理を行なう。このとき、アニール温度を例えば400℃とし、その温度状態でのアニール時間を例えば120分間とする。これにより、図5に示すように、Cuシード膜109とCuメッキ膜110との境界は消失して、両者が一体化したCu膜111が形成される。また、このアニール処理によって、Cu膜111の結晶成長が完了すると共に例えばTaNよりなるバリア膜108の結晶性も向上する。その結果、このアニール処理後に行なわれるCMP工程においてバリア膜108をより容易に削ることができるので、CMP工程におけるトルクを下げることができる。
【0046】
しかし、このアニール処理は比較的高温で長時間に亘って行なわれるため、図5に示すように、Cu膜111の結晶が成長するに従って、Cu膜111中に存在する欠陥が、結晶成長に対する周辺からの阻害が少ないCu膜111の表面に凝集する。その結果、Cu膜111の表面に表面割れ112又は亀裂113が形成される。
【0047】
続いて、図6に示すように、例えばCMP法を用いて、配線溝106b及び107からはみ出した(つまりFSG膜105の上面よりも上側に位置する)バリア膜108を除去して配線溝106b及び107の外側のFSG膜105を露出させる。このとき、Cu膜111の表面上に生じた表面割れ112や亀裂113もバリア膜108とほぼ同じ速度で除去されるように、研磨パッドの回転速度及び圧力並びにスラリーの成分等を適切に設定する。具体的には、スラリーとして、例えばシリカ系の固形分(5質量%濃度)を含み且つ過酸化水素水を酸化剤とする中性スラリー(但し固形分又は中性成分の材料はCu膜用スラリーと異なる)を用い、研磨時の回転数及び圧力をそれぞれ例えば761mm/sec及び13.7kPaに設定する。これにより、Cu膜111の表面に形成された表面割れ112や亀裂113を、バリア膜108の研磨時に合わせて除去することができる。すなわち、平坦且つ表面欠陥のないCu膜111を得ることができる。
【0048】
最後に、Cu膜111の表面の酸化を防止するために、図7に示すように、例えばCVD法により、FSG膜105の上及びCu膜111の上にSiN膜114を形成する。このとき、バリア膜108の研磨工程(図6参照)において、Cu膜111の表面欠陥は除去されているので、Cu膜111との密着性良くSiN膜114を堆積することができる。以上の工程によって、下部配線層102と、配線溝106b及び107に埋め込まれたCu膜111よりなる上部配線層とを持つ多層配線構造が形成される。ここで、該上部配線層と下部配線層102とは、ビアホール106aに埋め込まれたCu膜111よりなるプラグを介して接続される。尚、以上に説明した工程(図1〜図7参照)と同様の工程を繰り返すことにより、所望の層数の多層配線構造を有する半導体装置等の電子デバイスを製造することができる。
【0049】
以上に説明したように、第1の実施形態によると、絶縁膜に設けられたビアホール106a並びに配線溝106b及び107が埋まるように、バリア膜108、Cuシード膜109及びCuメッキ膜110を順次堆積する。その後、配線溝106b及び107からはみ出したCu膜109及び110を除去した後、アニール処理を行なって、残存するCu膜109及び110からなるCu膜111を形成する。すなわち、アニール処理前にCu膜を部分的に除去し、残存するCu膜に対してアニール処理を行なうため、アニール処理後の除去工程で比較的均一なCu膜の除去(本実施形態では、残存するCu膜の表面部の除去)が行なえるようにCu膜の硬度を保つことができる。また、アニール処理後に、配線溝106b及び107からはみ出したバリア膜108を除去するため、アニール処理過程においてCu膜111の表面に発生した表面割れ112や亀裂113をバリア膜108と共に同時に除去することができる。その結果、Cu膜111を構成するCu原子が表面拡散する経路が発生しないので、配線構造のエレクロトロマイグレーション耐性の劣化を防止でき、それにより信頼性の高い配線構造を持つ半導体装置を歩留まり良く製造することができる。
【0050】
また、第1の実施形態によると、Cu膜111に発生した表面割れ112等の表面欠陥を、アニール処理後におけるバリア膜108のCMP工程によって一度に除去することができる。言い換えると、アニール処理の条件の特別な調整を行なうことなく表面欠陥を除去できるので、工程数を増やすことなく、信頼性の高い配線構造を形成することができる。
【0051】
また、第1の実施形態によると、例えばアニール処理前のCMP工程ではCu膜の研磨に適した条件を用いると共にアニール処理後のCMP工程ではバリア膜の研磨に適した条件を用いるなど、各CMP工程で被研磨膜により適した条件を用いることができるため、研磨不足又は研磨過剰等が起こりにくくなる。その結果、より精度良く研磨を行なうことができると共に研磨時に必要とされるマージンを小さくすることができるので、余裕のある工程設計が可能となる。
【0052】
尚、ビアホールや配線溝等の設計寸法が小さくなるに従って、配線となるCu膜は多くの欠陥を含むようになるので、Cu膜の埋め込み対象となる配線溝やホールの幅が0.25μmと同等か又はそれよりも小さくなると、前述の本実施形態の効果はより顕著に発揮される。但し、メッキ法等による埋め込み能力の限界を考慮した場合、埋め込み対象となる凹部の幅は0.05μm以上であることが好ましい。
【0053】
また、第1の実施形態において、配線用導電膜としてCu膜を用いたが、これに代えて、Al膜若しくはAg膜又はCu、Al若しくはAgを含む合金膜を用いても同様の効果が得られる。また、バリア膜の種類は特に限定されないが、例えばTaNバリア膜又はTaバリア膜を用いてもよい。
【0054】
また、第1の実施形態において、Cu膜に対するアニール処理は200℃以上で且つ500℃未満の温度で行なわれることが好ましい。このようにすると、配線溝等の内部のCu膜の結晶を十分に成長させて該Cu膜を緻密化することができるため、配線構造形成後に行なわれる熱処理において、該Cu膜にさらなる結晶成長が起こることがないので、該Cu膜の収縮及びそれに起因する表面割れ等の発生を防止できる。
【0055】
(比較例)
以下、比較例に係る電子デバイスの製造方法について図面を参照しながら説明する。本比較例の特徴(つまり第1の実施形態との違い)は、配線となる銅(Cu)膜のCMP工程よりも前に、Cu膜に対するアニール処理を行なうことである。
【0056】
図8は比較例に係る電子デバイスの製造方法の一工程を示す断面図である。
【0057】
図8に示すように、下部配線層102が埋め込まれた絶縁膜101の上にはSiN膜103、SiO2 膜104及びFSG膜105が順次形成されている。SiN膜103、SiO2 膜104及びFSG膜105には、凹部106及び配線溝107が設けられている。凹部106は、SiN膜103及びSiO2 膜104に形成され且つ下部配線層102に達するビアホール106aと、FSG膜105に形成され且つビアホール106aと接続する配線溝106bとから構成されている。配線溝107も、配線溝106bと同様にFSG膜105に形成されている。FSG膜105の上には凹部106及び配線溝107が途中まで埋まるようにバリア膜108が形成されていると共に、バリア膜108の上には凹部106及び配線溝107が完全に埋まるようにCu膜(上部配線層用導電膜)111が形成されている。
【0058】
本比較例においては、「CMP工程前」に「アニール」を行なう。すなわち、凹部106及び配線溝107からはみ出したCu膜111の除去を行なうCMP工程の前にCu膜111に対してアニールを行なう。ところが、比較例においては、Cu膜111に対してアニールを行なうと、図8に示すように、金属配線層となる銅膜部分にボイド(空洞)121が発生してしまうという問題がある。
【0059】
ボイド121が発生する原因は次のように考えられる。すなわち、「CMP工程前」に「アニール」を行なう本比較例においては、Cu膜111の体積が大きい状態で、CMP工程前に250〜400℃という比較的高温でアニール処理を行なう。このため、アニール直後においてCu膜111中に含有されていた欠陥(例えば粒界に沿って存在する原子レベルの空孔)がビアホール106aに凝集してしまうと共に、これらの欠陥を完全に除去することができないままCu膜111の結晶成長が完了してしまう。これにより、図8に示すように、ビアホール部分のような、幅が狭い箇所にボイド121が発生する。その結果、配線抵抗が上昇するため、半導体装置の歩留まりが低下すると共に半導体装置の信頼性が低下する。このような現象は、配線溝やビアホール等の凹部の幅が0.25μm以下になると、より顕著に生じる。
【0060】
尚、比較例において、ボイド発生を防止するために、アニール処理を低温(例えば150℃程度)で行なった場合には、図9に示すように、別の問題が発生する。すなわち、この場合、アニール処理後に、凹部106及び配線溝107からはみ出したCu膜111の除去をCMP法により行なうことによって、図9に示すように、Cu膜111よりなる上部配線層をボイドなく形成することができる。また、この時点ではCu膜111の表面に割れ等の欠陥は存在しない。しかしながら、Cu膜111のアニール処理を低温で行なっているため、この時点における、Cu膜111の結晶成長及びCu膜111からの欠陥の除去は共に不十分である。その結果、上部配線層の形成後又は上部配線層を保護するSiN膜114の形成後に行なわれる熱処理において、既に平坦化されているCu膜111の表面に該膜中の欠陥が凝集すると共にCu膜111に不均一な収縮が生じるので、図9に示すように、表面割れ122や亀裂123が発生する。
【0061】
(第2の実施形態)
以下、本発明の第2の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。本実施形態の特徴は、配線となるCu膜のCMP(Cu−CMP)工程を2回に分けて行なうと共に、各Cu−CMP工程の間に、Cu膜に対するアニール処理を行なうことである。
【0062】
図10(a)〜(d)は、第2の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【0063】
まず、第1の実施形態(図1〜3参照)と同様に、図10(a)に示すように、例えば半導体基板(図示省略)の上に堆積された絶縁膜101の内部に下部配線層102を形成した後、下部配線層102が埋め込まれた絶縁膜101の表面を平坦化する。次に、平坦化された絶縁膜101及び下部配線層102のそれぞれの上に、例えばCVD法によりSiN膜103、SiO2 膜104及びFSG膜105を順次堆積する。次に、例えばリソグラフィー法及びドライエッチング法を用いて、SiN膜103、SiO2 膜104及びFSG膜105の内部に、凹部106及び配線溝107を形成する。凹部106は、SiN膜103及びSiO2 膜104に形成され且つ下部配線層102に達するビアホール106aと、FSG膜105に形成され且つビアホール106aと接続する配線溝106bとから構成されている。すなわち、凹部106はデュアルダマシン構造を持つ。また、配線溝107は、配線溝106bと同様にFSG膜105に形成されている。その後、例えばPVD法により、FSG膜105の表面並びに凹部106及び配線溝107の壁面及び底面に、凹部106及び配線溝107が途中まで埋まるようにバリア膜108及びCuシード膜109を堆積する。続いて、例えばメッキ法により、Cuシード膜109の上に全面に亘って、凹部106及び配線溝107が完全に埋まるようにCuメッキ膜110を堆積する。
【0064】
次に、図10(b)に示すように、例えばCMP法を用いて、配線溝106b及び107からはみ出した(つまりバリア膜108の上面よりも上側に位置する)Cuメッキ膜110を部分的に除去する。このとき、スラリーとして、例えばシリカ系の固形分(5質量%濃度)を含み且つ過酸化水素水を酸化剤とする中性スラリーを用い、研磨時の回転数及び圧力をそれぞれ例えば1015mm/sec及び17.7kPaに設定する。
【0065】
その後、Cuシード膜109及び残存するCuメッキ膜110に対してアニール処理を行なう。このとき、アニール温度を例えば400℃とし、その温度状態でのアニール時間を例えば120分間とする。これにより、図10(c)に示すように、Cuシード膜109とCuメッキ膜110との境界は消失して、両者が一体化したCu膜111が形成される。また、このアニール処理によって、Cu膜111の結晶成長が完了する。
【0066】
続いて、図10(d)に示すように、例えばCMP法を用いて、配線溝106b及び107からはみ出した(つまりFSG膜105の上面よりも上側に位置する)Cu膜111及びバリア膜108を除去してFSG膜105の表面を露出させると共にFSG膜105の表面を平坦化する。このとき、具体的なCMP条件は次の通りである。Cu膜111のCMPにおいては、スラリーとして、例えばシリカ系の固形分(5質量%濃度)を含み且つ過酸化水素水を酸化剤とする中性スラリーを用い、研磨時の回転数及び圧力をそれぞれ例えば1015mm/sec及び17.7kPaに設定する。また、バリア膜108のCMPにおいては、スラリーとして、例えばシリカ系の固形分(5質量%濃度)を含み且つ過酸化水素水を酸化剤とする中性スラリー(但し固形分又は中性成分の材料はCu膜用スラリーと異なる)を用い、研磨時の回転数及び圧力をそれぞれ例えば761mm/sec及び13.7kPaに設定する。
【0067】
最後に、第1の実施形態(図7参照)と同様に、Cu膜111の表面の酸化を防止するために、例えばCVD法により、FSG膜105の上及びCu膜111の上にSiN膜を形成する。
【0068】
以上に説明したように、第2の実施形態によると、絶縁膜に設けられたビアホール106a並びに配線溝106b及び107が埋まるように、バリア膜108、Cuシード膜109及びCuメッキ膜110を順次堆積する。その後、配線溝106b及び107からはみ出したCu膜110を部分的に除去した後、アニール処理を行なって、Cu膜109及び残存するCu膜110からなるCu膜111を形成する。すなわち、アニール処理前にCu膜を部分的に除去し、残存するCu膜に対してアニール処理を行なうため、アニール処理後の除去工程で比較的均一なCu膜の除去が行なえるようにCu膜の硬度を保つことができる。また、アニール処理後に、配線溝106b及び107からはみ出したCu膜111及びバリア膜108を除去するため、アニール処理過程においてCu膜111の表面に割れ等の表面欠陥が発生した場合にも該表面欠陥をCu膜111と共に同時に除去することができる。その結果、Cu膜111を構成するCu原子が表面拡散する経路が発生しないので、配線構造のエレクロトロマイグレーション耐性の劣化を防止でき、それにより信頼性の高い配線構造を持つ半導体装置を歩留まり良く製造することができる。
【0069】
また、第2の実施形態によると、Cu膜111に表面欠陥が発生した場合にも該表面欠陥を、アニール処理後のCMP工程によって一度に除去することができる。言い換えると、アニール処理の条件の特別な調整を行なうことなく表面欠陥を除去できるので、工程数を増やすことなく、信頼性の高い配線構造を形成することができる。
【0070】
また、第2の実施形態によると、Cu膜の膜質に起因して表面割れや亀裂が大きくなった場合にも、アニール処理後のCMP工程でのCu膜の除去量が大きく設定されているので、Cu膜の表面をより平坦化することができる。
【0071】
尚、ビアホールや配線溝等の設計寸法が小さくなるに従って、配線となるCu膜は多くの欠陥を含むようになるので、Cu膜の埋め込み対象となる配線溝やホールの幅が0.25μmと同等か又はそれよりも小さくなると、前述の本実施形態の効果はより顕著に発揮される。但し、メッキ法等による埋め込み能力の限界を考慮した場合、埋め込み対象となる凹部の幅は0.05μm以上であることが好ましい。
【0072】
また、第2の実施形態において、配線用導電膜としてCu膜を用いたが、これに代えて、Al膜若しくはAg膜又はCu、Al若しくはAgを含む合金膜を用いても同様の効果が得られる。また、バリア膜の種類は特に限定されないが、例えばTaNバリア膜又はTaバリア膜を用いてもよい。
【0073】
また、第2の実施形態において、Cu膜に対するアニール処理は200℃以上で且つ500℃未満の温度で行なわれることが好ましい。このようにすると、配線溝等の内部のCu膜の結晶を十分に成長させて該Cu膜を緻密化することができるため、配線構造形成後に行なわれる熱処理において、該Cu膜にさらなる結晶成長が起こることがないので、該Cu膜の収縮及びそれに起因する表面割れ等の発生を防止できる。
【0074】
(第3の実施形態)
以下、本発明の第3の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。本実施形態の特徴は、配線となるCu膜及びバリア膜のそれぞれに対するCMP工程の後に、Cu膜に対するアニール処理を行ない、その後、もう1回、少なくともCu膜を削ることができるCMP工程を行なうことである。
【0075】
図11(a)〜(d)は、第3の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【0076】
まず、第1の実施形態(図1〜3参照)と同様に、図11(a)に示すように、例えば半導体基板(図示省略)の上に堆積された絶縁膜101の内部に下部配線層102を形成した後、下部配線層102が埋め込まれた絶縁膜101の表面を平坦化する。次に、平坦化された絶縁膜101及び下部配線層102のそれぞれの上に、例えばCVD法によりSiN膜103、SiO2 膜104及びFSG膜105を順次堆積する。次に、例えばリソグラフィー法及びドライエッチング法を用いて、SiN膜103、SiO2 膜104及びFSG膜105の内部に、凹部106及び配線溝107を形成する。凹部106は、SiN膜103及びSiO2 膜104に形成され且つ下部配線層102に達するビアホール106aと、FSG膜105に形成され且つビアホール106aと接続する配線溝106bとから構成されている。すなわち、凹部106はデュアルダマシン構造を持つ。また、配線溝107は、配線溝106bと同様にFSG膜105に形成されている。その後、例えばPVD法により、FSG膜105の表面並びに凹部106及び配線溝107の壁面及び底面に、凹部106及び配線溝107が途中まで埋まるようにバリア膜108及びCuシード膜109を堆積する。続いて、例えばメッキ法により、Cuシード膜109の上に全面に亘って、凹部106及び配線溝107が完全に埋まるようにCuメッキ膜110を堆積する。
【0077】
次に、図11(b)に示すように、例えばCMP法を用いて、配線溝106b及び107からはみ出した(つまりFSG膜105の上面よりも上側に位置する)Cuシード膜109、Cuメッキ膜110及びバリア膜108を除去してFSG膜105の表面を露出させると共にFSG膜105の表面を平坦化する。このとき、具体的なCMP条件は次の通りである。Cu膜109及び110のCMPにおいては、スラリーとして、例えばシリカ系の固形分(5質量%濃度)を含み且つ過酸化水素水を酸化剤とする中性スラリーを用い、研磨時の回転数及び圧力をそれぞれ例えば1015mm/sec及び17.7kPaに設定する。また、バリア膜108のCMPにおいては、スラリーとして、例えばシリカ系の固形分(5質量%濃度)を含み且つ過酸化水素水を酸化剤とする中性スラリー(但し固形分又は中性成分の材料はCu膜用スラリーと異なる)を用い、研磨時の回転数及び圧力をそれぞれ例えば761mm/sec及び13.7kPaに設定する。
【0078】
その後、残存するCuシード膜109及びCuメッキ膜110に対してアニール処理を行なう。このとき、アニール温度を例えば400℃とし、その温度状態でのアニール時間を例えば120分間とする。これにより、図11(c)に示すように、Cuシード膜109とCuメッキ膜110との境界は消失して、両者が一体化したCu膜111が形成される。また、このアニール処理によって、Cu膜111の結晶成長が完了する。
【0079】
しかし、このアニール処理は比較的高温で長時間に亘って行なわれるため、図11(c)に示すように、Cu膜111の結晶が成長するに従って、Cu膜111中に存在する欠陥が、結晶成長に対する周辺からの阻害が少ないCu膜111の表面に凝集する。その結果、Cu膜111の表面に表面割れ112又は亀裂113が形成される。
【0080】
続いて、図11(d)に示すように、例えばCMP法を用いて、Cu膜111の表面部と共に、表面割れ112や亀裂113を除去する。このとき、CMP条件は、少なくともCu膜を削ることができる条件であれば特に限定されない。具体的には、例えば図11(b)に示すCMP工程におけるCu膜109及び110のCMP条件又はバリア膜108のCMP条件等を用いてもよい。また、Cu膜111の表面部を除去する工程において、Cu膜の除去に適した条件及びバリア膜の除去に適した条件以外に、例えば酸化膜等の絶縁膜の除去に適した条件を用いても、Cu膜111の表面を平滑化する効果を得ることができる。具体的には、酸化膜の除去に適した条件を用いたCMPによって、配線となるCu膜111の周囲の絶縁膜(本実施形態ではFSG膜105)を除去した場合、Cu膜111にも強い力が加えられるため、FSG膜105の除去と同時にCu膜111の表面の平坦化も行なうことができる。
【0081】
以上に説明したように、第3の実施形態によると、絶縁膜に設けられたビアホール106a並びに配線溝106b及び107が埋まるように、バリア膜108、Cuシード膜109及びCuメッキ膜110を順次堆積する。その後、配線溝106b及び107からはみ出したCu膜109及び110並びにバリア膜108を除去した後、アニール処理を行なって、残存するCu膜109及び110からなるCu膜111を形成する。すなわち、アニール処理前にCu膜を部分的に除去し、残存するCu膜に対してアニール処理を行なうため、アニール処理後の除去工程で比較的均一なCu膜の除去(本実施形態では、残存するCu膜の表面部の除去)が行なえるようにCu膜の硬度を保つことができる。また、アニール処理後に、Cu膜111の表面部を除去するため、アニール処理過程においてCu膜111の表面に発生した表面割れ112や亀裂113を除去することができる。その結果、Cu膜111を構成するCu原子が表面拡散する経路が発生しないので、配線構造のエレクロトロマイグレーション耐性の劣化を防止でき、それにより信頼性の高い配線構造を持つ半導体装置を歩留まり良く製造することができる。
【0082】
また、第3の実施形態によると、Cu膜111に発生した表面割れ112等の表面欠陥を、アニール処理後のCMP工程によって一度に除去することができる。言い換えると、アニール処理の条件の特別な調整を行なうことなく表面欠陥を除去できるので、工程数を増やすことなく、信頼性の高い配線構造を形成することができる。
【0083】
尚、ビアホールや配線溝等の設計寸法が小さくなるに従って、配線となるCu膜は多くの欠陥を含むようになるので、Cu膜の埋め込み対象となる配線溝やホールの幅が0.25μmと同等か又はそれよりも小さくなると、前述の本実施形態の効果はより顕著に発揮される。但し、メッキ法等による埋め込み能力の限界を考慮した場合、埋め込み対象となる凹部の幅は0.05μm以上であることが好ましい。
【0084】
また、第3の実施形態において、配線用導電膜としてCu膜を用いたが、これに代えて、Al膜若しくはAg膜又はCu、Al若しくはAgを含む合金膜を用いても同様の効果が得られる。また、バリア膜の種類は特に限定されないが、例えばTaNバリア膜又はTaバリア膜を用いてもよい。
【0085】
また、第3の実施形態において、Cu膜に対するアニール処理は200℃以上で且つ500℃未満の温度で行なわれることが好ましい。このようにすると、配線溝等の内部のCu膜の結晶を十分に成長させて該Cu膜を緻密化することができるため、配線構造形成後に行なわれる熱処理において、該Cu膜にさらなる結晶成長が起こることがないので、該Cu膜の収縮及びそれに起因する表面割れ等の発生を防止できる。
【0086】
(第4の実施形態)
以下、本発明の第4の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。本実施形態の特徴は、配線溝等となる凹部の幅に応じて、配線構造形成のためのCMP工程の実施タイミング及び回数を選択的に設定することである。このような特徴を本実施形態に持たせる理由は次の通りである。
【0087】
すなわち、多層配線構造においては、一般に下層配線ほど配線幅が狭くなる一方、上層配線には比較的配線幅の広いものが多い。従って、配線溝等に導電膜を埋め込むことにより配線形成を行なう場合、配線溝等が狭い下層配線ほど表面欠陥等の不具合が生じやすくなる。また、各上層配線の形成時にアニール処理が行なわれるため、下層配線については、その形成後に複数回のアニール処理が行なわれることになり、その都度熱負荷が下層配線に対して加えられることになる。すなわち、より下層に位置する配線ほど、熱負荷が加えられる回数が増えるため、その影響によって配線用導電膜が変化しやすくなって不具合の発生する確率が高くなる。以上のような状況を考慮して、本実施形態においては、配線溝等が狭い配線又は下層に位置する配線の形成においては、第1の実施形態と同様に、配線となるCu膜のCMP工程とバリア膜のCMP工程との間に、Cu膜に対するアニール処理を行なう。それに対して、配線溝等が広い配線又は上層に位置する配線の形成においては、工程の簡単化を重視して、「アニール前」のみに「CMP工程」を行なう。
【0088】
以下、埋め込み銅配線の多層構造を形成する場合を例として、図12に示すフローチャートを参照しながら具体的に説明する。
【0089】
まず、ステップS10において、形成対象の配線の幅(つまり配線溝の幅又はビアホール若しくはコンタクトホールの直径)が0.25μm以下かどうか判断する。
【0090】
配線幅が0.25μm以下である場合、第1の実施形態と同様の方法(図1〜図7参照)を用いることによって、つまりCu膜のCMP工程とバリア膜のCMP工程との間にアニール処理を行なうことによって配線形成を行なう。
【0091】
具体的には、ステップS101において、基板上に例えばSiO2 膜を堆積した後、ステップS102において、SiO2 膜上に例えばFSG膜を堆積し、その後、ステップS103において、両膜中にホールを形成する。
【0092】
次に、ステップS104において、FSG膜に、ホールと接続する配線溝を形成し、その後、ステップS105及びS106において、FSG膜の表面全体に亘ってバリア膜及びCuシード膜を順次堆積し、それによりホール及び配線溝を途中まで埋め込む。次に、ステップS107において、Cuシード膜の上にCuメッキ膜を堆積し、それによりホール及び配線溝を完全に埋め込む。
【0093】
次に、ステップS108(Cu−CMP工程)において、CMP法を用いて、配線溝からはみ出したCuメッキ膜及びCuシード膜を除去すると共に配線溝からはみ出したバリア膜を露出させる。続いて、ステップS109において、残存する各Cu膜に対してアニール処理を行なう。これにより、Cuシード膜とCuメッキ膜とが一体化すると共に該一体化したCu膜の結晶化が完了する。すなわち、配線となるCu膜が緻密化される。
【0094】
次に、ステップS110(バリアCMP工程)において、CMP法を用いて、配線溝からはみ出したバリア膜を除去し、それによりFSG膜に埋め込みCu配線を形成すると共にFSG膜表面を平坦化する。その後、ステップS111において、Cu配線が埋め込まれ且つ平坦化されたFSG膜の上にSiN膜を堆積する。これにより、Cu配線の酸化を防止できる。
【0095】
ところで、ホールの直径又は配線溝の幅が0.25μm以下である場合、言い換えると、配線パターンが微細である場合、アニール処理(ステップS109)において、Cu膜中に含有される欠陥が該Cu膜表面に凝集し、その結果、表面割れや亀裂が発生した状態でCu膜の結晶成長が完了する。それに対して、本実施形態においては、アニール処理後に、2回目のCMP工程としてバリア膜のCMP工程(ステップS110)を行なうことによって、バリア膜と共に、Cu膜表面に発生した表面割れや亀裂を除去することができる。
【0096】
一方、ステップS10において、形成対象の配線の幅が0.25μmよりも大きいと判断された場合には、例えばアニール処理の前に、Cu−CMP工程及びバリアCMP工程の両方を行なうことによって(Cuメッキ膜、Cuシード膜及びバリア膜を連続的に除去することによって)配線形成を行なう。言い換えると、ホールの直径又は配線溝の幅が0.25μmよりも大きい場合、配線構造の形成において、アニール処理後のCMP工程は行なわないものとする。
【0097】
具体的には、ステップS201〜S207においては、ステップS101〜S107と同様に、基板上に例えばSiO2 膜及びFSG膜を順次堆積した後、両膜中にホールを形成し、その後、FSG膜に、ホールと接続する配線溝を形成する。続いて、ホール及び配線溝を途中まで埋まるように、FSG膜の表面全体に亘ってバリア膜及びCuシード膜を順次堆積した後、ホール及び配線溝が完全に埋まるように、Cuシード膜の上にCuメッキ膜を堆積する。
【0098】
次に、ステップS208及びS209(CMP工程)において、CMP法を用いて、配線溝からはみ出したCuメッキ膜、Cuシード膜及びバリア膜を順次除去し、それによりFSG膜に埋め込みCu配線を形成すると共にFSG膜表面を平坦化する。続いて、ステップS210において、残存する各Cu膜に対してアニール処理を行なう。これにより、Cuシード膜とCuメッキ膜とが一体化すると共に該一体化したCu膜の結晶化が完了する。すなわち、配線となるCu膜が緻密化される。その後、ステップS211において、Cu配線が埋め込まれ且つ平坦化されたFSG膜の上にSiN膜を堆積する。これにより、Cu配線の酸化を防止できる。
【0099】
ところで、ホールの直径又は配線溝の幅が0.25μmよりも大きくなると、つまり、配線幅が広くなると、配線用導電膜(Cu膜)における欠陥を放出することができる面も大きくなる。従って、配線幅が広くなった分だけCu膜中に含まれる欠陥量は多くなる一方、配線表面の面積も広くなるので、Cu膜中の欠陥を放出させやすくなる。その結果、高温でアニール処理(ステップ210)を行なったとしても、配線となるCu膜全体の結晶成長が完了する前にCu膜中の欠陥が放出されるので、Cu膜つまり配線に表面割れや亀裂はほとんど発生しない。すなわち、ホールの直径又は配線溝の幅が0.25μmよりも大きい場合、アニール処理後に、表面欠陥を除去するための2回目のCMP工程を行なう必要はない。
【0100】
ステップS101〜S111又はステップS201〜S211の処理が終了した後、ステップS20において、全ての配線層の形成が終了したかどうか判断する。未形成の配線層が存在する場合、ステップS10に戻る。全ての配線層の形成が終了している場合、ステップS30に進み、最上層の配線層上にパッドを形成すると共に仕上げの熱処理を行なう。
【0101】
以上に説明したように、第4の実施形態によると、例えば0.25μm以下の比較的狭い幅を持つ凹部に配線を形成する際には、第1の実施形態の方法を用いるため、第1の実施形態と同様の効果が得られる。一方、例えば0.25μmよりも大きい比較的広い幅を持つ凹部に配線を形成する際には、広い幅を持つ凹部内の導電膜からは欠陥を放出させやすいことを考慮して、「アニール前」のみに「CMP工程」を行なう。このため、工程の複雑化を抑制しながら、ボイドや表面割れのない配線構造を実現できる。
【0102】
すなわち、第4の実施形態によると、配線幅に応じて、配線構造形成のためのCMP工程の実施タイミング及び回数を選択的に設定することにより、必要以上に工程を複雑化させることなく、所望の配線構造を形成することができる。
【0103】
尚、第4の実施形態において、広い幅を持つ凹部に配線を形成する際に、「アニール前」のみに「CMP工程」を行なったが、これに代えて、「アニール後」のみに「CMP工程」を行なってもよい。
【0104】
また、第4の実施形態において、配線用導電膜としてCu膜を用いたが、これに代えて、Al膜若しくはAg膜又はCu、Al若しくはAgを含む合金膜を用いても同様の効果が得られる。また、バリア膜の種類は特に限定されないが、例えばTaNバリア膜又はTaバリア膜を用いてもよい。
【0105】
また、第4の実施形態において、配線溝等が狭い配線又は下層に位置する配線の形成において、第1の実施形態を用いたが、これに代えて、第2又は第3の実施形態を用いてもよい。
【0106】
【発明の効果】
本発明によると、絶縁膜に設けられた凹部が埋まるように導電膜を堆積した後、該導電膜に対して熱処理を行なうと共に、熱処理の前後にそれぞれ導電膜の部分的な除去を行なう。すなわち、熱処理前に導電膜を部分的に除去して導電膜の体積を低減した後、残存する導電膜に対して熱処理を行なうため、該導電膜を十分に結晶化できる。また、熱処理後にも導電膜の部分的な除去を行なうため、熱処理時に導電膜に発生した表面割れ又は亀裂等を除去できる。その結果、導電膜を構成する原子が表面拡散する経路が発生しないため、配線構造のエレクロトロマイグレーション耐性の劣化を防止できるので、信頼性の高い配線構造を持つ半導体装置等の電子デバイスを歩留まり良く製造できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図2】本発明の第1の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図3】本発明の第1の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図4】本発明の第1の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図5】本発明の第1の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図6】本発明の第1の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図7】本発明の第1の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図8】比較例に係る電子デバイスの製造方法の一工程を示す断面図である。
【図9】比較例に係る電子デバイスの製造方法の一工程を示す断面図である。
【図10】(a)〜(d)は本発明の第2の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図11】(a)〜(d)は本発明の第3の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図12】本発明の第4の実施形態に係る電子デバイスの製造方法を示すフローチャートである。
【図13】(a)〜(e)は従来の配線構造の形成方法の各工程を示す断面図である。
【図14】従来の配線構造の形成方法における問題点を説明するための図である。
【符号の説明】
101 絶縁膜
102 下部配線層
103 SiN膜
104 SiO2 膜
105 FSG膜
106 凹部
106a ビアホール
106b 配線溝
107 配線溝
108 バリア膜
109 Cuシード膜
110 Cuメッキ膜
111 Cu膜
112 表面割れ
113 亀裂
114 SiN膜
Claims (14)
- 絶縁膜に凹部を形成する工程と、
前記絶縁膜の上に導電膜を前記凹部が埋まるように堆積する工程と、
前記導電膜に対して熱処理を行なう工程と、
前記熱処理を行なう工程よりも前及び後の両方において前記導電膜を部分的に除去する工程とを備えていることを特徴とする配線構造の形成方法。 - 前記導電膜を堆積する工程よりも前に、前記絶縁膜の上にバリア膜を前記凹部が途中まで埋まるように堆積する工程をさらに備え、
前記熱処理を行なう工程よりも前に前記導電膜を部分的に除去する工程は、前記凹部の外側の前記導電膜を除去し、それによって前記凹部の外側の前記バリア膜を露出させる工程を含み、
前記熱処理を行なう工程よりも後に前記導電膜を部分的に除去する工程は、前記凹部の外側の前記バリア膜、及び残存する前記導電膜の表面部を除去する工程を含むことを特徴とする請求項1に記載の配線構造の形成方法。 - 前記導電膜は銅又は銅を含む合金よりなり、
前記バリア膜はTa又はTaNよりなることを特徴とする請求項2に記載の配線構造の形成方法。 - 前記導電膜を堆積する工程よりも前に、前記絶縁膜の上にバリア膜を前記凹部が途中まで埋まるように堆積する工程をさらに備え、
前記熱処理を行なう工程よりも前に前記導電膜を部分的に除去する工程は、前記凹部の外側の前記導電膜を部分的に除去する工程を含み、
前記熱処理を行なう工程よりも後に前記導電膜を部分的に除去する工程は、前記凹部の外側に残存する前記導電膜、及び前記凹部の外側の前記バリア膜を除去する工程を含むことを特徴とする請求項1に記載の配線構造の形成方法。 - 前記導電膜は銅又は銅を含む合金よりなり、
前記バリア膜はTa又はTaNよりなることを特徴とする請求項4に記載の配線構造の形成方法。 - 前記導電膜を堆積する工程よりも前に、前記絶縁膜の上にバリア膜を前記凹部が途中まで埋まるように堆積する工程をさらに備え、
前記熱処理を行なう工程よりも前に前記導電膜を部分的に除去する工程は、前記凹部の外側の前記導電膜、及び前記凹部の外側の前記バリア膜を除去する工程を含み、
前記熱処理を行なう工程よりも後に前記導電膜を部分的に除去する工程は、残存する前記導電膜の表面部を除去する工程を含むことを特徴とする請求項1に記載の配線構造の形成方法。 - 前記導電膜は銅又は銅を含む合金よりなり、
前記バリア膜はTa又はTaNよりなることを特徴とする請求項6に記載の配線構造の形成方法。 - 前記凹部は、ビアホールと、前記ビアホールの上側に形成され且つ前記ビアホールと接続する配線溝とから構成されていることを特徴とする請求項1に記載の配線構造の形成方法。
- 前記熱処理は200℃以上で且つ500℃未満の温度で行なわれることを特徴とする請求項1に記載の配線構造の形成方法。
- 前記凹部の幅は0.25μm以下であることを特徴とする請求項1に記載の配線構造の形成方法。
- 前記導電膜は銅又は銅を含む合金よりなることを特徴とする請求項1に記載の配線構造の形成方法。
- 前記導電膜を除去する工程において化学的機械研磨法を用いることを特徴とする請求項1に記載の配線構造の形成方法。
- 第1の配線構造と第2の配線構造とを有する電子デバイスの製造方法であって、
前記第1の配線構造の形成方法は、
第1の絶縁膜に第1の凹部を形成する工程と、
前記第1の絶縁膜の上に第1の導電膜を前記第1の凹部が埋まるように堆積する工程と、
前記第1の導電膜に対して熱処理を行なう工程と、
前記熱処理を行なう工程よりも前及び後の両方において前記第1の導電膜を部分的に除去する工程とを備え、
前記第2の配線構造の形成方法は、
第2の絶縁膜に第2の凹部を形成する工程と、
前記第2の絶縁膜の上に第2の導電膜を前記第2の凹部が埋まるように堆積する工程と、
前記第2の導電膜に対して熱処理を行なう工程と、
前記第2の凹部の外側の前記第2の導電膜を除去する工程とを備え、
前記第2の凹部の幅は前記第1の凹部の幅よりも大きいことを特徴とする電子デバイスの製造方法。 - 前記第1の凹部の幅は0.25μm以下であり、
前記第2の凹部の幅は0.25μmよりも大きいことを特徴とする請求項13に記載の電子デバイスの製造方法。
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Applications Claiming Priority (2)
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JP2004072074A true JP2004072074A (ja) | 2004-03-04 |
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