JP2000048593A - 冗長デコ―ディング回路及びその制御方法 - Google Patents
冗長デコ―ディング回路及びその制御方法Info
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Abstract
(57)【要約】
【課題】自動的非選択特性を有する冗長デコーディング
回路を提供する。 【解決手段】本発明の冗長デコーディング回路は、バー
スト読み出し／書込み動作後に非選択信号を自動的に非
活性化させて冗長デコーディング回路を通じる電流通路
を除去することにより、メモリ装置内でのスタンドバイ
時のパワー消耗を低減する。本発明の冗長デコーディン
グ回路は、読み出し／書込み動作を実行するために十分
な長さの所定パルス幅のパルス信号を発生するパルス発
生器を備える。パルス信号は非選択信号で駆動回路へ提
供され、駆動回路は冗長アドレスをデコーディングする
比較器へ駆動電流を提供する。パルス信号はチップ選択
信号が活性化される時に開始して所定時間後に終了す
る。パルス発生器は、直列に連結されると共に共通クロ
ック信号により駆動される複数のフリップフロップと、
この複数のフリップフロップの出力を論理演算するロジ
ック回路で具現される。
回路を提供する。 【解決手段】本発明の冗長デコーディング回路は、バー
スト読み出し／書込み動作後に非選択信号を自動的に非
活性化させて冗長デコーディング回路を通じる電流通路
を除去することにより、メモリ装置内でのスタンドバイ
時のパワー消耗を低減する。本発明の冗長デコーディン
グ回路は、読み出し／書込み動作を実行するために十分
な長さの所定パルス幅のパルス信号を発生するパルス発
生器を備える。パルス信号は非選択信号で駆動回路へ提
供され、駆動回路は冗長アドレスをデコーディングする
比較器へ駆動電流を提供する。パルス信号はチップ選択
信号が活性化される時に開始して所定時間後に終了す
る。パルス発生器は、直列に連結されると共に共通クロ
ック信号により駆動される複数のフリップフロップと、
この複数のフリップフロップの出力を論理演算するロジ
ック回路で具現される。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ装置に関す
るものであり、より詳しくは半導体メモリ装置でパワー
消耗を減らすための自動的非選択特性を有する冗長デコ
ーディング回路に関するものである。
るものであり、より詳しくは半導体メモリ装置でパワー
消耗を減らすための自動的非選択特性を有する冗長デコ
ーディング回路に関するものである。
【０００２】
【従来の技術】超高集積（ＶＬＳＩ）メモリ装置の集積
度の増加に伴って欠陥メモリセルの発生可能性も増加す
る。欠陥セルによる収率の減少を防ぐため、限定された
数の欠陥セルを有する装置で欠陥メモリセルを取り替え
る手法として冗長スキム（ｒｅｄｕｎｄａｎｃｙ ｓｃ
ｈｅｍｅｓ）が使用されている。この冗長スキムの例が
米合衆国特許第１５，４７１，４２６号と第５，１４
６，４２９号に開示されている。
度の増加に伴って欠陥メモリセルの発生可能性も増加す
る。欠陥セルによる収率の減少を防ぐため、限定された
数の欠陥セルを有する装置で欠陥メモリセルを取り替え
る手法として冗長スキム（ｒｅｄｕｎｄａｎｃｙ ｓｃ
ｈｅｍｅｓ）が使用されている。この冗長スキムの例が
米合衆国特許第１５，４７１，４２６号と第５，１４
６，４２９号に開示されている。
【０００３】図１は、メモリ装置内の欠陥セルの代わり
に使用される冗長セルをデコーディングするために使用
される従来の冗長デコーディング回路１００の回路図で
ある。図１の冗長デコーディング回路１００は比較器１
０を備えている。比較器１０は内部ヒューズ（ｉｎｔｅ
ｒｎａｌ ｆｕｓｅｓ）Ｆ１〜Ｆ４、ＮＭＯＳトランジ
スタＭＮ１〜ＭＮ４、そしてインバータ（ｉｎｖｅｒｔ
ｅｒｓ）ＩＮＶ１及びＩＮＶ２で構成される。比較器１
０は内部ヒューズＦ１〜Ｆ４の状態に応じて入力端子Ａ
１Ｂ及びＡ２Ｂを通じて印加される冗長アドレス（ｒｅ
ｄｕｎｄａｎｔａｄｄｒｅｓｓ）をデコーディングして
出力端子Ｎ１で冗長活性化状態信号ＲＥＤＢを発生す
る。
に使用される冗長セルをデコーディングするために使用
される従来の冗長デコーディング回路１００の回路図で
ある。図１の冗長デコーディング回路１００は比較器１
０を備えている。比較器１０は内部ヒューズ（ｉｎｔｅ
ｒｎａｌ ｆｕｓｅｓ）Ｆ１〜Ｆ４、ＮＭＯＳトランジ
スタＭＮ１〜ＭＮ４、そしてインバータ（ｉｎｖｅｒｔ
ｅｒｓ）ＩＮＶ１及びＩＮＶ２で構成される。比較器１
０は内部ヒューズＦ１〜Ｆ４の状態に応じて入力端子Ａ
１Ｂ及びＡ２Ｂを通じて印加される冗長アドレス（ｒｅ
ｄｕｎｄａｎｔａｄｄｒｅｓｓ）をデコーディングして
出力端子Ｎ１で冗長活性化状態信号ＲＥＤＢを発生す
る。
【０００４】図１の冗長デコーディング回路１００は更
に駆動回路を備える。この駆動回路は二個のＰＭＯＳト
ランジスタＭＰ１及びＭＰ２と一個のＮＭＯＳトランジ
スタＭＮ５とで構成される。駆動回路は比較器１０の出
力端子Ｎ１へ駆動電流を供給する。インバ−タＩＮＶ５
及びＩＮＶ６で構成されるラッチ（ｌａｔｃｈ）Ｌ２か
らの非選択信号ＤＥＳＥＬはトランジスタＭＰ２及びＭ
Ｎ５のゲートへ印加される。 図１の冗長デコーディング回路１００はスイッチング制
御信号発生器を備えている。スイッチング制御信号発生
器はマスタヒューズ（ｍａｓｔｅｒ ｆｕｓｅ）ＭＦ
と、電源電圧ＶＣＣと接地電圧ＶＳＳとの間でマスタヒ
ューズＭＦと直列に連結された高インピーダンス（ｉｍ
ｐｅｄａｎｃｅ）抵抗Ｒ１で構成される。抵抗Ｒ１はポ
リシリコン（ｐｏｌｙｓｉｌｉｃｏｎ）材料で構成され
る。
に駆動回路を備える。この駆動回路は二個のＰＭＯＳト
ランジスタＭＰ１及びＭＰ２と一個のＮＭＯＳトランジ
スタＭＮ５とで構成される。駆動回路は比較器１０の出
力端子Ｎ１へ駆動電流を供給する。インバ−タＩＮＶ５
及びＩＮＶ６で構成されるラッチ（ｌａｔｃｈ）Ｌ２か
らの非選択信号ＤＥＳＥＬはトランジスタＭＰ２及びＭ
Ｎ５のゲートへ印加される。 図１の冗長デコーディング回路１００はスイッチング制
御信号発生器を備えている。スイッチング制御信号発生
器はマスタヒューズ（ｍａｓｔｅｒ ｆｕｓｅ）ＭＦ
と、電源電圧ＶＣＣと接地電圧ＶＳＳとの間でマスタヒ
ューズＭＦと直列に連結された高インピーダンス（ｉｍ
ｐｅｄａｎｃｅ）抵抗Ｒ１で構成される。抵抗Ｒ１はポ
リシリコン（ｐｏｌｙｓｉｌｉｃｏｎ）材料で構成され
る。
【０００５】スイッチング制御信号発生器はスイッチン
グ制御信号を発生する。このスイッチング信号はトラン
ジスタＭＰ１のゲートへ印加され、駆動回路はこのスイ
ッチング信号に応じて比較器１０を駆動する。内部ヒュ
ーズＦ１〜Ｆ４のうち該当する内部ヒューズと共にマス
タヒューズＭＦは、半導体メモリ装置がまだウェーハ状
態にある時にレーザービーム（ｌａｓｅｒ ｂｅａｍ）
や高電圧を使用して切断され得る。欠陥メモリセルの代
わりに冗長セルをデコーディングする図１の冗長デコー
ディング回路がイネーブル（ｅｎａｂｌｅ）されるよう
にするためには、マスタヒューズＭＦを切断し、抵抗Ｒ
１によりトランジスタＭＰ１のゲートをローロジックレ
ベル（ｌｏｗ ｌｏｇｉｃ ｌｅｖｅｌ）にする。 これにより、非選択信号ＤＥＳＥＬがローレベルである
時、駆動回路は電源電圧ＶＣＣからの駆動電流を出力端
子Ｎ１へ供給することができる。この際、比較器１０は
冗長アドレス入力端子Ａ１Ｂ及びＡ２Ｂを通じて印加さ
れるアドレスを内部ヒューズＦ１〜Ｆ４の状態に従って
デコーディングして、冗長メモリセルを活性化するため
の冗長活性化状態信号ＲＥＤＢを出力端子Ｎ１で発生す
る。
グ制御信号を発生する。このスイッチング信号はトラン
ジスタＭＰ１のゲートへ印加され、駆動回路はこのスイ
ッチング信号に応じて比較器１０を駆動する。内部ヒュ
ーズＦ１〜Ｆ４のうち該当する内部ヒューズと共にマス
タヒューズＭＦは、半導体メモリ装置がまだウェーハ状
態にある時にレーザービーム（ｌａｓｅｒ ｂｅａｍ）
や高電圧を使用して切断され得る。欠陥メモリセルの代
わりに冗長セルをデコーディングする図１の冗長デコー
ディング回路がイネーブル（ｅｎａｂｌｅ）されるよう
にするためには、マスタヒューズＭＦを切断し、抵抗Ｒ
１によりトランジスタＭＰ１のゲートをローロジックレ
ベル（ｌｏｗ ｌｏｇｉｃ ｌｅｖｅｌ）にする。 これにより、非選択信号ＤＥＳＥＬがローレベルである
時、駆動回路は電源電圧ＶＣＣからの駆動電流を出力端
子Ｎ１へ供給することができる。この際、比較器１０は
冗長アドレス入力端子Ａ１Ｂ及びＡ２Ｂを通じて印加さ
れるアドレスを内部ヒューズＦ１〜Ｆ４の状態に従って
デコーディングして、冗長メモリセルを活性化するため
の冗長活性化状態信号ＲＥＤＢを出力端子Ｎ１で発生す
る。
【０００６】バッテリー（ｂａｔｔｅｒｙ）により動作
する電子システムで使用される半導体メモリ装置のスタ
ンドバイモード時のステンドバイ電流を減らす目的で、
クロック信号の周波数を０にする場合があるが、この場
合にはクロック信号が遷移しない。クロック信号を中断
させることができる同期型バーストＳＲＡＭ（ｓｔａｔ
ｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）の
例が６４Ｋ×３６同期型ＳＲＡＭの三星電子の仕様書
“ＫＭ７３６Ｖ６８７”改訂版１．０（１９９７年５
月）に開示されている。この文献に記載された内容は、
本明細書の一部とする。。以下では、クロック周波数が
０である時を‘ストップモード（ｓｔｏｐｍｏｄｅ）’
又は‘ストップクロックモード（ｓｔｏｐ ｃｌｏｃｋ
ｍｏｄｅ）’と呼ぶ。前述した従来の冗長デコーディ
ング回路１００ではストップモード中に電流パスが存在
する欠点がある。これを図２及び図３を参照して説明す
る。図２は、図１の各点での信号のタイミング図であ
り、図３は、図１の回路が通常的な読み出し／書込みモ
ードからストップモードへ遷移する時の信号のタイミン
グ図である。
する電子システムで使用される半導体メモリ装置のスタ
ンドバイモード時のステンドバイ電流を減らす目的で、
クロック信号の周波数を０にする場合があるが、この場
合にはクロック信号が遷移しない。クロック信号を中断
させることができる同期型バーストＳＲＡＭ（ｓｔａｔ
ｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）の
例が６４Ｋ×３６同期型ＳＲＡＭの三星電子の仕様書
“ＫＭ７３６Ｖ６８７”改訂版１．０（１９９７年５
月）に開示されている。この文献に記載された内容は、
本明細書の一部とする。。以下では、クロック周波数が
０である時を‘ストップモード（ｓｔｏｐｍｏｄｅ）’
又は‘ストップクロックモード（ｓｔｏｐ ｃｌｏｃｋ
ｍｏｄｅ）’と呼ぶ。前述した従来の冗長デコーディ
ング回路１００ではストップモード中に電流パスが存在
する欠点がある。これを図２及び図３を参照して説明す
る。図２は、図１の各点での信号のタイミング図であ
り、図３は、図１の回路が通常的な読み出し／書込みモ
ードからストップモードへ遷移する時の信号のタイミン
グ図である。
【０００７】図２に示すように、半導体メモリ装置が選
択されない時、即ち、チップ選択信号ＣＳＢがローから
ハイへスイッチされる時、信号ＣＳＢは、制御信号ＢＩ
及びＢＩＢにより制御されるトランスミッションゲート
（ｔｒａｎｓｍｉｓｓｉｏｎｇａｔｅｓ）ＴＧＩ及びＴ
Ｇ２を通じて、ラッチＬ２へ伝達される。ラッチＬ２は
ハイロジックレベルの非選択信号ＤＥＳＥＬを出力し、
その信号ＤＥＳＥＬによりトランジスタＭＰ２がターン
オフ（ｔｕｒｎ−ｏｆｆ）される。このような状態で、
図１のデコーディング回路を有する半導体メモリ装置が
ストップモードへ移行する時には、たとえマスタヒュー
ズＭＦが切断されていても、冗長デコーディング回路を
通じるＤＣ電流通路が形成されない。
択されない時、即ち、チップ選択信号ＣＳＢがローから
ハイへスイッチされる時、信号ＣＳＢは、制御信号ＢＩ
及びＢＩＢにより制御されるトランスミッションゲート
（ｔｒａｎｓｍｉｓｓｉｏｎｇａｔｅｓ）ＴＧＩ及びＴ
Ｇ２を通じて、ラッチＬ２へ伝達される。ラッチＬ２は
ハイロジックレベルの非選択信号ＤＥＳＥＬを出力し、
その信号ＤＥＳＥＬによりトランジスタＭＰ２がターン
オフ（ｔｕｒｎ−ｏｆｆ）される。このような状態で、
図１のデコーディング回路を有する半導体メモリ装置が
ストップモードへ移行する時には、たとえマスタヒュー
ズＭＦが切断されていても、冗長デコーディング回路を
通じるＤＣ電流通路が形成されない。
【０００８】しかし、図３に示されたように、通常的な
読み出し／書込み動作後に半導体メモリ装置がストップ
モードへ移行すると、制御信号ＢＩ及びＢＩＢによりラ
ッチＬ２がローレベルのチップ選択信号ＣＳＢをラッチ
するので非選択信号ＤＥＳＥＬがローレベルに駆動され
る。通常的な読み出し／書込み動作はこの技術分野でよ
く知られているように行われ、その読み出し／書込み動
作の後にメモリ装置はストップモードへ移行する。この
ような状態、即ち、マスタヒューズＭＦが切断され、非
選択信号ＤＥＳＥＬがローレベルにある状態では、スト
ップモード中にトランジスタＭＰ１，ＭＰ２、ヒューズ
Ｆ１〜Ｆ４のうち切断されていないヒューズ及び該ヒュ
ーズに対応するトランジスタよりなるＤＣ電流通路が図
１のデコーディング回路内に存在する。このＤＣ電流通
路がストップモード中にステンドバイ電流の増加を引き
起こす。
読み出し／書込み動作後に半導体メモリ装置がストップ
モードへ移行すると、制御信号ＢＩ及びＢＩＢによりラ
ッチＬ２がローレベルのチップ選択信号ＣＳＢをラッチ
するので非選択信号ＤＥＳＥＬがローレベルに駆動され
る。通常的な読み出し／書込み動作はこの技術分野でよ
く知られているように行われ、その読み出し／書込み動
作の後にメモリ装置はストップモードへ移行する。この
ような状態、即ち、マスタヒューズＭＦが切断され、非
選択信号ＤＥＳＥＬがローレベルにある状態では、スト
ップモード中にトランジスタＭＰ１，ＭＰ２、ヒューズ
Ｆ１〜Ｆ４のうち切断されていないヒューズ及び該ヒュ
ーズに対応するトランジスタよりなるＤＣ電流通路が図
１のデコーディング回路内に存在する。このＤＣ電流通
路がストップモード中にステンドバイ電流の増加を引き
起こす。
【０００９】
【発明が解決しようとする課題】本発明の目的は、半導
体メモリ装置のスタンドバイ時のパワー消耗を減らすこ
とである。
体メモリ装置のスタンドバイ時のパワー消耗を減らすこ
とである。
【００１０】
【課題を解決するための手段】本発明による冗長デコー
ディング回路は、バースト読み出し／書込み動作後に非
選択信号を自動的に非活性化させて冗長デコ−ディング
を通じる電流通路を制御することにより、メモリ装置の
スタンドバイパワー消耗を低減する。本発明の冗長デコ
ーディング回路は、パルス信号を発生するパルス発生器
を備える。このパルス信号は、読み出し／書込み動作を
実行するために十分に長いパルス幅を有し、非選択信号
として駆動回路へ提供される。駆動回路は、パルス信号
に応答して冗長アドレスをデコーディングする比較器へ
駆動電流を提供する。パルス信号のパルスは、チップ選
択信号が活性化される時に開始して所定の時間後に終了
する。パルス発生器は、直列連結されると共に共通クロ
ックに同期して動作する複数のフリップフロップ（ｆｌ
ｉｐ−ｆｌｏｐｓ）及びこのフリップフロップの出力を
論理演算するロジック回路を備える。
ディング回路は、バースト読み出し／書込み動作後に非
選択信号を自動的に非活性化させて冗長デコ−ディング
を通じる電流通路を制御することにより、メモリ装置の
スタンドバイパワー消耗を低減する。本発明の冗長デコ
ーディング回路は、パルス信号を発生するパルス発生器
を備える。このパルス信号は、読み出し／書込み動作を
実行するために十分に長いパルス幅を有し、非選択信号
として駆動回路へ提供される。駆動回路は、パルス信号
に応答して冗長アドレスをデコーディングする比較器へ
駆動電流を提供する。パルス信号のパルスは、チップ選
択信号が活性化される時に開始して所定の時間後に終了
する。パルス発生器は、直列連結されると共に共通クロ
ックに同期して動作する複数のフリップフロップ（ｆｌ
ｉｐ−ｆｌｏｐｓ）及びこのフリップフロップの出力を
論理演算するロジック回路を備える。
【００１１】本発明の一つの特徴に係る冗長デコーディ
ング回路は、比較器、駆動回路、スイッチング制御信号
発生器、及びパルス発生器を含む。比較器は、冗長アド
レスをデコーディングして状態信号を出力する。また、
比較器は、自己の出力端子に連結された内部ヒューズを
備える、この内部ヒューズは冗長アドレスを決定するた
め選択的に切断されるように構成される。駆動回路は、
スイッチング制御信号及びパルス信号に応答して比較器
の出力端子へ駆動信号を供給する。スイッチング制御信
号発生器は、スイッチング制御信号を発生する。パルス
発生器は、チップ選択信号に応答してパルス信号を発生
する。パルス信号は、メモリ装置の通常的な読み出し／
書込み動作に対応する幅を有する。
ング回路は、比較器、駆動回路、スイッチング制御信号
発生器、及びパルス発生器を含む。比較器は、冗長アド
レスをデコーディングして状態信号を出力する。また、
比較器は、自己の出力端子に連結された内部ヒューズを
備える、この内部ヒューズは冗長アドレスを決定するた
め選択的に切断されるように構成される。駆動回路は、
スイッチング制御信号及びパルス信号に応答して比較器
の出力端子へ駆動信号を供給する。スイッチング制御信
号発生器は、スイッチング制御信号を発生する。パルス
発生器は、チップ選択信号に応答してパルス信号を発生
する。パルス信号は、メモリ装置の通常的な読み出し／
書込み動作に対応する幅を有する。
【００１２】本発明の他の特徴に係る制御方法は、冗長
アドレスをデコーディングする比較器と、スイッチング
制御信号及び非選択信号に応答して比較器へ駆動電流を
供給する駆動回路と、スイッチング制御信号を発生する
スイッチング制御信号発生器とを備える冗長デコーディ
ング回路を制御する方法であって、チップ選択信号に応
答して所定パルス幅のパルス信号を発生する段階と、パ
ルス信号を非選択信号で駆動回路へ提供する段階とを含
む。
アドレスをデコーディングする比較器と、スイッチング
制御信号及び非選択信号に応答して比較器へ駆動電流を
供給する駆動回路と、スイッチング制御信号を発生する
スイッチング制御信号発生器とを備える冗長デコーディ
ング回路を制御する方法であって、チップ選択信号に応
答して所定パルス幅のパルス信号を発生する段階と、パ
ルス信号を非選択信号で駆動回路へ提供する段階とを含
む。
【００１３】
【発明の実施の形態】以下、添付図面を参照して本発明
の望ましい実施形態について詳細に説明する。
の望ましい実施形態について詳細に説明する。
【００１４】図４は、本発明による冗長デコーディング
回路２００の実施形態の概略図である。図４で、図１の
構成要素と同一の構成要素には同一参照番号が付されて
いる。
回路２００の実施形態の概略図である。図４で、図１の
構成要素と同一の構成要素には同一参照番号が付されて
いる。
【００１５】図４に示された冗長デコーディング回路２
００は、パルス信号ＣＹＣ４Ｂを発生するパルス発生器
２０を備える点で、図１の従来の回路１００と異なる。
パルス信号ＣＹＣ４Ｂは、通常的な読み出し／書込み動
作が開始される時はロ−レベルになり、その後、通常的
な読み出し／書込み動作が終了する時は、ハイレベルに
なる。即ち、パルス信号ＣＹＣ４Ｂは、通常的な読み出
し／書込み動作の実行中にのみロー状態に活性化され、
読み出し／書込み動作を実行するのに十分に長い所定の
時間が経過した後（或いは、通常の読み出し／書き込み
動作が実行される期間以外の期間）に、自動的に非活性
化される。例えば、パルス信号は、図４の冗長デコーデ
ィング回路２００を有する半導体メモリ装置がストップ
モードに移行する時に、非活性化される。従って、図４
の回路は、ストップモード時において、電流通路の生成
を確実に防いでスタンドバイ電流を低減する。詳細は後
述する。
００は、パルス信号ＣＹＣ４Ｂを発生するパルス発生器
２０を備える点で、図１の従来の回路１００と異なる。
パルス信号ＣＹＣ４Ｂは、通常的な読み出し／書込み動
作が開始される時はロ−レベルになり、その後、通常的
な読み出し／書込み動作が終了する時は、ハイレベルに
なる。即ち、パルス信号ＣＹＣ４Ｂは、通常的な読み出
し／書込み動作の実行中にのみロー状態に活性化され、
読み出し／書込み動作を実行するのに十分に長い所定の
時間が経過した後（或いは、通常の読み出し／書き込み
動作が実行される期間以外の期間）に、自動的に非活性
化される。例えば、パルス信号は、図４の冗長デコーデ
ィング回路２００を有する半導体メモリ装置がストップ
モードに移行する時に、非活性化される。従って、図４
の回路は、ストップモード時において、電流通路の生成
を確実に防いでスタンドバイ電流を低減する。詳細は後
述する。
【００１６】図５は、図４に示されたパルス発生器２０
の１つの実施形態を示す図である。図４に示されたパル
ス発生器２０の１つの実施形態は、４個のフリップフロ
ップＦＦ０〜ＦＦ３、２個の２入力ナンドゲートＧ１及
びＧ２、そして１個の２入力ノーアゲートＧ３を備えて
いる。フリップフロップＦＦ０〜ＦＦ３は、直列に連結
されたＤ型フリップフロップであり、各フリップフロッ
プの出力Ｑは、次段のフリップフロップの入力Ｄに連結
されている。４個のフリップフロップの全てのクロック
入力端子Ｃは共通のクロック信号ＣＬＫに連結されて駆
動される。これらのフリップフロップは一連の出力信号
Ｑ０〜Ｑ３を発生し、これらの信号はロジックゲートＧ
１〜Ｇ３により論理演算される。ロジックゲートＧ１〜
Ｇ３は、クロック信号ＣＬＫの４サイクルに対応するパ
ルス幅のパルス信号ＣＹＣ４Ｂを生成する。
の１つの実施形態を示す図である。図４に示されたパル
ス発生器２０の１つの実施形態は、４個のフリップフロ
ップＦＦ０〜ＦＦ３、２個の２入力ナンドゲートＧ１及
びＧ２、そして１個の２入力ノーアゲートＧ３を備えて
いる。フリップフロップＦＦ０〜ＦＦ３は、直列に連結
されたＤ型フリップフロップであり、各フリップフロッ
プの出力Ｑは、次段のフリップフロップの入力Ｄに連結
されている。４個のフリップフロップの全てのクロック
入力端子Ｃは共通のクロック信号ＣＬＫに連結されて駆
動される。これらのフリップフロップは一連の出力信号
Ｑ０〜Ｑ３を発生し、これらの信号はロジックゲートＧ
１〜Ｇ３により論理演算される。ロジックゲートＧ１〜
Ｇ３は、クロック信号ＣＬＫの４サイクルに対応するパ
ルス幅のパルス信号ＣＹＣ４Ｂを生成する。
【００１７】冗長デコーディング回路２００は、例え
ば、４アドレスバースト読み出し／書込み動作を実行す
る機能を有する、ＫＭ７３６Ｖ６８７仕様書に開示され
ている同期型バーストＳＲＡＭに適用することができ
る。そのように適用される場合には、チップ選択信号Ｃ
ＳＢがロ−レベルに駆動された後に、パルス信号ＣＹＣ
４ＢがＳＲＡＭのバーストサイクルに該当する期間にお
いて活性化される。その理由は通常的な読み出し／書込
み動作がクロック信号ＣＬＫの４サイクル中に実行され
るからである。しかし、前述した本発明の望まし実施形
態による冗長デコーディング回路の適用範囲が、４アド
レスバースト読み出し／書込みサイクルにのみ限定され
ないことは、この技術分野の当業者には自明な事実であ
る。
ば、４アドレスバースト読み出し／書込み動作を実行す
る機能を有する、ＫＭ７３６Ｖ６８７仕様書に開示され
ている同期型バーストＳＲＡＭに適用することができ
る。そのように適用される場合には、チップ選択信号Ｃ
ＳＢがロ−レベルに駆動された後に、パルス信号ＣＹＣ
４ＢがＳＲＡＭのバーストサイクルに該当する期間にお
いて活性化される。その理由は通常的な読み出し／書込
み動作がクロック信号ＣＬＫの４サイクル中に実行され
るからである。しかし、前述した本発明の望まし実施形
態による冗長デコーディング回路の適用範囲が、４アド
レスバースト読み出し／書込みサイクルにのみ限定され
ないことは、この技術分野の当業者には自明な事実であ
る。
【００１８】図６は、図４及び図５に示された冗長デコ
ーディング回路２００内の各信号を示すタイミング図で
ある。
ーディング回路２００内の各信号を示すタイミング図で
ある。
【００１９】欠陥メモリセルの代わりに冗長セルをイネ
ーブルさせる冗長デコーディング回路をイネーブルさせ
るためには、マスタヒューズＭＦ及び内部ヒューズＦ１
〜Ｆ４の中の該当する内部ヒューズを切断することが必
要である。マスタヒューズＭＦを切断すると、ＰＭＯＳ
トランジスタＭＰ１のゲートはローレベルに駆動され、
これによりトランジスタＭＰ１がターンオンされる。チ
ップ選択信号ＣＳＢが図６に示されたようにハイレベル
からローレベルへ遷移する時、チップ選択信号ＣＳＢ
は、クロック信号ＣＬＫの立上りエッジでフリップフロ
ップＦＦ０によりラッチされる。そうして、パルス信号
ＣＹＣ４Ｂが活性化されてローレベルに駆動される。こ
のパルス信号ＣＹＣ４Ｂは、直列連結されたインバータ
ＩＮＶ７及びＩＮＶ８を通じて、非選択信号ＤＥＳＥＬ
として、トランジスタＭＰ２及びＭＮ５のゲートへ印加
される。これにより、トランジスタＭＰ２はタ−ンオン
されてトランジスタＭＮ５はターンオフされる。その結
果、駆動電流がトランジスタＭＰ１及びＭＰ２を通じて
出力端子Ｎ１へ供給される。
ーブルさせる冗長デコーディング回路をイネーブルさせ
るためには、マスタヒューズＭＦ及び内部ヒューズＦ１
〜Ｆ４の中の該当する内部ヒューズを切断することが必
要である。マスタヒューズＭＦを切断すると、ＰＭＯＳ
トランジスタＭＰ１のゲートはローレベルに駆動され、
これによりトランジスタＭＰ１がターンオンされる。チ
ップ選択信号ＣＳＢが図６に示されたようにハイレベル
からローレベルへ遷移する時、チップ選択信号ＣＳＢ
は、クロック信号ＣＬＫの立上りエッジでフリップフロ
ップＦＦ０によりラッチされる。そうして、パルス信号
ＣＹＣ４Ｂが活性化されてローレベルに駆動される。こ
のパルス信号ＣＹＣ４Ｂは、直列連結されたインバータ
ＩＮＶ７及びＩＮＶ８を通じて、非選択信号ＤＥＳＥＬ
として、トランジスタＭＰ２及びＭＮ５のゲートへ印加
される。これにより、トランジスタＭＰ２はタ−ンオン
されてトランジスタＭＮ５はターンオフされる。その結
果、駆動電流がトランジスタＭＰ１及びＭＰ２を通じて
出力端子Ｎ１へ供給される。
【００２０】続いて、比較器１０は、冗長アドレス入力
端子Ａ１Ｂ及びＡ２Ｂを通じて印加されたアドレスをデ
コーディングして出力端子Ｎ１を通じて冗長活性化状態
信号ＲＥＤＢを発生する。４アドレスバースト読み出し
／書込み動作が実行された後に、パルス信号ＣＹＣ４Ｂ
は、パルス発生器２０により自動的にハイ状態に非活性
化される。これにより、トランジスタＭＰ２がターンオ
フされ、出力端子Ｎ１に対する駆動電流の供給が停止さ
れる。
端子Ａ１Ｂ及びＡ２Ｂを通じて印加されたアドレスをデ
コーディングして出力端子Ｎ１を通じて冗長活性化状態
信号ＲＥＤＢを発生する。４アドレスバースト読み出し
／書込み動作が実行された後に、パルス信号ＣＹＣ４Ｂ
は、パルス発生器２０により自動的にハイ状態に非活性
化される。これにより、トランジスタＭＰ２がターンオ
フされ、出力端子Ｎ１に対する駆動電流の供給が停止さ
れる。
【００２１】その後、半導体装置は図６に示されたよう
にストップモードへ移行する。図１に示された従来の回
路では、ストップモード中にＤＣ電流がトランジスタＭ
Ｐ１及びＭＰ２を通じて流れる。しかし、図４の回路を
使用すると、バースト読み出し／書込み動作後にパルス
信号ＣＹＣ４Ｂがハイレベルに復帰してトランジスタＭ
Ｐ２をターンオフさせるので、電源ＶＣＣから出力端子
Ｎ１へ流れるＤＣ電流が遮断される。従って、本発明の
望ましい実施形態による冗長デコーディング回路は、ス
トップモード時のスタンドバイ電流の消耗を低減するこ
とができる。また、本発明の望ましい実施形態による冗
長デコーディング回路は、バースト読み出し／書込み動
作ではなく、部分的な読み出し／書込みモードが実行さ
れる場合においても、電流消耗を低減することができ
る。
にストップモードへ移行する。図１に示された従来の回
路では、ストップモード中にＤＣ電流がトランジスタＭ
Ｐ１及びＭＰ２を通じて流れる。しかし、図４の回路を
使用すると、バースト読み出し／書込み動作後にパルス
信号ＣＹＣ４Ｂがハイレベルに復帰してトランジスタＭ
Ｐ２をターンオフさせるので、電源ＶＣＣから出力端子
Ｎ１へ流れるＤＣ電流が遮断される。従って、本発明の
望ましい実施形態による冗長デコーディング回路は、ス
トップモード時のスタンドバイ電流の消耗を低減するこ
とができる。また、本発明の望ましい実施形態による冗
長デコーディング回路は、バースト読み出し／書込み動
作ではなく、部分的な読み出し／書込みモードが実行さ
れる場合においても、電流消耗を低減することができ
る。
【００２２】図７は、パルス発生器２０の他の実施形態
を示してある。図８は、図７に示されたパルス発生器で
使用される信号を示すタイミング図である。
を示してある。図８は、図７に示されたパルス発生器で
使用される信号を示すタイミング図である。
【００２３】図７のパルス発生器は、チップ選択信号
が、ローレベルではなく、ハイレベルの時に活性状態と
なる点で図４の回路と異なる。従って、図５のナンドゲ
ートＧ１及びＧ２並びにノーアゲートＧ３は、ノーアゲ
ートＧ４及びＧ５及びナンドゲートＧ６で各々取り替え
られ、ナンドゲートＧ６の出力端にインバータＩＮＶ９
が追加される。図７に示されたパルス発生器２０を使用
する冗長デコーディング回路２００は、図４に示された
パルス発生器を有する回路と本質的に同一な機能を遂行
するので、その説明は省略する。
が、ローレベルではなく、ハイレベルの時に活性状態と
なる点で図４の回路と異なる。従って、図５のナンドゲ
ートＧ１及びＧ２並びにノーアゲートＧ３は、ノーアゲ
ートＧ４及びＧ５及びナンドゲートＧ６で各々取り替え
られ、ナンドゲートＧ６の出力端にインバータＩＮＶ９
が追加される。図７に示されたパルス発生器２０を使用
する冗長デコーディング回路２００は、図４に示された
パルス発生器を有する回路と本質的に同一な機能を遂行
するので、その説明は省略する。
【００２４】ここでは望ましい実施形態を通じて本発明
を説明したが、本発明の原理を逸脱しない範囲で、他の
様々な実施形態を採用することができる。従って、特許
請求の範囲に記載された発明の技術的範囲に属する全て
の変形例が本発明の保護範囲に属すると理解されるべき
である。
を説明したが、本発明の原理を逸脱しない範囲で、他の
様々な実施形態を採用することができる。従って、特許
請求の範囲に記載された発明の技術的範囲に属する全て
の変形例が本発明の保護範囲に属すると理解されるべき
である。
【００２５】
【発明の効果】本発明によると、例えば、バースト読み
出し／書込み動作後に冗長デコーディング回路を通じる
電流通路が遮断されるので半導体装置のスタンドバイ時
のパワー消耗が低減される。また、本発明によると、バ
ースト読み出し／書込み動作ではなく、部分的な読み出
し／書込みモードが実行される場合においても電流消耗
が低減される。
出し／書込み動作後に冗長デコーディング回路を通じる
電流通路が遮断されるので半導体装置のスタンドバイ時
のパワー消耗が低減される。また、本発明によると、バ
ースト読み出し／書込み動作ではなく、部分的な読み出
し／書込みモードが実行される場合においても電流消耗
が低減される。
【図１】従来の冗長デコーディング回路の回路図であ
る。
る。
【図２】非選択モードからストップモードへ移行する際
の図１で使用された制御信号のタイミング図である。
の図１で使用された制御信号のタイミング図である。
【図３】通常的な読み出し／書込みモードから停止モー
ドへ移行する際の図１で使用された制御信号のタイミン
グ図である。
ドへ移行する際の図１で使用された制御信号のタイミン
グ図である。
【図４】本発明の望ましい実施の形態による冗長デコー
ディング回路を示す図面である。
ディング回路を示す図面である。
【図５】図４のパルス発生器の１つの実施形態を示す回
路図である。
路図である。
【図６】図５のパルス発生器を備える冗長デコーディン
グ回路で使用される制御信号のタイミング図である。
グ回路で使用される制御信号のタイミング図である。
【図７】図４のパルス発生器の他の実施の形態を示す回
路図である。
路図である。
【図８】図７のパルス発生器を備える冗長デコーディン
グ回路で使用される制御信号のタイミング図である。
グ回路で使用される制御信号のタイミング図である。
１０ 比較器 ２０ パルス発生器 ２００ 冗長デコーディング回路
Claims (11)
- 【請求項１】 半導体メモリ装置用の冗長デコーディン
グ回路において、 冗長アドレスを決定するために選択的に切断される内部
ヒューズが自己の出力端子に連結されており、前記内部
ヒューズの状態に従って前記冗長アドレスをデコーディ
ングして状態信号を出力する比較器と、 前記比較器に接続され、スイッチング制御信号及びパル
ス信号に応答して前記比較器の前記出力端子へ駆動電流
を供給する駆動回路と、 マスタヒューズを有し、前記マスタヒューズの状態によ
りロジックレベルが決定される前記スイッチング制御信
号を発生し、前記駆動回路に供給するスイッチング制御
信号発生器と、 チップ選択信号に応答して前記メモリ装置の通常的な読
み出し／書込み動作に対応する幅を有する前記パルス信
号を発生し、前記駆動回路に供給するパルス発生器と、 を備えることを特徴とする冗長デコーディング回路。 - 【請求項２】 前記パルス発生器は、 直列に連結された複数のフリップフロップと、 前記複数のフリップフロップに接続され、前記複数のフ
リップフロップの出力をデコーディングして前記パルス
信号を発生するデコーディング回路とを備え、 前記複数のフリップフロップのうち第１段のフリップフ
ロップは前記チップ選択信号を受け入れ、前記複数のフ
リップフロップはクロック信号に同期して動作すること
を特徴とする請求項１に記載の冗長デコーディング回
路。 - 【請求項３】 前記半導体メモリ装置は、４アドレスバ
ーストシーケンスを実行する機能を備え、 前記パルス発生器は、 第１乃至第４フリップフロップと、 第１ナンドゲートと、 第２ナンドゲートと、 ノアゲートと、 を備え、前記第１乃至第４フリップフロップは、各々、
データ入力端子と、クロック入力端子と、データ出力端
子とを有し、前記第１フリップフロップの前記データ入
力端子には前記チップ選択信号が接続されており、 前記第１ナンドゲートは、前記第１及び第２フリップフ
ロップの前記データ出力端子に各々接続される二個の入
力端子と、一個の出力端子とを有し、 前記第２ナンドゲートは、前記第３及び第４フリップフ
ロップの前記データ出力端子に各々接続される二個の入
力端子と、一個の出力端子とを有し、 前記ノアゲートは、前記第１及び第２ナンドゲートの前
記出力端子に各々接続される二個の入力端子と、前記パ
ルス信号を出力する一個の出力端子とを有することを特
徴とする請求項１に記載の冗長デコーディング回路。 - 【請求項４】 前記半導体メモリ装置は、４アドレスバ
ーストシーケンスを実行する機能を有し、 前記パルス発生器は、 第１乃至第４フリップフロップと、 第１ノアゲートと、 第２ノアゲートと、 ナンドゲートと、 インバータと、 を備え、前記第１乃至第４フリップフロップは、各々、
データ入力端子と、クロック入力端子と、データ出力端
子とを有し、前記第１フリップフロップの前記データ入
力端子は前記チップ選択信号に接続されており、 前記第１ノアゲートは、前記第１及び第２フリップフロ
ップの前記データ出力端子に各々接続される二個の入力
端子と、一個の出力端子とを有し、 前記第２ノアゲートは、前記第３及び第４フリップフロ
ップの前記データ出力端子に各々接続される二個の入力
端子と、一個の出力端子とを有し、 前記ナンドゲートは、前記第１及び第２ノーアゲートの
前記出力端子に各々接続される二個の入力端子と、一個
の出力端子とを有し、 前記インバータは、前記ナンドゲートの前記出力端子に
接続される入力端子と、前記パルス信号を出力する出力
端子とを有することを特徴とする請求項１に記載の冗長
デコーディング回路。 - 【請求項５】 冗長アドレスをデコーディングする比較
器と、スイッチング制御信号及び非選択信号に応答して
前記比較器へ駆動電流を供給する駆動回路と、前記スイ
ッチング制御信号を発生するスイッチング制御信号発生
器とを備える冗長デコーディング回路の制御方法におい
て、 チップ選択信号に応答して所定のパルス幅のパルス信号
を発生する段階と、 前記パルス信号を前記非選択信号として前記駆動回路へ
提供する段階と、 を含むことを特徴とする冗長デコーディング回路動作方
法。 - 【請求項６】 前記所定のパルス幅は、前記冗長デコー
ディング回路が使用されるメモリ装置の読み出し／書込
み動作の期間に該当することを特徴とする請求項５に記
載の冗長デコーディング回路動作方法。 - 【請求項７】 前記パルス信号を発生する段階は、 前記チップ選択信号により複数の直列に連結されたフリ
ップフロップを駆動する段階と、 共通クロック信号により前記フリップフロップを同期し
て動作させる段階と、 を含むことを特徴とする請求項６に記載の冗長デコーデ
ィング回路動作方法。 - 【請求項８】 メモリ装置用の冗長デコーディング回路
において、冗長アドレスをデコーディングして状態信号
を発生する比較手段と、 パルス信号に応答して前記比較手段へ駆動電流を供給す
る駆動手段と、 チップ選択信号に応答して前記パルス信号を発生するパ
ルス発生手段と、 を含むことを特徴とする冗長デコーディング回路。 - 【請求項９】 前記パルス発生手段は、前記チップ選択
信号が活性化される時に前記パルス信号のパルスを開始
させ、読み出し／書込み動作が完了された後に前記パル
スを自動的に終了させることを特徴とする請求項８に記
載の冗長デコーディング回路。 - 【請求項１０】 前記駆動手段は、マスタヒューズの状
態に応じてスイッチング制御信号を発生する信号発生手
段を含み、前記スイッチング制御信号に応答して前記駆
動電流を前記比較手段へ供給することを特徴とする請求
項８に記載の冗長デコーディング回路。 - 【請求項１１】 前記パルス発生手段は、 複数の出力信号を発生する手段と、 前記出力信号に応答して前記パルス信号を発生するロジ
ック手段と、 を含むことを特徴とする請求項８に記載の冗長デコーデ
ィング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980031423A KR100308196B1 (ko) | 1998-08-01 | 1998-08-01 | 리던던시디코더회로를구비하는반도체메모리장치 |
| KR98-31423 | 1998-08-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000048593A true JP2000048593A (ja) | 2000-02-18 |
| JP3841251B2 JP3841251B2 (ja) | 2006-11-01 |
Family
ID=19546185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21899599A Expired - Lifetime JP3841251B2 (ja) | 1998-08-01 | 1999-08-02 | 冗長デコーディング回路及びその制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6134177A (ja) |
| JP (1) | JP3841251B2 (ja) |
| KR (1) | KR100308196B1 (ja) |
| TW (1) | TW434502B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020060788A (ko) * | 2001-01-12 | 2002-07-19 | (주)이엠엘에스아이 | 대기 전력이 감소되는 반도체 메모리 장치 및 이에적용되는 리던던트 디코더 |
| JP2006019010A (ja) * | 2004-06-30 | 2006-01-19 | Samsung Electronics Co Ltd | 半導体メモリ装置での冗長プログラム回路 |
| US7209403B2 (en) | 2000-08-30 | 2007-04-24 | Micron Technology, Inc. | Enhanced fuse configurations for low-voltage flash memories |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249464B1 (en) | 1999-12-15 | 2001-06-19 | Cypress Semiconductor Corp. | Block redundancy in ultra low power memory circuits |
| US6421284B1 (en) * | 2000-05-26 | 2002-07-16 | Hitachi, Limited | Semiconductor device |
| JP2004246992A (ja) * | 2003-02-14 | 2004-09-02 | Toshiba Corp | フューズラッチ回路 |
| DE10338022A1 (de) * | 2003-08-19 | 2005-03-31 | Infineon Technologies Ag | Verfahren zum Adressieren eines regulären und eines redundanten Speicherbereiches in einer Speicherschaltung sowie eine Adressdecodierschaltung hierfür |
| KR100854463B1 (ko) * | 2007-05-21 | 2008-08-27 | 주식회사 하이닉스반도체 | 온도센서회로 및 이를 이용한 반도체 메모리 장치 |
| KR101036301B1 (ko) * | 2009-04-22 | 2011-05-23 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 리던던시 제어 회로 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2632076B2 (ja) * | 1990-08-02 | 1997-07-16 | 三菱電機株式会社 | 半導体記憶装置 |
| US5471426A (en) * | 1992-01-31 | 1995-11-28 | Sgs-Thomson Microelectronics, Inc. | Redundancy decoder |
| JPH0737398A (ja) * | 1993-07-19 | 1995-02-07 | Toshiba Corp | 半導体集積回路 |
-
1998
- 1998-08-01 KR KR1019980031423A patent/KR100308196B1/ko not_active IP Right Cessation
-
1999
- 1999-04-23 TW TW088106498A patent/TW434502B/zh active
- 1999-08-02 JP JP21899599A patent/JP3841251B2/ja not_active Expired - Lifetime
- 1999-08-02 US US09/366,433 patent/US6134177A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7209403B2 (en) | 2000-08-30 | 2007-04-24 | Micron Technology, Inc. | Enhanced fuse configurations for low-voltage flash memories |
| KR20020060788A (ko) * | 2001-01-12 | 2002-07-19 | (주)이엠엘에스아이 | 대기 전력이 감소되는 반도체 메모리 장치 및 이에적용되는 리던던트 디코더 |
| JP2006019010A (ja) * | 2004-06-30 | 2006-01-19 | Samsung Electronics Co Ltd | 半導体メモリ装置での冗長プログラム回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100308196B1 (ko) | 2001-11-30 |
| US6134177A (en) | 2000-10-17 |
| KR20000012872A (ko) | 2000-03-06 |
| JP3841251B2 (ja) | 2006-11-01 |
| TW434502B (en) | 2001-05-16 |
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