JP2000039932A - クロック供給回路 - Google Patents
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Abstract
(57)【要約】
【解決手段】 クロック分周部１０は、システムクロッ
クを受け入れて、２種以上のクロック信号を生成して出
力する。セレクタ７、８は、クロック分周部１０の出力
する２種以上のクロック信号のうちのいずれかを選択し
て、印刷制御ブロックや読み取り制御ブロックに出力す
る。比較・判断部１１は、各ブロックの動作状態を監視
して、動作の不要なブロックに対して供給するクロック
の周波数を、動作中のブロックに対して供給するクロッ
クの周波数と比べて低くなるように制御する。 【効果】 常に一定の周波数のクロックを各ブロックに
供給する場合に比べて、カスタムＩＣ全体の消費電力を
減少させ、ノイズも低減する。
クを受け入れて、２種以上のクロック信号を生成して出
力する。セレクタ７、８は、クロック分周部１０の出力
する２種以上のクロック信号のうちのいずれかを選択し
て、印刷制御ブロックや読み取り制御ブロックに出力す
る。比較・判断部１１は、各ブロックの動作状態を監視
して、動作の不要なブロックに対して供給するクロック
の周波数を、動作中のブロックに対して供給するクロッ
クの周波数と比べて低くなるように制御する。 【効果】 常に一定の周波数のクロックを各ブロックに
供給する場合に比べて、カスタムＩＣ全体の消費電力を
減少させ、ノイズも低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲートアレー、セ
ルベースＩＣ等のカスタムＩＣにより実現されるクロッ
ク供給回路に関する。
ルベースＩＣ等のカスタムＩＣにより実現されるクロッ
ク供給回路に関する。
【０００２】
【従来の技術】ファクシミリやプリンタ等の電子機器の
電気回路には、要求される仕様を低コストで満足するた
め、ゲートアレーやセルベースＩＣ等のカスタムＩＣ
（集積回路）が使用されている。カスタムＩＣにより提
供される機能は様々であるが、その論理構造は、一般
に、組み合わせ回路と順序回路により構成される。組み
合わせ回路は、出力信号値が全ての入力信号値により決
定されタイミングの制御は伴わない。一方、順序回路
は、外部より入力されるクロック信号によりタイミング
が作成されて、そのタイミングに基づいて出力信号が変
化する。
電気回路には、要求される仕様を低コストで満足するた
め、ゲートアレーやセルベースＩＣ等のカスタムＩＣ
（集積回路）が使用されている。カスタムＩＣにより提
供される機能は様々であるが、その論理構造は、一般
に、組み合わせ回路と順序回路により構成される。組み
合わせ回路は、出力信号値が全ての入力信号値により決
定されタイミングの制御は伴わない。一方、順序回路
は、外部より入力されるクロック信号によりタイミング
が作成されて、そのタイミングに基づいて出力信号が変
化する。
【０００３】
【発明が解決しようとする課題】ところで、上記のよう
な従来の技術には、次のような解決すべき課題があっ
た。カスタムＩＣでは複数の機能を一つのＩＣの中に統
合した設計が一般的である。従って、各機能ごとに設け
られた順序回路が、それぞれ異なった周波数のクロック
を使用する場合もある。この場合、外部から取り入れた
システムクロックをクロック供給回路が受け入れて分周
し、それぞれのブロックに対して動作に必要な周波数の
クロックを提供する。
な従来の技術には、次のような解決すべき課題があっ
た。カスタムＩＣでは複数の機能を一つのＩＣの中に統
合した設計が一般的である。従って、各機能ごとに設け
られた順序回路が、それぞれ異なった周波数のクロック
を使用する場合もある。この場合、外部から取り入れた
システムクロックをクロック供給回路が受け入れて分周
し、それぞれのブロックに対して動作に必要な周波数の
クロックを提供する。
【０００４】しかしながら、カスタムＩＣが大規模化
し、動作クロック周波数が高いブロックが多く含まれる
ようになると、カスタムＩＣ全体の消費電力が増大す
る。また、カスタムＩＣが高周波で動作すると、放射さ
れるノイズ成分が大きくなるため、カスタムＩＣが搭載
されているプリント基板や装置に厳重なノイズ対策が必
要になるという問題があった。
し、動作クロック周波数が高いブロックが多く含まれる
ようになると、カスタムＩＣ全体の消費電力が増大す
る。また、カスタムＩＣが高周波で動作すると、放射さ
れるノイズ成分が大きくなるため、カスタムＩＣが搭載
されているプリント基板や装置に厳重なノイズ対策が必
要になるという問題があった。
【０００５】
【課題を解決するための手段】本発明は以上の点を解決
するため次の構成を採用する。 〈構成１〉システムクロックを受け入れて、２種以上の
クロック信号を生成して出力するクロック分周部と、こ
のクロック分周部の出力する２種以上のクロック信号の
うちのいずれかを選択して出力するセレクタと、装置を
構成する各ブロックの動作状態を監視して、動作の不要
なブロックに対して、供給するクロックの周波数を、動
作中のブロックに対して供給するクロックの周波数と比
べて低くなるように、上記セレクタの選択動作を制御す
る比較・判断部を備えたことを特徴とするクロック供給
回路。
するため次の構成を採用する。 〈構成１〉システムクロックを受け入れて、２種以上の
クロック信号を生成して出力するクロック分周部と、こ
のクロック分周部の出力する２種以上のクロック信号の
うちのいずれかを選択して出力するセレクタと、装置を
構成する各ブロックの動作状態を監視して、動作の不要
なブロックに対して、供給するクロックの周波数を、動
作中のブロックに対して供給するクロックの周波数と比
べて低くなるように、上記セレクタの選択動作を制御す
る比較・判断部を備えたことを特徴とするクロック供給
回路。
【０００６】〈構成２〉構成１に記載のクロック供給回
路において、比較・判断部は、いずれかのブロックの動
作が終了したことを検知するタイマを備え、当該動作の
終了したブロックに供給するクロックの周波数が低くな
るように制御することを特徴とするクロック供給回路。
路において、比較・判断部は、いずれかのブロックの動
作が終了したことを検知するタイマを備え、当該動作の
終了したブロックに供給するクロックの周波数が低くな
るように制御することを特徴とするクロック供給回路。
【０００７】〈構成３〉システムクロックを受け入れ
て、クロック信号を生成して出力するクロック分周部
と、このクロック分周部の出力するクロック信号を装置
を構成する各ブロックに供給する状態と、そのクロック
の供給を遮断する状態とをとるゲート回路と、上記各ブ
ロックの動作状態を監視して、動作の不要なブロックに
対して、供給するクロックを停止するように、上記ゲー
ト回路の動作を制御する比較・判断部を備えたことを特
徴とするクロック供給回路。
て、クロック信号を生成して出力するクロック分周部
と、このクロック分周部の出力するクロック信号を装置
を構成する各ブロックに供給する状態と、そのクロック
の供給を遮断する状態とをとるゲート回路と、上記各ブ
ロックの動作状態を監視して、動作の不要なブロックに
対して、供給するクロックを停止するように、上記ゲー
ト回路の動作を制御する比較・判断部を備えたことを特
徴とするクロック供給回路。
【０００８】〈構成４〉構成１または２に記載のクロッ
ク供給回路において、比較・判断部は、いずれかのブロ
ックの動作が終了したことを検知するタイマを備え、当
該動作の終了したブロックに供給するクロックを停止す
るように制御することを特徴とするクロック供給回路。
ク供給回路において、比較・判断部は、いずれかのブロ
ックの動作が終了したことを検知するタイマを備え、当
該動作の終了したブロックに供給するクロックを停止す
るように制御することを特徴とするクロック供給回路。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。 《具体例１》 〈構成〉この例では、動作の不要なブロックに対して供
給するクロックの周波数を、動作中のブロックに対して
供給するクロックの周波数と比べて低くなるように制御
する図１は、具体例１のクロック供給回路のブロック図
である。この回路は、ファクシミリ装置に使用されるカ
スタムＩＣにクロックを供給するための回路で、クロッ
ク分周部１０、比較・判断部１１、及び、セレクタ１
２、１３により構成される。なお、この回路の説明の前
に、この回路が使用されるファクシミリ装置用カスタム
ＩＣの構成を説明する。
例を用いて説明する。 《具体例１》 〈構成〉この例では、動作の不要なブロックに対して供
給するクロックの周波数を、動作中のブロックに対して
供給するクロックの周波数と比べて低くなるように制御
する図１は、具体例１のクロック供給回路のブロック図
である。この回路は、ファクシミリ装置に使用されるカ
スタムＩＣにクロックを供給するための回路で、クロッ
ク分周部１０、比較・判断部１１、及び、セレクタ１
２、１３により構成される。なお、この回路の説明の前
に、この回路が使用されるファクシミリ装置用カスタム
ＩＣの構成を説明する。
【００１０】図２は、ファクシミリ用カスタムＩＣのブ
ロック図である。このカスタムＩＣ５は、上記のクロッ
ク供給回路１、読み取り制御ブロック２、印刷制御ブロ
ック３、ＩＯ制御ブロック４から構成される。読み取り
制御ブロック２は、ファクシミリ原稿の読み取りセンサ
制御、原稿駆動用モータ制御、センサより読み取ったデ
ータの処理を行う。印刷制御ブロック３は、印刷部の印
字ヘッド制御、印刷用モータ制御、印刷用データ処理を
行う。ＩＯ制御ブロック４は、周辺ＩＯデバイス、メモ
リ制御を行う。クロック供給回路１からは、読み取り制
御ブロック２、印刷制御ブロック３、ＩＯ制御ブロック
４に、それぞれクロックＣ２、Ｃ３、Ｃ４が供給される
ように構成されている。
ロック図である。このカスタムＩＣ５は、上記のクロッ
ク供給回路１、読み取り制御ブロック２、印刷制御ブロ
ック３、ＩＯ制御ブロック４から構成される。読み取り
制御ブロック２は、ファクシミリ原稿の読み取りセンサ
制御、原稿駆動用モータ制御、センサより読み取ったデ
ータの処理を行う。印刷制御ブロック３は、印刷部の印
字ヘッド制御、印刷用モータ制御、印刷用データ処理を
行う。ＩＯ制御ブロック４は、周辺ＩＯデバイス、メモ
リ制御を行う。クロック供給回路１からは、読み取り制
御ブロック２、印刷制御ブロック３、ＩＯ制御ブロック
４に、それぞれクロックＣ２、Ｃ３、Ｃ４が供給される
ように構成されている。
【００１１】図１に戻って、クロック分周部１０は、入
力されたシステムクロックを分周して、カスタムＩＣ内
部で必要な周波数（fio,fis,fss,fcs,fip,fpp,fcp）の
クロックを生成する分周器である。比較・判断部１１
は、読み取り制御ブロック２からの１ライン読み取り開
始信号Ｒ１、１ライン読み取り終了信号Ｒ２と印刷制御
ブロック３からの１ライン印刷開始信号Ｐ１、１ライン
印刷終了信号Ｐ２を監視して、その結果に基づき周波数
選択信号７，８を作成する論理回路により構成される。
セレクタ１２は、周波数選択信号７に基づき読み取り制
御ブロック２に供給するクロックＣ２を選択する回路で
ある。セレクタ１３は、周波数選択信号８に基づき印刷
制御ブロック３に供給するクロックＣ３を選択する回路
である。
力されたシステムクロックを分周して、カスタムＩＣ内
部で必要な周波数（fio,fis,fss,fcs,fip,fpp,fcp）の
クロックを生成する分周器である。比較・判断部１１
は、読み取り制御ブロック２からの１ライン読み取り開
始信号Ｒ１、１ライン読み取り終了信号Ｒ２と印刷制御
ブロック３からの１ライン印刷開始信号Ｐ１、１ライン
印刷終了信号Ｐ２を監視して、その結果に基づき周波数
選択信号７，８を作成する論理回路により構成される。
セレクタ１２は、周波数選択信号７に基づき読み取り制
御ブロック２に供給するクロックＣ２を選択する回路で
ある。セレクタ１３は、周波数選択信号８に基づき印刷
制御ブロック３に供給するクロックＣ３を選択する回路
である。
【００１２】図３に、比較・判断部１１に入力する信号
のタイミングチャートを示す。図において、横軸は時間
軸であって、各ラインの読み取りと印刷は、時間Ｔ毎に
一定の周期で行われる。なお、以後に示すタイミングチ
ャートはいずれもこの図と同様の形式で示す。クロック
供給回路１の比較・判断部１１には、読み取り制御ブロ
ック２の１ライン読み取り開始信号Ｒ１、１ライン読み
取り終了信号Ｒ２、印刷制御ブロックの１ライン印刷開
始信号Ｐ１、１ライン印刷終了信号Ｐ２が入力される。
（ａ）に示すように、読み取り制御ブロック２から出力
される１ライン読み取り開始信号Ｒ１は、図示しないＣ
ＰＵが読み取り制御ブロック２中の図示しない１ライン
読み取り開始レジスタに書き込みを行い、（ｂ）に示す
読み取り動作に先立ち出力される信号である。（ｃ）に
示す１ライン読み取り終了信号Ｒ２は１ラインの読み取
りが終了した時点で出力される信号である。
のタイミングチャートを示す。図において、横軸は時間
軸であって、各ラインの読み取りと印刷は、時間Ｔ毎に
一定の周期で行われる。なお、以後に示すタイミングチ
ャートはいずれもこの図と同様の形式で示す。クロック
供給回路１の比較・判断部１１には、読み取り制御ブロ
ック２の１ライン読み取り開始信号Ｒ１、１ライン読み
取り終了信号Ｒ２、印刷制御ブロックの１ライン印刷開
始信号Ｐ１、１ライン印刷終了信号Ｐ２が入力される。
（ａ）に示すように、読み取り制御ブロック２から出力
される１ライン読み取り開始信号Ｒ１は、図示しないＣ
ＰＵが読み取り制御ブロック２中の図示しない１ライン
読み取り開始レジスタに書き込みを行い、（ｂ）に示す
読み取り動作に先立ち出力される信号である。（ｃ）に
示す１ライン読み取り終了信号Ｒ２は１ラインの読み取
りが終了した時点で出力される信号である。
【００１３】同様にして（ｄ）に示すように、印刷制御
ブロック３から出力される１ライン印刷開始信号Ｐ１
は、図示しないＣＰＵが印刷制御ブロック３中の図示し
ない１ライン印刷開始レジスタに書き込みを行い、
（ｅ）に示すように印刷動作に先立ち出力される信号で
ある。また、（ｆ）に示すように、１ライン印刷終了信
号Ｐ２は１ラインの印刷が終了した時点で出力される信
号である。以下、上記の回路の動作を説明する。
ブロック３から出力される１ライン印刷開始信号Ｐ１
は、図示しないＣＰＵが印刷制御ブロック３中の図示し
ない１ライン印刷開始レジスタに書き込みを行い、
（ｅ）に示すように印刷動作に先立ち出力される信号で
ある。また、（ｆ）に示すように、１ライン印刷終了信
号Ｐ２は１ラインの印刷が終了した時点で出力される信
号である。以下、上記の回路の動作を説明する。
【００１４】〈動作〉図４は、ファクシミリの各動作状
態における動作概念図である。この図も、図３と同様の
形式で記載したものである。ファクシミリの動作状態
は、大きく分けると待機時、送信時、受信時、コピー時
とに区別することができる。待機時では、図２に示すカ
スタムＩＣの内部はＩＯ制御ブロック４の一部を除いて
動作しない。この状態は図示していない。（ａ）のコピ
ー時においては、コピー時では、ＩＯ制御ブロック４、
読み取り制御ブロック２、印刷制御ブロック３が動作し
ている。（ｂ）に示す送信時ではＩＯ制御ブロック４と
読み取り制御ブロック２が動作し、印刷制御ブロック３
は動作しない。（ｃ）に示す受信時ではＩＯ制御ブロッ
ク４と印刷制御ブロック３が動作し、読み取り制御ブロ
ック２は動作しない。
態における動作概念図である。この図も、図３と同様の
形式で記載したものである。ファクシミリの動作状態
は、大きく分けると待機時、送信時、受信時、コピー時
とに区別することができる。待機時では、図２に示すカ
スタムＩＣの内部はＩＯ制御ブロック４の一部を除いて
動作しない。この状態は図示していない。（ａ）のコピ
ー時においては、コピー時では、ＩＯ制御ブロック４、
読み取り制御ブロック２、印刷制御ブロック３が動作し
ている。（ｂ）に示す送信時ではＩＯ制御ブロック４と
読み取り制御ブロック２が動作し、印刷制御ブロック３
は動作しない。（ｃ）に示す受信時ではＩＯ制御ブロッ
ク４と印刷制御ブロック３が動作し、読み取り制御ブロ
ック２は動作しない。
【００１５】上記のように、コピー時では、単位時間に
読み取りと印刷の両方の動作を行う必要があるため、回
路を駆動するクロックを高速化して動作を速くしなけれ
ばならない。一方、送信時には、読み取り動作のみを行
えばよいので、コピー時に比較して読み取り動作時間を
長くすることができる。よって、回路を駆動するクロッ
クもコピー時に比べて低速化できる。同様の理由によ
り、受信時もコピー時に比べて印刷動作時間を長くする
ことができるためクロックを低速化できる。待機時は、
読み取り、印刷共に動作が不要なため、更にクロック周
波数を低速化できる。
読み取りと印刷の両方の動作を行う必要があるため、回
路を駆動するクロックを高速化して動作を速くしなけれ
ばならない。一方、送信時には、読み取り動作のみを行
えばよいので、コピー時に比較して読み取り動作時間を
長くすることができる。よって、回路を駆動するクロッ
クもコピー時に比べて低速化できる。同様の理由によ
り、受信時もコピー時に比べて印刷動作時間を長くする
ことができるためクロックを低速化できる。待機時は、
読み取り、印刷共に動作が不要なため、更にクロック周
波数を低速化できる。
【００１６】本発明では、このような観点から、ファク
シミリの動作状態によって、カスタムＩＣ内部の各ブロ
ックに供給するクロック周波数を変化させるようにす
る。これにより、不必要な電力消費を抑え、ノイズ発生
も低減する。これを実現するためには、ファクシミリが
どの動作状態であるかを判定する必要があるが、これは
次のような方法による。
シミリの動作状態によって、カスタムＩＣ内部の各ブロ
ックに供給するクロック周波数を変化させるようにす
る。これにより、不必要な電力消費を抑え、ノイズ発生
も低減する。これを実現するためには、ファクシミリが
どの動作状態であるかを判定する必要があるが、これは
次のような方法による。
【００１７】図５は、具体例１の回路のコピー時の動作
タイミングチャートである。図６は、具体例１の回路の
送信時の動作タイミングチャートである。図７は、具体
例１の回路の受信時の動作タイミングチャートである。
これらの図において、読み取り制御ブロック２に供給す
るクロックＣ２の周波数をfs、印刷制御ブロック３に供
給するクロックＣ３の周波数をfpとし、待機時に読み取
り制御ブロック２に設定するクロックＣ２の周波数をfi
s、読み取り時に読み取り制御ブロック２に設定するク
ロックＣ２の周波数をfss、コピー時に読み取り制御ブ
ロック２に設定するクロックＣ２の周波数をfcs、待機
時に印刷制御ブロック３に設定するクロックＣ３の周波
数をfip、印刷時に印刷制御ブロック３に設定するクロ
ックＣ３の周波数をfpp、コピー時に印刷制御ブロック
３に設定するクロックＣ３の周波数をfcpとする。上述
の通り各クロック周波数の間にはfis＜fss＜fcs，fip＜
fpp＜fcpの関係が成り立つ。
タイミングチャートである。図６は、具体例１の回路の
送信時の動作タイミングチャートである。図７は、具体
例１の回路の受信時の動作タイミングチャートである。
これらの図において、読み取り制御ブロック２に供給す
るクロックＣ２の周波数をfs、印刷制御ブロック３に供
給するクロックＣ３の周波数をfpとし、待機時に読み取
り制御ブロック２に設定するクロックＣ２の周波数をfi
s、読み取り時に読み取り制御ブロック２に設定するク
ロックＣ２の周波数をfss、コピー時に読み取り制御ブ
ロック２に設定するクロックＣ２の周波数をfcs、待機
時に印刷制御ブロック３に設定するクロックＣ３の周波
数をfip、印刷時に印刷制御ブロック３に設定するクロ
ックＣ３の周波数をfpp、コピー時に印刷制御ブロック
３に設定するクロックＣ３の周波数をfcpとする。上述
の通り各クロック周波数の間にはfis＜fss＜fcs，fip＜
fpp＜fcpの関係が成り立つ。
【００１８】なお、ＩＯ制御ブロック４は動作状態に関
わらず固定のクロック周波数fioで回路を駆動する。図
５において、コピー時は、図示しないＣＰＵが読み取り
開始、印刷開始を指示すると、読み取り制御ブロック２
からは１ライン読み取り開始信号Ｒ１、印刷制御ブロッ
ク３からは１ライン印刷開始信号Ｐ１がクロック供給回
路に対して出力される。１ライン読み取り開始信号Ｒ
１、１ライン印刷開始信号Ｐ１の両方を検出したら、fs
＝fcs、fp＝fcpとなるようにセレクタ１２、１３がクロ
ック周波数を選択する。１ページのコピーが終了して、
最終ラインの１ライン読み取り終了信号Ｒ２、１ライン
印刷終了信号Ｐ２を検出したら、fs＝fis、fp＝fipとな
るようにセレクタ１２、１３がクロック周波数を選択す
る。
わらず固定のクロック周波数fioで回路を駆動する。図
５において、コピー時は、図示しないＣＰＵが読み取り
開始、印刷開始を指示すると、読み取り制御ブロック２
からは１ライン読み取り開始信号Ｒ１、印刷制御ブロッ
ク３からは１ライン印刷開始信号Ｐ１がクロック供給回
路に対して出力される。１ライン読み取り開始信号Ｒ
１、１ライン印刷開始信号Ｐ１の両方を検出したら、fs
＝fcs、fp＝fcpとなるようにセレクタ１２、１３がクロ
ック周波数を選択する。１ページのコピーが終了して、
最終ラインの１ライン読み取り終了信号Ｒ２、１ライン
印刷終了信号Ｐ２を検出したら、fs＝fis、fp＝fipとな
るようにセレクタ１２、１３がクロック周波数を選択す
る。
【００１９】図６に示す送信時は、ＣＰＵが読み取り開
始を指示すると読み取り制御ブロック２からは１ライン
読み取り開始信号Ｒ１が出力される。１ライン読み取り
開始信号Ｒ１のみを検出したら、fs＝fss、fp＝fipとな
るようにセレクタ１２、１３がクロック周波数を選択す
る。１ページの読み取りが終了して、最終ラインの１ラ
イン読み取り終了信号Ｒ２を検出したら、fs＝fis、fp
＝fipとなるようにセレクタ１２、１３がクロック周波
数を選択する。
始を指示すると読み取り制御ブロック２からは１ライン
読み取り開始信号Ｒ１が出力される。１ライン読み取り
開始信号Ｒ１のみを検出したら、fs＝fss、fp＝fipとな
るようにセレクタ１２、１３がクロック周波数を選択す
る。１ページの読み取りが終了して、最終ラインの１ラ
イン読み取り終了信号Ｒ２を検出したら、fs＝fis、fp
＝fipとなるようにセレクタ１２、１３がクロック周波
数を選択する。
【００２０】図７において、受信時は、ＣＰＵが印刷開
始を指示すると、印刷制御ブロック３からは１ライン印
刷開始信号Ｐ１が出力される。１ライン印刷開始信号の
みを検出したら、fs＝fis、fp＝fppとなるようにセレク
タ１２、１３がクロック周波数を選択する。１ページの
読み取りが終了して、最終ラインの１ライン印刷終了信
号Ｐ２を検出したら、fs＝fis、fp＝fipとなるようにセ
レクタ１２、１３がクロック周波数を選択する。
始を指示すると、印刷制御ブロック３からは１ライン印
刷開始信号Ｐ１が出力される。１ライン印刷開始信号の
みを検出したら、fs＝fis、fp＝fppとなるようにセレク
タ１２、１３がクロック周波数を選択する。１ページの
読み取りが終了して、最終ラインの１ライン印刷終了信
号Ｐ２を検出したら、fs＝fis、fp＝fipとなるようにセ
レクタ１２、１３がクロック周波数を選択する。
【００２１】〈効果〉以上説明した具体例１によれば、
ファクシミリの動作状態に適した周波数の動作クロック
を、カスタムＩＣ内部の読み取り制御ブロック、印刷制
御ブロック等に対して供給し、動作が不要なブロックへ
のクロック周波数を下げるので、常に一定の周波数のク
ロックを各ブロックに供給する場合に比べて、カスタム
ＩＣ全体の消費電力を減少させることができ、また、高
い周波数のクロック発生によりカスタムＩＣから放射さ
れるノイズ成分を少なくすることができる。
ファクシミリの動作状態に適した周波数の動作クロック
を、カスタムＩＣ内部の読み取り制御ブロック、印刷制
御ブロック等に対して供給し、動作が不要なブロックへ
のクロック周波数を下げるので、常に一定の周波数のク
ロックを各ブロックに供給する場合に比べて、カスタム
ＩＣ全体の消費電力を減少させることができ、また、高
い周波数のクロック発生によりカスタムＩＣから放射さ
れるノイズ成分を少なくすることができる。
【００２２】《具体例２》 〈構成〉具体例１では、図１に示す読み取り制御ブロッ
ク２、印刷制御ブロック３から出力される１ラインの処
理が終了した旨の通知をＣＰＵ等から受け入れて、最終
ラインを検出し、読み取り制御ブロック２、印刷制御ブ
ロック３に供給するクロック周波数を選択した。具体例
２では、この終了通知を不要にする。従って、この例で
はクロック供給回路が自動的に該当するブロックの動作
終了を検出する。これにより、ＣＰＵに負荷をかけるこ
となく、制御が可能になる。
ク２、印刷制御ブロック３から出力される１ラインの処
理が終了した旨の通知をＣＰＵ等から受け入れて、最終
ラインを検出し、読み取り制御ブロック２、印刷制御ブ
ロック３に供給するクロック周波数を選択した。具体例
２では、この終了通知を不要にする。従って、この例で
はクロック供給回路が自動的に該当するブロックの動作
終了を検出する。これにより、ＣＰＵに負荷をかけるこ
となく、制御が可能になる。
【００２３】図８は、具体例２のクロック供給回路のブ
ロック図である。図において、クロック分周部１０とセ
レクタ１２、１３は部分は、図１に示したものと同一で
ある。この回路には、図１に示した回路にカウンタ９を
追加した。比較・判断部１１は、各ブロックからの処理
の開始を示す、１ライン読み取り開始信号Ｒ１と、１ラ
イン印刷開始信号Ｐ１とを受け入れる。また、この比較
・判断部１１は、カウンタ９からそのカウント値に相当
するＴＣ信号を受け入れる。そして、受け入れた信号の
内容に基づき周波数選択信号７、８を作成する。
ロック図である。図において、クロック分周部１０とセ
レクタ１２、１３は部分は、図１に示したものと同一で
ある。この回路には、図１に示した回路にカウンタ９を
追加した。比較・判断部１１は、各ブロックからの処理
の開始を示す、１ライン読み取り開始信号Ｒ１と、１ラ
イン印刷開始信号Ｐ１とを受け入れる。また、この比較
・判断部１１は、カウンタ９からそのカウント値に相当
するＴＣ信号を受け入れる。そして、受け入れた信号の
内容に基づき周波数選択信号７、８を作成する。
【００２４】カウンタ９は、各ブロックからの１ライン
の処理が終了したことを示す１ライン読み取り終了信号
Ｒ２と、１ライン印刷終了信号Ｐ２を検出したらカウン
トを開始し、ターミナルカウントとなったらＴＣ信号を
出力する回路である。カウンタ９は、カウント途中に各
ブロックからの処理の開始を示す１ライン読み取り開始
信号Ｒ１や１ライン印刷開始信号Ｐ１が入力したらカウ
ント値をクリアしてからカウントを停止するように動作
する回路である。
の処理が終了したことを示す１ライン読み取り終了信号
Ｒ２と、１ライン印刷終了信号Ｐ２を検出したらカウン
トを開始し、ターミナルカウントとなったらＴＣ信号を
出力する回路である。カウンタ９は、カウント途中に各
ブロックからの処理の開始を示す１ライン読み取り開始
信号Ｒ１や１ライン印刷開始信号Ｐ１が入力したらカウ
ント値をクリアしてからカウントを停止するように動作
する回路である。
【００２５】〈動作〉具体例２では、動作終了時の処理
が具体例１とは異なる。以下、送信時を例にとって説明
をする。図９は具体例２の回路の動作タイミングチャー
トである。図に示すように、１ライン読み取り開始信号
Ｒ１や１ライン印刷開始信号Ｐ１の内容は、図６と同一
である。１ラインの読み取り時間とカウント値（ターミ
ナルカウント）の和を１ラインの周期より長く設定す
る。ＣＰＵが読み取り開始を指示すると読み取り制御ブ
ロック２からは１ライン読み取り開始信号が出力され
る。図の時刻ｔ１に１ライン読み取り開始信号のみを検
出したら、fs＝fss、fp＝fipとなるようにセレクタ１
２、１３がクロック周波数を選択する。カウンタ９は図
の時刻ｔ２に、１ライン読み取り終了信号Ｒ２を検出し
たらカウントを開始する。
が具体例１とは異なる。以下、送信時を例にとって説明
をする。図９は具体例２の回路の動作タイミングチャー
トである。図に示すように、１ライン読み取り開始信号
Ｒ１や１ライン印刷開始信号Ｐ１の内容は、図６と同一
である。１ラインの読み取り時間とカウント値（ターミ
ナルカウント）の和を１ラインの周期より長く設定す
る。ＣＰＵが読み取り開始を指示すると読み取り制御ブ
ロック２からは１ライン読み取り開始信号が出力され
る。図の時刻ｔ１に１ライン読み取り開始信号のみを検
出したら、fs＝fss、fp＝fipとなるようにセレクタ１
２、１３がクロック周波数を選択する。カウンタ９は図
の時刻ｔ２に、１ライン読み取り終了信号Ｒ２を検出し
たらカウントを開始する。
【００２６】読み取りラインが最終ラインでない場合
は、カウンタ９がターミナルカウントとなる前の時刻ｔ
３に、再度１ライン読み取り開始信号Ｒ１を検出するた
め、カウンタ９はクリアされてカウントを停止する。そ
の後の、時刻ｔ４では、読み取りラインが最終ラインの
ため、カウンタ９はターミナルカウントまでカウント
し、時刻ｔ５にＴＣ信号を出力する。ＴＣ信号を検出し
たら、fs＝fis、fp＝fipとなるようにセレクタ１２、１
３がクロック周波数を選択する。
は、カウンタ９がターミナルカウントとなる前の時刻ｔ
３に、再度１ライン読み取り開始信号Ｒ１を検出するた
め、カウンタ９はクリアされてカウントを停止する。そ
の後の、時刻ｔ４では、読み取りラインが最終ラインの
ため、カウンタ９はターミナルカウントまでカウント
し、時刻ｔ５にＴＣ信号を出力する。ＴＣ信号を検出し
たら、fs＝fis、fp＝fipとなるようにセレクタ１２、１
３がクロック周波数を選択する。
【００２７】上記の例は、送信時のみについて説明した
が、受信時もコピー時も同様の要領で、動作の終了を検
出できる。上記カウンタはタイマの役割を果たすもので
あって、その構成や、起動のきっかけとなる信号は任意
である。対象となるブロックの動作が一定時間以上停止
したことを検出できればそれでよい。また、対象となる
ブロックの動作停止がもっと簡単に検出できるなら、そ
のブロックについては、タイマ監視を行わないで良い。
が、受信時もコピー時も同様の要領で、動作の終了を検
出できる。上記カウンタはタイマの役割を果たすもので
あって、その構成や、起動のきっかけとなる信号は任意
である。対象となるブロックの動作が一定時間以上停止
したことを検出できればそれでよい。また、対象となる
ブロックの動作停止がもっと簡単に検出できるなら、そ
のブロックについては、タイマ監視を行わないで良い。
【００２８】〈効果〉具体例２によれば、１ライン毎に
制御が必要な読み取り動作において、最終ラインの通知
をＣＰＵ等から受信する必要がないので、ＣＰＵに負荷
をかけないで動作できる。また、外部からその旨を通知
する信号線の数を減少できる。なお、この具体例の構成
は、あとで説明する具体例３にも応用することが可能で
ある。
制御が必要な読み取り動作において、最終ラインの通知
をＣＰＵ等から受信する必要がないので、ＣＰＵに負荷
をかけないで動作できる。また、外部からその旨を通知
する信号線の数を減少できる。なお、この具体例の構成
は、あとで説明する具体例３にも応用することが可能で
ある。
【００２９】《具体例３》 〈構成〉具体例１では、比較・判断部１１からの周波数
選択信号７、８に基づき、セレクタ１２、１３にて各ブ
ロックに供給するクロックを選択していた。一方、この
具体例３では、ゲート回路を追加して各ブロックに供給
するクロックを停止する。これにより、不要なクロック
の供給による電力消費を抑制する。
選択信号７、８に基づき、セレクタ１２、１３にて各ブ
ロックに供給するクロックを選択していた。一方、この
具体例３では、ゲート回路を追加して各ブロックに供給
するクロックを停止する。これにより、不要なクロック
の供給による電力消費を抑制する。
【００３０】図１０は、具体例３のクロック供給回路の
ブロック図である。図の回路は、図１に示した回路に２
つのゲート回路１５、１６を追加したものである。ゲー
ト回路１５は、セレクタ１２の出力する読み取り制御ブ
ロック用クロックＣ２を通過させたり遮断する機能を持
つ。ゲート回路１６は、セレクタ１３の出力する印刷制
御ブロック用クロックＣ３を通過させたり遮断する機能
を持つ。
ブロック図である。図の回路は、図１に示した回路に２
つのゲート回路１５、１６を追加したものである。ゲー
ト回路１５は、セレクタ１２の出力する読み取り制御ブ
ロック用クロックＣ２を通過させたり遮断する機能を持
つ。ゲート回路１６は、セレクタ１３の出力する印刷制
御ブロック用クロックＣ３を通過させたり遮断する機能
を持つ。
【００３１】比較・判断部１１からは、ゲート回路１５
にクロック制御信号１７を供給し、ゲート回路１６にク
ロック制御信号１８を供給して、各ゲートの開閉制御を
行うように構成されている。
にクロック制御信号１７を供給し、ゲート回路１６にク
ロック制御信号１８を供給して、各ゲートの開閉制御を
行うように構成されている。
【００３２】〈動作〉図１１は、具体例３の回路の送信
時の動作タイミングチャートである。図に示すように、
１ライン読み取り開始信号Ｒ１や１ライン読み取り終了
信号Ｒ２の内容は、図６と同一である。この具体例で
は、読み取り制御ブロック２が動作していないときには
ゲート回路１５のゲートを閉じて、読み取り制御ブロッ
ク２へのクロック供給を止める。印刷制御ブロック３が
動作していないときには、ゲート回路１６のゲートを閉
じて、印刷制御ブロック３へのクロック供給を止める。
読み取り開始前（待機状態）では、比較・判断部１１が
クロック制御信号１７、１８をＯＦＦにして、読み取り
制御ブロック２、印刷制御ブロック３へのクロック供給
を止める。ＣＰＵが読み取り開始を指示すると、読み取
り制御ブロック２からは１ライン読み取り開始信号Ｒ１
が出力される。
時の動作タイミングチャートである。図に示すように、
１ライン読み取り開始信号Ｒ１や１ライン読み取り終了
信号Ｒ２の内容は、図６と同一である。この具体例で
は、読み取り制御ブロック２が動作していないときには
ゲート回路１５のゲートを閉じて、読み取り制御ブロッ
ク２へのクロック供給を止める。印刷制御ブロック３が
動作していないときには、ゲート回路１６のゲートを閉
じて、印刷制御ブロック３へのクロック供給を止める。
読み取り開始前（待機状態）では、比較・判断部１１が
クロック制御信号１７、１８をＯＦＦにして、読み取り
制御ブロック２、印刷制御ブロック３へのクロック供給
を止める。ＣＰＵが読み取り開始を指示すると、読み取
り制御ブロック２からは１ライン読み取り開始信号Ｒ１
が出力される。
【００３３】比較・判断部１１は、１ライン読み取り開
始信号Ｒ１を検出したら、周波数選択信号７を出力し、
fs＝fssとなるようにセレクタ１２がクロック周波数を
選択する。これと同時に、読み取り制御用のゲート回路
１５に入力されるクロック制御信号１７をＯＮにして、
クロックが読み取り制御ブロック２に供給されるように
する。１ページの読み取りが終了して、最終ラインの１
ライン読み取り終了信号Ｒ２を検出したら、クロック制
御信号１７をＯＦＦにして、読み取り制御ブロック２へ
のクロック供給を止める。他の動作は図６を用いて説明
したのと同様である。
始信号Ｒ１を検出したら、周波数選択信号７を出力し、
fs＝fssとなるようにセレクタ１２がクロック周波数を
選択する。これと同時に、読み取り制御用のゲート回路
１５に入力されるクロック制御信号１７をＯＮにして、
クロックが読み取り制御ブロック２に供給されるように
する。１ページの読み取りが終了して、最終ラインの１
ライン読み取り終了信号Ｒ２を検出したら、クロック制
御信号１７をＯＦＦにして、読み取り制御ブロック２へ
のクロック供給を止める。他の動作は図６を用いて説明
したのと同様である。
【００３４】受信時は、すでに説明したように、ゲート
回路１６に供給するクロック制御信号１８によって、印
刷制御ブロック３が動作しているときのみクロックＣ３
が出力されるように制御する。その要領は送信時と同様
なため、図示は省略する。なお、上記いずれの具体例
も、ファクシミリのカスタムＩＣを例にとって説明した
が、本発明は、これに限らず、各種の装置のクロック供
給回路に利用できる。
回路１６に供給するクロック制御信号１８によって、印
刷制御ブロック３が動作しているときのみクロックＣ３
が出力されるように制御する。その要領は送信時と同様
なため、図示は省略する。なお、上記いずれの具体例
も、ファクシミリのカスタムＩＣを例にとって説明した
が、本発明は、これに限らず、各種の装置のクロック供
給回路に利用できる。
【００３５】〈効果〉動作不要なブロックに対するクロ
ック供給を止めることにより、ブロックの動作を完全に
停止することが可能なため、具体例１に比べて、更にカ
スタムＩＣ全体の消費電力を減少させることができ、ま
た、その結果として、カスタムＩＣから放射されるノイ
ズ成分を少なくすることができる。
ック供給を止めることにより、ブロックの動作を完全に
停止することが可能なため、具体例１に比べて、更にカ
スタムＩＣ全体の消費電力を減少させることができ、ま
た、その結果として、カスタムＩＣから放射されるノイ
ズ成分を少なくすることができる。
【図１】具体例１のクロック供給回路のブロック図であ
る。
る。
【図２】ファクシミリ用カスタムＩＣのブロック図であ
る。
る。
【図３】比較・判断部１１に入力する信号のタイミング
チャートである。
チャートである。
【図４】ファクシミリの各動作状態における動作概念図
である。
である。
【図５】具体例１の回路のコピー時の動作タイミングチ
ャートである。
ャートである。
【図６】具体例１の回路の送信時の動作タイミングチャ
ートである。
ートである。
【図７】具体例１の回路の受信時の動作タイミングチャ
ートである。
ートである。
【図８】具体例２のクロック供給回路のブロック図であ
る。
る。
【図９】具体例２の回路の動作タイミングチャートであ
る。
る。
【図１０】具体例３のクロック供給回路のブロック図で
ある。
ある。
【図１１】具体例３の回路の送信時の動作タイミングチ
ャートである。
ャートである。
７、８ 周波数選択信号 １０ クロック分周部 １１ 比較・判断部 １２、１３ セレクタ Ｃ２ 読み取り制御ブロック用クロック Ｃ３ 印刷制御ブロック用クロック Ｃ４ ＩＯ制御ブロック用クロック
Claims (4)
- 【請求項１】 システムクロックを受け入れて、２種以
上のクロック信号を生成して出力するクロック分周部
と、 このクロック分周部の出力する２種以上のクロック信号
のうちのいずれかを選択して出力するセレクタと、 装置を構成する各ブロックの動作状態を監視して、動作
の不要なブロックに対して、供給するクロックの周波数
を、動作中のブロックに対して供給するクロックの周波
数と比べて低くなるように、前記セレクタの選択動作を
制御する比較・判断部を備えたことを特徴とするクロッ
ク供給回路。 - 【請求項２】 請求項１に記載のクロック供給回路にお
いて、 比較・判断部は、いずれかのブロックの動作が終了した
ことを検知するタイマを備え、当該動作の終了したブロ
ックに供給するクロックの周波数が低くなるように制御
することを特徴とするクロック供給回路。 - 【請求項３】 システムクロックを受け入れて、クロッ
ク信号を生成して出力するクロック分周部と、 このクロック分周部の出力するクロック信号を装置を構
成する各ブロックに供給する状態と、そのクロックの供
給を遮断する状態とをとるゲート回路と、 前記各ブロックの動作状態を監視して、動作の不要なブ
ロックに対して、供給するクロックを停止するように、
前記ゲート回路の動作を制御する比較・判断部を備えた
ことを特徴とするクロック供給回路。 - 【請求項４】 請求項１または２に記載のクロック供給
回路において、 比較・判断部は、いずれかのブロックの動作が終了した
ことを検知するタイマを備え、当該動作の終了したブロ
ックに供給するクロックを停止するように制御すること
を特徴とするクロック供給回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20606698A JP4008583B2 (ja) | 1998-07-22 | 1998-07-22 | 電子機器 |
| US09/340,814 US6600575B1 (en) | 1998-07-22 | 1999-06-28 | Clock supply circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20606698A JP4008583B2 (ja) | 1998-07-22 | 1998-07-22 | 電子機器 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000039932A true JP2000039932A (ja) | 2000-02-08 |
| JP2000039932A5 JP2000039932A5 (ja) | 2005-06-09 |
| JP4008583B2 JP4008583B2 (ja) | 2007-11-14 |
Family
ID=16517284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20606698A Expired - Fee Related JP4008583B2 (ja) | 1998-07-22 | 1998-07-22 | 電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6600575B1 (ja) |
| JP (1) | JP4008583B2 (ja) |
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| JP7069036B2 (ja) | 2016-05-26 | 2022-05-17 | インテル コーポレイション | 動的クロックゲーティング周波数スケーリング |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4008583B2 (ja) | 2007-11-14 |
| US6600575B1 (en) | 2003-07-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040831 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040831 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070129 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070807 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070830 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120907 Year of fee payment: 5 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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