JP2000031089A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2000031089A JP2000031089A JP10197266A JP19726698A JP2000031089A JP 2000031089 A JP2000031089 A JP 2000031089A JP 10197266 A JP10197266 A JP 10197266A JP 19726698 A JP19726698 A JP 19726698A JP 2000031089 A JP2000031089 A JP 2000031089A
- Authority
- JP
- Japan
- Prior art keywords
- film
- tungsten film
- tungsten
- silane
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 ステップカバレッジが良く、かつ内部応力の
低い半導体装置の製造方法を提供する。 【解決手段】 コンタクトホール１３を貫通させた絶縁
膜上に、ステップカバレッジの良い条件でタングステン
膜を成膜しつつ、コンタクトホール１３をタングステン
で埋め込む成膜工程を実施する。次いで、成膜工程で成
膜したタングステン膜１５の表面をシラン系化合物ガス
雰囲気１６に曝すことにより、シラン系化合物ガス分子
又はシリコン原子をタングステン膜内に拡散させる拡散
工程を実施する。この拡散により、タングステン膜１５
に生じている内部応力が緩和される。
低い半導体装置の製造方法を提供する。 【解決手段】 コンタクトホール１３を貫通させた絶縁
膜上に、ステップカバレッジの良い条件でタングステン
膜を成膜しつつ、コンタクトホール１３をタングステン
で埋め込む成膜工程を実施する。次いで、成膜工程で成
膜したタングステン膜１５の表面をシラン系化合物ガス
雰囲気１６に曝すことにより、シラン系化合物ガス分子
又はシリコン原子をタングステン膜内に拡散させる拡散
工程を実施する。この拡散により、タングステン膜１５
に生じている内部応力が緩和される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に詳しくは、ステップカバレッジが良
く、かつ内部応力の低い半導体装置の製造方法に関する
ものである。
方法に関し、更に詳しくは、ステップカバレッジが良
く、かつ内部応力の低い半導体装置の製造方法に関する
ものである。
【０００２】
【従来の技術】従来、微細コンタクトホールや配線間を
接続するビアホールなどの接続孔の埋め込み技術とし
て、ステップカバレッジ（段差被覆性）が良く、かつ低
抵抗のタングステン膜を成膜するブランケットタングス
テン化学気相成長法が用いられている。この方法では、
化学気相法（ＣＶＤ法）により成膜されたタングステン
膜をドライエッチング法によりエッチバックして接続孔
にのみタングステンを残し、更に、アルミニウム等の金
属膜をスパッタリング法等で成膜し、成膜した金属膜を
リソグラフィ及びドライエッチング法によりパターニン
グして配線を形成している。近年、上記の従来方法を改
良して、タングステン膜をパターンニングして配線を形
成し、タングステン膜のエッチバック工程等を省略する
方法が多用されている。この方法では、ＣＶＤ法により
タングステンを成膜する際、ステップカバレッジ（以
下、簡単にカバレッジと言う）と、タングステン膜に生
じる内部応力（以下、簡単にストレスと言う）とを独立
に制御して成膜することはできず、このため、カバレッ
ジが良くかつストレスが低い膜を成膜することはできな
い。従って、ボイドの発生を抑えつつ微細なコンタクト
ホール等を埋め込むようなカバレッジの良い条件でタン
グステン膜を成膜して配線として使用すると、ストレス
によりウエハが反り、リソグラフィ工程での目合わせが
困難になったり、更にはタングステン配線が剥がれたり
する。
接続するビアホールなどの接続孔の埋め込み技術とし
て、ステップカバレッジ（段差被覆性）が良く、かつ低
抵抗のタングステン膜を成膜するブランケットタングス
テン化学気相成長法が用いられている。この方法では、
化学気相法（ＣＶＤ法）により成膜されたタングステン
膜をドライエッチング法によりエッチバックして接続孔
にのみタングステンを残し、更に、アルミニウム等の金
属膜をスパッタリング法等で成膜し、成膜した金属膜を
リソグラフィ及びドライエッチング法によりパターニン
グして配線を形成している。近年、上記の従来方法を改
良して、タングステン膜をパターンニングして配線を形
成し、タングステン膜のエッチバック工程等を省略する
方法が多用されている。この方法では、ＣＶＤ法により
タングステンを成膜する際、ステップカバレッジ（以
下、簡単にカバレッジと言う）と、タングステン膜に生
じる内部応力（以下、簡単にストレスと言う）とを独立
に制御して成膜することはできず、このため、カバレッ
ジが良くかつストレスが低い膜を成膜することはできな
い。従って、ボイドの発生を抑えつつ微細なコンタクト
ホール等を埋め込むようなカバレッジの良い条件でタン
グステン膜を成膜して配線として使用すると、ストレス
によりウエハが反り、リソグラフィ工程での目合わせが
困難になったり、更にはタングステン配線が剥がれたり
する。
【０００３】この対策として、タングステン膜を成膜す
る際、埋め込み性の良い条件とストレスの低い条件の２
段階に分けて成膜することにより上記の問題を解決して
いる（特開平８−２４１８９５）。この方法について、
添付した図面を参照して詳しく説明する。図３（ａ）か
ら（ｅ）は、それぞれ、タングステン膜を成膜して配線
を形成する従来の方法を示す工程毎の基板断面図であ
る。まず、シリコン基板３１上にシリコン酸化膜３２を
５０００オングストローム〜３００００オングストロー
ムの膜厚で成膜し（図３（ａ））、更に、リソグラフィ
技術及びドライエッチング技術を用いてコンタクトホー
ル３３を形成する（図３（ｂ））。次いで、コンタクト
ホール３３にタングステンの密着層（例えばＴｉＮ／Ｔ
ｉ層）３４を成膜し（図３（ｃ））、続いて、コンタク
トホールを埋め込むのに必要最小限の膜厚を有するよう
に、埋め込み性の良い条件（例えば、成膜温度３８０〜
４５０℃、ＷＦ6 ガス流量５０ｓｃｃｍ〜１００ｓｃｃ
ｍ）の下でタングステン膜３５を成膜する（図３
（ｄ））。更に、タングステンの層抵抗が所望の値にな
るように、ストレスの低い膜が成膜される条件（例え
ば、成膜温度４５０℃〜５００℃、ＷＦ6 ガス流量１０
ｓｃｃｍ〜５０ｓｃｃｍ）でタングステン膜３６を成膜
する（図３（ｅ））。この結果、微細なコンタクトホー
ルを埋め込み、かつ、低ストレスのタングステン膜を成
膜することができる。
る際、埋め込み性の良い条件とストレスの低い条件の２
段階に分けて成膜することにより上記の問題を解決して
いる（特開平８−２４１８９５）。この方法について、
添付した図面を参照して詳しく説明する。図３（ａ）か
ら（ｅ）は、それぞれ、タングステン膜を成膜して配線
を形成する従来の方法を示す工程毎の基板断面図であ
る。まず、シリコン基板３１上にシリコン酸化膜３２を
５０００オングストローム〜３００００オングストロー
ムの膜厚で成膜し（図３（ａ））、更に、リソグラフィ
技術及びドライエッチング技術を用いてコンタクトホー
ル３３を形成する（図３（ｂ））。次いで、コンタクト
ホール３３にタングステンの密着層（例えばＴｉＮ／Ｔ
ｉ層）３４を成膜し（図３（ｃ））、続いて、コンタク
トホールを埋め込むのに必要最小限の膜厚を有するよう
に、埋め込み性の良い条件（例えば、成膜温度３８０〜
４５０℃、ＷＦ6 ガス流量５０ｓｃｃｍ〜１００ｓｃｃ
ｍ）の下でタングステン膜３５を成膜する（図３
（ｄ））。更に、タングステンの層抵抗が所望の値にな
るように、ストレスの低い膜が成膜される条件（例え
ば、成膜温度４５０℃〜５００℃、ＷＦ6 ガス流量１０
ｓｃｃｍ〜５０ｓｃｃｍ）でタングステン膜３６を成膜
する（図３（ｅ））。この結果、微細なコンタクトホー
ルを埋め込み、かつ、低ストレスのタングステン膜を成
膜することができる。
【０００４】
【発明が解決しようとする課題】ところで、このような
方法は、被成膜面側に形成されているコンタクトホール
が径の小さい微細なホールのみである場合に適用するこ
とができるが、比較的径の大きいコンタクトホールが混
在すると、コンタクトホールを埋め込むために埋め込み
性の良いタングステン膜を充分に成膜する必要があり、
従って、タングステン膜が厚くなる。このため、その後
低ストレスのタングステン膜を成膜しても、積層構造と
してのタングステン膜を低ストレスにすることはできな
い。以上のような事情に照らして、本発明の目的は、ス
テップカバレッジが良く、かつ内部応力の低い半導体装
置の製造方法を提供することである。
方法は、被成膜面側に形成されているコンタクトホール
が径の小さい微細なホールのみである場合に適用するこ
とができるが、比較的径の大きいコンタクトホールが混
在すると、コンタクトホールを埋め込むために埋め込み
性の良いタングステン膜を充分に成膜する必要があり、
従って、タングステン膜が厚くなる。このため、その後
低ストレスのタングステン膜を成膜しても、積層構造と
してのタングステン膜を低ストレスにすることはできな
い。以上のような事情に照らして、本発明の目的は、ス
テップカバレッジが良く、かつ内部応力の低い半導体装
置の製造方法を提供することである。
【０００５】
【課題を解決するための手段】本発明者は、種々の実験
を重ね、タングステン膜を成膜する際にシラン系化合物
ガスでチャンバ内をパージして、シラン系化合物ガス分
子又はＳｉ原子（シリコン原子）をタングステンの結晶
中に拡散させることにより、成膜されたタングステンの
ストレスを低減できることを見い出した。この実験内容
を以下に詳しく説明する。
を重ね、タングステン膜を成膜する際にシラン系化合物
ガスでチャンバ内をパージして、シラン系化合物ガス分
子又はＳｉ原子（シリコン原子）をタングステンの結晶
中に拡散させることにより、成膜されたタングステンの
ストレスを低減できることを見い出した。この実験内容
を以下に詳しく説明する。
【０００６】実験例 図２は、絶縁膜上に成膜した埋め込み性の良いタングス
テン膜の表面にシランガスを流してシランガス雰囲気に
曝した際、曝した時間（流した時間）とタングステン膜
に生じる引っ張りストレスの低減との関係を測定した結
果を示すグラフ図である。本実験例で用いたタングステ
ン膜は、シランガス分子又はＳｉ原子がタングステン膜
中に拡散する前では、１２Ｇｄｙｎｅ／ｃｍ2 〜１４Ｇ
ｄｙｎｅ／ｃｍ2 程度の高い引っ張りストレスを有して
いた。そして、シランガス（以下、ＳｉＨ4 ガスと言
う）流量を５０ｓｃｃｍ〜５００ｓｃｃｍの範囲内にし
て、このタングステン膜の表面に１０ｓｅｃ以上曝す
と、タングステン膜のストレスは、８Ｇｄｙｎｅ／ｃｍ
2 以下まで低下した。この程度までストレスを下げる
と、リソグラフィ工程での目合わせが困難になったり、
タングステン配線が剥がれたりするという問題は生じな
い。また、従来のように埋め込み性の良い膜と低ストレ
スの膜との積層構造にする必要がないため、コンタクト
ホールの径に影響されることなく低ストレスの膜を成膜
することができる。このような実験、検討に基づき、本
発明者は本発明を完成するに至った。
テン膜の表面にシランガスを流してシランガス雰囲気に
曝した際、曝した時間（流した時間）とタングステン膜
に生じる引っ張りストレスの低減との関係を測定した結
果を示すグラフ図である。本実験例で用いたタングステ
ン膜は、シランガス分子又はＳｉ原子がタングステン膜
中に拡散する前では、１２Ｇｄｙｎｅ／ｃｍ2 〜１４Ｇ
ｄｙｎｅ／ｃｍ2 程度の高い引っ張りストレスを有して
いた。そして、シランガス（以下、ＳｉＨ4 ガスと言
う）流量を５０ｓｃｃｍ〜５００ｓｃｃｍの範囲内にし
て、このタングステン膜の表面に１０ｓｅｃ以上曝す
と、タングステン膜のストレスは、８Ｇｄｙｎｅ／ｃｍ
2 以下まで低下した。この程度までストレスを下げる
と、リソグラフィ工程での目合わせが困難になったり、
タングステン配線が剥がれたりするという問題は生じな
い。また、従来のように埋め込み性の良い膜と低ストレ
スの膜との積層構造にする必要がないため、コンタクト
ホールの径に影響されることなく低ストレスの膜を成膜
することができる。このような実験、検討に基づき、本
発明者は本発明を完成するに至った。
【０００７】上記目的を達成するために、本発明に係る
第１発明の半導体装置の製造方法は、接続孔を貫通させ
た絶縁膜上にタングステン膜を成膜しつつ接続孔をタン
グステンで埋め込む成膜工程と、成膜工程で成膜したタ
ングステン膜の表面をシラン系化合物ガス雰囲気に曝す
ことにより、シラン系化合物ガス分子又はシリコン原子
をタングステン膜内に拡散させる拡散工程とを備えてい
ることを特徴としている。
第１発明の半導体装置の製造方法は、接続孔を貫通させ
た絶縁膜上にタングステン膜を成膜しつつ接続孔をタン
グステンで埋め込む成膜工程と、成膜工程で成膜したタ
ングステン膜の表面をシラン系化合物ガス雰囲気に曝す
ことにより、シラン系化合物ガス分子又はシリコン原子
をタングステン膜内に拡散させる拡散工程とを備えてい
ることを特徴としている。
【０００８】本発明に係る第２発明の半導体装置の製造
方法は、接続孔を貫通させた絶縁膜上にタングステン膜
を成膜する成膜工程と、成膜工程で成膜したタングステ
ン膜の表面をシラン系化合物ガス雰囲気に曝すことによ
り、シラン系化合物ガス分子又はシリコン原子をタング
ステン膜内に拡散させる拡散工程とを交互に繰り返し
て、絶縁膜上にタングステン膜を成膜しつつ接続孔をタ
ングステンで埋め込むことを特徴としている。
方法は、接続孔を貫通させた絶縁膜上にタングステン膜
を成膜する成膜工程と、成膜工程で成膜したタングステ
ン膜の表面をシラン系化合物ガス雰囲気に曝すことによ
り、シラン系化合物ガス分子又はシリコン原子をタング
ステン膜内に拡散させる拡散工程とを交互に繰り返し
て、絶縁膜上にタングステン膜を成膜しつつ接続孔をタ
ングステンで埋め込むことを特徴としている。
【０００９】第１、第２発明を実施する際、通常、接続
孔内に密着層を予め成膜しておく。また、成膜工程で
は、例えばＣＶＤ法で成膜する。接続孔は、例えばコン
タクトホールやスルーホールである。好適には、成膜工
程では、３８０℃〜４５０℃の範囲内の基板温度にし、
ＷＦ 6 ガスの流量を５０ｓｃｃｍ〜１００ｓｃｃｍの範
囲内にする。これにより、タングステン膜が、埋め込み
性の良い条件で成膜される。好適には、拡散工程では、
タングステン膜の表面を１０秒間以上シラン系化合物ガ
ス雰囲気に曝す。この場合、成膜工程に続いてシラン系
化合物ガスを５０ｓｃｃｍ〜５００ｓｃｃｍの範囲内の
流量でタングステン膜の表面に供給してもよい。シラン
系化合物ガスは、例えばシランガスである。尚、接続孔
のアスペクト比が５以下であっても、第１、第２発明方
法により、ステップカバレッジが良く、かつ内部応力の
低いタングステン膜を成膜することができる。
孔内に密着層を予め成膜しておく。また、成膜工程で
は、例えばＣＶＤ法で成膜する。接続孔は、例えばコン
タクトホールやスルーホールである。好適には、成膜工
程では、３８０℃〜４５０℃の範囲内の基板温度にし、
ＷＦ 6 ガスの流量を５０ｓｃｃｍ〜１００ｓｃｃｍの範
囲内にする。これにより、タングステン膜が、埋め込み
性の良い条件で成膜される。好適には、拡散工程では、
タングステン膜の表面を１０秒間以上シラン系化合物ガ
ス雰囲気に曝す。この場合、成膜工程に続いてシラン系
化合物ガスを５０ｓｃｃｍ〜５００ｓｃｃｍの範囲内の
流量でタングステン膜の表面に供給してもよい。シラン
系化合物ガスは、例えばシランガスである。尚、接続孔
のアスペクト比が５以下であっても、第１、第２発明方
法により、ステップカバレッジが良く、かつ内部応力の
低いタングステン膜を成膜することができる。
【００１０】
【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつより
詳細に説明する。実施形態例１ 本実施形態例は、第１発明の一実施形態例である。図１
（ａ）から（ｅ）は、それぞれ、本実施形態例での工程
毎の基板断面図である。本実施形態例では、まず、シリ
コン基板１１の上にシリコン酸化膜１２を５０００オン
グストローム〜３００００オングストロームの範囲内の
膜厚にして形成する（図１（ａ））次いで、リソグラフ
ィ技術及びドライエッチング技術を用いてコンタクトホ
ール１３を形成し（図１（ｂ））、更に、コンタクトホ
ール１３に密着層（例えばＴｉＮ／Ｔｉ層）１４を成膜
する（図１（ｃ））。続いて、コンタクトホール１３及
び密着層１４を形成した絶縁膜上に、ＣＶＤ法によりタ
ングステン膜１５を埋め込み性の良い条件で成膜する
（図１（ｄ））。成膜条件は、例えば、基板温度が３８
０℃〜４５０℃の範囲内、ＷＦ6 ガス流量が５０ｓｃｃ
ｍ〜１００ｓｃｃｍの範囲内である。次いで、成膜した
タングステン膜の表面をシラン系化合物ガス雰囲気１６
に曝す。曝すには、例えば、ＳｉＨ4 ガスを５０ｓｃｃ
ｍ〜５００ｓｃｃｍで１０ｓｅｃ間以上流す。この結
果、ＳｉＨ4 ガス分子又はＳｉ原子がタングステンの結
晶中に拡散し（図１（ｅ））、タングステン膜１５のス
トレスが緩和される。
図面を参照して、本発明の実施の形態を具体的かつより
詳細に説明する。実施形態例１ 本実施形態例は、第１発明の一実施形態例である。図１
（ａ）から（ｅ）は、それぞれ、本実施形態例での工程
毎の基板断面図である。本実施形態例では、まず、シリ
コン基板１１の上にシリコン酸化膜１２を５０００オン
グストローム〜３００００オングストロームの範囲内の
膜厚にして形成する（図１（ａ））次いで、リソグラフ
ィ技術及びドライエッチング技術を用いてコンタクトホ
ール１３を形成し（図１（ｂ））、更に、コンタクトホ
ール１３に密着層（例えばＴｉＮ／Ｔｉ層）１４を成膜
する（図１（ｃ））。続いて、コンタクトホール１３及
び密着層１４を形成した絶縁膜上に、ＣＶＤ法によりタ
ングステン膜１５を埋め込み性の良い条件で成膜する
（図１（ｄ））。成膜条件は、例えば、基板温度が３８
０℃〜４５０℃の範囲内、ＷＦ6 ガス流量が５０ｓｃｃ
ｍ〜１００ｓｃｃｍの範囲内である。次いで、成膜した
タングステン膜の表面をシラン系化合物ガス雰囲気１６
に曝す。曝すには、例えば、ＳｉＨ4 ガスを５０ｓｃｃ
ｍ〜５００ｓｃｃｍで１０ｓｅｃ間以上流す。この結
果、ＳｉＨ4 ガス分子又はＳｉ原子がタングステンの結
晶中に拡散し（図１（ｅ））、タングステン膜１５のス
トレスが緩和される。
【００１１】実施形態例２ 本実施形態例は、第２発明の一実施形態例である。本実
施形態例では、実施形態例１に比べ、タングステン膜を
成膜する過程でＳｉＨ4 ガスによるパージを数回行う。
すなわち、タングステン膜の成膜を数工程に分けて行
い、各工程間でＳｉＨ4 ガスによるパージを行う。これ
により、ＳｉＨ4 ガス又はＳｉ原子が膜中に拡散し、実
施形態例１に比べ、更にストレスを低くしたタングステ
ン膜が得られる。
施形態例では、実施形態例１に比べ、タングステン膜を
成膜する過程でＳｉＨ4 ガスによるパージを数回行う。
すなわち、タングステン膜の成膜を数工程に分けて行
い、各工程間でＳｉＨ4 ガスによるパージを行う。これ
により、ＳｉＨ4 ガス又はＳｉ原子が膜中に拡散し、実
施形態例１に比べ、更にストレスを低くしたタングステ
ン膜が得られる。
【００１２】実施形態例３ 本実施形態例では、本発明と従来方法とを組み合わせ
て、スッテプカバレッジが良く、かつ低ストレスのタン
グステン膜を成膜する。本実施形態例では、埋め込み性
の良い条件でタングステン膜を成膜し、続いて、タング
ステン膜の表面をＳｉＨ4 ガス雰囲気にし、タングステ
ン膜内にＳｉＨ4 ガス分子又はＳｉ原子を拡散させる。
次いで、従来と同様にして、ストレスの低いタングステ
ン膜を成膜して積層構造を形成する。これにより、積層
構造に生じるストレスは従来に比べて低くなる。
て、スッテプカバレッジが良く、かつ低ストレスのタン
グステン膜を成膜する。本実施形態例では、埋め込み性
の良い条件でタングステン膜を成膜し、続いて、タング
ステン膜の表面をＳｉＨ4 ガス雰囲気にし、タングステ
ン膜内にＳｉＨ4 ガス分子又はＳｉ原子を拡散させる。
次いで、従来と同様にして、ストレスの低いタングステ
ン膜を成膜して積層構造を形成する。これにより、積層
構造に生じるストレスは従来に比べて低くなる。
【００１３】以上、実施形態例１から３を挙げて、本発
明の実施の形態を具体的に説明したが、本発明はタング
ステン膜を配線として使用する場合に限定されるもので
はなく、エッチバックやＣＭＰを用いてコンタクトホー
ルやスルーホールを埋め込む、いわゆるプラグプロセス
として使用する場合にも適用できる。
明の実施の形態を具体的に説明したが、本発明はタング
ステン膜を配線として使用する場合に限定されるもので
はなく、エッチバックやＣＭＰを用いてコンタクトホー
ルやスルーホールを埋め込む、いわゆるプラグプロセス
として使用する場合にも適用できる。
【００１４】
【発明の効果】本発明によれば、接続孔を貫通させた絶
縁膜上にタングステン膜を成膜しつつ接続孔をタングス
テンで埋め込む成膜工程と、タングステン膜の表面をシ
ラン系化合物ガス雰囲気に曝すことにより、シラン系化
合物ガス分子又はシリコン原子をタングステン膜内に拡
散させる拡散工程とを備えている。これにより、従来の
ように、埋め込み性の良い膜と低ストレスの膜との積層
構造にする必要がない。従って、コンタクトホール径に
影響されることなく、ステップカバレッジが良くかつ内
部応力の低い半導体装置を製造することができる。
縁膜上にタングステン膜を成膜しつつ接続孔をタングス
テンで埋め込む成膜工程と、タングステン膜の表面をシ
ラン系化合物ガス雰囲気に曝すことにより、シラン系化
合物ガス分子又はシリコン原子をタングステン膜内に拡
散させる拡散工程とを備えている。これにより、従来の
ように、埋め込み性の良い膜と低ストレスの膜との積層
構造にする必要がない。従って、コンタクトホール径に
影響されることなく、ステップカバレッジが良くかつ内
部応力の低い半導体装置を製造することができる。
【図１】図１（ａ）から（ｅ）は、それぞれ、実施形態
例１での工程毎の基板断面図である。
例１での工程毎の基板断面図である。
【図２】絶縁膜上に成膜した埋め込み性の良いタングス
テン膜の表面にシランガスを流してシランガス雰囲気に
曝した際、曝した時間とタングステン膜に生じる引っ張
り内部応力の低減との関係を測定した結果を示すグラフ
図である。
テン膜の表面にシランガスを流してシランガス雰囲気に
曝した際、曝した時間とタングステン膜に生じる引っ張
り内部応力の低減との関係を測定した結果を示すグラフ
図である。
【図３】図３（ａ）から（ｅ）は、それぞれ、タングス
テン膜を成膜して配線を形成する従来の方法を示す工程
毎の基板断面図である。
テン膜を成膜して配線を形成する従来の方法を示す工程
毎の基板断面図である。
１１ シリコン基板 １２ シリコン酸化膜 １３ コンタクトホール １４ 密着層 １５ タングステン膜 １６ シラン系化合物ガス雰囲気 ３１ シリコン基板 ３２ シリコン酸化膜 ３３ コンタクトホール ３４ 密着層 ３５ タングステン膜（埋め込み性の良い膜） ３６ タングステン膜（ストレスの低い膜）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高山 真明 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 4M104 AA01 BB14 DD06 DD43 DD86 FF18 HH13 5F033 AA02 AA29 AA64 AA72 BA15 BA25 BA38 DA07 DA15
Claims (7)
- 【請求項１】 接続孔を貫通させた絶縁膜上にタングス
テン膜を成膜しつつ接続孔をタングステンで埋め込む成
膜工程と、 成膜工程で成膜したタングステン膜の表面をシラン系化
合物ガス雰囲気に曝すことにより、シラン系化合物ガス
分子又はシリコン原子をタングステン膜内に拡散させる
拡散工程とを備えていることを特徴とする半導体装置の
製造方法。 - 【請求項２】 接続孔を貫通させた絶縁膜上にタングス
テン膜を成膜する成膜工程と、 成膜工程で成膜したタングステン膜の表面をシラン系化
合物ガス雰囲気に曝すことにより、シラン系化合物ガス
分子又はシリコン原子をタングステン膜内に拡散させる
拡散工程とを交互に繰り返して、絶縁膜上にタングステ
ン膜を成膜しつつ接続孔をタングステンで埋め込むこと
を特徴とする半導体装置の製造方法。 - 【請求項３】 成膜工程では、３８０℃〜４５０℃の範
囲内の基板温度にし、ＷＦ6 ガスの流量を５０ｓｃｃｍ
〜１００ｓｃｃｍの範囲内にすることを特徴とする請求
項１又は２に記載の半導体装置の製造方法。 - 【請求項４】 拡散工程では、タングステン膜の表面を
１０秒間以上シラン系化合物ガス雰囲気に曝すことを特
徴とする請求項１から３のうち何れか１項に記載の半導
体装置の製造方法。 - 【請求項５】 拡散工程では、成膜工程に続いてシラン
系化合物ガスを５０ｓｃｃｍ〜５００ｓｃｃｍの範囲内
の流量でタングステン膜の表面に供給することを特徴と
する請求項４に記載の半導体装置の製造方法。 - 【請求項６】 シラン系化合物ガスがシランガスである
ことを特徴とする請求項１から５のうち何れか１項に記
載の半導体装置の製造方法。 - 【請求項７】 接続孔のアスペクト比が５以下であるこ
とを特徴とする請求項１から６のうち何れか１項に記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10197266A JP2000031089A (ja) | 1998-07-13 | 1998-07-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10197266A JP2000031089A (ja) | 1998-07-13 | 1998-07-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031089A true JP2000031089A (ja) | 2000-01-28 |
Family
ID=16371623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10197266A Pending JP2000031089A (ja) | 1998-07-13 | 1998-07-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000031089A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004214267A (ja) * | 2002-12-27 | 2004-07-29 | Nec Electronics Corp | 半導体装置およびその製造方法 |
-
1998
- 1998-07-13 JP JP10197266A patent/JP2000031089A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004214267A (ja) * | 2002-12-27 | 2004-07-29 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US7687918B2 (en) | 2002-12-27 | 2010-03-30 | Nec Electronics Corporation | Semiconductor device and method for manufacturing same |
| JP4647184B2 (ja) * | 2002-12-27 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3216345B2 (ja) | 半導体装置及びその作製方法 | |
| JPH08241895A (ja) | 半導体装置及びその製造方法 | |
| JP2000133715A (ja) | 半導体素子のタングステン膜製造方法 | |
| US6812134B1 (en) | Dual layer barrier film techniques to prevent resist poisoning | |
| JPH11135459A (ja) | 半導体の開口に選択的に金属を蒸着する方法 | |
| JP4168397B2 (ja) | 高アスペクト比の半導体デバイス用のボロンドープ窒化チタン層 | |
| US6051492A (en) | Method of manufacturing a wiring layer in semiconductor device | |
| JPH0969522A (ja) | 埋め込み導電層の形成方法 | |
| US5851581A (en) | Semiconductor device fabrication method for preventing tungsten from removing | |
| JP3050187B2 (ja) | 半導体装置の製造方法 | |
| JPH1012732A (ja) | 半導体装置の製造方法 | |
| JP3027946B2 (ja) | 半導体装置およびその製造方法 | |
| KR100289515B1 (ko) | 베리어 메탈층 및 그 형성방법 | |
| JP2000031089A (ja) | 半導体装置の製造方法 | |
| JPH05234935A (ja) | 半導体装置及びその製造方法 | |
| JP3070577B2 (ja) | 半導体装置の製造方法 | |
| JP2011029554A (ja) | 半導体装置の製造方法 | |
| JP3399798B2 (ja) | 半導体装置の製造方法 | |
| JPH1022390A (ja) | 半導体装置の製造方法 | |
| JPH053170A (ja) | ブランケツトタングステンプラグ形成法 | |
| JPH07169834A (ja) | 層間接続孔の埋め込み方法 | |
| JP3335417B2 (ja) | タングステン薄膜の形成方法 | |
| JPH06268077A (ja) | 半導体装置の製造方法 | |
| JPH05304218A (ja) | 半導体装置の製造方法 | |
| KR100403354B1 (ko) | 반도체소자의콘택홀형성방법 |