JPH11135459A - 半導体の開口に選択的に金属を蒸着する方法 - Google Patents

半導体の開口に選択的に金属を蒸着する方法

Info

Publication number
JPH11135459A
JPH11135459A JP10240012A JP24001298A JPH11135459A JP H11135459 A JPH11135459 A JP H11135459A JP 10240012 A JP10240012 A JP 10240012A JP 24001298 A JP24001298 A JP 24001298A JP H11135459 A JPH11135459 A JP H11135459A
Authority
JP
Japan
Prior art keywords
layer
insulating layer
opening
metal
adsorption
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10240012A
Other languages
English (en)
Other versions
JP3100575B2 (ja
Inventor
Jiu Ri
時 雨 李
Shoko In
鐘 皓 尹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
POHANG ENG COLLEGE
Original Assignee
POHANG ENG COLLEGE
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by POHANG ENG COLLEGE filed Critical POHANG ENG COLLEGE
Publication of JPH11135459A publication Critical patent/JPH11135459A/ja
Application granted granted Critical
Publication of JP3100575B2 publication Critical patent/JP3100575B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】半導体素子の開口に金属を選択的に蒸着する方
法を提供する。 【解決手段】半導体基板または半導体素子の金属下部層
の表面上に絶縁層を形成する段 階;前記絶縁層に開口
を形成して前記半導体基板または前記金属下部層の表面
を露出させる段階;10-12 ないし10トルの圧力下で
前記絶縁層の表面を吸着抑制剤の蒸気に短時間暴露する
ことによって、吸着抑制層が絶縁層の外部表面上にのみ
形成して前記開口の内部には及ばないようにする段階;
化学蒸着法を用いて前記開口内に金属を選択的に蒸着し
て半導体基板または金属下部層の表面から絶縁層の外部
表面に亙る導電性金属プラグを形成する段階;および前
記吸着抑制層を前記絶縁層の上部表面から除去する段階
を備える。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、コンタクトホール
またはバイアホール等の開口に金属を蒸着する方法に係
り、さらに詳細には、半導体素子のコンタクトホール
またはバイアホールにアルミニウム等を選択的に蒸着し
て導電性プラグを形成する化学蒸着法に関する。
【0002】
【従来の技術】化学蒸着法は、反応物の蒸気を基板に移
送する段階、反応物が基板上に吸着する段階、表面での
化学反応および拡散によって表面上に薄膜が形成する段
階、および副産物が表面から脱着する段階からなる薄膜
蒸着法であり、比較的低い温度においての薄膜形成、フ
ィルム組成の調節、基板の特定表面上にフィルムの選択
的蒸着などを行うことができるという長所がある。選択
的蒸着法においては、特定表面が反応物に対して高い反
応性を持つようにすることによってその表面に選択的に
薄膜を形成する。
【0003】最近、半導体素子の集積度の増加に伴って
微細になっている回路線幅はより精密な微細加工技術を
要求している。たとえば、最近開発された半導体素子の
開口は以前に比べて直径が著しく小さくなっている。
【0004】一般に、半導体素子のコンタクトまたはバ
イア構造は、酸化珪素層(SiO2)などの絶縁層に生
成されたコンタクトホールまたはバイアホールに金属を
蒸着することによって半導体基板を配線層と連結する導
電性金属プラグを形成して製造される。通常、金属プラ
グは、全面蒸着した後エッチバックして製造されるが、
図1を参照して説明すると次の通りである。
【0005】まず、図1(A)に示すように、シリコン
基板10の上部に絶縁性物質、たとえば、酸化珪素(S
iO2 )を蒸着して絶縁層20を形成し、通常のエッチ
ング方法によって絶縁層20の所定部分を除去して開口
30を形成する。次に、絶縁層20の上部と開口30の
内部に金属を蒸着して連続的な金属層40を形成する。
次いで、金属層をエッチングして図1(B)に示す金属
プラグ40を形成する。しかし、金属層をエッチングし
て金属プラグを形成する方法は複雑なリソグラフ技術を
要求するという問題があった。
【0006】前記問題を解決するために、開口部を選択
的に蒸着する方法が試みられたが、図2を参照して説明
すると次の通りである(M.J. Hampden-Smithら,Chem.
Vap.Deposition,1 (2), 1995参照)。
【0007】まず、図2(A)に示すように、通常の方
法によってシリコン基板110の上部に開口130を含
む絶縁層120を形成する。次いで、図2(B)に示す
ように、この開口130の内部に表面選択的な化学蒸着
法を用いて金属層140を形成する。
【0008】しかし、この表面選択的蒸着法は、基板と
絶縁層が同一の表面、たとえば、拡散防止膜(diffusio
n barrier)で覆われている場合には適用が不可能であ
り、また選択性が失わ れやすいので信頼性が低い。
【0009】したがって、従来の技術は再現性および信
頼性が低いため半導体素子の生産に適用することが困難
であった。
【0010】
【発明が解決しようとする課題】したがって、本発明の
目的は、コンタクトホールもしくはバイアホール等の開
口に金属を選択的に蒸着することによって効率性、再現
性および信頼性に優れている導電性金属プラグを形成す
る方法を提供することである。
【0011】
【課題を解決するための手段】本発明によれば、i)半
導体基板または半導体素子の金属下部層の表面上に絶縁
層を形成する段階;ii)前記絶縁層に開口を形成して
前記半導体基板または前記金属下部層の表面を露出させ
る段階;iii)10-12 ないし10トル(Torr)の圧
力下で前記絶縁層の表面を吸着抑制剤の蒸気に短時間暴
露することによって、吸着抑制層が絶縁層の外部表面上
にのみ形成して前記開口の内部には及ばないようにする
段階;iv)化学蒸着法を用いて前記開口内に金属を選
択的に蒸着して半導体基板または金属下部層の表面から
絶縁層の外部表面に亙る導電性金属プラグを形成する段
階;およびv)前記吸着抑制層を前記絶縁層の上部表面
から除去する段階を含む、半導体素子において金属連結
プラグを製造する方法が提供される。
【0012】
【発明の実施の形態】以下、本発明をさらに詳細に説明
する。
【0013】本発明において、開口は、半導体素子の配
線のために製造される半導体基板上の絶縁層に形成され
たコンタクトホールおよび半導体素子の金属下部層上の
絶縁層に形成されたバイアホールなどを含む。
【0014】金属層を形成するための化学蒸着は一般的
に低圧下で行われる。低圧化学蒸着法は、汚染の少ない
良質で均一な蒸着膜、高い生産性、および優れたステッ
プカバレッジなどを提供する。
【0015】10-12 ないし10トルの範囲の圧力下で
低圧化学蒸着を行う場合、気体分子の平均自由行程(me
an free path)は約10ないし1000μmである。し
たがって、口径が1μm以下で横・縦の比(アスペクト
比)が4ないし10である開口内における気体分子の拡
散は、気体分子相互間の衝突によって起るバルク拡散で
なく、気体分子が壁と衝突しながら進行するクヌーセン
(Knudsen)拡散に従い、このクヌーセン拡散速度は、
壁表面によ る抵抗(wall resistance)のためバルク拡
散速度に比べて約1,000ないし10,0 00倍低
い。このようなクヌーセン拡散係数は下記の数式1によ
って求められる。
【0016】
【数1】 上記数式1において、γ=開口の半径、R=気体定数、
T=気体温度、M=分子量である。
【0017】数式1から分かるように、クヌーセン拡散
係数は開口の半径が小さいほどまた気体の分子量が多い
ほど低くなり、また気体温度が低いほど低くなる。図3
は、開口の半径と分子量によるクヌーセン拡散係数の変
化を示したグラフである。
【0018】前述したように、クヌーセン拡散速度を用
いることによって、吸着抑制剤を半導体素子の開口内部
の表面には吸着させずに露出した基板表面にのみ吸着さ
せることが可能であ る。次いで、適切な有機金属化合
物前駆体を用いる通常の化学蒸着法によって開口内部に
のみ金属が充填され、吸着が抑制された絶縁層の表面に
は金属蒸着が起らないようにし て、各々の開口底から
絶縁層の表面位置に及ぶ金属連結プラグを形成する。し
たがって、本発明による金属連結プラグの製造方法を図
4を参照して説明すると次の通りである。
【0019】図4(A)を参照すると、基板210の上
部に絶縁層220を形成し、絶縁層220の所定部分を
予め決定されたパターンに従って除去して開口230が
形成される。
【0020】本発明に用いられる半導体基板はD−RA
M、S−RAM、F−RAM、ロジック、ASIC(特
定用途向け集積回路)、マイクロプロセッサおよびTF
T(薄膜トランジス タ)に用いられるシリコン、Ga
As、InPなどがある。半導体素子の金属層としては
タングステン、アルミニウムまたは銅が用いられる。本
発明の絶縁層としては酸化珪素、Ta2 5 、BSTO
(バリウム・ストロンチウム・チタン酸化物)、または
PZTO (鉛・ジルコニウム・チタン酸化物)などが
ある。
【0021】次いで、図4(B)を参照すると、絶縁層
220の上部表面に、(CH3 3SiC l、(CH
3 3 SiN(CH3 2 、(CH3 3 CCH2 Si
N(CH3 2 、Cu(ヘキサフルオロアセチルアセト
ネート)トリメチルビニルシラン、TDMAT(テトラ
キスジメチルアミドチタン:Ti[N(C
3 2 4 )、TDEAT(テトラキスジエ チルアミ
ドチタン:Ti[N(CH2 CH32 4 )などの吸
着抑制剤を常温ないし100℃の温度、10-12 ないし
10トルの圧力、10-5 ないし100秒の暴露時間の
下 で導入して絶縁層の上部にのみ吸着抑制層250が
形成され、開口の内部には実質的に吸着抑制層が形成さ
れないようにする。暴露時間は吸着抑制剤の分子量およ
び圧力を考慮して調節し得る。たとえば、TDMATを
吸着抑制剤として用いる場合の暴露時間は表1に示すよ
うに10-5 ないし15秒の範囲である。吸着抑制層2
50は有機金属化合物前駆 体の吸着を防止して金属薄
膜が形成されないように絶縁層220の表面を保護(パ
ッシベート)する。
【0022】図4(C)を参照すると、素子が有機金属
前駆体に暴露されると、金属層240が開口230の内
部にのみ蒸着され、保護された絶縁層の表面には蒸着さ
れない。たとえば、DMEAA(ジメチルエチルアミン
−アラン:AlH3 N[C25 (CH3 2 ])を用
いる場合、下記表1の条件下でアルミニウムが開口に充
填される。銅、銀、白金のような他の導電性物質も本発
明と類似な方法で半導体素子の開口に選択的に充填され
得る。
【0023】
【表1】
【0024】最後に、絶縁層220の上部に形成されて
いる吸着抑制層250は従来の方法を用いて除去する。
【0025】本発明の方法は、拡散防止物質、たとえ
ば、TiN、TaNまたはTiSiNの薄膜が開口およ
び絶縁層上に被覆されている素子にも効果的に適用でき
る。
【0026】
【実施例】以下、本発明を下記実施例によってさらに詳
細に説明する。ただし、下記実施例は本発明を例示する
のみであり、本発明の範囲を制限するものではない。
【0027】実施例1 シリコン基板の表面上にSiO2 の絶縁層を形成し(条
件:700℃、オルト珪酸テトラエチル(TEOS)と
酸素ガス使用))、定められたパターンにエッチングし
て開口を形成した。次いで、テトラキスジメチルアミド
チタン(TDMAT)を25℃、0.1トルの下で10
秒間導入して絶縁層上に吸着抑制層を選択的に形成し
た。
【0028】次いで、DMEAA(ジメチルエチルアミ
ン−アラン:AlH3 N[C2 5(CH3 2 ])を
130℃、0.2トルの下で5分間導入して基板にアル
ミニウム層を蒸着し た。
【0029】X線SEM(XSEM)写真である図5か
ら分かるように、吸着抑制層によって保護された絶縁層
上にはアルミニウム層が形成されておらず、開口の内部
にのみアルミニウムが蒸着した。
【0030】比較例1 シリコン基板の表面上にSiO2 の絶縁層を形成し(条
件:700℃、TEOSと酸素ガス使用)、定められた
パターンにエッチングして開口を形成した。
【0031】次いで、DMEAA(ジメチルエチルアミ
ン−アラン:AlH3 N[C2 5(CH3 2 ])を
185℃、0.2トルの下で10分間導入して基板にア
ルミニウム層を蒸着 した。
【0032】XSEM写真である図6から分かるよう
に、アルミニウムが絶縁層の表面に吸着され、ステップ
カバレッジが不良で開口の内部にはアルミニウムが蒸着
されず空洞になってい る。
【0033】比較例2 シリコン基板の表面上にSiO2 の絶縁層を形成し(条
件:700℃、TEOSと酸素気体使用)、定められた
パターンにエッチングして開口を形成した。次いで、テ
トラキスジメチルアミドチタン(TDMAT)を25
℃、0.1トルの下で30秒間導入して絶縁層だけでな
く開口の内部表面にも吸着抑制層を形成した。
【0034】次いで、DMEAA(ジメチルエチルアミ
ン−アラン:AlH3 N[C2 5(CH3 2 ])を
185℃、0.1トルの下で60分間導入して基板にア
ルミニウム層を蒸着 した。
【0035】XSEM写真である図7から分かるよう
に、アルミニウム層は絶縁層上にも開口内部にも形成さ
れなかった。
【0036】比較例3 シリコン基板の表面上にSiO2 の絶縁層を形成し(条
件:700℃、TEOSと酸素気体使用)、定められた
パターンにエッチングして開口を形成した。次いで、テ
トラキスジメチルアミドチタン(TDMAT)を25
℃、0.1トルの下で10秒間導入して絶縁層上に吸着
抑制層を選択的に形成した。
【0037】次いで、DMEAA(ジメチルエチルアミ
ン−アラン:AlH3 N[C2 5(CH3 2 ])を
185℃、0.2トルの下で10分間という長時間導入
して基板にアルミニ ウム層を蒸着した。
【0038】XSEM写真である図8から分かるよう
に、長い金属蒸着の時間のため開口に充填されたアルミ
ニウムは絶縁層上部にまで溢れている。
【0039】
【発明の効果】前述のように、本発明に従い、予め形成
された開口を有する絶縁層で覆われた半導体基板を適切
な暴露時間の間吸着抑制剤で処理することによって、絶
縁層の上部に選択的に吸着抑制層を形成し、次いで、開
口に選択的にアルミニウムを蒸着してアルミニウム層を
選択的に形成できる。
【図面の簡単な説明】
【図1】全面蒸着後エッチバックを用いる通常の開口充
填方法を工程順に示す断面図。
【図2】通常の選択的な化学蒸着法を用いて開口に金属
を蒸着する方法を工程順に示す断面図。
【図3】1μm以下の直径を有する開口におけるクヌー
セン拡散係数が気体の分子量および開口の大きさによっ
てどのように変化するかを示すグラフ。
【図4】本発明による金属プラグ形成方法を工程順に示
す断面図である。
【図5】実施例1によって形成された薄膜のX線SEM
写真。
【図6】比較例1によって形成された薄膜のX線SEM
写真。
【図7】比較例2によって形成された薄膜のX線SEM
写真。
【図8】比較例3によって形成された薄膜のX線SEM
写真。
【符号の説明】
210…基板 220…絶縁層 230…開口 240…金属層(金属プラグ) 250…吸着抑制層

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 i)半導体基板または半導体素子の金属
    下部層の表面上に絶縁層を形成する段階; ii)前記絶縁層に開口を形成して前記半導体基板また
    は前記金属下部層の表面を露出させる段階; iii)10-12 ないし10トルの圧力下で前記絶縁層
    の表面を吸着抑制剤の蒸気に短時間暴露することによっ
    て、吸着抑制層が絶縁層の外部表面上にのみ形成して前
    記開口の内部には及ばないようにする段階; iv)化学蒸着法を用いて前記開口内に金属を選択的に
    蒸着して半導体基板または金属下部層の表面から絶縁層
    の外部表面に亙る導電性金属プラグを形成する段階;お
    よび v)前記吸着抑制層を前記絶縁層の上部表面から除去す
    る段階 を含む半導体素子において金属連結プラグを製造する方
    法。
  2. 【請求項2】 前記吸着抑制剤が、(CH3 3 SiC
    l、(CH3 3 SiN(CH3 2 、(CH3 3
    CH2 SiN(CH3 2 、Cu(ヘキサフルオロアセ
    チルアセトネート)トリメチルビニルシラン、テトラキ
    スジメチルアミドチタン、テトラキスジエチルアミドチ
    タンまたはこれらの混合物からなる群から選ばれること
    を特徴とする請求項1に記載の方法。
  3. 【請求項3】 前記半導体基板が、シリコン、GaAs
    またはInPウエハーであることを特徴とする請求項1
    に記載の方法。
  4. 【請求項4】 前記絶縁層が、酸化珪素層であることを
    特徴とする請求項1に記載の方法。
  5. 【請求項5】 前記金属プラグが、アルミニウム、銅、
    銀および白金からなる群から選ばれた金属を蒸着して形
    成されたことを特徴とする請求項1に記載の方法。
  6. 【請求項6】 前記金属が、アルミニウムであることを
    特徴とする請求項5に記載の方法。
  7. 【請求項7】 前記金属プラグが、50ないし400℃
    の温度範囲で蒸着されることを特徴とする請求項1に記
    載の方法。
  8. 【請求項8】 段階ii)の後に、開口の内部表面上に
    TiN、TaN、TiSiNおよびこれらの混合物から
    選ばれた化合物層を蒸着して拡散防止膜を形成する段階
    をさらに含むことを特徴とする請求項1に記載の方法。
JP10240012A 1997-08-26 1998-08-26 半導体の開口に選択的に金属を蒸着する方法 Expired - Fee Related JP3100575B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1997-40890 1997-08-26
KR1019970040890A KR100274317B1 (ko) 1997-08-26 1997-08-26 화학증착에의한개구충전방법

Publications (2)

Publication Number Publication Date
JPH11135459A true JPH11135459A (ja) 1999-05-21
JP3100575B2 JP3100575B2 (ja) 2000-10-16

Family

ID=19518578

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10240012A Expired - Fee Related JP3100575B2 (ja) 1997-08-26 1998-08-26 半導体の開口に選択的に金属を蒸着する方法

Country Status (3)

Country Link
US (1) US6133147A (ja)
JP (1) JP3100575B2 (ja)
KR (1) KR100274317B1 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100399417B1 (ko) * 2001-01-08 2003-09-26 삼성전자주식회사 반도체 집적 회로의 제조 방법
KR100396891B1 (ko) * 2001-03-21 2003-09-03 삼성전자주식회사 반도체 소자의 금속 배선 형성 방법
US20030108664A1 (en) * 2001-10-05 2003-06-12 Kodas Toivo T. Methods and compositions for the formation of recessed electrical features on a substrate
KR20040077655A (ko) 2001-10-19 2004-09-06 슈페리어 마이크로파우더스 엘엘씨 전자 형상 증착용 테잎 조성물
US7553512B2 (en) 2001-11-02 2009-06-30 Cabot Corporation Method for fabricating an inorganic resistor
US6787460B2 (en) * 2002-01-14 2004-09-07 Samsung Electronics Co., Ltd. Methods of forming metal layers in integrated circuit devices using selective deposition on edges of recesses and conductive contacts so formed
KR100455382B1 (ko) * 2002-03-12 2004-11-06 삼성전자주식회사 듀얼 다마신 구조를 가지는 반도체 소자의 금속 배선 형성방법
US7824466B2 (en) 2005-01-14 2010-11-02 Cabot Corporation Production of metal nanoparticles
WO2006076606A2 (en) 2005-01-14 2006-07-20 Cabot Corporation Optimized multi-layer printing of electronics and displays
US8383014B2 (en) 2010-06-15 2013-02-26 Cabot Corporation Metal nanoparticle compositions
WO2006076613A2 (en) 2005-01-14 2006-07-20 Cabot Corporation Metal nanoparticle compositions
WO2006076609A2 (en) 2005-01-14 2006-07-20 Cabot Corporation Printable electronic features on non-uniform substrate and processes for making same
US7491962B2 (en) 2005-08-30 2009-02-17 Micron Technology, Inc. Resistance variable memory device with nanoparticle electrode and method of fabrication
US7879730B2 (en) * 2006-01-12 2011-02-01 Kla-Tencor Technologies Corporation Etch selectivity enhancement in electron beam activated chemical etch
US7945086B2 (en) * 2006-01-12 2011-05-17 Kla-Tencor Technologies Corporation Tungsten plug deposition quality evaluation method by EBACE technology
WO2007100933A2 (en) * 2006-01-12 2007-09-07 Kla Tencor Technologies Corporation Etch selectivity enhancement, deposition quality evaluation, structural modification and three-dimensional imaging using electron beam activated chemical etch
US8052885B2 (en) * 2006-01-12 2011-11-08 Kla-Tencor Corporation Structural modification using electron beam activated chemical etch
US7783235B2 (en) 2006-10-13 2010-08-24 Ricoh Company, Ltd. Hopping toner development apparatus and image formation apparatus
JP2008286931A (ja) 2007-05-16 2008-11-27 Ricoh Co Ltd 現像装置・プロセスカートリッジ・画像形成装置
JP5051526B2 (ja) 2007-07-10 2012-10-17 株式会社リコー 現像装置、プロセスカートリッジ及び画像形成装置
JP5067849B2 (ja) 2007-07-31 2012-11-07 株式会社リコー 現像装置および画像形成装置
JP5114717B2 (ja) 2007-09-10 2013-01-09 株式会社リコー 画像形成装置
US8433211B2 (en) 2009-09-14 2013-04-30 Ricoh Company, Ltd. Developing device, process cartridge, and image forming apparatus
TWI739285B (zh) * 2014-02-04 2021-09-11 荷蘭商Asm Ip控股公司 金屬、金屬氧化物與介電質的選擇性沉積

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5135779A (en) * 1988-12-23 1992-08-04 International Business Machines Corporation Method for conditioning an organic polymeric material
KR970007837B1 (en) * 1993-12-29 1997-05-17 Hyundai Electronics Ind Metalizing method of semiconductor device
US5844318A (en) * 1997-02-18 1998-12-01 Micron Technology, Inc. Aluminum film for semiconductive devices

Also Published As

Publication number Publication date
US6133147A (en) 2000-10-17
JP3100575B2 (ja) 2000-10-16
KR100274317B1 (ko) 2001-01-15
KR19990017830A (ko) 1999-03-15

Similar Documents

Publication Publication Date Title
JP3100575B2 (ja) 半導体の開口に選択的に金属を蒸着する方法
US6303480B1 (en) Silicon layer to improve plug filling by CVD
KR100368504B1 (ko) 반도체장치제조방법
JP5274466B2 (ja) 低抵抗コンタクト構造体の製造方法
US7659630B2 (en) Interconnect structures with interlayer dielectric
JP4425432B2 (ja) 半導体装置の製造方法
JPH05226269A (ja) 半導体ウエーハにチタンケイ化物を蒸着させるための化学蒸着技術
JPH0548935B2 (ja)
JP2002043315A (ja) 半導体装置およびその製造方法
JP4168397B2 (ja) 高アスペクト比の半導体デバイス用のボロンドープ窒化チタン層
US5344797A (en) Method of forming interlevel dielectric for integrated circuits
US5874360A (en) Manufacture of semiconductor devices
US5607878A (en) Contact plug forming method
KR100444811B1 (ko) 실리콘 함유 기판 상에 전도성 규화물층 형성방법 및전도성 규화물 접촉부 형성방법
US20070152333A1 (en) Metal Interconnection of Semiconductor Device and Method of Fabricating the Same
KR100282927B1 (ko) 장벽금속막을 구비한 금속 배선 및 그 제조방법
JPH05347269A (ja) 半導体装置の製造方法
US20070037378A1 (en) Method for forming metal pad in semiconductor device
KR100543653B1 (ko) 반도체 소자의 금속 배선 형성 방법
US20010016416A1 (en) Method for fabricating contact plug
JPH053170A (ja) ブランケツトタングステンプラグ形成法
JP2002313913A (ja) コンタクトプラグ構造及びその製造方法
JPH04211148A (ja) 半導体装置の製造方法
JP2782912B2 (ja) 半導体装置の製造方法
KR20010048188A (ko) 텅스텐 플러그 형성방법

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees