KR100368504B1 - 반도체장치제조방법 - Google Patents

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Abstract

실리콘 질화물층(34)은 개재하는 구리 실리사이드층(32)의 통합을 통하여 하부의 구리 상호접속물 부재들(30)에 대해 향상된 접착력을 갖는다. 층(32)은 실리콘 질화물층(34)을 침착하기 위해 플라즈마 인핸스트 화학적 기상 침착(PECVD) 공정으로 본래의 장소에 형성된다. 층(32)을 형성하기 위해, 원하는 구리 패턴이 형성되는 반도체 기판(12)이 제공된다. 구리 패턴은 구리 상호접속물들, 구리 플러그 들 또는 다른 구리 부재들을 포함한다. 기판은 PECVD 반응 챔버에 놓인다. 임의의 노출된 구리 표면들상에 구리 실리사이드층을 형성하도록 플라즈마 부재시 시레인이 반응 챔버에 도입된다. 충분한 두께(예를 들어, 10 내지 100 옹스트롬)의 실리사이드층이 형성된 후에, PECVD 실리콘 질화물이 침착된다. 구리 실리사이드층이 접착력을 향상시켜, 실리콘 질화물층이 하부의 구리 부재들로부터 벗겨지기는 것이 쉽지 않게 된다.

Description

반도체 장치 제조 방법
발명의 분야
본 발명은 일반적으로 반도체 장치들에서의 구리의 이용에 관한 것으로, 특히, 반도체 장치들에 사용될 때 구리를 피복하는 방법들에 관한 것이다.
발명의 배경
알루미늄/알루미늄 합금들은 전통적인 금속 상호접속 야금들이다. 알루미늄을 기본으로 하는 야금들은 지난 수년 동안 금속 상호접속물들에 이용하기 위해 선택된 물질이었으나, 알루미늄이 반도체 장치에 대한 속도와 회로 집적도가 증가함에 따라 필요로 되는 요구들을 충족할지의 여부에 대한 관심이 존재한다. 이러한 관심들 때문에 다른 물질들, 특히 구리가 집적 회로에서 상호접속물들로 사용하기 위해 연구되어 왔다. 상호접속물들로서 구리를 이용하는 것의 이점은 알루미늄에 비해 일렉트로마이그레이션 실패(electromigration failure)에 대한 더 낮은 민감성(susceptibility)과 더 낮은 고유 저항을 갖는 점을 포함한다.
상호 전속 야금으로서 구리를 사용할 때의 문제는 구리가 주변 유전 물질들, 특히 실리콘 이산화물로 쉽게 확산하는 것이다. 이러한 확산을 방지하기 위해, 구리 상호접속물들이 종종 피복된다. 피복 방법 중 하나는 구리 상호접속물의 측벽들(side walls)과 바닥 표면을 따라 전도성 장벽층(conductive barrier layer)을 이용하는 것을 포함한다. 이러한 전도성 장벽은 통상적으로 탄탈륨 또는 티타늄이다. 상호접속물의 상부 표면을 피복하기 위해, 실리콘 질화물 같은 유전체층이 통상적으로 사용된다. 구리가 침착된 후에 낮은 온도 처리의 필요성으로 인하여, 실리콘 질화물층이 450℃ 를 넘는 온도로 침착될 수 없다. 따라서, 통상적으로 실리콘-질화물 침착은 온도가 일반적으로 200 내지 425℃ 범위의 플라즈마 인핸스트 화학적 기상 침착(PECVD,Plasma enhanced chemical vapor deposition)을 이용하여 실행된다. PECVD 실리콘 질화물은 반도체 장치에서 다른 응용들에 이용되어 왔다. 그러나, 구리 상호접속물에 대해 실리콘 질화물 캡을 사용함에 있어서, 종래 PECVD실리콘 질화물은 신뢰성 문제들을 야기한다. 특히, 종래 PECVD 공정들을 이용하여 침착된 실리콘 질화물 막들은 구리 표면들에 대해 접착력이 약하다. 예를 들어, 어떤 질화물 막들은 접착 테이프를 이용하여 막을 제거하거나 막을 긁는 것에 의해 간단히 구리 표면으로부터 벗겨질 수 있다. 이러한 결과들은 어떻게 실리콘 질화물 막이 실제 제조 공정에서 구리에 부착되는지를 나타낸다. 구리 표면에 침착된 후에, 부가적인 절연층들이 실리콘 질화물 막에 침착된다. 그러나, 질화물막으로의 절연층들의 후속 침착은 실리콘 질화물층이 구리 표면으로부터 벗겨질 수 있게 하는 응력들을 발생할 것이다. 반도체 장치에 다른 층들이 침착되었다는 사실에도 불구하고, 실리콘 질화물막이 구리 표면으로부터 벗겨진다는 사실은 구리가 외부로 확산되도록 통로를 발생하고 습기 또는 다른 오염물이 내부로 확산되도록 한다.
발명의 요약
본 발명의 한가지 형태에서, 반도체 장치는 노출된 표면을 갖는 구리 부재를 포함하도록 제조된다. 구리 실리사이드층은 노출된 구리 표면에서 형성된다. 실리콘 질화물을 포함하는 층이 구리 실리사이드층 위에 침착된다.
바람직한 실시예의 상세한 설명
본 발명에 따라, 구리 표면에 대한 실리콘 질화물의 접착력은 개재하는 구리 실리사이드층의 부가에 의해 개선된다. 구리 실리사이드층은 PECVD 실리콘 질화물 공정으로. 본래의 장소에 발생된다. 그러므로, 종래 기술의 실리콘 질화물 피복 공정들에 비해 본 발명의 구현을 위해서는 부가적인 제조 단계들이 필요하지 않다.더 상세히 설명하면, 구리 실리사이드층은 플라즈마 부재시 시레인(Silane: SiH4)을 챔버에 도입하여 PECVD 반응 챔버내에 형성된다. 시레인은 노출된 구리 표면과 반응하여 구리 실리사이드를 형성한다. 충분한 두께의 구리 실리사이드가 형성된 후에, 플라즈마가 발생하고 실리콘 질화물을 구리 실리사이드층을 포함하여 장치에 침착하기 위해 가스들이 반응 챔버로 도입된다. 개재하는 구리 실리사이드층은 실리콘 질화물과 구리 사이에서 접착층으로서 작용한다. 실험들은 약 100 옹스트롬(100Å) 두께의 실리사이드층은 질화물과 구리 사이의 접착력을 충분히 증가시키기에 충분하다는 것을 보여준다.
본 발명은 첨부된 도면들과 관련된 다음의 상세한 설명으로부터 더욱 명확히 이해할 수 있을 것이다. 도면들은 반드시 실제 축적으로 그려질 수 없을 수도 있으며 명확히 도시되지 않은 본 발명의 다른 실시예도 있을 수 있다는 것을 주의 해야한다. 제 1 도는 본 발명의 일 실시예에 따라 구리 실리사이드층을 형성하는 공정흐름을 도시한다. 이러한 공정은 제 2-5 도에 도시된 단면도들의 설명과 관련지어 설명될 것이다.
제 2 도의 단면도에 반도체 장치(10)의 일부분이 도시되어 있다. 장치(10)는 반도체 기판(12)을 포함한다. 기판(12)은 통상적으로 실리콘, 갈륨-아세나이드 등과 같은 반도체 물질이다. 반도체 기판(12) 위에는 유전체층(14)이 놓인다. 유전체층(14)은 반도체 공정에서 통상 이용되는 유전체 물질중 하나이다. 예를 들어, 유전체 층(14)은 실리콘 이산화물(SiO2), 인 규산염- 글라스(PSG), 붕소 도핑된PSG(BPSG), 테트라-에틸-오르소-규산염(TEOS)등이다. 유전체 층(14)내에는 개구(opennig:16)가 형성되고 이것은 종래의 리소그라피(lithographic) 방법을 이용하여 형성된다 개구(16)는 기판(12)에 형성된 도핑된 영역(18)을 노출하기 위해 생성된다. 도핑된 영역(18)은 종래 확산 또는 이온 주입 공정들로 형성된다. 전도성플러그(20)가 개구들(16)내에 형성되어 도핑된 영역(18)과 접촉한다. 전도성 플러그(20)는 종래 텅스텐 플러그 방법 같은 종래 플러그 방법들을 이용하여 만들어진다. 본 발명의 목적을 위해서, 유전체 층(14), 개구(16), 도핑된 영역(18)과 전도성 플러그(20)를 형성하는 데 이용되는 특정 공정은 중요하지 않다. 더욱이, 이렇게 지금까지 기술된 장치(10)의 구조는 본 발명을 구현하기 위한 필수 요소가 아니지만, 본 발명에 따라 반도체 장치에 구리 상호접속물을 이용하는 한가지 응용을 단순히 설명하기 위해 기술된다.
기판(12)위에는 제 2 유전체 층(22)이 놓인다. 유전체 층(22)은 거기에 형성된 다수의 개구들(24)을 포함한다. 개구들 중 하나는 제 2 도에 도시된 바와 같이 전도성 플러그(20)를 나타낸다. 개구들(24) 각각은 본 발명에 따른 구리 상호접속이 형성되는 장소를 정의한다. 개구들(24)중 하나가 전도성 플러그(20)를 노출하는 목적은 나중에 형성된 상호접속물이 하부의 도핑된 영역(18)에 전기적으로 연결되도록 하기 위한 것이다. 본 발명의 다른 실시예들에 따라, 유전체층(22)내의 개구는 다른 하부 전도성 부재를 노출해도 된다. 예를 들어, 개구들은 하부의 폴리실리콘 층, 하부 금속층들 또는 전기 접촉이 필요한 다른 전도 영역들을 노출하는데 사용될 수 있다. 유전체층(14)과 더불어, 유전체층(22)은 반도체 제조에 사용되는 임의의 유전체 물질일 수 있으며, 이것은 PSG, BPSG, TEOS, 및/또는 폴리이미드(Polyimide)를 포함하지만 이것에 제한되는 것은 아니다. 개구들(24)은 종래의 리소그라피 및 에칭 방법들을 이용하여 역시 유전체층(22)내에 형성된다. 개구들(24)의 위치는 전기 접촉이 필요한 하부의 전도 부재에 의해 결정될 것이다. 개구(24)들의 형성시 유전체층들(22, 14) 사이에 근본적으로 완전한 선택성이 있는 것으로 유전체 층(22) 내의 개구들(24)를 형성하는 것이 도시되었지만, 이것은 본 발명의 요구 조건이 아니다. 더욱이, 본 발명에 따라 상호접속물들을 형성하기 위해 두 개의 유전체층들이 필요한 것도 아니다.
제 3 도에 도시된 바와 같이, 개구들(24)이 유전체층 내에 형성된 후에, 전도층(25)이 반도체 장치상에 침착된다. 전도층(26)이 컨포멀 방식(conformal manner)으로 침착되어, 개구(24)내에 유전체층(22)의 측벽들이 코팅되고, 전도성 플러그(20)의 상부 표면도 같은 방식으로 코팅된다. 구리 상호접속물 응용들에 이용하기 위해, 전도층(26)은 탄탈륨, 티타늄- 텅스텐(TiW), 티타늄 등의 층이어도 된다. 다음에, 구리층(28)이 반도체 장치(10)상에 전면적으로 침착된다. 구리층(28)을 침착에서 개구들(24) 각각이 구리로 채워진다. 개구들(24)내에서 구리는 전도층(26)에 의해 유전체층(22)과 분리된다. 전도층(26)은 접착층과 확산 장벽층 모두로 작용한다. 통상적으로 구리는 층간 유전체층에 대한 불량한 접착력을 가지므로, 전도체층(26)이 개구들(24)의 측벽들과 바닥 부분들을 따라 구리의 접착력을 개선시키기 위해 사용된다. 또한 개구들(24)이 전도성 플러그(20)와 같은 하부의 전도성 부재들을 노출시킨다면, 전도층(26)은 역시 구리와 하부 전도 영역 사이의 접착력을 증진시킬 수 있을 것이다. 양 측벽들과 바닥 부분들(24)을 따라 놓이는 전도층(26)은 역시 이러한 영역들로/밖으로의 원치 않는 확산을 금지시킨다. 접착목적으로, 대부분의 상호 접속 응용들이 하부의 전도 부재들과의 전기 접촉을 요구하여 층(26)을 위한 전도 물질을 가장 적합하게 만들 수 있지만, 층(26)은 전도성일 필요가 있는 것은 아니다.
구리층(28)이 침착된 후에, 그 층은 연마되어 제 4 도에 도시된 바와 같이 개구들(24)내에 다수의 구리 상호접속물들(30)을 형성한다. 구리층(28)은 종래의 화학적 기계 연마(CMP) 기술들을 이용하여 연마될 수 있다 구리층(28)을 연마함에 있어서, 유전체 층(22)위의 전도층(26)의 부분들도 제거된다. 그 결과, 남아있는 모든 것은 개구들(24)내에 형성된 구리 상호접속물(30)과 전도층(26)이다. 제 4 도에 도시된 바와 같이, 상호접속물들(30)은 유전체층(22)내에 매립되고 전도체층(26)에 의해 상부 표면을 제외한 모든 부분이 둘러싸인다. 상호접속물(30)이 전도층(26)의 형태로 확산 장벽에 의해 측면부분과 바닥 부분위에 둘러싸인다는 사실에도 불구하고, 남아있는 상부 표면의 상호접속물이 보호되지 않은 채로 남아있다면 확산 장벽의 존재는 좋지 않다. 이미 언급하였듯이, 구리 상호접속물 표면들의 상부 표면을 보호하는 종래 기술 공정들은 실리콘 질화물을 사용하여 왔다. 역시 이미 언급하였듯이, 이렇게 침착된 실리콘 질화물을 피복하는 층을 사용하는 것은 실리콘 직화물과 구리 사이의 불량한 접착력으로 인해 신뢰성 문제를 낳는다. 본 발명에 따르면, 접착력은 개재하는 구리 실리사이드층의 부가에 의해 훨씬 개선된다. 이렇게 개재하는 구리 실리사이드층은 제 5 도에 도시되고 실리사이드층의형성에 대해서는 이하에 기술한다.
본 발명의 일 실시예에 따르면, 실리콘 질화물은 역시 구리 부재들의 노출된 표면들을 피복하기 위해 사용되지만, 실리콘 질화물과 이들 구리 부재 사이의 접착력은 종래 기술의 공정들에 비해 훨씬 향상된다. 향상된 접착력은 개재하는 구리 실리사이드의 사용과 관련이 있다. 이하 본 발명에 따라 구리 실리사이드층을 형성하는 하나의 방법이 제 1 도와 제 5 도를 참조하여 설명된다. 구리 상호접속물, 구리 플러그 등과 같은 형태로, 원하는 구리 구조를 형성할 때, 장치는 PECVD 반응 챔버에 위치한다. 이미 언급하였듯이, PECVD는 과거에는 구리 표면에 실리콘 질화 물막들(silicon nitride films)을 침착하기 위해 사용되었다. 그러나, 본 발명에 따라, PECVD 침착 과정은 구리 실리사이드 형성 단계를 부가하여 보강된다. 실리콘 질화물을 실제 침착하기 전에 또한 반응기내에 플라즈마를 발생하기 전에, 시레인이 반응 챔버에 도입된다. 시레인은 구리의 노출된 부분들과 반응하여 구리 실리사이드층을 만든다. 본 발명의 바람직한 실시예에서는 구리 실리사이드를 형성하기 위해 시레인 증기가 사용되었지만, 디시레인(disilane), 디클로시레인(dichlorosilane) , 테트라에틸오로소규산염(tetraethylorthosilicate) 같은 다른 실리콘 함유 가스가 역시 본 발명을 구현하는데 알맞다는 것을 당업자는 이해할 수 있을 것이다. PECVD 반응 챔버내에서 실리사이드화 공정(silicidation process)의기간은 실리사이드층의 원하는 두께에 따라 변할 것이다. 더욱이, 실리사이드를 형성하는 시간은 다양한 처리 변수들에 의존할 것이다. 본 발명을 구현하는데 사용되는 알맞은 처리 변수 목록은 아래 테이블 1 에 나타난다. 기재된 많은 처리 변수들이 반응기 크기와 구조에 따라 변할 것이기 때문에, 테이블 1 은 상업적으로 유용한 많은 PECVD 시스템에 알맞은 처리 변수들의 범위를 포함한다. 테이블 1 의 실리사이드화 칼럼에 나타낸 것과 같이, 질소(N2) 가스도 실리사이드화 단계 중에 반응챔버내로 도입된다. 테이블 1 에 시간으로서 나타낸 실리사이드화 단계의 기간은 "가변(variable)"으로 기재되어 있다 이는 주어진 두께의 실리사이드를 형성하는데 필요한 시간이 선택된 다른 변수들에 따라 변하기 때문이다. 예를 들어, 반응 챔버내의 더 높은 농도의 시레인, 더 높은 서셉터(susceptor) 온도, 또는 더 높은 압력이 실리사이드화 공정을 더욱 빠르게 한다. 테이블 1 에 기재된 범위가 유용한 지침을 제공하지만, 어떤 소정의 시스템에 대해서도 시간을 포함하는 적당한 변수가 실험을 통해 선택되어야 할 것이다
본 발명의 범위의 이해와 본 발명을 실행하는 데 도움을 줄 테이블 l에 나타난 정보의 다른 특징들은 유량을 포함한다. 주어진 가스 유량 범위는 분당 표준 평방 센티미터(sccm)로 기재된다. 표의 셀이 "- - - -"을 포함하면, 변수는 없든지 공정의 특정 단계에 적용할 수 없다. 예를 들어, 가스는 변환 단계 동안에 반응 챔버로 도입되지 않고, 또한 실리사이드화 단계 또한 변환 단계 동안에 발생된 플라즈마도 아니다. "간격"은 서셉터 또는 기판 홀더와 플라즈마 소스 사이의 거리를 나타낸타. 어떤 시스템들에서, 간격은 mil로 측정되고 그 경우에 범위는 200-800mils 이다. 온도는 서셉터에 매립된 열전쌍에 의해 측정된 서셉터 온도이다. 챔버내의 압력은 어떤 시스템들에서는 torr로 측정될 수 있다. 0.067 내지 67 킬로파스칼(kPa)의 범위가 대략 0.5-500torr의 범위와 같다. 범위들이 변환 단계에서 변수들에 대해서는 기재되지 않았지만 특정된 정확한 값이외의 다른 값들도 사용될 수 있다. 또한, 실리사이드화 단계 동안에 특정된 범위가 침착 단계에서 사용된 것과 동일하다는 사실은 동일한 값이 각각의 단계에 대해 선택되어야 한다는 것을 의미한다. 일예로서, 온도는 실리사이드화 단계에서 250℃ 이지만 침착 단계동안에는 300℃ 이다. 더욱이, 다른 가스들이 실리사이드화 및 침착 단계들 동안에 사용될 수 있다. 멀티-챔버 시스템(multi-chamber system)내에 다른 챔버들이 역시 침착과 실리사이드화를 위해 사용될 수 있고 여기서 진공은 깨지지 않고 본래의 장소에서 공정이 유지된다.
시간 또는 다른 공정 변수를 특정하기보다는, 본 발명에 따른 공정을 이용하는 더 유용한 측정은 얻어진 실리사이드 두께이다, 일반적인 규칙으로서, 실리사이드층의 두께는 구리의 전체 두께의 10% 를 초과하지 않아야 한다. 예를 들어 제 5도에서, 실리사이드층(32)은 이전에 기술된 공정에 따라 구리 상호접속물(30)상에형성된다. 바람직하게는, 제 5 도에 "X"로 나타난 층(32)의 두께는 제 5 도에 "Y",로 나타낸 구리 상호접속물의 전체 두께의 10% 보다 더 크지 않아야 한다. 전체 구리 두께의 10% 보다 더 작은 실리사이드층의 두께를 제한하는 이유는 실리사이드화가 구리 상호접속물의 저항을 저하시키기 때문이다. 그러나, 저항이 중요한 쟁점이 아닌 다른 응용들에서, 실리사이드화 두께는 정밀하게 제어될 필요가 없다. 또한, 몇몇 응용들은 구리 부재의 전체 두께를 실리사이드화하는 이점을 발견할 수 있다. 일반적으로 실리사이드층이 구리 상호접속물의 전체 두께의 10% 를 초과하지 않아야 하지만, 100 옹스트롬(100Å) 보다 얇거나 전체 구리 두께의 2% 보다 작은 실리사이드층이 구리 부재에 대해 후속으로 침착된 PECVD 실리콘 질화물의 접착력을 크게 향상하는데 충분하다는 결과들이 나타났다. 이러한 결과들은 실리사이드화 단계에서 시간에 따라 소비된 구리양(다른 말로 실리사이드 두께)을 도시한 그래프인 제 6 도에 나타내었다. 그래프상의 점 "A"는 10 옹스트롬(10Å) 두께보다 작은 실리사이드층에 해당된다. 그러한 두께는 실리콘 질화물층의 접착력을 충분히 개선하는데는 불충분하다는 것을 실험으로 알수 있다. 그러나, 제 6 도의 점 "B"는 약 80 옹스트롬(80Å)의 실리사이드 두께에 해당하여 접착력이 상당히 개선된다.
실리사이드층(32)이 구리층의 노출된 표면에 형성된 후에, CVD 시스템의 변수들이 조정되어 실리콘 질화물층의 침착이 시작된다. 침착 공정을 실제로 시작하기 전에, 테이블 1 에 나타낸 것과 같은 변환 과정이 포함된다. 변환 기간의 목적은 실리사이드화 과정 동안에 도입된 반응 챔버의 가스를 제거하는 것이다. 테이블 1 이 나타내는 바와 같이, 이것은 챔버로의 모든 기스들의 흐름을 중지하고 압력스로틀을 열어서 달성될 수 있다. 변환 단계는 예를 들어 수초 정도로 짧아도 된다. 챔버를 세정한 후에 실리콘 질화물 침착을 시작할 수 있다. 본 발명의 한가지 실시예에 따라, 실리콘 질화물은 플라즈마 존재시 시레인, 암모니아(NH3)와, 질소를 도입함으로써 침착된다. 이미 언급하였듯이, 실리콘 질화물의 플라즈마 인핸스트 침착의 필요성은 저온 백 엔드 프로세스(low temperature back end process)에 대한 필요성 때문이다. 테이블 1은 본 발명의 실시예에 따라 통상의 PECVD 시스템에서 실리콘 질화물 층을 침착하는 데 알맞은 공정 변수들을 나타낸다. 게다가, 요구되는 막 두께를 달성하는 데 필요한 침착 시간이 사용되는 반응기의 구조, 형상, 디자인에 따라 테이블 1에 나타낸 범위 내에서 크게 변하기 때문에 시간은 테이블 1 에서 "가변"로 남는다. 테이블 1 의 침착 단계에 제공된 범위들은 대부분의 종래 PECVD 반응기 시스템들에 사용하기 알맞은 것으로 예측된다. 테이블 1 및 상기 설명은 특히 시레인과 암모니아 가스들의 사용과 관련이 있으나, 다른 가스들이 본 발명에 따라 실리사이드층 또는 피복층을 형성하는데 사용된다는 것을 알 수 있다. 예를 들어, 노출된 구리 표면위에 실리사이드층을 형성하기 위해, 다양한 실리콘 함유 가스 종이 사용될 수 있다. 예를 들어 디시레인, 디클로로시레인, 테트라에틸오르소규산염 등이다. 마찬가지로 실리콘 질화물막 침착에서 질소 함유 가스에 더하여 다양한 실리콘 함유 가스 종이 결합되어 실리콘 질화물막을 형성한다. 암모니아 외의 알맞은 질소 함유 가스 종이 질소, 헥사메틸디실라잔, 또는 반도체 제조에 사용되는 다른 질소 함유 가스 종을 포함할 수 있다. 실리사이드층과 실리콘 질화물층을 형성하는 실리콘 함유 가스 종은 동일할 필요가 없지만 바람직한 실시예에서는 동일한 가스가 양 단계들에 사용된다.
특정의 실리콘 질화물 침착에 대한 시간이 반응기 설계와 선택된 특정 처리 변수들에 따라 변하지만, 구리를 피복하는데 사용된 실리콘 질화물층의 통상적인 두께는 2000Å정도이다. 질화물층의 두께는 구리의 확산 및 실리콘 질화물층을 통한 오염들이 금지되는 두께이어야 한다. 제 5 도에 도시한 것과 같이, 실리콘 질화물층(34)은 상기한 침착 공정을 이용하여 전체 장치 표면을 가로질러 침착된다. 실리콘 질화물의 블랭킷 침착(blanket deposition)은 원하는 결과이다. 피복 기능에 부과하여 실리콘 질화물층들은 종종 에칭 또는 연마 중지층으로서도 사용된다. 그러한 응용에서, 실리콘 질화물의 블랭킷 층이 바람직하다. 실리콘 질화물 침착과 대비하여, 실리사이드층(32)의 형성은 제 5 도에도 도시된 바와 같이 자기-정합 공정(self-aligned process)이다. 반응 챔버로의 시레인(silane)의 도입시, 실리사이드는 단지 노출된 구리 표면상에 형성될 것이다. 시레인은 어떠한 노출된 유전체 표면들과도 반응하지 않을 것이다(이론적으로 구리 실리사이드층은 플라즈마 존재시 시레인을 이용하여 형성되지만 이것은 또한 비-자기-정합 방식으로 유전체 표면 들상에 비결정 실리콘을 침착하는 불필요한 결과를 갖는다는 것을 주의 해야한다).또한 어떤 다른 노출된 전도 부재들도 구리 실리사이드화 공정 동안에 실리사이드가 될 수 있다는 것을 주의해야 한다. 테이블 1에 기재된 실리사이드화 변수들을 조절함으로써 다른 부재들의 원하는 실리사이드화가 제어될 수 있다. 실리사이드화가 실온에서조차 발생할 수 있도록 구리는 실리콘과 용이하게 반응한다. 그러나,다른 물질들에서 실리사이드화는 용이하지 않을 수 있다. 따라서, 챔버내의 온도를 낮춤으로써 다른 전도 부재들의 실리사이드화는 금지될 수 있다.
전술의 내용은 본 발명의 많은 이점을 기술한다. 본 발명의 명백한 이점은 실리사이드화층이 PECVD 실리콘 질화물 작용으로 본래의 장소에 형성될 수 있다는 사실이다. 달리 말하면, 실리사이드화 및 실리콘 질화물 침착 모두는 진공을 파괴하지 않는(즉 대기에 기판을 노출하지 않고) 하나의 시스템으로 그리고 동일한 반응기 챔버내에서 일어날 수 있다. 두개의 개별 단계들을 실행하는데 필요한 모든 것은 반응기 챔버내로의 가스 유량을 변화하고 실리사이드화 공정이 아닌 침착 과정 동안에 플라즈마를 발생하는 것이다. 이러한 실리사이드층의 형성물이 본래의 장소에 형성될 수 있기 때문에 본 발명에 따른 방법은 제조 공정에 무의미한 시간과 비용만을 부가한다. 실리사이드화 공정을 위해 특별한 시간이 주어질 수 없지만, 일반적으로 전술한 이유 때문에 본 발명에 따라 이용된 실리사이드화 공정은 300 초를 초과하지 말아야 한다. 다른 중요한 이점은 단지 구리 표면들 상에 형성된 얇은 실리사이드층만으로 접착력이 상당히 개선된다는 것이다. 실리사이드층 두께가 증가하면 반드시 소모된 구리양도 증가하므로 얇은 층이 바람직하다. 구리 실리사이드는 구리보다 더 높은 저항을 가지므로, 구리 부재에서 가능한 한 가장 낮은 저항을 얻기 위해, 구리 실리사이드층은 최소 두께를 유지해야 한다. 그러나, 위에 나타낸 바와 같이 저항이 상호접속물 응용만큼 중요하지 않은 응용들이 있을수도 있다. 본 발명의 다른 이점은 피복층으로서 형성된 벌크 실리콘 질화물막(bulk silicon nitride film)의 원하는 성질이 유지되는 것이다. 실리콘질화물 침착 이전에 실리사이드화 공정은 하부의 구리 부재들로부터 거의 벗겨지지 않는 다는 사실외에, 실리콘 질화물 막의 물리적 특성들에 대한 영향은 관찰되지 않는다.
따라서, 앞에서 설명된 필요성과 이점들을 완전히 충족시키는 반도체 장치들에서 구리를 피복하는 방법이 본 발명에 따라 제공되는 것이 명백하다. 비록, 본 발명이 그 특정 실시예들을 참조하여 도시되고 기술되었지만, 본 발명은 이러한 예를 든 실시예에 한정되는 것은 아니다. 당업자는 본 발명의 범주를 벗어나지 않고 다양한 변형들이 만들어 질 수 있다는 것을 알 수 있을 것이다. 예를 들어, 본 발명은 상호접속물들의 형성을 포함하는 구리 응용들에 한정되는 것은 아니다. 오히려, 본 발명은 반도체 장치 제조들에서 어떠한 구리 사용과도 관련지어 사용될 수 있다. 한가지 예로서, 본 발명은 구리 플러그들의 형성과 관련지어 사용될 수 있다. 또한, 본 발명은 단기 구리 부재의 상부 표면에서만 피복층을 형성하는 것에 제한되지는 않는다. 본 발명은 어떠한 노출된 구리 표면상에도 확산 장벽 또는 피복층을 형성하는데 사용될 수 있다 또한, 본 발명은 CMP 공정을 이용한 구리 부재들의 형성에 제한되지 않는다. 에칭과 함께 침착 및 선택적인 침착을 포함하는 반도체 장치내에 구리 부재를 형성하는 어떠한 방법도 본 발명을 구현하는 데 사용하기 적합하다. 본 발명은 반도체 장치내에 어떤 특정 레벨에 그 사용이 제한되지 않는다. 반도체 장치는 다중 유전체 및 전도층들을 포함한다. 본 발명은 이들 층들 중 어떠한 층에도 사용될 수 있고, 제조 단계 중 어떠한 제조 단계에서도 사용될 수 있다. 또한, 본 발명은 테이블 1 에 제공된 특정 공정 변수에 제한되지 않는다는 것을 알아야 한다. 이들 변수들은 본 발명을 구현하는 데 통상적이고 상업적으로 이용가능한 PECVD 시스템들에 사용되는 적당한 변수를 단지 나타낸다. 본 발명은 PECVD 시스템들에 엄격히 제한되지 않을 뿐 아니라, 오히려 구리 야금과 양립할 수 있는 어떤 저온 침착 공정과 관련지어 사용될 수 있다. 또한, 본 발명은 순수한 구리 부재들의 사용을 필요로 하지 않는다는 것도 중요하다. 또한, 구리 합금들은 본 발명에 따라 실리사이드가 될 수 있다. 마찬가지로, 구리 부재를 피복하기 위해 사용되는 실리콘 질화물층은 산소 또는 수소같은 다른 구성요소들을 포함할 수 있다. 그러므로, 본 발명은 첨부된 청구 범위에 속하는 그러한 모든 변화들 및 변경들을 포함하고자 한다.
제 1 도는 본 발명의 일 실시예에 따라 반도체 장치에서 구리를 피복하는 공정을 도시한 흐름도.
제 2 도 내지 제 5 도는 제 1 도의 공정에 따라 반도체 장치가 제조될 때의 반도체 장치 부분의 단면도.
제 6 도는 본 발명의 공정에 따라 실리사이드화 시간(silicidation time)에 소비된 구리 두께를 비교한 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
10:반도체 장치 12:기판
14:유전체층 18:도핑된 영역

Claims (3)

  1. 반도체 장치(10)를 제조하는 방법에 있어서,
    반도체 장치내에 노출된 표면을 갖는 구리 부재(30)를 형성하는 단계,
    실리콘 함유 가스를 상기 노출된 표면과 반응시키고, 상기 노출된 구리 부재표면상에 구리 실리사이드층(32)을 형성하는 단계, 및
    상기 구리 실리사이드층에 실리콘 질화물을 포함하는 층(34)을 침착하는 단계를 포함하는, 반도체 장치 제조 방법.
  2. 반도체 장치를 제조하는 방법에 있어서,
    반도체 기판(12)을 제공하는 단계;
    상기 기판 위에 놓이는 개구(24)를 갖는 유전체층(22)을 형성하는 단계;
    구리가 실질적으로 상기 개구를 채우도록 상기 유전체층 위에 구리층(28)을 침착하는 단계;
    상기 노출된 개구내에 상기 구리층의 표면을 남겨놓고 상기 개구 밖의 상기 구리층 부분들을 제거하는 단계, 및
    화학적 기상 침착 공정을 이용하여 확산 장벽 물질(diffusion barrier material)(34)로 상기 구리 표면을 피복하는 단계를 포함하고,
    상기 피복하는 단계는,
    실리콘을 포함하는 증기 종들(vapor species)을 상기 구리 표면과 반응시켜구리 실리사이드층(32)을 형성하는 단계, 및
    실리콘을 포함하는 상기 증기 종들을 질소를 포함하는 증기 종들과 반응시켜 상기 구리 실리사이드층 위에 실리콘 질화물을 포함하는 층(34)을 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
  3. 반도체 장치(10)을 제조하는 방법에 있어서,
    위에 놓인 유전체층(22)을 갖는 반도체 기판(12)을 제공하는 단계;
    상기 기판 위에 노출된 표면을 갖는 구리 부재(30)를 형성하는 단계;
    화학적 기상 침착 반응 챔버에 상기 기판을 배치하는 단계;
    상기 노출된 구리 표면에 구리 실리사이드층(32)을 형성하기 위해 상기 반응 챔버에 시레인을 도입하는 단계;
    상기 챔버 내에 플라즈마를 발생시키는 단계; 및
    상기 구리 실리사이드층에 실리콘 질화물을 피복하는 층(34)을 침착하기 위해 상기 플라즈마 존재시 반응 챔버에 시레인과 암모니아를 도입하는 단계를 포함하는, 반도체 장치 제조 방법.
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