JP2000021783A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】引っ張り歪み又は圧縮歪みが加えられた歪み半
導体層を有する半導体装置において、バッファ層の厚さ
を薄くする。 【解決手段】ｐ型Ｓｉ基板１０上に、表面に凹凸を有す
るノンドープのＧｅ転移転換層１１が６ＭＬ（約１ｎ
ｍ），緩和したノンドープＳｉ0.7 Ｇｅ0.3 バッファ層
（５０ｎｍ）１２，ｎ型Ｓｉ0.7 Ｇｅ0.3 キャリア供給
層１３，ノンドープＳｉ0.7 Ｇｅ0.3 スペーサ層１４，
ノンドープ歪Ｓｉチャネル層（１０ｎｍ）１５，ノンド
ープＳｉ0.7 Ｇｅ0.3 キャップ層（２０ｎｍ）１６及び
ノンドープ歪Ｓｉキャップ層１７（２ｎｍ）が順次積層
されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高速化，低消費電
力化を図った半導体装置及びその製造方法に係わり、特
に内部又は表面に引っ張り歪み又は圧縮歪みが加えられ
た半導体層を有する半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】電子機器、情報端末の小型化が進行して
いく現在、電子素子は動作速度を低下させることなく消
費電力を低減することが強く求められている。又、携帯
情報機器に限らず、電子機器の低消費電力化は環境保
全、エネルギー資源の保全の観点からも重要な課題であ
る。
【０００３】従来の電子回路はバルクのＳｉを基板とし
て用いており、素子寸法の微細化によって上記課題に立
ち向かっている。しかし、素子の微細化には物理的、経
済的な壁が見えつつあり、今後は微細化以外の手法によ
る高速、低消費電力化の技術を確立する必要がある。
【０００４】従来ＵＬＳＩ等の電子素子に用いられてい
るｎ型にドープされた無歪みＳｉのフェルミ面付近の電
子状態は、６重に縮退している。そのため、図６に示す
ように、ある谷（波数空間に於いて、フェルミエネルギ
ーＥF にある電子の等エネルギー面の領域：図の回転楕
円体状の領域）に存在する電子は、フォノンによって他
の５つの谷へと散乱される。この様な谷間散乱は電子の
移動度を低下させる要因となる。
【０００５】一方、Ｓｉの薄膜に対して（００１）基板
に平行な面内に引っ張り歪みを加えると、ＥF 近傍のエ
ネルギーを有する電子状態は、２重に縮退した基底状態
と４重に縮退した励起状態に分離する。電子の分布が、
フェルミ分布から極端にはずれない状態（高電界が印化
されていない場合など）では、ほとんどの電子は２重縮
退した基底状態にとどまる。その結果、電子の谷間散乱
は、もう一方の谷との間の散乱に制限される。その結
果、面内方向での移動度が上昇する。従って、例えば引
っ張り歪みが加えられたＳｉ層をｎ−ＭＯＳＦＥＴのチ
ャネルに用いると、従来素子よりも高速動作が可能とな
ることが期待される。
【０００６】一方、この歪みＳｉ層やＳｉ基板上に形成
された圧縮歪みＳｉＧｅ層を正孔チャネルとして用いた
場合、正孔質量の減少や価電子帯の縮退が解ける効果に
より、やはり正孔の移動度が向上することが指摘されて
いる。その結果、ｐ−ＭＯＳＦＥＴやｎ−ＭＯＤＦＥＴ
などの動作速度の向上が期待出来る。いずれの場合にも
重要なことは、従来のＳｉ素子と同程度かそれ以下の動
作電圧においてもＳｉ以上の高速動作が期待できること
である。これは、高速動作と低消費電力化を両立できる
可能性を示している。
【０００７】引っ張り歪みＳｉは、Ｓｉよりも格子定数
の大きな結晶上にＳｉをエピタキシャル成長することに
よって得られる。通常、Ｓｉ基板上に格子緩和したＳｉ
Ｇｅバッファ層を成長し、その上にＳｉ薄膜を成長させ
る。
【０００８】ところが、格子緩和した低転位密度のＳｉ
Ｇｅ表面を得るためには、数μｍに及ぶ厚いバッファ層
が必要であった。バッファ層が薄い場合、ＳｉＧｅ層の
表面に圧縮歪みが残留し、得られる歪み量が十分でな
い、あるいは格子緩和は十分でも転位密度が高い等の問
題が生じるからである。しかし、厚いバッファ層の形成
には、数十分〜数時間と非常に長い時間がかかるためス
ループットが減少するという問題が発生する。
【０００９】また、歪みＳｉ素子領域と通常のＳｉ−Ｍ
ＯＳ領域を同一基板上に形成しようとする場合、厚いＳ
ｉＧｅバッファ層による数μｍの大きな投差が生じてし
まい、リソグラフィや電極形成なとのプロセスに困難を
きたすという問題があった。
【００１０】また、近年、寄生容量を低減して高速化を
図る手法として、ＳＯＩ基板上への素子作成技術が用い
られているが、厚いＳｉＧｅバッファ層はこの技術との
整合性も悪い。すなわち、厚いＳｉＧｅバッファ層の存
在によって結局ｐｎ接合面積が増大して寄生容量が増大
し、ＳＯＩ基板を用いる意味が失われる。
【００１１】また、ＳｉＧｅバッファ層表面での転位密
度は１０4 〜１０7 ｃｍ-2という大きな値を示す。この
値は、現実的な素子、特に集積化素子を作製するにはま
だ不十分である。
【００１２】特に集積化素子の作製においては、歩留ま
り、特性の均一性の点から更に要求は厳しくなり、１．
０×１０3 ｃｍ-2以下に転位密度を抑制することが必要
となる。しかし、従来の技術では、ＳｉＧｅバッファ層
表面での転位密度は１０4 〜１０7 ｃｍ-2という非常に
大きい値を示しており、集積化素子の実現は困難であ
る。
【００１３】
【発明が解決しようとする課題】上述したように、厚い
ＳｉＧｅバッファ層を形成すると、スループットが低く
なるために、製造コストが増大するという問題があっ
た。また、厚いバッファ層であると、大きな段差が生じ
るため、リソグラフィや電極形成などのプロセスが困難
であるという問題があった。
【００１４】また、バッファ層の転移密度を１．０×１
０3 ｃｍ-2以下に抑制する必要があるが、従来技術で得
られるＳｉＧｅバッファ層表面での転位密度は１０4 〜
１０7 ｃｍ-2という非常に大きい値を示しており、集積
化素子の実現は困難であるという問題があった。
【００１５】本発明の目的は、引っ張り歪み又は圧縮歪
みが加えられた歪み半導体層を有し、低転移密度，且つ
十分薄いバッファ層を有し、高速化及び低消費電力化を
図り得る半導体装置及びその製造方法を提供することに
ある。
【００１６】
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。 （１） 本発明（請求項１）の半導体装置は、引っ張り
歪み又は圧縮歪みが加えられた歪み半導体層を有する半
導体装置であって、第１の半導体層と、この第１の半導
体層上に形成され、表面に凹凸を有し、且つ第１の半導
体層と格子定数が異なる第２の半導体層と、この第２の
半導体層上に形成されたバッファ層と、このバッファ層
上に形成され、該バッファ層と格子定数が異なる前記歪
み半導体層とを具備してなることを特徴とする。
【００１７】歪み半導体層は、電子又は正孔の走行チャ
ネルとして用いられる。 （２） 本発明（請求項２）の半導体装置は、シリコン
基板上に引っ張り歪み又は圧縮歪みが加えられた歪みＳ
ｉ1-z Ｇｅz 層を有する半導体装置であって、前記シリ
コン基板上に形成され、表面に凹凸を有するＳｉ1-x Ｇ
ｅx （１≧ｘ＞０）層と、このＳｉ1-x Ｇｅx 層上に形
成されたＳｉ1-y Ｇｅy （ｘ≠ｙ）バッファ層と、この
Ｓｉ1-y Ｇｅy 層上に形成された前記歪みＳｉ1-z Ｇｅ
z （ｚ≠ｙ）層とを具備してなることを特徴とする。
【００１８】ｘ＞ｙ＞ｚ、又はｘ＞ｙ且つｚ＞ｙである
ことが好ましい。Ｓｉ1-x Ｇｅx （１≧ｘ＞０）層の平
均膜厚は１〜５ｎｍであることが好ましい。
【００１９】Ｓｉ1-z Ｇｅz 層は、電子又は正孔の走行
チャネルとして用いられる。 （３） 本発明（請求項３）の半導体装置の製造方法
は、引っ張り歪み又は圧縮歪みが加えられた歪み半導体
層を有する半導体装置の製造方法であって、第１の半導
体層上に、第１の半導体層と格子定数が異なり、表面に
凹凸を有する第２の半導体層を形成する工程と、第２の
半導体層上にアモルファス状態のバッファ層を形成する
工程と、アニールしてアモルファス状態の前記バッファ
層を結晶化させる工程と、前記バッファ層上に、該バッ
ファ層と格子定数が異なる前記歪み半導体層を形成する
工程とを含むことを特徴とする。
【００２０】表面に凹凸を有する第２の半導体層は、島
状成長によって形成される。第１の半導体層はシリコン
基板であり、第２〜４の半導体層はそれぞれＳｉ1-x Ｇ
ｅx （１≧ｘ＞０）層，Ｓｉ1-y Ｇｅy （ｘ≠ｙ）層，
Ｓｉ1-z Ｇｅz （ｚ≠ｙ）層である。
【００２１】シリコン基板と、このシリコン基板上に形
成され、表面に凹凸を有するＳｉ1-x Ｇｅx （１≧ｘ＞
０）層と、Ｓｉ1-x Ｇｅx 層上に形成されたＳｉ1-y Ｇ
ｅy（ｘ≠ｙ）層と、このＳｉ1-y Ｇｅy （ｘ≠ｙ）層
の所定領域上に形成されたＳｉ1-z1Ｇｅz1（ｚ１≠ｙ）
層と、前記Ｓｉ1-y Ｇｅy （ｘ≠ｙ）層上のＳｉ1-z1Ｇ
ｅz1（ｚ１≠ｙ）層が形成されていない領域に形成され
たＳｉ1-z2Ｇｅz2とを具備してなる。なお、前記Ｓｉ
1-z1Ｇｅz1とＳｉ1-z2Ｇｅz2とは、逆極性の伝導チャネ
ルとして働く。
【００２２】［作用］本発明は、上記構成によって以下
の作用・効果を有する。第１の半導体層上に表面に凹凸
を有する第２の半導体層を形成すると、凸部と凸部との
境界領域に歪が蓄積され、結晶欠陥が入りやすい状況と
なる。この上にアモルファス状態のバッファ層を堆積し
てアニールすると、第２の半導体層に接している領域か
ら結晶化が始まる。バッファ層は、第２の半導体層より
も格子定数が大きいため、結晶化が進むにつれて歪エネ
ルギーが蓄積していく。歪みエネルギーがある臨界値を
超えると、前記境界領域近傍において、結晶層とアモル
ファス層との界面から第２の半導体層に向けて転移が生
じる。
【００２３】更に結晶化が進むと、この転移をきっかけ
として、凸部と凸部の境界領域を縫うようにして転移が
基板に平行方向に生じる。その結果、結晶層の表面に達
する貫通転移の密度を低く抑えた上で、島状構造領域に
基板に平行に高密度に転移を発生させることが出来る。
バッファ層と第１の半導体層との格子定数の差は転移に
吸収されるため、低転位密度で十分緩和したバッファ層
が得られる。
【００２４】また、凹凸を有する第２の半導体層上に直
接エピタキシャル成長を行ってバッファ層を形成する
と、バッファ層の表面に凹凸が形成されてしまい、表面
を平坦化する工程が必要となる。しかし、本発明の様
に、下地の凹凸が反映されないアモルファス状態のバッ
ファ層を形成した後、バッファ層を結晶化させることに
よって、表面が平坦なバッファ層が容易に得られる。
【００２５】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。 ［第１実施形態］図１は、本発明の第１実施形態に係わ
る半導体素子の要部構成を示す断面図である。本実施形
態は、歪Ｓｉチャネルを用いたｎ型変調ドープ電界効果
トランジスタ（ｎＭＯＤＦＥＴ）である。
【００２６】ｐ型Ｓｉ基板（第１の半導体層）１０上
に、表面に凹凸を有するノンドープのＧｅ転移転換層
（第２の半導体層，Ｓｉ1-x Ｇｅx （１≧ｘ＞０）層）
１１が６ＭＬ（平均厚さ約１ｎｍ），緩和したノンドー
プＳｉ0.7 Ｇｅ0.3 バッファ層（第３の半導体層，Ｓｉ
1-y Ｇｅy （ｘ≠ｙ）層）（５０ｎｍ）１２，ｎ型Ｓｉ
0.7 Ｇｅ0.3 キャリア供給層（ｎ＝４．０×１０18ｃｍ
-3、１０ｎｍ）１３，ノンドープＳｉ0.7 Ｇｅ0.3 スペ
ーサ層（２．５ｎｍ）１４，ノンドープ歪Ｓｉチャネル
層（歪み半導体層，Ｓｉ1-z Ｇｅz （ｚ≠ｙ）層）（１
０ｎｍ）１５，ノンドープＳｉ0.7 Ｇｅ0.3 キャップ層
（２０ｎｍ）１６及びノンドープ歪Ｓｉキャップ層１７
（２ｎｍ）が順次積層されている。
【００２７】Ｓｉキャップ層１７，〜Ｓｉ0.7 Ｇｅ0.3
バッファ層１２の積層構造にイオン打ち込みとアニール
によって形成されたｎ型拡散領域１８とｎ型拡散領域１
８上に形成されたＡｌ電極１９とからなるソース，ドレ
インが形成されている。Ｓｉキャップ層１７上のＡｌ電
極１９に挟まれた領域には、Ｐｔ（２０ｎｍ）／Ｔｉ
（２０ｎｍ）／Ａｌ（２００ｎｍ）によって構成された
ショットキーゲート電極２０が形成されている。
【００２８】本実施形態において、Ｓｉ基板１０とバッ
ファ層１２とのあいだの格子不整合による歪は、転移転
換層１１に基板１０に平行方向に生じた転移によって吸
収され、実質的に完全に緩和している。そのため、歪Ｓ
ｉチャネル１５には十分な引っ張り歪みが加わり、スペ
ーサ層１４とチャネル１５との界面付近に２次元電子ガ
スチャネル２１が形成される。
【００２９】次に、図２の工程断面図を用いて図１の半
導体素子の製造方法を説明する。先ず、図２（ａ）に示
すように、Ｓｉ基板１０上にＣＶＤ法によりＧｅを６Ｍ
Ｌ供給し、平均厚さ１ｎｍのＧｅ転移転換層１１を形成
する。なお、基板温度は５００℃である。Ｇｅ転移転換
層１１は、基板との格子不整合により島状に成長するの
で、底辺２０ｎｍ×２０〜１００ｎｍ高さ２ｎｍ程度の
島状構造が互いに隣接し、密接した構造が形成される。
従って、Ｇｅ転移転換層１１の表面には、図３の膜厚分
布に示すように、凹凸が形成されている。なお、図３の
膜厚分布はＡＦＭによって得られた結果である。
【００３０】Ｇｅ転移転換層１１の島状構造の状態を図
４に示す。図４に示すように、Ｇｅ転移転換層１１の島
の頂上付近は、横方向の変形によりある程度歪を緩和す
ることが出来るが、底部、特にとなりの島との境界領域
３０にストレスが集中する。
【００３１】次いで、原料ガスであるジシランの分圧を
１Ｐａまで増加し、アモルファスのノンドープＳｉ0.7
Ｇｅ0.3 層３１を５０ｎｍ成長する。そして、基板温度
を６００℃に昇温し、水素雰囲気中で１０分間アニール
する。アニールを開始すると、図２（ｂ）に示すよう
に、Ｇｅ層１１に接している部分のアモルファス層３１
から結晶化を開始し、結晶層３２が形成されていく。結
晶層３２が数ｎｍ程度になると、境界領域１０のうちの
特に弱い部分に貫通転移３３が生じる。更に結晶層３２
が成長すると、図２（ｃ）に示すように、Ｇｅ島の境界
領域を縫うようにして基板に平行な方向に網目状に貫通
転移３３が形成される。
【００３２】次いで、アモルファス層が完全に結晶化
し、緩和したノンドープＳｉ0.7 Ｇｅ0.3 バッファ層１
２が形成されたら、図２（ｄ）に示すように、ジシラン
分圧を通常のエピタキシャル成長条件（２．５×ｌ０-2
Ｐａ）に戻し、キャリア供給層１３、スペーサ層１４、
チャネル層１５、キャップ層１６，１７を順次積層す
る。
【００３３】その後、ウェハにイオン打ち込みやメタラ
イゼーションでソース、ドレインやゲートを形成してＦ
ＥＴが作り込まれるが、これらの製造プロセスは一般に
良く用いられているものであるので、詳細な説明は省
く。ただし、歪みシリコン層が緩和して転移が発生しな
いように、プロセスの上限温度は８５０℃程度に抑制す
る必要がある。
【００３４】なお、本実施形態においては、キャリア供
給層から上は通常のＣＶＤ成長を用いたが、転移転換層
１１より表面側の全ての層を初めからアモルファスで形
成し、結晶化することも可能である。
【００３５】［第２実施形態］図５は、本発明の第２実
施形態に係わる半導体素子の要部構成を示す断面図であ
る。なお、図５において、図１と同一な部分には同一符
号を付し、その詳細な説明を省略する。本実施形態の半
導体素子は、歪Ｓｉ層をｐ，ｎチャネルとして用いたＣ
ＭＯＳインバータである。
【００３６】ｎ型Ｓｉ基板１０上にｎ型Ｇｅ転移転換層
１１ａ、ｎ型緩和Ｓｉ0.7 Ｇｅ0.3層１２ａ、ｎ型歪み
シリコン層１５ａが形成されている。そして、所定領域
にイオン打ち込みによってｐ型ウェルが形成され、ｐ型
Ｇｅ転移転換層１１ｂ，ｐ型緩和Ｓｉ0.7 Ｇｅ0.3 層１
２ｂ及びｐ型歪みシリコン層１５ｂが形成されている。
なお、５５は絶縁膜である。
【００３７】また、図５に示したＣＭＯＳおいて、ｐＭ
ＯＳのソース５１ａ及びｎ型緩和層１２ａが配線５７ａ
を介して３Ｖにバイアスされ、ｎＭＯＳのソース５２ａ
及びｐ型緩和層１２ｂが配線５７ｃを介してアースに接
続されている。入力が両ＭＯＳのゲート５４ａ，５４ｂ
に加えられ、ｐＭＯＳのドレイン５１ｂとｎＭＯＳのド
レイン５１ｂが出力となる。
【００３８】ＣＭＯＳは、基板の構造以外は、通常のＳ
ｉ−ＣＭＯＳに使われているものと同様の構成なので、
詳細な説明を省略する。 ［第３実施形態］本実施形態では、通常のＭＯＳ構造の
変わりに、ヘテロ界面にチャネルを有するＭＯＳ構造
（ＨＭＯＳ）を用いた例を示す。
【００３９】図６は、本発明の第３実施形態に係わるＨ
ＭＯＳ構造を有する半導体素子の要部構成を示す断面図
である。なお、図６において、図１，５と同一な部分に
は同一符号を付し、その詳細な説明を省略する。
【００４０】ｎ−ＨＭＯＳに関しては、歪Ｓｉ層１５ｂ
とゲート酸化膜５３との間に５ｎｍ厚さのｐ型歪Ｓｉ
0.3 Ｇｅ0.7 （圧縮歪）層６１ｂを挿入すればよい。ｐ
−ＨＭＯＳに関しては、歪Ｓｉ層１５ａとゲート酸化膜
５３との間に、ｎＨＭＯＳと共用の膜厚１０ｎｍのｎ型
Ｓｉ0.3 Ｇｅ0.7 層６１ａと膜厚５ｎｍの歪Ｓｉ層（引
っ張り歪）６２ａを挿入する。なお、歪み層６１ａと歪
み層６１ｂとの膜厚の違いは、ｎ−ＨＭＯＳのゲート酸
化膜５３の形成により消費された分である。
【００４１】この場合、ｎチャネルは歪Ｓｉ層１５ｂと
歪Ｓｉ0.3 Ｇｅ0.7 層６１ｂとの界面付近に、また、ｐ
チャネルは歪Ｓｉ0.3 Ｇｅ0.7 層６１ａと歪Ｓｉ層６２
ａとの間にそれぞれ形成される。
【００４２】本実施形態の変形例として、第１実施形態
に示したような変調ドープ構造を用いこることも出来
る。その場合、ｐ，ｎチャネルの上部に、Ｓｉ0.3 Ｇｅ
0.7 スペーサ層を介してｐ型，ｎ型のＳｉ0.3 Ｇｅ0.7
キャリア供給層を付け加える必要がある。
【００４３】なお、本発明は、上記実施形態に限定され
るものではない。例えば、転移転換層としては、Ｓｉ
1-x Ｇｅx （１≧ｘ＞０）であれば良い。又、バッファ
層としては、Ｓｉ1-y Ｇｅy （ｘ≠ｙ）であれば良い。
又、チャネル層としては、Ｓｉ1-z Ｇｅz （ｚ≠ｙ）で
あれば良い。
【００４４】上述した組み合わせ以外にも、ＧａＡｓ
（第１の半導体層）／ＩｎＡｓ（第２の半導体層）／Ｉ
ｎＧａＡｓ（第３の半導体層）／ＩｎＧａＡｓ（歪み半
導体層），ＧａＡｓ（第１の半導体層）／ＩｎＰ（第２
の半導体層）／ＩｎＧａＡｓＰ（第３の半導体層）／Ｉ
ｎＧａＡｓ（歪み半導体層），ＩｎＰ（第１の半導体
層）／ＩｎＧａＰ（第２の半導体層）／ＩｎＧａＰ（第
３の半導体層）／ＩｎＧａＡｓ（歪み半導体層）などの
組み合わせが可能である。その他、本発明は、その要旨
を逸脱しない範囲で、種々変形して実施することが可能
である。
【００４５】
【発明の効果】以上説明したように本発明によれば、生
産性に優れ、かつ従来よりも転移密度の小さい歪みＳｉ
またはＳｉＧｅ層が得られる。その結果、従来のＳｉ電
子素子よりも低消費電力、高速動作が可能となる。
【図面の簡単な説明】
【図１】第１実施形態に係わる半導体素子の構成を示す
断面図。
【図２】図１の半導体素子の製造工程を示す工程断面
図。
【図３】Ｇｅ転移転換層の膜厚分布を示す図。
【図４】Ｇｅ転移転換層の状態を説明するための図。
【図５】第２実施形態に係わる半導体素子の構成を示す
断面図。
【図６】第３実施形態に係わる半導体素子の構成を示す
断面図。
【図７】Ｓｉのフェルミ面付近の電子状態を示す図。
【符号の説明】
１０…Ｓｉ基板（第１の半導体層） １１…転移転換層（第２の半導体層，Ｓｉ1-x Ｇｅx
層） １２…Ｓｉ0.7 Ｇｅ0.3 バッファ層（第３の半導体層，
Ｓｉ1-y Ｇｅy 層） １３…Ｓｉ0.7 Ｇｅ0.3 キャリア供給層 １４…Ｓｉ0.7 Ｇｅ0.3 スペーサ層 １５…歪Ｓｉチャネル層（歪み半導体層，Ｓｉ1-z Ｇｅ
z 層） １６…Ｓｉ0.7 Ｇｅ0.3 キャップ層 １７…歪Ｓｉキャップ層 １８…ｎ型拡散領域 １９…Ａｌ電極 ２０…ショットキーゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/778 21/338 29/812 Ｆターム(参考） 5F040 DB03 DC01 EE06 EM10 5F045 AA06 AB01 AC01 AD09 AF03 CA06 DA54 5F048 BA03 BA14 BB09 5F052 DB01 FA05 FA07 GC03 HA01 KA01 5F102 GD01 GJ02 GK02 GK09 GL02 GL09 GS01 GT03 HC01

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】引っ張り歪み又は圧縮歪みが加えられた歪
    み半導体層を有する半導体装置であって、 第１の半導体層と、この第１の半導体層上に形成され、
    表面に凹凸を有し、且つ第１の半導体層と格子定数が異
    なる第２の半導体層と、この第２の半導体層上に形成さ
    れたバッファ層と、このバッファ層上に形成され、該バ
    ッファ層と格子定数が異なる前記歪み半導体層とを具備
    してなることを特徴とする半導体装置。
  2. 【請求項２】シリコン基板上に引っ張り歪み又は圧縮歪
    みが加えられた歪みＳｉ1-z Ｇｅz層を有する半導体装
    置であって、 前記シリコン基板上に形成され、表面に凹凸を有するＳ
    ｉ1-x Ｇｅx （１≧ｘ＞０）層と、このＳｉ1-x Ｇｅx
    層上に形成されたＳｉ1-y Ｇｅy （ｘ≠ｙ）バッファ層
    と、このＳｉ1-y Ｇｅy 層上に形成された前記歪みＳｉ
    1-z Ｇｅz （ｚ≠ｙ）層とを具備してなることを特徴と
    する半導体装置。
  3. 【請求項３】引っ張り歪み又は圧縮歪みが加えられた歪
    み半導体層を有する半導体装置の製造方法であって、 第１の半導体層上に、第１の半導体層と格子定数が異な
    り、表面に凹凸を有する第２の半導体層を形成する工程
    と、第２の半導体層上にアモルファス状態のバッファ層
    を形成する工程と、アニールしてアモルファス状態の前
    記バッファ層を結晶化させる工程と、前記バッファ層上
    に、該バッファ層と格子定数が異なる前記歪み半導体層
    を形成する工程とを含むことを特徴とする半導体装置の
    製造方法。
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