WO2023037981A1 - 絶縁ゲート型半導体装置 - Google Patents

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▲櫛▼田知義
平本俊郎
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▲櫛▼田知義
平本俊郎
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    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • This specification discloses a technique related to an insulated gate semiconductor device.
  • Non-Patent Document 1 a horizontal insulated gate semiconductor device as disclosed in Non-Patent Document 1 is known.
  • 42 and 43 are examples of structural diagrams thereof.
  • the insulated gate semiconductor device of this structure is an offset gate structure of an n-channel insulated gate semiconductor device, and has a p-type body region 11 formed in an n-type low-concentration drift layer 2 on a p-type low-concentration semiconductor substrate 1. , a gate electrode 16 with a field plate formed on the p-type body region 11 with a gate insulating film 14 interposed therebetween, and an n-type heavily doped source region formed at one end of the gate electrode 16 in the p-type body region 11.
  • the depletion layer from the pn junction between the p-type high-resistance semiconductor substrate 1 and the n-type low-concentration drift layer 2 spreads to the surface of the n-type low-concentration drift layer 2, reducing the electric field on the surface. It has achieved pressure resistance. Therefore, this structure is called a RESURF (REduced SURface Field) structure.
  • RESURF REduced SURface Field
  • FIGS. 44 is a plan view of the SJ structure lateral SOI insulated gate semiconductor device
  • FIG. 45 is a sectional view taken along line BB in FIG. 44
  • FIG. 46 is taken along line CC in FIG. It is sectional drawing which shows a state.
  • Patent Document 1 discloses a similar structure.
  • the structure of the SOI insulated gate semiconductor device of this example includes a p-type body region 11 formed in a semiconductor substrate 2 and a trench gate electrode formed on the side wall of the p-type body region 11 with a gate insulating film 14 interposed therebetween. 16a, an n-type high concentration source region 12 formed along the upper edge of the trench gate electrode 16a, an n-type high concentration drain region 13 formed at a position separated from the trench gate electrode 16a, and between the drain and the gate. and a thick insulating film 17 formed on the drift region 100 .
  • the drift region 100 in this example has a structure in which plate-shaped n-type drift layers 30 and plate-shaped p-type low-concentration layers 40 are alternately and repeatedly laminated, and the doping surface density is almost equal.
  • a lower p-type drift layer 40 b is formed immediately below the lowest n-type drift layer 30
  • an upper p-type drift layer 40 a is formed above the highest n-type drift layer 30 .
  • the doping areal density of the upper p-type drift region 40a and the lower p-type drift region 40b is approximately half the doping areal density of the central p-type drift region 40.
  • One end of the plurality of n-type drift layers 30 is pn-junctioned to the p-type body region 11, the other end thereof is connected to the n-type high-concentration drain region 13, and branched from the n-type high-concentration drain region 13 side.
  • a plurality of n-type drift layers 30 (drift regions 100) connected in parallel are formed.
  • One ends of the plurality of p-type drift layers 40, 40a, 40b are connected to the p-type body region 11, and the other ends thereof are pn-junctioned to the n-type high-concentration drain region 13 side. are branched from and connected in parallel.
  • the insulated gate semiconductor device When the insulated gate semiconductor device is in the ON state, carriers (electrons) flow from the n-type high-concentration source region 12 to the plurality of n-type drift layers 30 through the inversion layer 15 immediately below the gate insulating film 14, and the drain-source Drift current flows in the electric field due to the voltage between the On the other hand, in the off state, the inversion layer 15 immediately below the gate insulating film 14 disappears.
  • the thicknesses of the n-type drift layer 30 and the p-type drift layer 40 are sufficiently thin, pn Both the n-type drift layer 30 and the p-type drift layer 40 are depleted by the depletion layer spreading from the junction, and the entire drift region 100 is depleted to effectively become a high-resistance i-type region having a very long i-type region.
  • the structure is equivalent to that of a horizontal pin diode. Therefore, even if the voltage between the drain and the source becomes as high as several hundreds of volts, the electric field is applied to the long i-type region, so that a high withstand voltage can be realized.
  • the concentration of the n-type drift layer 30 can be made several orders of magnitude higher than that of the i-type region, a low resistance can be achieved in the ON state. is.
  • the second conductivity type (p type) body region that determines the threshold voltage of the insulated gate transistor is formed after forming the first conductivity type (n type) drift layer. It is formed at a concentration higher than that concentration.
  • the threshold voltage of an insulated gate transistor must normally be ten and several volts or less due to usage restrictions, there is a limit to increasing the concentration of the second conductivity type (p-type) body region. Therefore, there is a limit to increasing the concentration of the first conductivity type (n-type) drift layer, and accordingly there is a limit to decreasing the resistance of the drift region.
  • the concentration of the first conductivity type (n-type) drift region is increased in order to reduce the resistance, the mobility of carriers decreases due to scattering caused by doped impurities. Therefore, the resistance, which is proportional to the product of carrier concentration and mobility, does not decrease as much as the ratio of high concentration. That is, there is a limit to the trade-off relationship between the drift region concentration and the drift region mobility in the conventional structure, and accordingly there is a limit to reducing the resistance of the drift region.
  • the technique disclosed in this specification is embodied in the following insulated gate semiconductor device. That is, it has a second-conductivity-type body region, a first-conductivity-type high-concentration source region, and a first-conductivity-type high-concentration drain region, which are made of a first semiconductor material.
  • the drift region comprises a first A first low-concentration layer, a second low-concentration layer, and a third low-concentration layer made of one semiconductor material, and between the first low-concentration layer and the second low-concentration layer or between the second low-concentration layer and the third a first-conductivity-type carrier-forming layer located on either side of the low-concentration layer, and a second-conductivity-type carrier-forming layer located on the other side, wherein the first-conductivity-type carrier-forming layer It has one or more different material layers made of a semiconductor material and a second semiconductor material having a different bandgap, and the first conductivity type carrier forming layer has a hetero interface with the one or more different material layers
  • a two-dimensional carrier layer of the first conductivity type is formed separately from the doping impurities, and one end of the carrier forming layer of the first conductivity type in the drift region is electrically connected to the drain region of the first conductivity type.
  • the other end of the first-conductivity-type carrier formation layer in the drift region is electrically connected to the first-conductivity-type source region via the first-conductivity-type inversion layer, and the second-conductivity-type carrier forming layer is electrically connected to the first-conductivity-type source region.
  • An insulated gate semiconductor device in which a second conductivity type carrier layer is generated in the carrier forming layer by one or more doping layers in the first semiconductor material and is electrically connected to the second conductivity type body region.
  • drift current can flow in the drift region in the ON state and the drift region can be depleted in the OFF state. That is, in the ON state (state in which the absolute value of the voltage applied to the gate electrode is equal to or greater than the absolute value of the threshold voltage), the first conductivity type inversion layer is generated at the interface between the second conductivity type body region and the gate insulating film. Further, a first conductivity type carrier is injected into the first conductivity type carrier forming layer, and a first conductivity type inversion layer and a first conductivity type carrier forming layer are formed between the first conductivity type source region and the first conductivity type drain electrode.
  • the pn junction between the first-conductivity-type carrier-forming layer and the second-conductivity-type carrier-forming layer has substantially the same potential, and the first-conductivity-type carrier-forming layer and the second-conductivity-type carrier forming layer are electrically connected to each other through the layers.
  • a first conductivity type carrier and a second conductivity type carrier are respectively formed in the type carrier forming layer.
  • the first-conductivity-type carrier-forming layer has at least a pair (that is, an even number of two or more) heterointerfaces, and the first-conductivity-type two-dimensional carriers are filled along each heterointerface. Thereby, the source electrode and the drain electrode are electrically connected with a relatively low resistance.
  • the first conductivity type inversion layer at the interface between the second conductivity type body region and the gate insulating film disappears. Then, supply of carriers to the first-conductivity-type carrier-forming layer is interrupted. Then, the source-drain voltage is applied as a reverse bias to the pn junction formed by the first-conductivity-type carrier layer and the second-conductivity-type carrier layer. The carrier layer is depleted, and the entire drift region including the first low-concentration layer, the second low-concentration layer, and the third low-concentration layer is depleted, and a high voltage can be applied between the source and the drain.
  • the second-conductivity-type body region is any one of the first low-concentration layer, the second low-concentration layer, and the third low-concentration layer independent of the concentration of the first-conductivity-type carrier-forming layer. Therefore, even if the concentration of the first-conductivity-type carrier-forming layer is increased, the threshold voltage, which depends on the concentration of the second-conductivity-type body region, is not affected. Further, in the first-conductivity-type carrier-forming layer, the first-conductivity-type two-dimensional carrier layer that contributes to the main current is formed in a region separate from the doping impurity layer with the heterointerface as a boundary.
  • the structure of the present invention provides an insulated gate semiconductor device capable of reducing on-state resistance while suppressing an increase in threshold voltage and a decrease in mobility.
  • FIG. 3 is a plan view cut along line AA in FIG. 2 and schematically shows the planar structure of the insulated gate semiconductor device 10A according to the first embodiment
  • FIG. 2 is a cross-sectional view taken along line BB in FIG. 1 and schematically shows the cross-sectional structure of the insulated gate semiconductor device 10A according to the first embodiment
  • FIG. 2 is a cross-sectional view taken along line CC in FIG. 1, schematically showing the cross-sectional structure of the insulated gate semiconductor device 10A according to the first embodiment.
  • FIG. 6 is a plan view cut along line AA in FIG. 5 and schematically shows the planar structure of an insulated gate semiconductor device 10B according to a second embodiment
  • FIG. 5 is a cross-sectional view taken along line BB in FIG.
  • FIG. 4 and schematically shows a cross-sectional structure of an insulated gate semiconductor device 10B according to a second embodiment
  • FIG. 5 is a cross-sectional view taken along line CC in FIG. 4 and schematically shows a cross-sectional structure of an insulated gate semiconductor device 10C according to a second embodiment
  • FIG. 9 is a plan view cut along line AA in FIG. 8 and schematically shows a planar structure of an insulated gate semiconductor device 10C according to Example 3
  • FIG. 8 is a cross-sectional view taken along line BB in FIG. 7 and schematically shows a cross-sectional structure of an insulated gate semiconductor device 10C according to Example 3
  • FIG. 11 is a plan view cut along line AA in FIG.
  • FIG. 10 is a cross-sectional view taken along line BB in FIG. 9 and schematically shows a cross-sectional structure of an insulated gate semiconductor device 10D according to a fourth embodiment
  • FIG. 10 is a cross-sectional view cut along line CC in FIG. 9, and schematically shows a cross-sectional structure of an insulated gate semiconductor device 10D according to a fourth embodiment
  • FIG. 14 is a plan view cut along line AA in FIG. 13, schematically showing the planar structure of an insulated gate semiconductor device 10Da according to a fourth embodiment
  • FIG. 13 is a cross-sectional view taken along line BB in FIG.
  • FIG. 12 and schematically shows a cross-sectional structure of an insulated gate semiconductor device 10Da according to a fourth embodiment
  • FIG. 13 is a cross-sectional view taken along line CC in FIG. 12, and schematically shows a cross-sectional structure of an insulated gate semiconductor device 10Da according to Example 4
  • FIG. 17 is a plan view cut along line AA in FIG. 16 and schematically shows a planar structure of an insulated gate semiconductor device 10E according to Example 5
  • FIG. 16 is a cross-sectional view taken along the line BB in FIG. 15 and schematically shows the cross-sectional structure of an insulated gate semiconductor device 10E according to a fifth embodiment.
  • FIG. 16 is a cross-sectional view taken along line CC in FIG.
  • FIG. 15 and schematically shows the cross-sectional structure of an insulated gate semiconductor device 10E according to Example 5.
  • FIG. FIG. 20 is a plan view cut along the line AA in FIG. 19 and schematically shows the planar structure of an insulated gate semiconductor device 10F according to Example 6;
  • FIG. 19 is a cross-sectional view taken along line BB in FIG. 18 and schematically shows a cross-sectional structure of an insulated gate semiconductor device 10F according to Example 6;
  • FIG. 19 is a cross-sectional view cut along line CC in FIG. 18, and schematically shows a cross-sectional structure of an insulated gate semiconductor device 10F according to Example 6.
  • FIG. FIG. 23 is a plan view cut along line AA in FIG.
  • FIG. 21 is a cross-sectional view cut along line BB in FIG. 21, and schematically shows a cross-sectional structure of an insulated gate semiconductor device 10G according to a seventh embodiment.
  • FIG. 21 is a cross-sectional view taken along line CC in FIG. 21, and schematically shows a cross-sectional structure of an insulated gate semiconductor device 10G according to a seventh embodiment.
  • FIG. 26 is a plan view cut along line AA in FIG. 25 and schematically shows the planar structure of an insulated gate semiconductor device 10Ga according to a seventh embodiment;
  • FIG. 25 is a cross-sectional view taken along line BB in FIG.
  • FIG. 24 is a cross-sectional view taken along line CC in FIG. 24 and schematically shows a cross-sectional structure of an insulated gate semiconductor device 10Ga according to a seventh embodiment
  • FIG. 31 is a plan view cut along line AA in FIG. 30, schematically showing the planar structure of an insulated gate semiconductor device 10H according to the eighth embodiment
  • FIG. 28 is a cross-sectional view taken along the line BB in FIG. 27 and schematically shows the cross-sectional structure of an insulated gate semiconductor device 10H according to an eighth embodiment
  • FIG. 28 is a cross-sectional view cut along line CC in FIG.
  • FIG. 28 is a cross-sectional view taken along line DD in FIG. 27, and schematically shows a cross-sectional structure of an insulated gate semiconductor device 10H according to an eighth embodiment
  • FIG. 33 is a plan view cut along the line AA in FIG. 32 and schematically shows the planar structure of the insulated gate semiconductor device 10I according to the ninth embodiment.
  • FIG. 31 is a cross-sectional view taken along line BB in FIG. 31, and schematically shows a cross-sectional structure of an insulated gate semiconductor device 10I according to a ninth embodiment.
  • FIG. 32 is a cross-sectional view taken along line CC in FIG.
  • FIG. 36 is a plan view cut along the line AA in FIG. 35 and schematically shows the planar structure of an insulated gate semiconductor device 10J according to the tenth embodiment.
  • FIG. 35 is a cross-sectional view taken along the line BB in FIG. 34 and schematically shows the cross-sectional structure of an insulated gate semiconductor device 10J according to the tenth embodiment.
  • FIG. 35 is a cross-sectional view taken along line CC in FIG. 34, and schematically shows the cross-sectional structure of an insulated gate semiconductor device 10J according to the tenth embodiment.
  • FIG. 39 is a plan view cut along line AA in FIG.
  • FIG. 38 and schematically shows a planar structure of an insulated gate semiconductor device 10K according to Example 11;
  • FIG. 38 is a cross-sectional view taken along the line BB in FIG. 37 and schematically shows the cross-sectional structure of an insulated gate semiconductor device 10K according to Example 11;
  • FIG. 38 is a cross-sectional view cut along line CC in FIG. 37, and schematically shows the cross-sectional structure of an insulated gate semiconductor device 10K according to Example 11;
  • the cross-sectional structure of an insulated gate semiconductor device 10L according to Example 12 is schematically shown.
  • 13 schematically shows a cross-sectional structure of an insulated gate semiconductor device 10M according to Example 13.
  • FIG. FIG. 44 is a plan view cut along the line AA in FIG.
  • FIG. 43 schematically showing the planar structure of a conventional lateral insulated gate semiconductor device.
  • FIG. 43 is a cross-sectional view taken along line BB in FIG. 42, schematically showing a cross-sectional structure of a conventional horizontal insulated gate semiconductor device.
  • FIG. 45 is a plan view cut along line AA in FIG. 45, schematically showing the plan structure of a conventional SJ structure lateral SOI insulated gate semiconductor device.
  • FIG. 44 is a cross-sectional view taken along line BB in FIG. 44, schematically showing the cross-sectional structure of a conventional SJ structure lateral SOI insulated gate semiconductor device.
  • FIG. 44 is a cross-sectional view taken along line CC in FIG. 44 and schematically shows the cross-sectional structure of a conventional SJ structure lateral SOI insulated gate semiconductor device.
  • the semiconductor substrate includes a laminate of a first low-concentration layer, a first-conductivity-type carrier-forming layer, a second low-concentration layer, a second-conductivity-type carrier-forming layer, and a third low-concentration layer, or , a first low-concentration layer, a second conductivity type carrier-forming layer, a second low-concentration layer, a first conductivity-type carrier-forming layer, and a third low-concentration layer.
  • the second low-concentration layer, and the third low-concentration layer may be lower than the concentration of the second conductivity type body region.
  • the first low-concentration layer, the second low-concentration layer, and the third low-concentration layer are intrinsic semiconductor layers regardless of whether they are the first conductivity type semiconductor layer or the second conductivity type semiconductor layer.
  • the second-conductivity-type body region includes the first low-concentration layer, the second low-concentration layer, the third Since it can be formed in the low-concentration layer, even if the concentrations of the first-conductivity-type carrier-forming layer and the second-conductivity-type carrier-forming layer are high, the concentration of the second-conductivity-type body region can be set low. It is possible to set a low gate voltage threshold (that is, a threshold voltage) for forming the first conductivity type inversion layer between the conductivity type body region and the gate insulating film.
  • a low gate voltage threshold that is, a threshold voltage
  • the first conductivity type carrier-forming layer includes a first conductivity type (i.e., n (either p-type or p-type) may be introduced.
  • the second conductivity type carrier forming layer may be doped with second conductivity type (that is, the other of n-type and p-type) impurities.
  • a carrier layer electron layer or hole layer
  • the first conductivity type carrier formation layer may be provided with one or more dissimilar material layers, the first semiconductor material and the second semiconductor material forming the hetero interface. have different constituent elements or ratios of constituent elements, and there is a step at the lower end of the conduction band Ec or the upper end of the valence band Ev.
  • a two-dimensional carrier layer (two-dimensional electron layer or two-dimensional hole layer) may be generated on the side of the semiconductor material with the low conduction band bottom Ec or on the side of the semiconductor material with the high valence band top Ev.
  • the two-dimensional carrier layer is formed in a region different from the doping impurity layer with each hetero-interface as a boundary, so that the mobility of the two-dimensional carrier is hindered by the impurity. can be avoided.
  • one end of the first conductivity type carrier formation layer in the drift region is electrically connected to the drain electrode through the first conductivity type high-concentration drain region, and the first conductivity type carrier formation layer in the drift region is electrically connected to the drain electrode.
  • the other end of the one-conductivity-type carrier-forming layer may be electrically connected to the source electrode via the first-conductivity-type inversion layer and the first-conductivity-type high-concentration source region. According to such a configuration, it is possible to control on/off of the current in the drift region by controlling the first conductivity type inversion layer with the gate voltage.
  • the first conductivity type high concentration drain region may be replaced with the second conductivity type high concentration drain region.
  • a second conductivity type carrier formation layer having a higher concentration than the second conductivity type carrier formation layer is provided for electrical connection between the other end of the first conductivity type carrier formation layer in the drift region and the first conductivity type inversion layer.
  • a one conductivity type second high-concentration drain region may be provided for electrical connection between the other end of the first conductivity type carrier forming layer and the first conductivity type inversion layer.
  • the second-conductivity-type high-concentration body region having a higher concentration than the first-conductivity-type carrier-forming layer is provided for electrical connection between the second-conductivity-type carrier-forming layer and the second-conductivity-type body region. Also good. According to such a configuration, since the second conductivity type carrier forming layer is electrically connected to the high-concentration source electrode, carriers in the second conductivity type carrier forming layer can be more efficiently produced to the source electrode. Therefore, switching can be performed at a higher speed.
  • a second conductivity type second high concentration body region may be provided between the first conductivity type high concentration drain region and the first conductivity type second high concentration drain region.
  • the functions of the two-conductivity-type second high-concentration body region and the second-conductivity-type high-concentration body region may be combined. With such a configuration, the electric field in the vicinity of the first-conductivity-type second high-concentration drain region can be relaxed.
  • a first conductivity type first low-concentration layer is provided for electrical connection between the other end of the first conductivity type carrier formation layer in the drift region and the first conductivity type inversion layer. Also good.
  • the first conductivity type carrier formation layer and the first conductivity type inversion layer may be directly connected by providing a trench gate. According to these configurations, the other end of the first conductivity type carrier forming layer and the first conductivity type inversion layer can be electrically connected without providing the first conductivity type second high-concentration drain region.
  • a second-conductivity-type high-concentration body region having a higher concentration than the first-conductivity-type carrier-forming layer is provided for electrical connection between the second-conductivity-type carrier-forming layer and the second-conductivity-type body region. You can set it. According to such a configuration, since the second conductivity type carrier forming layer is electrically connected to the high-concentration source electrode, carriers in the second conductivity type carrier forming layer can be more efficiently produced to the source electrode. Therefore, switching can be performed at a higher speed. Also, in this embodiment, since there is no first conductivity type second high concentration drain region, the second conductivity type second high concentration body region is not required.
  • a spacer layer may be provided between the two-dimensional carrier layer and the doping impurity layer.
  • the influence of the doping impurity layer on the two-dimensional carrier layer can be further reduced, and the decrease in mobility can be further reduced.
  • the thickness may be about 10 nm or less, in which case the decrease in mobility can be further reduced.
  • a non-doping layer may be provided between the plurality of doping impurity layers in the first conductivity type carrier formation layer stack and the second conductivity type carrier formation layer.
  • the first conductivity type carrier areal density in the total carrier areal density of the entire semiconductor substrate 2 including the first conductivity type carrier formation layer and the second conductivity type carrier formation layer in the drift region, the first conductivity type carrier areal density is and the second conductivity type carrier areal density may be small. According to such a configuration, since the first-conductivity-type carrier-forming layer and the second-conductivity-type carrier-forming layer are more easily depleted, a higher withstand voltage can be achieved. In particular, it may be about 10% or less. In this case, it is possible to increase the withstand voltage with less variation.
  • the thickness of each of the second semiconductor material layers in the first conductivity type carrier forming layer in the drift region is less than the thickness of the lightly doped layer of the first semiconductor material. good.
  • the thickness of the epitaxially grown layer can be reduced as a whole, the distortion of the crystal can be reduced, and the manufacturing can be facilitated.
  • it may be about 3 nm to 50 nm. In this case, it becomes easy to achieve both a high surface density of the two-dimensional carrier layer and a reduction in the thickness of the different material layer.
  • the carrier areal densities of the first low concentration layer, the second low concentration layer, and the third low concentration layer are the second conductivity type body region, the first conductivity type carrier forming layer, and the second conductivity type carrier forming layer. It may be smaller than the areal density of the mold carrier-forming layer. With such a configuration, the influence of the carrier surface density of the low-concentration layer is reduced, so that it is easy to adjust the surface density balance between the first-conductivity-type carrier-forming layer and the second-conductivity-type carrier-forming layer. In particular, it may be about 10% or less. In this case, it is possible to increase the withstand voltage with less variation.
  • a stack of a first low-concentration layer, a first conductivity type carrier-forming layer, a second low-concentration layer, a second conductivity-type carrier-forming layer, and a third low-concentration layer, or a first low-concentration layer A layer, a second-conductivity-type carrier-forming layer, a second low-concentration layer, a first-conductivity-type carrier-forming layer, and a third low-concentration layer may be repeatedly laminated.
  • the number of main current (drift current) paths increases, so the resistance can be further reduced.
  • the first conductivity type inversion layer (that is, the second conductivity type body region) may be formed in any one of the first low concentration layer, the second low concentration layer, and the third low concentration layer.
  • the low-concentration layer in which the first-conductivity-type inversion layer is not formed may be omitted. With such a configuration, the semiconductor substrate can be made thin, and manufacturing is facilitated.
  • the support substrate of the insulated gate semiconductor device may be a p-type, n-type, or i-type high resistance (or semi-insulating) semiconductor substrate, or may be an insulator such as SiO2. There may be one or a combination thereof (partial SOI substrate, etc.).
  • the combination of the first semiconductor material and the second semiconductor material may be two of Si, SiGe, and SiGeC as the combination of different material layers forming the heterointerface.
  • two of GaAs, InGaAs, AlGaAs, and InAlGaAs may be used, or any other combination of semiconductors capable of forming a heterointerface may be used.
  • An insulated gate semiconductor device 10A of Example 1 will be described with reference to FIGS.
  • An insulated gate semiconductor device 10A of this embodiment includes a supporting substrate 1 and a semiconductor substrate 2 provided on the supporting substrate 1.
  • the semiconductor substrate 2 includes a second conductivity type (p-type) body region 11 , a first conductivity type (n-type) heavily doped source region 12 and a first conductivity type (n-type) heavily doped drain region 13 .
  • the first-conductivity-type (n-type) high-concentration source region 12 and the first-conductivity-type (n-type) high-concentration drain region 13 may be made of, for example, n-type high-concentration Si.
  • the type (p-type) body region 11 may be composed of, for example, p-type high-concentration Si. Further, the semiconductor substrate 2 includes a drift region 100 through which a drift current flows in an ON state and is depleted in an OFF state, and a gate electrode in contact with a second conductivity type (p-type) body region 11 via a gate insulating film 14 . 16, and a first conductivity type (n type) inversion layer 15 (two-dimensional electron layer) generated at the interface between the second conductivity type (p type) body region 11 and the gate insulating film 14 in the ON state. and the second conductivity type (p-type) body region 11 may be electrically connected to the first conductivity type (n-type) high-concentration source region 12 (via the source electrode 18).
  • the semiconductor substrate 2 includes a first low-concentration layer 21, a second low-concentration layer 22, and a third low-concentration layer 23, which are low-concentration Si semiconductor layers, and a first low-concentration layer 21 and a second low-concentration layer 22.
  • a first conductivity type (n-type) carrier formation region 30 positioned between them, and a second conductivity type (p-type) carrier formation layer 40 positioned between the second low concentration layer 22 and the third low concentration layer 23 Prepare.
  • the first low-concentration layer 21, the second low-concentration layer 22, and the third low-concentration layer 23 are made of a first semiconductor material, and may be p-type, n-type, or i-type.
  • Each thickness of the first low-concentration layer 21, the second low-concentration layer 22, and the third low-concentration layer 23 is not particularly limited, but may be about 0 nm to 1 ⁇ m.
  • the support substrate 1 below the semiconductor substrate 2 may be a p-type high resistance semiconductor substrate, an n-type high resistance semiconductor substrate, an i-type high resistance semiconductor substrate, a semi-insulating substrate, an insulator substrate, a partial insulator substrate, or the like. Various support substrates are possible.
  • the first conductivity type (n-type) carrier-forming layer 30 has one or more second semiconductor material layers 32 .
  • the conduction band bottom Ec (and the valence band top Ev) of the first semiconductor material Si and the second semiconductor material SiGe are stepped to form a heterointerface.
  • the second semiconductor material layer 32 is in contact with the first low-concentration layer 21 and the second low-concentration layer 22 respectively, and a pair of hetero-interfaces are formed on both sides of the second semiconductor material layer 32 .
  • the thickness of the second semiconductor material layer 32 may be approximately the same as the thicknesses of the first low-concentration layer 21, the second low-concentration layer 22, and the third low-concentration layer 23, or may be sufficiently smaller than these. , for example, about 3 nm to 50 nm.
  • the material side may be doped with impurities to generate two-dimensional electrons (or two-dimensional holes) on the semiconductor material side with a low conduction band bottom Ec (or a valence band top Ev).
  • Si is used as the first semiconductor material and SiGe is used as the second semiconductor material
  • a heterointerface is formed at the interface between the spacer layer (non-doped SiGe layer) 32s and the low-concentration Si layer 21 .
  • a spacer layer (non-doped SiGe layer) 32s having a thickness of about 10 nm or less (preferably a thickness of about 1 nm to 3 nm) is separated from the upper heterointerface on the side of the second semiconductor material SiGe (where the conduction band bottom Ec is high) , the thickness of about 10 nm or less (preferably about 1 nm to 6 nm) is doped with an n-type impurity (for example, As) to form the n-type doped SiGe region 32d, the first semiconductor material Si ( A two-dimensional electron layer 31e is formed on the side where the conduction band bottom Ec is low.
  • n-type impurity for example, As
  • the two-dimensional electron layer formed on the Si side is separated from the doping impurity layer on the SiGe side by the hetero interface and the spacer layer (non-doped SiGe layer) 32s.
  • the mobility of the two-dimensional electron layer 31e formed in the structure does not decrease, and therefore a resistance lower than that of the conventional structure can be realized.
  • the spacer layer (non-doped SiGe layer) 32s is inserted for the purpose of suppressing a decrease in mobility, it is not essential and may be omitted.
  • One end of the first conductivity type (n-type) carrier formation layer 30 in the drift region 100 may be electrically connected to the first conductivity type (n-type) high-concentration drain region 13 , or The other end of the n-type carrier formation layer at the 1st conductivity type (n-type) via the first conductivity type (n-type) second high-concentration drain region 13a and the first conductivity type (n-type) inversion layer 15, the first conductivity type (n-type ) may be electrically connected to the source region 12; Also, the first conductivity type (n-type) high concentration drain region 13 may be replaced with a second conductivity type (p type) high concentration drain region.
  • the combination of the first semiconductor material and the second semiconductor material may be two of Si, SiGe and SiGeC, or two of GaAs, AlGaAs, InAlGaAs and InGaAs.
  • any other combination of semiconductors capable of forming a hetero-interface may be used, and there is no particular limitation.
  • the second conductivity type (p-type) carrier forming layer 40 may have an impurity doping layer 40d made of one or a plurality of first semiconductor materials.
  • the thickness of the impurity-doped layer may be approximately the same as the thickness of each of the first low-concentration layer 21, the second low-concentration layer 22, and the third low-concentration layer 23, or sufficiently smaller than these, for example, 3 nm to 3 nm. It may be 50 nm (100 nm).
  • the second conductivity type (p-type) carrier formation layer 40 is located between the second low concentration layer 22 and the third low concentration layer 23, and one or more layers are doped with p-type impurities (eg, B). However, one or more second conductivity type (p-type) carrier layers may be formed.
  • the second conductivity type (p-type) carrier formation layer 40 may be electrically connected to the second conductivity type (p-type) body region 11 .
  • This electrical connection may be, for example, by a deep diffusion second conductivity type (p-type) heavy body region 10, as shown in FIGS. 1-3.
  • drift current flows laterally in the drift region 100 in the ON state and is depleted in the OFF state. can do. That is, in the ON state (state in which the voltage applied to the gate electrode is equal to or higher than the threshold voltage), the first conductivity type inversion layer 15 is generated at the interface between the second conductivity type (p-type) body region 11 and the gate insulating film 14 . Further, first conductivity type carriers (electrons) are injected into the first conductivity type (n-type) carrier forming layer to form a first conductivity type (n-type) high-concentration source region and a first conductivity type (n-type) high-concentration source region.
  • the first conductivity type (n-type) carrier formation layer 30 and the second conductivity type ( The pn junction between the p-type) carrier-forming layers 40 has substantially the same potential, and the first-conductivity-type (n-type) carrier-forming layer 30 and the second-conductivity-type (p-type) carrier-forming layer 40 each have a first A conductivity type (n-type) carrier layer (electron layer) and a second conductivity type (p-type) carrier layer (hole layer) are respectively formed.
  • the first-conductivity-type (n-type) carrier-forming layer has one or more hetero-interfaces, and the first-conductivity-type (n-type) two-dimensional carrier layer (two-dimensional electron layer) 31e is formed.
  • the source electrode 18 and the drain electrode 19 are electrically connected with a relatively low resistance.
  • the first conductivity type inversion layer 15 at the interface between the second conductivity type (p-type) body region 11 and the gate insulating film 14 is removed.
  • supply of carriers to the first conductivity type (n-type) carrier forming layer 30 is cut off.
  • the source-drain voltage is applied as a reverse bias to the pn junction formed by the first conductivity type (n-type) carrier formation layer 30 and the second conductivity type (p-type) carrier formation layer 40.
  • the first-conductivity-type (n-type) carrier-forming layer 30 and the second-conductivity-type (p-type) carrier-forming layer 40 are depleted.
  • the entire drift region 100 including layer 23 , is depleted, allowing a source-drain voltage to be applied across the drift region 100 .
  • the total carrier surface density of the entire semiconductor substrate 2 including the first-conductivity-type (n-type) carrier-forming layer 30 and the second-conductivity-type (p-type) carrier-forming layer 40 is the first conductivity type ( It is desirable that the difference between the surface density of n-type carriers and the surface density of second conductivity type (p-type) carriers is small (especially within about 10%). Since the electric field intensity is uniform, the insulated gate semiconductor device 10A and the insulated gate semiconductor device 10Aa can achieve a high off-breakdown voltage.
  • the concentrations of the first low-concentration layer 21, the second low-concentration layer 22 and the third low-concentration layer 23 are the second conductivity type body region 11, the first conductivity type (n-type ) is preferably smaller than the surface density of the carrier-forming layer 30 and the second-conductivity-type (p-type) carrier-forming layer 40 (especially approximately 10% or less). ) the first conductivity type (n-type) carrier surface density and the second conductivity type ( The effect on the difference in surface density of p-type carriers is small, and it becomes easy to increase the breakdown voltage.
  • the heterogeneous material layer 32 made of SiGe is higher than the first low-concentration layer 21, the second low-concentration layer 22, and the third low-concentration layer 23 made of Si. It is desirable that the thickness is sufficiently thin (especially 3 nm to 50 nm). Therefore, multilayer Si/SiGe heterostructures can be produced relatively easily.
  • the first conductivity type (n type) second high concentration drain region 13a in order to alleviate the electric field concentration in the vicinity of the first conductivity type (n type) second high concentration drain region 13a, the first conductivity type (n type) second high concentration drain region 13a A second conductivity type (p-type) second high concentration body region 10a is provided between the concentration drain region 13a and the first conductivity type (n type) high concentration drain region 13 and electrically connected to the source electrode 18. good too. With such a configuration, a higher OFF breakdown voltage can be achieved.
  • a semiconductor device 10B of Example 2 will be described with reference to FIGS.
  • a semiconductor device 10B of the present embodiment unlike the first embodiment, includes a buried second conductivity type (p-type) high-concentration body region 10b.
  • p-type buried second conductivity type
  • the second conductivity type (p-type) carrier formation layer 40 may be electrically connected to the second conductivity type (p-type) body region 11 .
  • the semiconductor device 10C of Example 3 can omit the first conductivity type (n-type) second high concentration drain region 13a and the second conductivity type (p type) second high concentration body region 10a. Structure. In the following, differences from the first embodiment will be mainly described, and duplicate descriptions will be omitted by assigning the same reference numerals to components that are common to the first embodiment.
  • a first A one conductivity type (n-type) first low-concentration layer 21n may be provided for electrical connection between the other end of the first conductivity type (n-type) carrier formation layer 30 in the drift region 100 and the first conductivity type (n-type) inversion layer 15.
  • the other end of the first conductivity type (n type) carrier formation layer 30 and the first conductivity type (n type) carrier formation layer 30 can be connected to each other without providing the first conductivity type (n type) second high-concentration drain region 13a. ) electrical connection of the inversion layer 15 becomes possible.
  • the depth of the first conductivity type (n-type) high concentration drain region 13 does not have to be as deep as in FIG.
  • the first conductivity type (n type) second high concentration drain region 13a and the A second conductivity type (p type) second high concentration body region 10a is provided between the first conductivity type (n type) high concentration drain regions 13 and electrically connected to the source electrode 18 to achieve a higher OFF state.
  • the second conductivity type (p type) second body region is It doesn't have to be.
  • the second conductivity type (p-type) carrier forming layer 40 may be electrically connected to the source electrode 18 via the second conductivity type (p-type) body region 10.
  • the insulated gate semiconductor device 10D of Example 4 will be described with reference to FIGS.
  • the insulated gate semiconductor device 10C of this embodiment differs from the first embodiment in the configurations of the first conductivity type (n-type) carrier formation layer 30 and the second conductivity type (p-type) carrier formation layer 40.
  • FIG. In the following, differences from the first embodiment will be mainly described, and duplicate descriptions will be omitted by assigning the same reference numerals to components that are common to the first embodiment.
  • FIGS. 9 to 11 show an example with four heterointerfaces and doping layers, and without a spacer layer (non-doped SiGe layer) 32s for the sake of simplification of the drawing.
  • the first semiconductor material Si lower conduction band bottom Ec
  • First conductivity type (n-type) carrier layers two-dimensional electron layers
  • second conductivity type (p-type) doping regions 40 d may be formed in the second conductivity type (p-type) carrier forming layer 40 .
  • Four second conductivity type (p-type) carrier layers 40 are formed by forming four second conductivity type (p-type) doping regions 40 d in the second conductivity type (p-type) carrier formation layer 40 .
  • the total surface density of p-type and n-type carriers in the entire semiconductor substrate 2 including the first conductivity type (n-type) carrier formation layer 30 and the second conductivity type (p-type) carrier formation layer 40 is If the voltages are the same, a high breakdown voltage can be achieved as in the first embodiment.
  • the number of main current paths between the source and the drain increases. It is possible to lower the resistance between the first conductivity type (n-type) carrier layers (two-dimensional electron layers).
  • All the low-concentration layers other than the non-doped SiGe region 32nd, the non-doped Si region 30nd, the non-doped Si region 40nd, and the uppermost first low-concentration layer forming the inversion layer 15 may be omitted.
  • An example is shown in FIGS. 12 to 14 as an insulated gate semiconductor device 10Da. In such a case, since the thickness of the dissimilar material layer can be reduced, strain between the dissimilar material layers can be reduced. 12 to 14, all low-concentration layers other than the uppermost first low-concentration layer forming the inversion layer and all non-doped layers are omitted, but any layer may be formed as appropriate. good.
  • the boundary lines of the homogeneous layers are left, but since the boundary lines of the homogeneous layers have no effective meaning, the embodiments shown in FIGS. It can also be regarded as containing a conductivity type (n-type) carrier layer (two-dimensional electron layer) and a second conductivity type (p-type) carrier layer 40, and their p-type and n-type total carrier surfaces If the density is about the same, a high breakdown voltage can be achieved as in the first embodiment.
  • n-type conductivity type carrier layer
  • p-type second conductivity type
  • An insulated gate semiconductor device 10E of Example 5 will be described with reference to FIGS.
  • the semiconductor device 10E of this embodiment differs from that of the first embodiment in the low-concentration layer forming the inversion layer 15.
  • FIG. In the following, differences from the first embodiment will be mainly described, and duplicate descriptions will be omitted by assigning the same reference numerals to components that are common to the first embodiment.
  • the second high-concentration drain region 13a may be formed to reach the second low-concentration layer, and the gate insulating film 14 is in contact with the second conductivity type (p-type) body region 11 provided in the second low-concentration layer.
  • a first conductivity type (n-type) inversion layer 15 may be formed at the interface between the .
  • 15 to 17 show an example without the spacer layer (non-doped SiGe layer) 32s, the non-doped SiGe layer 32nd, and the non-doped Si layer 40nd for the sake of simplification of the drawings. You may provide a part or all.
  • one end of the first conductivity type (n-type) carrier formation layer 30 in the drift region 100 is (electrically) connected to the first conductivity type (n-type) high-concentration drain region 13 .
  • the other end of the first-conductivity-type (n-type) carrier formation layer 30 in the drift region 100 is the first-conductivity-type (n-type) second high-concentration drain region 13a and the first-conductivity-type (n-type) It may be electrically connected to the first conductivity type (n-type) source region 12 through the inversion layer 15 .
  • both or one of the first low-concentration layer and the third low-concentration layer, which are low-concentration layers in which the inversion layer 15 is not formed, may be omitted.
  • An insulated gate semiconductor device 10F of Example 6 will be described with reference to FIGS.
  • the semiconductor device 10F of this embodiment is different from that of the first embodiment in the low-concentration layer forming the inversion layer 15 .
  • differences from the first embodiment will be mainly described, and duplicate descriptions will be omitted by assigning the same reference numerals to components that are common to the first embodiment.
  • a second conductivity type (p-type) body region 11, a first conductivity type (n-type) source region 12, a gate insulating film 14, a gate electrode 16, and a first conductivity type (n-type) first region are formed.
  • the drain region 13a is formed to reach the third lightly doped layer, and is located at the interface with the gate insulating film 14 in contact with the second conductivity type (p-type) body region 11 provided in the third lightly doped layer.
  • a one conductivity type (n-type) inversion layer 15 may be formed.
  • one end of the first conductivity type (n-type) carrier formation layer 30 in the drift region 100 may be (electrically) connected to the first conductivity type (n-type) drain region 13 .
  • the other end of the first conductivity type (n-type) carrier formation layer 30 in the drift region 100 includes the first conductivity type (n-type) second drain region 13 a and the first conductivity type (n-type) inversion layer 15 . It may be electrically connected to the first conductivity type (n-type) source region 12 via.
  • both or one of the first low-concentration layer and the second low-concentration layer, which are low-concentration layers in which the inversion layer 15 is not formed, may be omitted.
  • An insulated gate semiconductor device 10G of Example 7 will be described with reference to FIGS.
  • the semiconductor device 10G of this embodiment differs from the first embodiment in the configurations of the first conductivity type (n-type) carrier formation layer 30 and the second conductivity type (p-type) carrier formation layer 40 .
  • differences from the first embodiment will be mainly described, and duplicate descriptions will be omitted by assigning the same reference numerals to components that are common to the first embodiment.
  • a first low-concentration layer 21, a first conductivity type (n-type) carrier forming layer 30, a second low-concentration layer 22, a second conductivity type (p-type) carrier may be repeated multiple times.
  • 21 to 23 show an example of repeating twice, but it may be repeated three times, four times or more.
  • the low-concentration layers in which the first conductivity type (n-type) inversion layer 15 is not formed need not be formed, except for the uppermost low-concentration layer 21.
  • 24 to 26 show an example of an insulated gate semiconductor device 10Ga in which all the low-concentration layers are omitted.
  • 21 to 23 and FIGS. 24 to 26 show an example without the spacer layer (non-doped SiGe layer) 32s, non-doped SiGe layer 32nd, and non-doped Si layer 40nd for the sake of simplification of the drawings. , these layers may be provided.
  • the insulated gate semiconductor device 10G and the insulated gate semiconductor device 10Ga of this embodiment since there are a plurality of n-type carrier formation layers 30 and p-type carrier formation layers 40, the main current path between the source and the drain increases, Therefore, it is possible to lower the resistance between the source and the drain.
  • An insulated gate semiconductor device 10H of Example 8 will be described with reference to FIGS.
  • the semiconductor device 10H of this embodiment differs from the first embodiment in that the p-type high-concentration body region 10 and the p-type second high-concentration body region 10a are integrated.
  • differences from the first embodiment will be mainly described, and duplicate descriptions will be omitted by assigning the same reference numerals to components that are common to the first embodiment.
  • the first conductivity type (n-type) high concentration source region 12, the inversion layer 15 and the first conductivity type (n type) second high concentration drain region 13a are arranged in the first region. It may be arranged parallel to the conductivity type (n-type) high-concentration drain region 13 instead of being arranged vertically as in the first embodiment. Further, as shown in FIGS. 27 to 30, the first conductivity type (n-type) high concentration source region 12, the inversion layer 15 and the first conductivity type (n type) second high concentration drain region 13a are arranged in the first region. It may be arranged parallel to the conductivity type (n-type) high-concentration drain region 13 instead of being arranged vertically as in the first embodiment. Further, as shown in FIGS.
  • the p-type high-concentration body region 10 by arranging the p-type high-concentration body region 10 at the position of the p-type second high-concentration body region 10a in the first embodiment, the p-type high-concentration body region 10, the second The conductivity type (p-type) high concentration body region 11 and the first conductivity type (n type) high concentration source region 12 may be electrically connected by the source electrode 18 .
  • a plurality of n-type carrier formation layers 30 and p-type carrier formation layers 40 are formed, and low-concentration layers other than the non-doped SiGe layer 32nd, the non-doped Si layer 40nd, and the first low-concentration layer 21 are formed. is omitted, the configuration of the semiconductor substrate 2 is not limited to this, and may be any of the various embodiments described above.
  • An insulated gate semiconductor device 10I of Example 9 will be described with reference to FIGS.
  • the semiconductor device 10I of the present embodiment differs in gate electrode structure from that of the first embodiment, and has a configuration using a trench gate electrode structure.
  • differences from the first embodiment will be mainly described, and duplicate descriptions will be omitted by assigning the same reference numerals to components that are common to the first embodiment.
  • the gate electrode structure is different from that of the first embodiment, and may be a trench gate electrode structure instead of a planar gate electrode structure. It is also possible to electrically connect a plurality of laminated first-conductivity-type (n-type) carrier-forming layers 30 by the inversion layer 15 formed by the trench gate electrode 16a. 33 may be omitted.
  • the first conductivity type (n-type) high concentration source region 12, the inversion layer 15 and the first conductivity type (n type) second high concentration drain region 13a are arranged in the first region. It may be arranged parallel to the conductivity type (n-type) high-concentration drain region 13 instead of being arranged vertically as in the first embodiment. Further, as shown in FIGS. 31 to 33, the first conductivity type (n-type) high concentration source region 12, the inversion layer 15 and the first conductivity type (n type) second high concentration drain region 13a are arranged in the first region. It may be arranged parallel to the conductivity type (n-type) high-concentration drain region 13 instead of being arranged vertically as in the first embodiment. Further, as shown in FIGS.
  • the p-type high-concentration body region 10 by arranging the p-type high-concentration body region 10 at the position of the p-type second high-concentration body region 10a in the first embodiment, the p-type high-concentration body region 10, the second The conductivity type (p-type) high concentration body region 11 and the first conductivity type (n type) high concentration source region 12 may be electrically connected by the source electrode 18 .
  • the source electrode and the second conductivity type (p-type) carrier forming layer 40 are electrically connected, at the same time, like the p-type second high-concentration body region 10a of the first embodiment, electric field concentration in the vicinity of the first conductivity type (n-type) second high-concentration drain region 13a is relaxed.
  • 31 to 33 show an example without the spacer layer (non-doped SiGe layer) 32s, non-doped SiGe layer 32nd, and non-doped Si layer 40nd for the sake of simplification. You can set it.
  • the configuration of the semiconductor substrate 2 is not limited to this, and may be any of the various embodiments described above.
  • An insulated gate semiconductor device 10J of Example 10 will be described with reference to FIGS.
  • the semiconductor device 10J of this embodiment differs from the first embodiment in the positions of the first conductivity type (n-type) carrier formation layer 30 and the second conductivity type (p-type) carrier formation layer 40 .
  • differences from the first embodiment will be mainly described, and duplicate descriptions will be omitted by assigning the same reference numerals to components that are common to the first embodiment.
  • the semiconductor substrate 2 includes the first low concentration layer 21, the first conductivity type (n-type) carrier formation layer 30, the second low concentration layer 22, and the second conductivity type shown in the first embodiment.
  • a laminate of the (p-type) carrier-forming layer 40 and the third low-concentration layer 23 A laminate of the conductive (n-type) carrier-forming layer 30 and the third low-concentration layer 23 may be used, that is, the first conductive-type (n-type) carrier-forming layer 30 and the second conductive-type (p-type) carrier forming layer 30 may be configured as a laminate.
  • the vertical position of the formation layer 40 may be reversed.
  • the total surface density of p-type and n-type carriers in the entire semiconductor substrate 2 including the first conductivity type (n-type) carrier formation layer 30 and the second conductivity type (p-type) carrier formation layer 40 is If the voltages are the same, a high breakdown voltage can be achieved as in the first embodiment. In all of the other embodiments described above, the first-conductivity-type (n-type) carrier-forming layer 30 and the second-conductivity-type (p-type) carrier-forming layer 40 may similarly be reversed in vertical position.
  • An insulated gate semiconductor device 10K of Example 11 will be described with reference to FIGS.
  • the semiconductor device 10K of this embodiment differs from that of the first embodiment in the arrangement of the first conductivity type (n-type) and the second conductivity type (p-type).
  • differences from the first embodiment will be mainly described, and duplicate descriptions will be omitted by assigning the same reference numerals to components that are common to the first embodiment.
  • the structure may be such that the polarities of all regions including the polarities of the first-conductivity-type carrier-forming layer and the second-conductivity-type carrier-forming layer are reversed. That is, in this embodiment, the first conductivity type carrier formation layer including the heterointerface may be the p-type carrier formation layer 40 and the second conductivity type carrier formation layer not including the heterointerface may be the n-type carrier formation layer 30 .
  • the total carrier surface density of the entire semiconductor substrate 2 including the first conductivity type (p-type) carrier formation layer 40 and the second conductivity type (n-type) carrier formation layer 30 is the first conductivity type (p). If the difference between the areal density of carriers of the second conductivity type (n-type) and the areal density of carriers of the second conductivity type (n-type) is small, a high breakdown voltage can be achieved as in the first embodiment. 37 to 39, the first conductivity type (p type) and the second conductivity type (n type) are set to the first conductivity type (p Type) carrier formation layer 40 and second conductivity type (n type) carrier formation layer 30, and all other regions may have the opposite polarity.
  • FIGS. 37 to 39 there is a step at the valence band upper end Ev of the first semiconductor material Si and the second semiconductor material SiGe.
  • a heterointerface may be formed at the interface of the non-doped SiGe layer 42 . Since the spacer layer (non-doping Si layer) 41s and the non-doping SiGe layer 42 forming the hetero interface have a step at the valence band upper end Ev, the semiconductor material side with the lower valence band upper end Ev is doped with the p-type impurity. , a p-type doping Si region 41d may be formed, and a two-dimensional hole layer 42h may be generated in the SiGe region 42 on the side of the semiconductor material having a high valence band top Ev.
  • the second conductivity type (n-type) carrier forming layer 30 may be formed by doping the first semiconductor material Si with an n-type impurity such as As.
  • An insulated gate semiconductor device 10L of Example 12 will be described with reference to FIG.
  • the semiconductor device 10L of this embodiment differs from that of the first embodiment in the configuration of the support substrate.
  • differences from the first embodiment will be mainly described, and duplicate descriptions will be omitted by assigning the same reference numerals to components that are common to the first embodiment.
  • the support substrate may be a partial SOI (Silicon On Insulator) substrate having the n-type high-concentration substrate connection region 91 . That is, as in the present embodiment, the support in which the n-type high-concentration substrate connection region 91 is formed through a part of the SiO 2 layer of the SOI substrate composed of the p-type semiconductor layer 90 and the SiO 2 layer 92 . A structure in which a semiconductor substrate 2 on which elements are formed may be formed. As shown in FIG. 40, this embodiment may also be laterally isolated by trench isolation SiO 2 regions 93 .
  • SOI Silicon On Insulator
  • Non-Patent Document 2 It is known that the support substrate structure (partial insulator substrate) shown in this embodiment relaxes the electric field at the edge of the n-type high-concentration drain region 13 and improves the breakdown voltage of the device.
  • An insulated gate semiconductor device 10M of Example 13 will be described with reference to FIG.
  • the semiconductor device 10M of this embodiment is different from that of the first embodiment in the configuration of the second conductivity type (p-type) carrier formation layer 40 .
  • differences from the first embodiment will be mainly described, and duplicate descriptions will be omitted by assigning the same reference numerals to components that are common to the first embodiment.
  • the first conductivity type (n-type) carrier formation layer 30 may incorporate a heterostructure. That is, as shown in FIG. 41, there is a step at the valence band upper edge Ev of the first semiconductor material Si and the second semiconductor material SiGe, and the spacer layer (non-doped Si layer) 41s and the non-doped SiGe layer 42 are stepped. A heterointerface is formed at the interface.
  • the p-type doped Si region on the semiconductor material Si side with the lower valence band upper end Ev is formed.
  • 41d may be doped with a p-type impurity to generate a two-dimensional hole layer 42h in the SiGe region 42 on the side of the semiconductor material having a high valence band top Ev.
  • both the first conductivity type (n-type) carrier formation layer 30 and the second conductivity type (p-type) carrier formation layer 40 may similarly incorporate hetero-interfaces.
  • Support substrate p-type high-resistance semiconductor substrate, n-type high-resistance semiconductor substrate, i-type high-resistance semiconductor substrate, insulator substrate, partial insulator substrate, etc.
  • semiconductor substrate n-type low-concentration drift layer, laminate
  • REFERENCE SIGNS LIST 10 p-type high-concentration body region 10a: p-type second high-concentration body region 10b: embedded p-type high-concentration body region 10x: n-type high-concentration body region 10y: n-type second high-concentration body region 11: p Type body region 11x... n-type body region 12... n-type high-concentration source region 12x...
  • p-type high-concentration source region 13 n-type high-concentration drain region 13a... n-type second high-concentration drain region 13x... p-type high-concentration drain Region 13y: p-type second high-concentration drain region 14... Gate insulating film 15... N-type inversion layer 15x... P-type inversion layer 16... Gate electrode 16a... Trench gate electrode 17... Thick insulating film 18... Source electrode 19... Drain electrode 21p... P-type first low-concentration Si layer 21n ... n-type first low-concentration Si layer 21 ... first low-concentration Si layer 22 ... second low-concentration Si layer 23 ... third low-concentration Si layer 30 ...
  • n-type carrier formation layer (n-type drift layer) 30d n-type doped Si layer 30nd: non-doped Si layer 31e, 33e: hetero interface two-dimensional electron layer (non-doped Si layer) 32: SiGe layer 32s: Spacer layer (non-doped SiGe layer) 32d... n-type doped SiGe layer 32nd... non-doped SiGe layer 40... p-type carrier forming layer (p-type drift layer) 40a... Upper p-type drift layer 40b... Lower p-type drift layer 40d... P-type doped Si layer 40nd... Non-doped Si layer 41d... P-type doped Si layer 41s...
  • Spacer layer (non-doped Si layer) 42...SiGe layer 42h...Heterointerface two-dimensional hole layer (non-doped SiGe layer) 42nd...Non-doped SiGe layer 90...p-type semiconductor layer 91...n-type high-concentration substrate connection region 92... SiO2 layer 93...trench isolation SiO2 region 100...drift region

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Abstract

半導体装置は、ｐ型ボディ領域１１、ｎ型反転層１５、ｎ型ソース領域１２、ｎ型ドレイン領域１３、絶縁ゲート電極１６およびドリフト領域１００を備える。ドリフト領域１００は、第１の半導体材料で構成されたｎ型第1低濃度層２１ｎ、第２低濃度層２２及び第３低濃度層２３と、それらの間のどちらか一方に位置するｎ型キャリア形成層３０と、他方に位置するｐ型キャリア形成層４０とを備える。ｎ型キャリア形成層３０は、第１の半導体材料と第２の半導体材料との間に形成されたヘテロ界面に、二次元電子層３１ｅが形成される。ｐ型キャリア形成層４０は、第１の半導体材料であるドーピング層によって形成される。ｎ型キャリア形成層３０の一端はｎ型ドレイン領域１３に、他端はｎ型反転層１５を介してｎ型ソース領域１２に、電気的に接続しており、また、ｐ型キャリア形成層４０はｐ型ボディ領域１１に、電気的に接続している絶縁ゲート型半導体装置。

Description

絶縁ゲート型半導体装置
　本明細書は、絶縁ゲート型半導体装置に関する技術を開示する。　　　　　
　従来、非特許文献１に開示されるような横型の絶縁ゲート型半導体装置が知られている。図４２～４３は、その構造図の一例である。本構造の絶縁ゲート型半導体装置は、ｎチャネル絶縁ゲート型半導体装置のオフセット・ゲート構造であり、ｐ型低濃度半導体基板１上のｎ型低濃度ドリフト層２に形成されたｐ型ボディ領域１１と、ｐ型ボディ領域１１の上にゲート絶縁膜１４を介して形成されたフィールドプレート付きゲート電極１６と、ｐ型ボディ領域１１ のうちゲート電極１６の一端に形成されたｎ型高濃度ソース領域１２ と、ゲート電極１６の他端から離間した位置に形成されたｎ型高濃度ドレイン領域１３ と、ドレイン・ゲート間に延在するドリフト領域１００と、このドリフト領域１００上に形成された厚い絶縁膜１７と、を有する。本構造では、ｐ型高抵抗半導体基板１とｎ型低濃度ドリフト層２とのｐｎ接合からの空乏層がｎ型低濃度ドリフト層２の表面まで広がり、表面の電界を低減する事により、高耐圧化を実現している。そのため、本構造は、ＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ　ＳＵＲｆａｃｅ　Ｆｉｅｌｄ）構造と呼ばれている。
　また、別の従来構造としてＳＪ（Ｓｕｐｅｒ　Ｊｕｎｃｔｉｏｎ）構造横型ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）絶縁ゲート型半導体装置と呼ばれる多層構造の例を図４４～４６に示す。図４４はＳＪ構造横型ＳＯＩ絶縁ゲート型半導体装置の平面図、図４５は図４４中のＢ－Ｂ線で切断した状態を示す断面図、図４６は図４４中のＣ－Ｃ線で切断した状態を示す断面図である。なお、特許文献１に、同様な構造が開示されている。
　本例のＳＯＩ絶縁ゲート型半導体装置の構造は、半導体基板２内に形成されたｐ型ボディ領域１１と、ｐ型ボディ領域１１の側壁上にゲート絶縁膜１４を介して形成されたトレンチゲート電極１６ａと、トレンチゲート電極１６ａの上縁に沿って形成されたｎ型高濃度ソース領域１２と、トレンチゲート電極１６ａから離間した位置に形成されたｎ型高濃度ドレイン領域１３と、ドレイン・ゲート間に延在するドリフト領域１００と、このドリフト領域１００上に形成された厚い絶縁膜１７ とを有する。
　本例におけるドリフト領域１００は、プレート状のｎ型ドリフト層３０とプレート状のｐ型低濃度層４０が交互に繰り返し積み重ねて積層された構造となっていて、そのドーピング面密度は、ほぼ等しい。最下位のｎ型ドリフト層３０の真下には下部ｐ型ドリフト層４０ｂが形成されており、また最上位のｎ型ドリフト層３０の上にも上部ｐ型ドリフト層４０ａが形成されている。この上部ｐ型ドリフト領域４０a及び下部ｐ型ドリフト領域４０ｂのドーピング面密度は、中央部のｐ型ドリフト領域４０のドーピング面密度の約１／２である。複数のｎ 型ドリフト層３０の一端はｐ型ボディ領域１１にｐｎ接合し、それらの他端はｎ型高濃度ドレイン領域１３に接続しており、ｎ型高濃度ドレイン領域１３側から分岐して並列接続の複数のｎ型ドリフト層３０（ドリフト領域１００）を形成している。また、複数のｐ型ドリフト層４０、４０ａ、４０ｂの一端はｐ型ボディ領域１１に接続し、それらの他端はｎ型高濃度ドレイン領域１３側にｐｎ接合しており、 ｐ型ボディ領域１１から分岐して並列接続となっている。 　　
　絶縁ゲート型半導体装置がオン状態のときは、ゲート絶縁膜１４直下の反転層１５を介してｎ型高濃度ソース領域１２ から複数のｎ型ドリフト層３０にキャリア（電子）が流れ込み、ドレイン・ソース間電圧による電界でドリフト電流が流れる。他方、オフ状態のときはゲート絶縁膜１４直下の反転層１５が消失する。ｎ型ドリフト層３０とｐ型ドリフト層４０の厚さが十分薄ければ、ドレイン・ソース間電圧が数V程度と低い間に、ｎ型ドリフト層３０とｐ型ドリフト層４０との間のｐｎ接合から拡がる空乏層によって、ｎ型ドリフト層３０とｐ型ドリフト層４０はともに空乏化し、ドリフト領域１００全体が空乏化して実効的に高抵抗のi型領域となり、非常に長いi型領域を持った横型ｐｉｎダイオードと等価の構造となる。従って、その後ドレイン・ソース間電圧が数百Ｖと高電圧になっても電界は、長いi型領域に印加されるため高耐圧が実現できる。一方、ｎ型ドリフト層３０の濃度は、i型領域に比較して数桁高くできるため、オン状態では低抵抗が実現でき、本構造により、一定程度は、低抵抗、高耐圧の両立が可能である。
特開２００２－１００７８３号公報
Ａ．Ｗ．Ｌｕｄｉｋｈｕｉｚｅ，"Ａ　ｒｅｖｉｅｗ　ｏｆ　ＲＥＳＵＲＦ　ｔｅｃｈｎｏｌｏｇｙ"，Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　１２ｔｈ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　Ｐｏｗｅｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｄｅｖｉｃｅｓ　ａｎｄ　ＩＣｓ，（仏），２０００，ｐ．１２－１８ Ｃ．Ｒｉｎｄｆｌｅｉｓｃｈ，ｅｔ　ａｌ．，"Ｔｈｅ　Ｏｎ－Ｃｈｉｐ　Ｌａｔｅｒａｌ　Ｓｕｐｅｒ－Ｊｕｎｃｔｉｏｎ　ＩＧＢＴ　ｉｎ　Ｉｎｔｅｇｒａｔｅｄ　Ｈｉｇｈ－Ｖｏｌｔａｇｅ　Ｌｏｗ－Ｐｏｗｅｒ　Ｃｏｎｖｅｒｔｅｒｓ"，Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　３３ｒｄ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　Ｐｏｗｅｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｄｅｖｉｃｅｓ　ａｎｄ　ＩＣｓ，（日），２０２１，ｐ．５１－５４
　従来構造例として示した図４２～４３のＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ　ＳＵＲｆａｃｅ　Ｆｉｅｌｄ）構造においても、図４４～４６のＳＪ（Ｓｕｐｅｒ　Ｊｕｎｃｔｉｏｎ）構造においても、以下の二つの共通する課題がある。
　低抵抗化のために第１導電型（ｎ型）低濃度ドリフト領域の濃度を高くする必要がある。また、図４２～４３、図４４～４６を見ると、絶縁ゲートトランジスタのしきい値電圧を決める第２導電型（ｐ型）ボディ領域は、第１導電型（ｎ型）ドリフト層を形成後にその濃度より高い濃度で形成されている。加えて、絶縁ゲートトランジスタのしきい値電圧は使用上の制約から通常は十数V以下である必要があるため、第２導電型（ｐ型）ボディ領域の高濃度化には限界がある。従って、第１導電型（ｎ型）ドリフト層の高濃度化には限界があり、従ってドリフト領域の低抵抗化には限界がある。
　また、低抵抗化のために第１導電型（ｎ型）ドリフト領域の濃度を高くすると、ドーピングした不純物による散乱によってキャリアの移動度が低下することが知られている。そのため、キャリア濃度と移動度の積に比例する抵抗は、高濃度化の比率ほどには低下しない。すなわち、従来構造におけるドリフト領域濃度とドリフト領域移動度との間のトレードオフ関係には限界があり、従ってドリフト領域の低抵抗化には限界がある。
　上記を鑑み、本発明は、しきい値電圧の増大を抑制しつつ、また移動度の低下を抑制しつつ、オン状態の抵抗を低減し得る高耐圧の絶縁ゲート型半導体装置を提供することを目的とする。　　
上記課題を解決するため、本明細書が開示する技術は、次の絶縁ゲート型半導体装置に具現化される。すなわち、第１の半導体材料で構成された第２導電型ボディ領域、第１導電型高濃度ソース領域および第１導電型高濃度ドレイン領域を備え、オン状態にてドリフト電流を流すと共にオフ状態にて空乏化するドリフト領域および第２導電型ボディ領域にゲート絶縁膜を介して接するゲート電極を有し、またオン状態にて第２導電型ボディ領域とゲート絶縁膜の界面に発生する第１導電型反転層（二次元キャリア層）とを有し、第２導電型ボディ領域は、第１導電型高濃度ソース領域に電気的に接続している絶縁ゲート型半導体装置において、ドリフト領域は、第１の半導体材料で構成された第1低濃度層、第２低濃度層及び第３低濃度層と、第1低濃度層と第２低濃度層との間又は第２低濃度層と第３低濃度層との間のどちらか一方に位置する第１導電型キャリア形成層と、他方に位置する第２導電型キャリア形成層と、を備え、第１導電型キャリア形成層は、第１の半導体材料とバンドギャップが異なる第２の半導体材料で構成された一又は複数の異種材料層を有し、第１導電型キャリア形成層では、一つ又は複数の異種材料層との間のヘテロ界面の各々によって、ドーピング不純物とは隔てて、第１導電型二次元キャリア層が形成され、ドリフト領域内にある第１導電型キャリア形成層の一端は、第１導電型ドレイン領域に電気的に接続し、ドリフト領域内にある第１導電型キャリア形成層の他端は、第１導電型反転層を介して、第１導電型ソース領域に電気的に接続しており、また、第２導電型キャリア形成層では、第１の半導体材料に一つ又は複数のドーピング層によって第２導電型キャリア層が生成され、第２導電型ボディ領域に電気的に接続している絶縁ゲート型半導体装置。
上記した半導体装置では、ゲート電極に与える電圧を調節することで、ドリフト領域にオン状態にてドリフト電流を流すと共にオフ状態にてドリフト領域を空乏化することができる。すなわち、オン状態（ゲート電極に与える電圧の絶対値がしきい値電圧の絶対値以上の状態）では、第２導電型ボディ領域と前記ゲート絶縁膜の界面に第１導電型反転層を発生させ、さらに第１導電型キャリア形成層に第１導電型キャリアが注入され、第１導電型ソース領域と第１導電型ドレイン電極との間が、第１導電型反転層及び第１導電型キャリア形成層を介して電気的に接続され、従って、第１導電型キャリア形成層と第２導電型キャリア形成層の間のｐｎ接合は、ほぼ同電位となり、第１導電型キャリア形成層と第２導電型キャリア形成層には、それぞれ第１導電型キャリアと第２導電型キャリアがそれぞれ形成する。特に、第１導電型キャリア形成層においては、少なくとも一対（即ち、二以上の偶数）のヘテロ界面を有しており、それぞれのヘテロ界面に沿って第１導電型二次元キャリアが充満する。これにより、ソース電極とドレイン電極との間は、比較的低い抵抗で電気的に接続される。一方、オフ状態（ゲート電極に与える電圧の絶対値がしきい値電圧の絶対値以下の状態）にて、第２導電型ボディ領域とゲート絶縁膜の界面にある第１導電型反転層を消滅させると、第１導電型キャリア形成層へのキャリア供給が遮断される。すると、ソース・ドレイン間電圧が、第１導電型キャリア層と第２導電型キャリア層によって形成されるｐｎ接合に対して逆バイアスとして印加されるため、第１導電型キャリア層と第２導電型キャリア層が空乏化し、併せて第1低濃度層、第２低濃度層及び第３低濃度層を含めたドリフト領域全体が空乏化して、ソース・ドレイン間に高電圧が印加できるようになる。
ここで、上記構造では、第２導電型ボディ領域は、第１導電型キャリア形成層の濃度とは独立した第1低濃度層、第２低濃度層及び第３低濃度層の何れかの層内に形成されるため、第１導電型キャリア形成層の濃度を高くしても、第２導電型ボディ領域の濃度に依存するしきい値電圧には影響しない。また、第１導電型キャリア形成層において、主電流に寄与する第１導電型二次元キャリア層が、ヘテロ界面を境にしてドーピング不純物層とは別の領域に形成されるため、第１導電型ドーピング不純物濃度を高くしても、第１導電型二次元キャリア層の移動度は低下しない。すなわち、本発明の構造によって、しきい値電圧の増大を抑制しつつ、また移動度の低下を抑制しつつ、オン状態の抵抗を低減し得る絶縁ゲート型半導体装置を提供する。
図２中のＡ－Ａ線で切断した平面図であり、実施例１に係る絶縁ゲート型半導体装置１０Ａの平面構造を模式的に示す。 図１中のＢ－Ｂ線で切断した断面図であり、実施例１に係る絶縁ゲート型半導体装置１０Ａの断面構造を模式的に示す。 図１中のＣ－Ｃ線で切断した断面図であり、実施例１に係る絶縁ゲート型半導体装置１０Ａの断面構造を模式的に示す。 図５中のＡ－Ａ線で切断した平面図であり、実施例２に係る絶縁ゲート型半導体装置１０Ｂの平面構造を模式的に示す。 図４中のＢ－Ｂ線で切断した断面図であり、実施例２に係る絶縁ゲート型半導体装置１０Ｂの断面構造を模式的に示す。 図４中のＣ－Ｃ線で切断した断面図であり、実施例２に係る絶縁ゲート型半導体装置１０Ｃの断面構造を模式的に示す。 図８中のＡ－Ａ線で切断した平面図であり、実施例３に係る絶縁ゲート型半導体装置１０Ｃの平面構造を模式的に示す。 図７中のＢ－Ｂ線で切断した断面図であり、実施例３に係る絶縁ゲート型半導体装置１０Ｃの断面構造を模式的に示す。 図１０中のＡ－Ａ線で切断した平面図であり、実施例４に係る絶縁ゲート型半導体装置１０Ｄの平面構造を模式的に示す。 図９中のＢ－Ｂ線で切断した断面図であり、実施例４に係る絶縁ゲート型半導体装置１０Ｄの断面構造を模式的に示す。 図９中のＣ－Ｃ線で切断した断面図であり、実施例４に係る絶縁ゲート型半導体装置１０Ｄの断面構造を模式的に示す。 図１３中のＡ－Ａ線で切断した平面図であり、実施例４に係る絶縁ゲート型半導体装置１０Ｄａの平面構造を模式的に示す。 図１２中のＢ－Ｂ線で切断した断面図であり、実施例４に係る絶縁ゲート型半導体装置１０Ｄａの断面構造を模式的に示す。 図１２中のＣ－Ｃ線で切断した断面図であり、実施例４に係る絶縁ゲート型半導体装置１０Ｄａの断面構造を模式的に示す。 図１６中のＡ－Ａ線で切断した平面図であり、実施例５に係る絶縁ゲート型半導体装置１０Ｅの平面構造を模式的に示す。 図１５中のＢ－Ｂ線で切断した断面図であり、実施例５に係る絶縁ゲート型半導体装置１０Ｅの断面構造を模式的に示す。 図１５中のＣ－Ｃ線で切断した断面図であり、実施例５に係る絶縁ゲート型半導体装置１０Ｅの断面構造を模式的に示す。 図１９中のＡ－Ａ線で切断した平面図であり、実施例６に係る絶縁ゲート型半導体装置１０Ｆの平面構造を模式的に示す。 図１８中のＢ－Ｂ線で切断した断面図であり、実施例６に係る絶縁ゲート型半導体装置１０Ｆの断面構造を模式的に示す。 図１８中のＣ－Ｃ線で切断した断面図であり、実施例６に係る絶縁ゲート型半導体装置１０Ｆの断面構造を模式的に示す。 図２２中のＡ－Ａ線で切断した平面図であり、実施例７に係る絶縁ゲート型半導体装置１０Ｇの平面構造を模式的に示す。 図２１中のＢ－Ｂ線で切断した断面図であり、実施例７に係る絶縁ゲート型半導体装置１０Ｇの断面構造を模式的に示す。 図２１中のＣ－Ｃ線で切断した断面図であり、実施例７に係る絶縁ゲート型半導体装置１０Ｇの断面構造を模式的に示す。 図２５中のＡ－Ａ線で切断した平面図であり、実施例７に係る絶縁ゲート型半導体装置１０Ｇａの平面構造を模式的に示す。 図２４中のＢ－Ｂ線で切断した断面図であり、実施例７に係る絶縁ゲート型半導体装置１０Ｇａの断面構造を模式的に示す。 図２４中のＣ－Ｃ線で切断した断面図であり、実施例７に係る絶縁ゲート型半導体装置１０Ｇａの断面構造を模式的に示す。 図３０中のＡ－Ａ線で切断した平面図であり、実施例８に係る絶縁ゲート型半導体装置１０Ｈの平面構造を模式的に示す。 図２７中のＢ－Ｂ線で切断した断面図であり、実施例８に係る絶縁ゲート型半導体装置１０Ｈの断面構造を模式的に示す。 図２７中のＣ－Ｃ線で切断した断面図であり、実施例８に係る絶縁ゲート型半導体装置１０Ｈの断面構造を模式的に示す。 図２７中のＤ－Ｄ線で切断した断面図であり、実施例８に係る絶縁ゲート型半導体装置１０Ｈの断面構造を模式的に示す。 図３２中のＡ－Ａ線で切断した平面図であり、実施例９に係る絶縁ゲート型半導体装置１０Ｉの平面構造を模式的に示す。 図３１中のＢ－Ｂ線で切断した断面図であり、実施例９に係る絶縁ゲート型半導体装置１０Ｉの断面構造を模式的に示す。 図３１中のＣ－Ｃ線で切断した断面図であり、実施例９に係る絶縁ゲート型半導体装置１０Ｉの断面構造を模式的に示す。 図３５中のＡ－Ａ線で切断した平面図であり、実施例１０に係る絶縁ゲート型半導体装置１０Ｊの平面構造を模式的に示す。 図３４中のＢ－Ｂ線で切断した断面図であり、実施例１０に係る絶縁ゲート型半導体装置１０Ｊの断面構造を模式的に示す。 図３４中のＣ－Ｃ線で切断した断面図であり、実施例１０に係る絶縁ゲート型半導体装置１０Ｊの断面構造を模式的に示す。 図３８中のＡ－Ａ線で切断した平面図であり、実施例１１に係る絶縁ゲート型半導体装置１０Ｋの平面構造を模式的に示す。 図３７中のＢ－Ｂ線で切断した断面図であり、実施例１１に係る絶縁ゲート型半導体装置１０Ｋの断面構造を模式的に示す。 図３７中のＣ－Ｃ線で切断した断面図であり、実施例１１に係る絶縁ゲート型半導体装置１０Ｋの断面構造を模式的に示す。 実施例１２に係る絶縁ゲート型半導体装置１０Ｌの断面構造を模式的に示す。 実施例１３に係る絶縁ゲート型半導体装置１０Ｍの断面構造を模式的に示す。 図４３中のＡ－Ａ線で切断した平面図であり、従来の横型の絶縁ゲート型半導体装置の平面構造を模式的に示す。 図４２中のＢ－Ｂ線で切断した段面図であり、従来の横型の絶縁ゲート型半導体装置の断面構造を模式的に示す。 図４５中のＡ－Ａ線で切断した平面図であり、従来のＳＪ構造横型ＳＯＩ絶縁ゲート型半導体装置の平面構造を模式的に示す。 図４４中のＢ－Ｂ線で切断した段面図であり、従来のＳＪ構造横型ＳＯＩ絶縁ゲート型半導体装置の断面構造を模式的に示す。 図４４中のＣ－Ｃ線で切断した段面図であり、従来のＳＪ構造横型ＳＯＩ絶縁ゲート型半導体装置の断面構造を模式的に示す。
本技術の一実施形態において、半導体基板は、第１低濃度層、第１導電型キャリア形成層、第２低濃度層、第２導電型キャリア形成層及び第３低濃度層の積層体、あるいは、第１低濃度層、第２導電型キャリア形成層、第２低濃度層、第１導電型キャリア形成層及び第３低濃度層の積層体で構成されていても良く、第１低濃度層、第２低濃度層、第３低濃度層の濃度は、第２導電型ボディ領域の濃度以下であっても良い。また、第１低濃度層、第２低濃度層、第３低濃度層は、第１導電型半導体層であっても、第２導電型半導体層であっても、イントリンシック型半導体層であっても良い。このような構成によると、第２導電型ボディ領域は、第１導電型キャリア形成層及び第２導電型キャリア形成層とは別領域である第１低濃度層、第２低濃度層、第３低濃度層の層内に形成できるため、第１導電型キャリア形成層及び第２導電型キャリア形成層の濃度を高くしても、第２導電型ボディ領域の濃度を低く設定できるため、第２導電型ボディ領域とゲート絶縁膜の間に第１導電型反転層を形成するためのゲート電圧のしきい値（即ちしきい値電圧）を低く設定することが可能である。
本技術の一実施形態において、第１導電型キャリア形成層では、第１の半導体材料と第２の半導体材料によって形成される一つ又は複数のヘテロ界面に沿って第１導電型（即ち、ｎ型又はｐ型の一方）の不純物が導入されていても良い。加えて、第２導電型キャリア形成層では、第２導電型（ 即ち、ｎ型又はｐ型の他方）の不純物が導入されていても良い。このような構成によると、第１導電型キャリア形成層及び第２導電型キャリア形成層において、キャリア層（電子層又は正孔層）を形成することができる。
本技術の一実施形態において、第１導電型キャリア形成層には、一つ又は複数の異種材料層が設けられていても良く、ヘテロ界面を構成する第１の半導体材料と第２の半導体材料は構成元素あるいは構成元素比が異なり、それらの伝導帯下端Ｅｃまたは価電子帯上端Ｅｖに段があるため、伝導帯下端Ｅｃが高い材料あるいは価電子帯上端Ｅｖが低い半導体材料側に不純物をドーピングし、伝導帯下端Ｅｃが低い半導体材料側あるいは価電子帯上端Ｅｖが高い半導体材料側に、二次元キャリア層（二次元電子層又は二次元正孔層）を発生させても良い。このような構成によると、二次元キャリア層が、各々のヘテロ界面を境にしてドーピング不純物層とは別の領域に形成されるため、二次元キャリアの移動が不純物によって阻害される事による移動度の低下を避けることができる。
本技術の一実施形態において、ドリフト領域内にある第１導電型キャリア形成層の一端は、第１導電型高濃度ドレイン領域を介してドレイン電極に電気的に接続し、ドリフト領域内にある第１導電型キャリア形成層の他端は、第１導電型反転層及び第１導電型高濃度ソース領域を介してソース電極に電気的に接続していても良い。このような構成によると、第１導電型反転層をゲート電圧によって制御することによって、ドリフト領域の電流のオン、オフを制御可能となる。なお、第１導電型高濃度ドレイン領域を第２導電型高濃度ドレイン領域に置き換えても良い。
本技術の一実施形態において、ドリフト領域内にある第１導電型キャリア形成層の他端と第１導電型反転層の電気的接続のために、第２導電型キャリア形成層より濃度が濃い第１導電型第２高濃度ドレイン領域を設けても良い。このような構成によると、第１導電型キャリア形成層の他端と第１導電型反転層の間の抵抗を低減できる。
上記した実施形態において、第２導電型キャリア形成層と第２導電型ボディ領域の電気的接続のために、第１導電型キャリア形成層より濃度が濃い第２導電型高濃度ボディ領域を設けても良い。このような構成によると、第２導電型キャリア形成層が前記高濃度ソース電極に電気的に接続している事によって、第２導電型キャリア形成層のキャリアをより効率的にソース電極に輩出できるため、より高速にスイッチングが可能となる。また、第２導電型第２高濃度ボディ領域を、第１導電型高濃度ドレイン領域と第１導電型第２高濃度ドレイン領域の間に設けても良く、またゲート電極の配置によって、この第２導電型第２高濃度ボディ領域と第２導電型高濃度ボディ領域の機能を兼ねても良い。このような構成によると、第１導電型第２高濃度ドレイン領域近傍の電界を緩和することができる。
本技術の一実施形態において、ドリフト領域内にある第１導電型キャリア形成層の他端と第１導電型反転層の電気的接続のために、第１導電型第1低濃度層を設けても良い。また、トレンチゲートを設けることによって、第１導電型キャリア形成層と第１導電型反転層を直接接続しても良い。これらの構成によると、第１導電型第２高濃度ドレイン領域を設ける事なく、第１導電型キャリア形成層の他端と第１導電型反転層の電気的接続が可能となる。
上記した実施形態において、前記第２導電型キャリア形成層と前記第２導電型ボディ領域の電気的接続のために、第１導電型キャリア形成層より濃度が濃い第２導電型高濃度ボディ領域を設けても良い。このような構成によると、第２導電型キャリア形成層が前記高濃度ソース電極に電気的に接続している事によって、第２導電型キャリア形成層のキャリアをより効率的にソース電極に輩出できるため、より高速にスイッチングが可能となる。また、この実施形態では、第１導電型第２高濃度ドレイン領域が無いため、第２導電型第２高濃度ボディ領域を必要としない。
本技術の一実施形態において、二次元キャリア層とドーピング不純物層の間には、スペーサ層（ノンドーピング層）を設けても良い。このような構成によると、二次元キャリア層へのドーピング不純物層の影響をより小さくすることができ、移動度の低下をより低減できる。特に、その厚さが１０ｎｍ程度以下であっても良く、この場合、より移動度の低下をより低減できる。
本技術の一実施形態において、第１導電型キャリア形成層成層及び第２導電型キャリア形成層において、複数のドーピング不純物層の間に、ノンドーピング層を設けても良い。このような構成によると、各キャリア形成層の設計の自由度が向上する。
本技術の一実施形態において、ドリフト領域内にある第１導電型キャリア形成層と第２導電型キャリア形成層を含む半導体基板２全体の総合計のキャリア面密度において、第１導電型キャリア面密度と第２導電型キャリア面密度の差が小さくても良い。このような構成によると、第１導電型キャリア形成層及び第２導電型キャリア形成層がより容易に空乏化するため、より高い耐圧が実現可能である。特に、１０％程度以下であっても良い。この場合、よりばらつきの少ない高耐圧化が可能である。
本技術の一実施形態において、ドリフト領域内にある第１導電型キャリア形成層内の第２の半導体材料層の各々の厚みが、第１の半導体材料である低濃度層の厚みより小さくても良い。このような構成によると、エピタキシャル成長層の全体の厚さを薄くでき、又結晶の歪を小さくでき、より容易に製造が可能である。特に、 ３ｎｍから５０ｎｍ程度であっても良い。この場合、二次元キャリア層面密度の高さと異種材料層厚さの低減の両立が容易となる。
本技術の一実施形態において、第１低濃度層、第２低濃度層、第３低濃度層のキャリア面密度は、第２導電型ボディ領域、第１導電型キャリア形成層および前記第２導電型キャリア形成層の面密度より小さくても良い。このような構成によると、低濃度層のキャリア面密度の影響が小さくなるため、第１導電型キャリア形成層と前記第２導電型キャリア形成層の面密度バランスの調整が容易となる。特に、１０％程度以下であっても良い。この場合、よりばらつきの少ない高耐圧化が可能である。
本技術の一実施形態において、第１低濃度層、第１導電型キャリア形成層、第２低濃度層、第２導電型キャリア形成層及び第３低濃度層の積層体、或いは第１低濃度層、第２導電型キャリア形成層、第２低濃度層、第１導電型キャリア形成層及び第３低濃度層の積層体を、複数繰り返し積層しても良い。このような構成によると、主電流（ドリフト電流）経路が増加するため、より低抵抗化が可能である。
上記した実施形態において、第１導電型反転層（即ち第２導電型ボディ領域）は、第１低濃度層、第２低濃度層、第３低濃度層のいずれに形成されていても良い。このような構成によると、構造の自由度が増し、設計が容易となる。また、この第１導電型反転層が形成されていない低濃度層は省略しても良い。このような構成によると、半導体基板を薄くでき、製造が容易となる。
本技術の一実施形態において、絶縁ゲート型半導体装置の支持基板は、p型、ｎ型、ｉ型の高抵抗（あるいは半絶縁性）半導体基板であっても良いし、ＳｉＯ２等の絶縁体であっても良いし、それらの組み合わせ（部分ＳＯＩ基板等）であっても良い。
本技術の一実施形態において、第１の半導体材料と第２の半導体材料の組み合わせは、ヘテロ界面を形成する異種材料層の組み合わせは、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣの内の二つであっても良く、または、ＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＧａＡｓの内の二つであっても良く、あるいは、その他ヘテロ界面を形成できる半導体の組み合わせであれば、どのような組み合わせでも良い。
図１～３を参照して、実施例１の絶縁ゲート型半導体装置１０Ａについて説明する。本実施例の絶縁ゲート型半導体装置１０Ａは、支持基板１と、支持基板１上に設けられた半導体基板２とを備える。半導体基板２は、第２導電型（ｐ型）ボディ領域１１ 、第１導電型（ｎ型）高濃度ソース領域１２及び第１導電型（ｎ型）高濃度ドレイン領域１３ を備えている。一例ではあるが、第１導電型（ｎ型）高濃度ソース領域１２及び第１導電型（ｎ型）高濃度ドレイン領域１３は、例えばn型高濃度Siで構成されてもよく、第２導電型（ｐ型）ボディ領域１１は、例えばｐ型高濃度Siで構成されても良い。また、半導体基板２は、オン状態にてドリフト電流を流すと共にオフ状態にて空乏化するドリフト領域１００、および第２導電型（ｐ型）ボディ領域１１にゲート絶縁膜１４を介して接するゲート電極１６を有し、またオン状態にて第２導電型（ｐ型）ボディ領域１１とゲート絶縁膜１４の界面に発生する第１導電型（ｎ型）反転層１５（二次元電子層）とを有し、第２導電型（ｐ型）ボディ領域１１は、第１導電型（ｎ型）高濃度ソース領域１２に（ソース電極１８を介して）電気的に接続していても良い。
半導体基板２は、低濃度のSi半導体層である第1低濃度層２１、第２低濃度層２２及び第３低濃度層２３と、第1低濃度層２１と第２低濃度層２２との間に位置する第１導電型（ｎ型）キャリア形成領域３０と、第２低濃度層２２と第３低濃度層２３との間に位置する第２導電型（ｐ型）キャリア形成層４０とを備える。第1低濃度層２１、第２低濃度層２２及び第３低濃度層２３は、第１の半導体材料で構成されていて、ｐ型、ｎ型およびｉ型のいずれでも良い。第1低濃度層２１、第２低濃度層２２及び第３低濃度層２３の各厚みは、特に限定されないが、０ｎｍ～１μｍ程度であっても良い。なお、半導体基板２の下方にある支持基板１は、ｐ型高抵抗半導体基板、ｎ型高抵抗半導体基板、ｉ型高抵抗半導体基板、半絶縁性基板、絶縁体基板、部分絶縁体基板等の様々な支持基板が考えられる。　
第１導電型（ｎ型）キャリア形成層３０は、一つ又は複数の第２の半導体材料層３２を有する。例えば、第１の半導体材料Ｓｉと第２の半導体材料ＳｉＧｅの伝導帯下端Ｅｃ（および価電子帯上端Ｅｖ）には段があり、ヘテロ界面を形成する。第２の半導体材料層３２は、第1低濃度層２１と第２低濃度層２２のそれぞれに接しており、第２の半導体材料層３２ の両側に一対のヘテロ界面が形成されている。第２の半導体材料層３２の厚みは、第1低濃度層２１、第２低濃度層２２及び第３低濃度層２３の各厚みと同程度であっても良いし、これらよりも十分に小さく、例えば３ｎｍ～５０ｎｍ程度であっても良い。
ヘテロ界面を構成する第１の半導体材料と第２の半導体材料の伝導帯下端Ｅｃまたは価電子帯上端Ｅｖに段があるため、伝導帯下端Ｅｃが高い（あるいは価電子帯上端Ｅｖが低い）半導体材料側に不純物をドーピングし、伝導帯下端Ｅｃが低い（あるいは価電子帯上端Ｅｖが高い）半導体材料側に、二次元電子（あるいは二次元正孔）を発生させても良い。例えば、第１の半導体材料をＳｉとし、第２の半導体材料をＳｉＧｅとした場合、スペーサ層（ノンドープＳｉＧｅ層）３２ｓと低濃度Ｓｉ層２１の界面に、ヘテロ界面を形成する。第２の半導体材料ＳｉＧｅ（伝導帯下端Ｅｃが高い）側の上端のヘテロ界面から１０ｎｍ程度以下の厚さ（望ましくは１ｎｍ～３ｎｍ程度の厚さ）のスペーサ層（ノンドープＳｉＧｅ層）３２ｓを隔てて、１０ｎｍ程度以下の厚さ（望ましくは１ｎｍ～６ｎｍ程度の厚さ）にｎ型不純物（例えばＡｓ）をドーピングしてｎ型ドーピングＳｉＧｅ領域３２ｄを形成すると、ヘテロ界面の第１の半導体材料Ｓｉ（伝導帯下端Ｅｃが低い）側に二次元電子層３１ｅが形成される。従って、Ｓｉ側に形成された二次元電子層は、ヘテロ界面とスペーサ層（ノンドープＳｉＧｅ層）３２ｓによってＳｉＧｅ側のドーピング不純物層と隔てられているため、ドーピング不純物濃度が高くなっても、 Ｓｉ側に形成された二次元電子層３１ｅの移動度は低下せず、従って従来構造よりも低い抵抗を実現する事ができる。なお、前記のスペーサ層（ノンドープＳｉＧｅ層）３２ｓは、移動度の低下抑制を目的に挿入しているが、必須ではなく、無くても良い。
ドリフト領域１００内の第１導電型（ｎ型）キャリア形成層３０の一端は、第１導電型（ｎ型）高濃度ドレイン領域１３に電気的に接続していても良いし、ドリフト領域１００内にあるｎ型キャリア形成層の他端は、第１導電型（ｎ型）第２高濃度ドレイン領域１３ａ及び第１導電型（ｎ型）反転層１５を介して、第１導電型（ｎ型）ソース領域１２に電気的に接続していても良い。また、第１導電型（ｎ型）高濃度ドレイン領域１３を第２導電型（ｐ型）高濃度ドレイン領域に置き換えても良い。
なお、第１の半導体材料と第２の半導体材料の組み合わせは、Ｓｉ、ＳｉＧｅとＳｉＧｅＣの内の二つであっても良いし、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＧａＡｓとＩｎＧａＡｓの内の二つであっても良いし、あるいは、その他ヘテロ界面を形成できる半導体の組み合わせであれば良く、特に限定されない。
第２導電型（ｐ型）キャリア形成層４０は、一つ又は複数の第１の半導体材料で構成された不純物ドーピング層４０ｄを有しても良い。不純物ドーピング層の厚みは、第1低濃度層２１、第２低濃度層２２及び第３低濃度層２３の各厚みと同程度であっても良いし、これらよりも十分に小さく、例えば３ｎｍ～５０ｎｍ（１００ｎｍ）であっても良い。第２導電型（ｐ型）キャリア形成層４０は、第２低濃度層２２と第３低濃度層２３との間に位置し、一つ又は複数の層にｐ型不純物（例えばＢ）をドーピングし、一つ又は複数の第２導電型（ｐ型） キャリア層を形成しても良い。　
また、第２導電型（ｐ型）キャリア形成層４０は、第２導電型（ｐ型）ボディ領域１１に電気的に接続していても良い。この電気的接続は、例えば、図１～３に示すように、深い拡散の第２導電型（ｐ型）高濃度ボディ領域１０によっても良い。
以上の構成により、本実施例の半導体装置１０Ａでは、ゲート電極１６に与える電圧を調節することで、ドリフト領域１００において、オン状態にて横方向にドリフト電流を流すと共に、オフ状態にて空乏化することができる。すなわち、オン状態（ゲート電極に与える電圧がしきい値電圧の以上の状態）では、第２導電型（ｐ型）ボディ領域１１とゲート絶縁膜１４の界面に第１導電型反転層１５を発生させ、さらに第１導電型（ｎ型）キャリア形成層に第１導電型キャリア（電子）が注入され、第１導電型（ｎ型）高濃度ソース領域と第１導電型（ｎ型）高濃度ドレイン領域との間が、第１導電型反転層及び第１導電型キャリア形成層を介して電気的に接続され、従って、第１導電型（ｎ型）キャリア形成層３０と第２導電型（ｐ型）キャリア形成層４０の間のｐｎ接合は、ほぼ同電位となり、第１導電型（ｎ型）キャリア形成層３０と第２導電型（ｐ型）キャリア形成層４０には、それぞれ第１導電型（ｎ型）キャリア層（電子層）と第２導電型（ｐ型）キャリア層（正孔層）がそれぞれ形成される。特に、第１導電型（ｎ型）キャリア形成層においては、一つ又は複数のヘテロ界面を有しており、ヘテロ界面に沿って第１導電型（ｎ型）二次元キャリア層（二次元電子層）３１ｅが形成される。これにより、ソース電極１８とドレイン電極１９との間は、比較的低い抵抗で電気的に接続される。一方、オフ状態（ゲート電極に与える電圧がしきい値電圧以下の状態）にて、第２導電型（ｐ型）ボディ領域１１とゲート絶縁膜１４の界面にある第１導電型反転層１５を消滅させると、第１導電型（ｎ型）キャリア形成層３０へのキャリア供給が遮断される。すると、ソース・ドレイン間電圧が、第１導電型（ｎ型）キャリア形成層３０と第２導電型（ｐ型）キャリア形成層４０によって形成されるｐｎ接合に対して逆バイアスとして印加されるため、第１導電型（ｎ型）キャリア形成層３０と第２導電型（ｐ型）キャリア形成層４０が空乏化し、併せて第1低濃度層２１、第２低濃度層２２及び第３低濃度層２３を含めたドリフト領域１００全体が空乏化して、ソース・ドレイン間電圧がドリフト領域１００全体に印加できるようになる。
以上の構成において、第１導電型（ｎ型）キャリア形成層３０と第２導電型（ｐ型）キャリア形成層４０を含む半導体基板２全体の総合計のキャリア面密度において、第１導電型（ｎ型）キャリア面密度と第２導電型（ｐ型）キャリア面密度の差が小さいことが望ましく（特に１０％程度以内が望ましい）、その場合、いわゆるスーパージャンクション構造と同様に、ドリフト領域１００全体の電界強度が一様となることから、この絶縁ゲート型半導体装置１０Ａ及び絶縁ゲート型半導体装置１０Ａａは、高いオフ耐圧を実現することができる。
また、本実施例の半導体装置１０Ａでは、第1低濃度層２１、第２低濃度層２２及び第３低濃度層２３の濃度が、第２導電型ボディ領域１１、第１導電型（ｎ型）キャリア形成層３０および第２導電型（ｐ型）キャリア形成層４０の面密度より小さい事が望ましく（特に１０％程度以下が望ましい）、その場合には、前述の第１導電型（ｎ型）キャリア形成層３０と第２導電型（ｐ型）キャリア形成層４０を含む半導体基板２全体の総合計のキャリア面密度における、第１導電型（ｎ型）キャリア面密度と第２導電型（ｐ型）キャリア面密度の差への影響が小さくなり、高耐圧化が容易となる。
加えて、本実施例の半導体装置１０Ａでは、ＳｉＧｅで構成された異種材料層３２が、Siで構成された第1低濃度層２１、第２低濃度層２２及び第３低濃度層２３よりも十分に厚さが薄い事が望ましく（特に３nｍから５０nmが望ましい）、その場合には、二種類の半導体材料を交互に結晶成長させた場合でも、格子定数の違いに起因する歪の蓄積が抑制されるので、Ｓｉ／ＳｉＧｅヘテロ構造の多層化を比較的に容易に製造することができる。
なお、図１～３に示す本実施例のように、第１導電型（ｎ型）第２高濃度ドレイン領域１３ａ近傍の電界集中を緩和するため、第１導電型（ｎ型）第２高濃度ドレイン領域１３ａ と第１導電型（ｎ型）高濃度ドレイン領域１３の間に、第２導電型（ｐ型）第２高濃度ボディ領域１０ａを設け、ソース電極１８に電気的に接続しても良く。このような構成によって、より高いオフ耐圧を実現することができる。
図４～６を参照して、実施例２の（絶縁ゲート型）半導体装置１０Ｂについて説明する。本実施例の半導体装置１０Ｂは、実施例１とは異なり、埋込み型の第２導電型（ｐ型）高濃度ボディ領域１０ｂを備えている。以下では、実施例１との相違点を主に説明し、実施例１と共通する構成については、同一の符号を付すことによって重複する説明を省略する。
図４～６に示すように、実施例１と異なり深い拡散の第２導電型（ｐ型）高濃度ボディ領域１０の代わりに、埋込み型の第２導電型（ｐ型）高濃度ボディ領域１０ｂによって、第２導電型（ｐ型）キャリア形成層４０は、第２導電型（ｐ型）ボディ領域１１に電気的に接続していても良い。
図７～８を参照して、実施例３の絶縁ゲート型半導体装置１０Ｃについて説明する。本実施例の半導体装置１０Ｃは、実施例１とは異なり、第１導電型（ｎ型）第２高濃度ドレイン領域１３ａと第２導電型（ｐ型）第２高濃度ボディ領域１０ａを省略できる構造である。以下では、実施例１との相違点を主に説明し、実施例１と共通する構成については、同一の符号を付すことによって重複する説明を省略する。
本実施例に示すように、ドリフト領域１００内にある第１導電型（ｎ型）キャリア形成層３０の他端と第１導電型（ｎ型）反転層１５の電気的接続のために、第１導電型（ｎ型）第1低濃度層２１ｎを設けても良い。このような構成によると、第１導電型（ｎ型）第２高濃度ドレイン領域１３ａを設ける事なく、第１導電型（ｎ型）キャリア形成層３０の他端と第１導電型（ｎ型）反転層１５の電気的接続が可能となる。また、第１導電型（ｎ型）高濃度ドレイン領域１３の深さは、図８のように深くなくても良く、第１導電型（ｎ型）高濃度ソース領域１２と同程度でも良い。
図１～３に示す実施例では、第１導電型（ｎ型）第２高濃度ドレイン領域１３ａ近傍の電界集中を緩和するため、第１導電型（ｎ型）第２高濃度ドレイン領域１３ａ と第１導電型（ｎ型）高濃度ドレイン領域１３の間に、第２導電型（ｐ型）第２高濃度ボディ領域１０ａを設け、ソース電極１８に電気的に接続することによって、より高いオフ耐圧を実現しているが、図７～８に示すように、第１導電型（ｎ型）第２高濃度ドレイン領域１３ａが無い場合は、第２導電型（ｐ型）第２ボディ領域は無くても良い。 図７～８において、第２導電型（ｐ型）キャリア形成層４０は、ソース電極１８へ、第２導電型（ｐ型）ボディ領域１０を介して、電気的接続していても良い。
図９～１１を参照して、実施例４の絶縁ゲート型半導体装置１０Ｄについて説明する。本実施例の絶縁ゲート型半導体装置１０Cは、実施例１とは異なり、第１導電型（ｎ型）キャリア形成層３０及び第２導電型（ｐ型）キャリア形成層４０ の構成が異なる。以下では、実施例１との相違点を主に説明し、実施例１と共通する構成については、同一の符号を付すことによって重複する説明を省略する。
本実施例に示すように、第１導電型（ｎ型）キャリア形成層３０及び第２導電型（ｐ型）キャリア形成層４０内に二つ以上の複数のヘテロ界面やドーピング領域を設けても良い。図９～１１には、四つのヘテロ界面とドーピング層を持ち、また、図の簡略化のためにスペーサ層（ノンドーピングＳｉＧｅ層）３２ｓのない例を示している。第１導電型（ｎ型）キャリア形成層３０内の四つのヘテロ界面にｎ型ドーピングＳｉＧｅ領域３２ｄを形成すると、四つのヘテロ界面の第１の半導体材料Ｓｉ（伝導帯下端Ｅｃが低い）側に第１導電型（ｎ型）キャリア層（二次元電子層）３１ｅ、３３ｅが形成される。
加えて、第２導電型（ｐ型）キャリア形成層４０内に四つの第２導電型（ｐ型）ドーピング領域４０dを形成しても良い。第２導電型（ｐ型）キャリア形成層４０内に四つの第２導電型（ｐ型）ドーピング領域４０dを形成すると、四つの第２導電型（ｐ型）キャリア層４０が形成される。また、ドリフト領域１００において、第１導電型（ｎ型）キャリア形成層３０および第２導電型（ｐ型）キャリア形成層４０を含む半導体基板２全体のｐ型、ｎ型の総キャリア面密度が同程度であれば、実施例１と同様に高耐圧が実現できる。
本実施例の絶縁ゲート型半導体装置１０Ｄにおいては、四つの第１導電型（ｎ型）キャリア層（二次元電子層）があるため、ソース・ドレイン間の主電流経路が増え、従ってソース・ドレイン間の抵抗をより低くする事が可能である。
なお、ノンドーピングＳｉＧｅ領域３２ｎｄ、ノンドーピングＳｉ領域３０ｎｄ、ノンドーピングＳｉ領域４０ｎｄ及び反転層１５を形成した最上部の第1低濃度層以外のすべての低濃度層を、省略しても良く、その一例を絶縁ゲート型半導体装置１０Ｄａとして、図１２～１４に示す。このような場合、異種材料層の厚さが低減できるため、異種材料層間の歪を低減できる。なお、図１２～１４では、反転層を形成した最上部の第1低濃度層以外のすべての低濃度層とすべてのノンドープ層を省略しているが、適宜いずれかの層を形成しても良い。
また、図１２～１４に示す実施例では、同質層の境界線を残しているが、同質層の境界線は実効的な意味がないため、図１２～１４の実施例では、三つの第１導電型（ｎ型）キャリア層（二次元電子層）と一つの第２導電型（ｐ型）キャリア層４０を内蔵しているとも見なすことができ、それらのｐ型、ｎ型の総キャリア面密度が同程度であれば、実施例１と同様に高耐圧が実現できる。
図１５～１７を参照して、実施例５の絶縁ゲート型半導体装置１０Ｅについて説明する。本実施例の半導体装置１０Ｅは、実施例１とは異なり、反転層15を形成している低濃度層が異なる。以下では、実施例１との相違点を主に説明し、実施例１と共通する構成については、同一の符号を付すことによって重複する説明を省略する。
本実施例に示すように、第２導電型（ｐ型）ボディ領域１１、第１導電型（ｎ型）高濃度ソース領域１２、ゲート絶縁膜１４、ゲート電極１６及び第１導電型（ｎ型）第２高濃度ドレイン領域１３ａは、第2低濃度層に達するように形成しても良く、第２低濃度層に設けた第２導電型（ｐ型）ボディ領域１１に接するゲート絶縁膜１４との界面に第１導電型（ｎ型）反転層１５を形成しても良い。なお、図１５～１７では、図の簡略化のために、スペーサ層（ノンドープＳｉＧｅ層）３２ｓ、ノンドーピングＳｉＧｅ層３２ｎｄ及びノンドーピングＳｉ層４０ｎｄが無い例を示しているが、これらの層の一部又はすべてを設けても良い。
また、本実施例では、ドリフト領域１００内の第１導電型（ｎ型）キャリア形成層３０の一端は、第１導電型（ｎ型）高濃度ドレイン領域１３に（電気的に）接続しても良く、ドリフト領域１００内にある第１導電型（ｎ型）キャリア形成層３０の他端は、第１導電型（ｎ型）第2高濃度ドレイン領域１３ａ及び第１導電型（ｎ型）反転層１５を介して、第１導電型（ｎ型）ソース領域１２に電気的に接続しても良い。
なお、本実施例では、反転層１５を形成していない低濃度層である第１低濃度層及び第３低濃度層の両方又は一方を省略しても良い。
図１８～２０を参照して、実施例６の絶縁ゲート型半導体装置１０Ｆについて説明する。本実施例の半導体装置１０Ｆは、実施例１とは異なり、反転層１５を形成している低濃度層が異なる。以下では、実施例１との相違点を主に説明し、実施例１と共通する構成については、同一の符号を付すことによって重複する説明を省略する。
本実施例に示すように、第２導電型（ｐ型）ボディ領域１１、第１導電型（ｎ型）ソース領域１２、ゲート絶縁膜１４、ゲート電極１６及び第１導電型（ｎ型）第2ドレイン領域１３ａは、第３低濃度層に達するように形成されており、第３低濃度層に設けた第２導電型（ｐ型）ボディ領域１１に接するゲート絶縁膜１４との界面に第１導電型（ｎ型）反転層１５を形成しても良い。なお、図１８～２０では、図の簡略化のために、スペーサ層（ノンドープＳｉＧｅ層）３２ｓ、ノンドーピングＳｉＧｅ層３２ｎｄ及びノンドーピングＳｉ層４０ｎｄが無い例を示しているが、これらの層の一部又はすべてを設けても良い。
また、本実施例では、ドリフト領域１００内の第１導電型（ｎ型）キャリア形成層３０の一端は、第１導電型（ｎ型）ドレイン領域１３に（電気的に）接続しても良く、ドリフト領域１００内にある第１導電型（ｎ型）キャリア形成層３０の他端は、第１導電型（ｎ型）第２ドレイン領域１３ａ及び第１導電型（ｎ型）反転層１５を介して、第１導電型（ｎ型）ソース領域１２に電気的に接続しても良い。
なお、本実施例では、反転層１５を形成していない低濃度層である第１低濃度層及び第２低濃度層の両方又は一方を省略しても良い。
図２１～２３を参照して、実施例７の絶縁ゲート型半導体装置１０Ｇについて説明する。本実施例の半導体装置１０Ｇは、実施例１とは異なり、第１導電型（ｎ型）キャリア形成層３０及び第２導電型（ｐ型）キャリア形成層４０ の構成が異なる。以下では、実施例１との相違点を主に説明し、実施例１と共通する構成については、同一の符号を付すことによって重複する説明を省略する。
本実施例では、図２１～２３に示すように、第1低濃度層２１、第１導電型（ｎ型）キャリア形成層３０、第２低濃度層２２、第２導電型（ｐ型）キャリア形成層４０ 、第３低濃度層２３の積層体を複数回繰り返しても良い。図２１～２３は、２回繰り返した例であるが、３回、４回それ以上とさらに繰り返しても良い。
加えて本実施例の絶縁ゲート型半導体装置１０Ｇにおいて、第１導電型（ｎ型）反転層１５を形成していない低濃度層は、形成しなくても良く、最上位の低濃度層２１以外のすべての低濃度層を省略している一例を、絶縁ゲート型半導体装置１０Ｇａとして、図２４～２６に示す。 なお、図２１～２３および図２４～２６では、図の簡略化のために、スペーサ層（ノンドーピングＳｉＧｅ層）３２ｓ、ノンドーピングＳｉＧｅ層３２ｎｄ及びノンドーピングＳｉ層４０ｎｄが無い例を示しているが、これらの層を設けても良い。
本実施例の絶縁ゲート型半導体装置１０Ｇ及び絶縁ゲート型半導体装置１０Ｇａ においては、複数のｎ型キャリア形成層３０及びｐ型キャリア形成層４０があるため、ソース・ドレイン間の主電流経路が増え、従ってソース・ドレイン間の抵抗をより低くする事が可能である。
図２７ ～３０を参照して、実施例８の絶縁ゲート型半導体装置１０Ｈについて説明する。本実施例の半導体装置１０Ｈは、実施例１とは異なり、 ｐ型高濃度ボディ領域１０とｐ型第２高濃度ボディ領域１０ａの役割を統合した構成となっている。以下では、実施例１との相違点を主に説明し、実施例１と共通する構成については、同一の符号を付すことによって重複する説明を省略する。
本実施例では、図２７ ～３０に示すように、第１導電型（ｎ型）高濃度ソース領域１２、反転層１５および第１導電型（ｎ型）第２高濃度ドレイン領域１３ａを第１導電型（ｎ型）高濃度ドレイン領域１３に対して、実施例1のように垂直に配置するのではなく、平行に配置しても良い。また、図２７ ～３０に示すように、実施例１におけるｐ型第２高濃度ボディ領域１０ａの位置にｐ型高濃度ボディ領域１０を配置する事によって、ｐ型高濃度ボディ領域１０、第２導電型（ｐ型）高濃度ボディ領域１１ 及び第１導電型（ｎ型）高濃度ソース領域１２をソース電極１８によって電気的に接続しても良い。すなわち、本実施例におけるｐ型高濃度ボディ領域１０は、実施例1のｐ型高濃度ボディ領域１０と同様にソース電極と第２導電型（ｐ型）キャリア形成層４０を電気的に接続すると同時に、実施例1のｐ型第２高濃度ボディ領域１０ａと同様に第１導電型（ｎ型）第２高濃度ドレイン領域１３ａ近傍の電界集中を緩和している。なお、図２７ ～３０では、図の簡略化のために、スペーサ層（ノンドーピングＳｉＧｅ層）３２ｓ、ノンドーピングＳｉＧｅ層３２ｎｄ及びノンドーピングＳｉ層４０ｎｄが無い例を示しているが、これらの層を設けても良い。
図２７ ～３０では、複数のｎ型キャリア形成層３０及びｐ型キャリア形成層４０を形成し、また、ノンドーピングＳｉＧｅ層３２ｎｄ及びノンドーピングＳｉ層４０ｎｄ及び第１低濃度層２１以外の低濃度層を省略した構造で例示しているが、半導体基板２の構成は、これに限られず、前記の種々の実施例のいずれでも良い。
図３１ ～３３を参照して、実施例９の絶縁ゲート型半導体装置１０Ｉについて説明する。本実施例の半導体装置１０Ｉは、実施例１とはゲート電極構造が異なり、 トレンチゲート電極構造を用いた構成となっている。以下では、実施例１との相違点を主に説明し、実施例１と共通する構成については、同一の符号を付すことによって重複する説明を省略する。
本実施例では、図３１ ～３３に示すように、実施例１とはゲート電極構造が異なり、プレーナゲート電極構造ではなく、トレンチゲート電極構造となっていても良い。また、トレンチゲート電極１６ａによって形成した反転層１５によって、積層した複数の第１導電型（ｎ型）キャリア形成層３０を電気的に接続することも可能であり、そのような場合は、図３１ ～３３に示した第１導電型（ｎ型）第２高濃度ドレイン領域１３ａを省略しても良い。
本実施例では、図３１ ～３３に示すように、第１導電型（ｎ型）高濃度ソース領域１２、反転層１５および第１導電型（ｎ型）第２高濃度ドレイン領域１３ａを第１導電型（ｎ型）高濃度ドレイン領域１３に対して、実施例1のように垂直に配置するのではなく、平行に配置しても良い。また、図３１ ～３３に示すように、実施例１におけるｐ型第２高濃度ボディ領域１０ａの位置にｐ型高濃度ボディ領域１０を配置する事によって、ｐ型高濃度ボディ領域１０、第２導電型（ｐ型）高濃度ボディ領域１１ 及び第１導電型（ｎ型）高濃度ソース領域１２をソース電極１８によって電気的に接続しても良い。すなわち、本実施例におけるｐ型高濃度ボディ領域１０は、実施例1のｐ型高濃度ボディ領域１０と同様にソース電極と第２導電型（ｐ型）キャリア形成層４０を電気的に接続すると同時に、実施例1のｐ型第２高濃度ボディ領域１０ａと同様に第１導電型（ｎ型）第２高濃度ドレイン領域１３ａ近傍の電界集中を緩和している。なお、図３１ ～３３では、図の簡略化のために、スペーサ層（ノンドーピングＳｉＧｅ層）３２ｓ、ノンドーピングＳｉＧｅ層３２ｎｄ及びノンドーピングＳｉ層４０ｎｄが無い例を示しているが、これらの層を設けても良い。　
図３１ ～３３では、複数のｎ型キャリア形成層３０及びｐ型キャリア形成層４０を形成し、また、ノンドーピングＳｉＧｅ層３２ｎｄ及びノンドーピングＳｉ層４０ｎｄ及び第１低濃度層２１以外の低濃度層を省略した構造で例示しているが、半導体基板２の構成は、これに限られず、前記の種々の実施例のいずれでも良い。
図３４ ～３６を参照して、実施例１０の絶縁ゲート型半導体装置１０Ｊについて説明する。本実施例の半導体装置１０Ｊは、実施例１とは異なり、第１導電型（ｎ型）キャリア形成層３０及び第２導電型（ｐ型）キャリア形成層４０ の位置が異なる。以下では、実施例１との相違点を主に説明し、実施例１と共通する構成については、同一の符号を付すことによって重複する説明を省略する。
本実施例に示すように、半導体基板２は、実施例１に示した第１低濃度層２１、第１導電型（ｎ型）キャリア形成層３０、第２低濃度層２２、第２導電型（ｐ型）キャリア形成層４０及び第３低濃度層２３の積層体ではなく、第１低濃度層２１、第２導電型（ｐ型）キャリア形成層４０、第２低濃度層２２、第１導電（ｎ型）型キャリア形成層３０及び第３低濃度層２３の積層体という構成としても良く、すなわち、第１導電型（ｎ型）キャリア形成層３０と第２導電型（ｐ型）キャリア形成層４０の上下位置が逆となっていても良い。
なお、ドリフト領域１００において、第１導電型（ｎ型）キャリア形成層３０および第２導電型（ｐ型）キャリア形成層４０を含む半導体基板２全体のｐ型、ｎ型の総キャリア面密度が同程度であれば、実施例１と同様に高耐圧が実現できる。その他の前記のすべての実施例においても、同様に第１導電型（ｎ型）キャリア形成層３０と第２導電型（ｐ型）キャリア形成層４０の上下位置を逆にした構造としても良い。
図３７ ～３９を参照して、実施例１１の絶縁ゲート型半導体装置１０Ｋについて説明する。本実施例の半導体装置１０Ｋは、実施例１とは異なり、第１導電型（ｎ型）及び第２導電型（ｐ型）の配置が異なる。以下では、実施例１との相違点を主に説明し、実施例１と共通する構成については、同一の符号を付すことによって重複する説明を省略する。
本実施例に示すように、第１導電型キャリア形成層と第２導電型キャリア形成層の極性を含めて、すべての領域の極性を逆にした構造としても良い。すなわち、本実施例では、ヘテロ界面を含む第１導電型キャリア形成層をｐ型キャリア形成層４０とし、ヘテロ界面を含まない第２導電型キャリア形成層をｎ型キャリア形成層３０としても良い。その場合も、第１導電型（ｐ型）キャリア形成層４０と第２導電型（ｎ型）キャリア形成層３０を含む半導体基板２全体の総合計のキャリア面密度において、第１導電型（ｐ型）キャリア面密度と第２導電型（ｎ型）キャリア面密度の差が小さければ、実施例１と同様に高耐圧が実現できる。その他の前記のすべての実施例においても、図３７ ～３９に示した本実施例と同様に、第１導電型（ｐ型）、第２導電型（ｎ型）として、第１導電型（ｐ型）キャリア形成層４０、第２導電型（ｎ型）キャリア形成層３０を含めて、それ以外のすべての領域の極性を逆にした構造としても良い。
なお、本実施例では、図３７ ～３９に示すように、第１の半導体材料Ｓｉと第２の半導体材料ＳｉＧｅの価電子帯上端Ｅｖには段があり、スペーサ層（ノンドープＳｉ層）４１ｓとノンドーピングＳｉＧｅ層４２の界面にヘテロ界面を形成しても良い。このヘテロ界面を構成するスペーサ層（ノンノンドーピングSi層）４１ｓとノンドーピングＳｉＧｅ層４２の価電子帯上端Ｅｖに段があるため、価電子帯上端Ｅｖが低い半導体材料側にｐ型不純物をドーピングして、ｐ型ドーピングＳｉ領域４１ｄを形成しても良く、価電子帯上端Ｅｖが高い半導体材料側のＳｉＧｅ領域４２に、二次元正孔層４２ｈを発生させても良い。
　また、図３７ ～３９に示すように、第２導電型（ｎ型）キャリア形成層３０は、ｎ型不純物である例えばＡｓを第１の半導体材料Ｓｉにドーピングして、形成しても良い。
図４０を参照して、実施例１２の絶縁ゲート型半導体装置１０Ｌについて説明する。本実施例の半導体装置１０ Ｌは、実施例１とは異なり、支持基板の構成が異なる。以下では、実施例１との相違点を主に説明し、実施例１と共通する構成については、同一の符号を付すことによって重複する説明を省略する。
本実施例に示すように、支持基板を、ｎ型高濃度基板接続領域９１を持つ部分ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板としても良い。すなわち、本実施例のように、ｐ型半導体層９０とＳｉＯ２層９２で構成されたＳＯＩ基板の一部のＳｉＯ２層を貫通して、ｎ型高濃度基板接続領域９１が形成された支持基板上に素子を形成する半導体基板２を形成した構造でも良い。図４０に示すように、本実施例では、トレンチ絶縁分離ＳｉＯ２領域９３によって横方向にも、絶縁分離されていても良い。
本実施例に示すような支持基板構造（部分絶縁体基板）によって、ｎ型高濃度ドレイン領域１３の端部の電界が緩和されて、素子耐圧が向上することが知られている。（非特許文献２）
図４１を参照して、実施例１３の絶縁ゲート型半導体装置１０Ｍについて説明する。本実施例の半導体装置１０Ｍは、実施例１とは異なり、第２導電型（ｐ型）キャリア形成層４０ の構成が異なる。以下では、実施例１との相違点を主に説明し、実施例１と共通する構成については、同一の符号を付すことによって重複する説明を省略する。
本実施例に示すように、第１導電型（ｎ型）キャリア形成層３０だけでなく、第２導電型（ｐ型）キャリア形成層４０にも、ヘテロ構造を内蔵しても良い。すなわち、図４１に示すように、第１の半導体材料Ｓｉと第２の半導体材料ＳｉＧｅの価電子帯上端Ｅｖには段があり、スペーサ層（ノンドーピングＳｉ層）４１ｓとノンドーピングＳｉＧｅ層４２の界面にヘテロ界面を形成する。このヘテロ界面を構成するスペーサ層（ノンドーピングSi層）４１ｓとノンドーピングＳｉＧｅ層４２の価電子帯上端Ｅｖに段があるため、価電子帯上端Ｅｖが低い半導体材料Ｓｉ側のｐ型ドーピングＳｉ領域４１ｄにｐ型不純物をドーピングして、価電子帯上端Ｅｖが高い半導体材料側のＳｉＧｅ領域４２に、二次元正孔層４２ｈを発生させても良い。
なお、第１導電型（ｎ型）キャリア形成層３０と第２導電型（ｐ型）キャリア形成層４０が、ヘテロ界面を内蔵していている、いないに関わらず、第１導電型（ｎ型）キャリア形成層３０と第２導電型（ｐ型）キャリア形成層４０を含む半導体基板２全体の総合計のキャリア面密度において、第１導電型（ｎ型）キャリア面密度と第２導電型（ｐ型）キャリア面密度の差が小さければ、実施例１と同様に高耐圧が実現できる。その他の前記のすべての実施例においても、同様に第１導電型（ｎ型）キャリア形成層３０と第２導電型（ｐ型）キャリア形成層４０が共に、ヘテロ界面を内蔵しても良い。
以上、本明細書が開示する技術の具体例を詳細に説明したが、これらは例示に過ぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書、又は、図面に説明した技術要素は、単独で、あるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。本明細書又は図面に例示した技術は、複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１ … 支持基板（ｐ型高抵抗半導体基板、ｎ型高抵抗半導体基板、ｉ型高抵抗半導体基板、絶縁体基板、部分絶縁体基板等）
２ … 半導体基板（ｎ型低濃度ドリフト層、積層体）
１０ … ｐ型高濃度ボディ領域
１０ａ … ｐ型第２高濃度ボディ領域
１０ｂ …埋込型ｐ型高濃度ボディ領域
１０ｘ … ｎ型高濃度ボディ領域
１０ｙ … ｎ型第２高濃度ボディ領域
１１ … ｐ型ボディ領域
１１ｘ … ｎ型ボディ領域
１２ … ｎ型高濃度ソース領域
１２ｘ… ｐ型高濃度ソース領域
１３ … ｎ型高濃度ドレイン領域
１３ａ … ｎ型第２高濃度ドレイン領域
１３ｘ … ｐ型高濃度ドレイン領域
１３ｙ … ｐ型第２高濃度ドレイン領域　　
１４ … ゲート絶縁膜
１５ … ｎ型反転層
１５ｘ … ｐ型反転層
１６ … ゲート電極
１６ａ … トレンチゲート電極
１７ … 厚い絶縁膜
１８ … ソース電極
１９ … ドレイン電極
２１ｐ…ｐ型第１低濃度Ｓｉ層
２１ｎ …ｎ型第１低濃度Ｓｉ層
２１ …第１低濃度Ｓｉ層
２２ …第２低濃度Ｓｉ層
２３ …第３低濃度Ｓｉ層
３０ …ｎ型キャリア形成層（ｎ型ドリフト層）
３０ｄ …ｎ型ドーピングＳｉ層
３０ｎd …ノンドーピングＳｉ層
３１ｅ、 ３３ｅ …ヘテロ界面二次元電子層（ノンドーピングＳｉ層）
３２ …ＳｉＧｅ層
３２ｓ…スペーサ層（ノンドーピングＳｉＧｅ層）
３２ｄ …ｎ型ドーピングＳｉＧｅ層
３２ｎｄ …ノンドーピングＳｉＧｅ層
４０ … ｐ型キャリア形成層（ｐ型ドリフト層）
４０ａ…上部 ｐ 型ドリフト層
４０ｂ …下部 ｐ 型ドリフト層
４０ｄ …ｐ型ドーピングＳｉ層
４０ｎd …ノンドーピングＳｉ層
４１ｄ…ｐ型ドーピングＳｉ層
４１ｓ …スペーサ層（ノンドーピングＳｉ層）
４２ …ＳｉＧｅ層
４２ｈ …ヘテロ界面二次元正孔層（ノンドーピングＳｉＧｅ層）
４２ｎd …ノンドーピングＳｉＧｅ層
９０ … ｐ型半導体層
９１ … ｎ型高濃度基板接続領域
９２ …ＳｉＯ２層
９３ … トレンチ絶縁分離ＳｉＯ２領域
１００ … ドリフト領域

Claims (13)

  1. 　　第１の半導体材料で構成された第２導電型ボディ領域、第１導電型高濃度ソース領域および第１導電型高濃度ドレイン領域を備え、
    オン状態にてドリフト電流を流すと共にオフ状態にて空乏化するドリフト領域および前記第２導電型ボディ領域にゲート絶縁膜を介して接するゲート電極を有し、
    またオン状態にて前記第２導電型ボディ領域と前記ゲート絶縁膜の界面に発生する第１導電型反転層（二次元キャリア層）とを有し、
    前記第２導電型ボディ領域は、前記第１導電型ソース領域に電気的に接続している絶縁ゲート型半導体装置において、
    前記ドリフト領域は、第１の半導体材料で構成された第１低濃度層、第２低濃度層及び第３低濃度層と、
    前記第１低濃度層と前記第２低濃度層との間又は前記第２低濃度層と前記第３低濃度層との間のどちらか一方に位置する第１導電型キャリア形成層と、他方に位置する第２導電型キャリア形成層と、を備え、
    前記第１導電型キャリア形成層は、前記第１の半導体材料と材料が異なる第２の半導体材料で構成された一つ又は複数の異種材料層を有し、
    前記第１導電型キャリア形成層では、前記第１の半導体材料と前記第２の半導体材料によって形成された一つ又は複数のヘテロ界面の各々によって、ドーピング不純物とは隔てて、第１導電型二次元キャリア層が形成され、
    前記ドリフト領域内にある第１導電型キャリア形成層の一端は、前記第１導電型高濃度ドレイン領域に電気的に接続し、前記ドリフト領域内にある第１導電型キャリア形成層の他端は、前記第１導電型反転層を介して、前記第１導電型高濃度ソース領域に電気的に接続しており、
    また、前記第２導電型キャリア形成層は、前記第１の半導体材料である一つ又は複数のドーピング層によって、第２導電型キャリア層が形成され、
    前記第２導電型ボディ領域に電気的に接続している絶縁ゲート型半導体装置。
  2. 前記ドリフト領域内にある前記第１導電型キャリア形成層の他端と前記第１導電型反転層の電気的接続のために、第１導電型第２ドレイン領域を設け、また、前記第２導電型キャリア形成層と前記第２導電型ボディ領域の電気的接続のために、第２導電型高濃度ボディ領域および第２導電型第２高濃度ボディ領域の一方又は双方を設けている、請求項１に記載の絶縁ゲート型半導体装置。
  3. 前記ドリフト領域内にある前記第１導電型キャリア形成層の他端と前記第１導電型反転層の電気的接続のために第１導電型第１低濃度層を設けるか、あるいは前記第１導電型キャリア形成層の他端と前記第１導電型反転層を直接接続し、また、前記第２導電型キャリア形成層と前記第２導電型ボディ領域の電気的接続のために、第２導電型高濃度ボディ領域および第２導電型第２高濃度ボディ領域の一方又は双方を設けている、請求項１に記載の絶縁ゲート型半導体装置。
  4. 前記第１導電型キャリア形成層成層において、ドーピング不純物層と二次元キャリア層の間に、ノンドーピングのスペーサ層を設け、その厚さが１０ｎｍ程度以下である、請求項１～３に記載の絶縁ゲート型半導体装置。
  5. 前記第１導電型キャリア形成層成層及び前記第２導電型キャリア形成層において、複数のドーピング不純物層の間に、ノンドーピング層を設けた、請求項１～４に記載の絶縁ゲート型半導体装置。
  6. 前記ドリフト領域において、前記第１導電型キャリア形成層及び前記第２導電型キャリア形成層を含む半導体基板２全体の総合計のキャリア面密度において、第１導電型と第２導電型のキャリア面密度の差が小さく、その差が１０％程度以下である、請求項１～５に記載の絶縁ゲート型半導体装置。
  7. 前記異種材料層の各々の厚みは第１の半導体材料の厚みより小さく、３ｎｍから５０ｎｍ程度である、請求項１～６に記載の絶縁ゲート型半導体装置。
  8. 前記第１低濃度層、前記第２低濃度層及び前記第３低濃度層のキャリア面密度は、前記第２導電型ボディ領域、前記第１導電型キャリア形成層および前記第２導電型キャリア形成層の面密度より小さく、それらの１０％程度以下である、請求項１～７ に記載の絶縁ゲート型半導体装置。
  9. 前記ドリフト領域において、前記第１低濃度層、第１導電型キャリア形成層、第２低濃度層、第２導電型キャリア形成層及び第３低濃度層の積層体、或いは第１低濃度層、第２導電型キャリア形成層、第２低濃度層、第１導電型キャリア形成層及び第３低濃度層の積層体を、複数繰り返し積層した、請求項１～８に記載の絶縁ゲート型半導体装置。
  10. 前記第１低濃度層、前記第２低濃度層及び前記第３低濃度層の内、前記オン状態にて発生する前記第１導電型反転層を形成する低濃度層以外を省いた、請求項１～９に記載の絶縁ゲート型半導体装置。
  11. 前記絶縁ゲート型半導体装置の支持基板は、ｐ型、ｎ型またはｉ型の高抵抗半導体基板、半絶縁性基板あるいはＳｉＯ２等の絶縁体基板または部分的に絶縁膜を持つ部分絶縁体基板である、請求項１～１０に記載の絶縁ゲート型半導体装置。
  12. 前記ヘテロ界面を形成する異種材料層の組み合わせは、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣの内の二つであるか、または、ＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＧａＡｓの内の二つであるか、あるいは、その他ヘテロ界面を形成できる半導体の組み合わせである、請求項１～１１に記載の絶縁ゲート型半導体装置。
  13. 前記第１導電型高濃度ドレイン領域のみを第２導電型高濃度ドレイン領域に置き換えた、請求項１～１２に記載の絶縁ゲート型半導体装置。
     
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