WO2013153856A1 - 電力用半導体装置およびその製造方法 - Google Patents

電力用半導体装置およびその製造方法 Download PDF

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    • H01L29/2003—Nitride compounds

Definitions

  • the present invention relates to a power semiconductor device and a manufacturing method thereof.
  • a small on-resistance and a large breakdown voltage are in a trade-off relationship.
  • a wide band gap semiconductor such as a silicon carbide (SiC) semiconductor or a gallium nitride (GaN) based semiconductor instead of a silicon semiconductor that has been widely used.
  • SiC silicon carbide
  • GaN gallium nitride
  • a MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • a junction field effect transistor has a sufficiently low on-resistance because its channel is not limited to the interface.
  • Y.M. Tanaka et al. “700-V 1.0-m ⁇ ⁇ cm 2 Buried Gate SiC-SIT (SiC-BGSIT)", IEEE Electron Device Letters, Vol. 27, no. 11 (2006), pp. 908-910
  • Non-patent Document 1 discloses a static induction transistor (SIT), that is, a junction field effect transistor (JFET). This JFET uses SiC and is of a vertical type, and according to this document, it is said that a very low on-resistance can be obtained.
  • the present invention has been made to solve the above-described problems, and an object thereof is to further improve the trade-off between a small on-resistance and a large breakdown voltage in a power semiconductor device.
  • the power semiconductor device of the present invention has a drain electrode, a source electrode, a first region, and a second region.
  • the source electrode is opposed to the drain electrode in the thickness direction.
  • the first region is sandwiched between the drain electrode and the source electrode in the thickness direction, and has the first conductivity type.
  • the first region includes a drift layer and a channel layer.
  • the drift layer faces the drain electrode.
  • the channel layer is stacked on the drift layer and faces the source electrode.
  • the drift layer has a higher impurity concentration than the impurity concentration of the channel layer.
  • the second region has a second conductivity type different from the first conductivity type.
  • the second region has a charge compensation portion and a gate portion.
  • the charge compensator sandwiches the drift layer in the in-plane direction that intersects the thickness direction.
  • the gate portion sandwiches the channel layer in the in-plane direction.
  • At least part of the electric field in the thickness direction caused by the fixed charge having one of the positive and negative polarities caused by the depletion of the drift layer causes the charge compensation unit to be depleted. Is compensated by a fixed charge of the other polarity produced by In other words, a charge compensation structure is provided. Thereby, the maximum value of the electric field strength in the thickness direction is suppressed. Therefore, the breakdown voltage of the power semiconductor device can be improved.
  • the drift layer has a higher impurity concentration than the impurity concentration of the channel layer. Thereby, on-resistance can be suppressed.
  • the charge compensation portion has a dimension of 5 ⁇ m or more in the thickness direction. Thereby, the maximum value of the electric field strength in the thickness direction is more sufficiently suppressed.
  • Each of the drift layer and the channel layer may be made of silicon carbide. Thereby, a power semiconductor device using a wide band gap semiconductor is obtained.
  • Each of the drift layer and the channel layer may be made of gallium nitride. Thereby, a power semiconductor device using a wide band gap semiconductor is obtained.
  • the charge compensator has a first dimension in the in-plane direction.
  • the drift layer sandwiched between the charge compensation portions has the second dimension.
  • the product of the first dimension and the impurity concentration of the charge compensator has substantially the same value as the product of the second dimension and the impurity concentration of the drift layer. This further optimizes the balance between the positive and negative charge amounts in the charge compensation structure. Therefore, the breakdown voltage of the power semiconductor device can be further improved.
  • the method for manufacturing a power semiconductor device of the present invention includes the following steps.
  • a first region including a drift layer having a first conductivity type and a channel layer having a first conductivity type stacked on the drift layer in the thickness direction is formed.
  • the drift layer has a higher impurity concentration than the channel layer.
  • a trench is formed through the channel layer and into the drift layer.
  • a second region having a second conductivity type different from the first conductivity type and filling the trench is formed.
  • the second region includes a charge compensation portion that sandwiches the drift layer in the in-plane direction that intersects the thickness direction, and a gate portion that sandwiches the channel layer in the in-plane direction.
  • a contact layer having the first conductivity type is formed on the channel layer so as to embed the second region.
  • a drain electrode facing the drift layer is formed on the first region.
  • a source electrode facing the channel layer is formed on the first region.
  • the trade-off between a small on-resistance and a large breakdown voltage can be further improved.
  • FIG. 1 is a partial cross-sectional view schematically showing a configuration of a power semiconductor device according to an embodiment of the present invention.
  • FIG. 3 is a partial cross-sectional view schematically showing a first step of the method for manufacturing the power semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross-sectional view schematically showing a second step of the method for manufacturing the power semiconductor device in FIG. 1.
  • FIG. 8 is a partial cross-sectional view schematically showing a third step of the method for manufacturing the power semiconductor device in FIG. 1.
  • FIG. 10 is a partial cross-sectional view schematically showing a fourth step of the method for manufacturing the power semiconductor device in FIG. 1.
  • FIG. 10 is a partial cross-sectional view schematically showing a fifth step of the method for manufacturing the power semiconductor device of FIG. 1.
  • an n-channel and vertical JFET 90 (power semiconductor device) of the present embodiment includes a drain electrode 31, a source electrode 32, an n region 19 (first region), p And a region 20 (second region).
  • the drain electrode 31 and the source electrode 32 are electrodes connected to the n region 19 in an ohmic manner, and face each other in the thickness direction (vertical direction in the drawing).
  • N region 19 is sandwiched between the drain electrode 31 and the source electrode 32 in the thickness direction, and has an n-type.
  • N region 19 includes single crystal substrate 10, drift layer 11, channel layer 12, and contact layer 13.
  • the drift layer 11 faces the drain electrode 31.
  • the channel layer 12 is stacked on the drift layer 11 and faces the source electrode 32.
  • the drift layer 11 has a higher impurity concentration than the impurity concentration of the channel layer 12.
  • the contact layer 13 has a higher impurity concentration than the impurity concentration of the channel layer 12.
  • Single crystal substrate 10 has an impurity concentration higher than that of channel layer 12.
  • Each of drift layer 11 and channel layer 12 may be made of silicon carbide.
  • each of drift layer 11 and channel layer 12 may be made of gallium nitride.
  • the p region 20 has p type.
  • the p region 20 includes a charge compensation unit 21 and a gate unit 22.
  • the charge compensator 21 sandwiches the drift layer 11 in the in-plane direction that intersects the thickness direction.
  • the gate portion 22 sandwiches the channel layer 12 in the in-plane direction.
  • the p region 20 is connected to the gate electrode GE.
  • the charge compensator 21 has a dimension H s of 5 ⁇ m or more in the thickness direction.
  • p region 20 in the thickness direction has a more dimensions H T 10 [mu] m.
  • the charge compensator 21 has a dimension L G (first dimension).
  • the drift layer 11 sandwiched between the charge compensation portions 21 has L D (second dimension).
  • n region 19 and p region 20, in the plane direction including a structure SG with dimensions L G, the portion in which the structure SD with dimensions L D are periodically repeated.
  • the structure SG is a portion having a part of the drift layer 11 in the thickness direction, a charge compensation portion 21 stacked thereon, and a gate portion 22 stacked thereon.
  • the structure SD is a portion having a drift layer 11 and a channel layer 12 stacked thereon.
  • the product of the dimension L G and the impurity concentration of the charge compensation unit 21 includes a product substantially the same value as the impurity concentration of the dimension L D and the drift layer 11.
  • substantially the same value refers to a value within a range of ⁇ 20%, for example.
  • a voltage is applied to the JFET 90 with the drain electrode 31 as the positive electrode side and the source electrode 32 as the negative electrode side.
  • the absolute value of the potential applied to the gate electrode GE is less than the threshold value, carriers flow along the path CP. In other words, JFET 90 is in the on state.
  • the absolute value of the potential applied to the gate electrode GE exceeds the threshold value, the depletion region extends in the channel layer 12 to block the path CP. As a result, the JFET 90 is turned off.
  • the potential for turning off is a potential equal to or lower than a specific negative threshold in the case of the n-channel type as in the present embodiment, and a specific positive in the case of the p-channel type.
  • the potential is above the threshold. In this way, the switching operation between the drain electrode 31 and the source electrode 32 is performed.
  • drift layer 11 is formed on single crystal substrate 10.
  • channel layer 12 is formed so as to be stacked on drift layer 11 in the thickness direction. Thereby, n region 19 including drift layer 11 and channel layer 12 is formed.
  • Drift layer 11 and channel layer 12 can be formed by, for example, a CVD (Chemical Vapor Deposition) method.
  • a mask 40 having an opening is formed on channel layer 12.
  • the opening is provided at a position corresponding to p region 20 (FIG. 1).
  • a trench TR that penetrates the channel layer 12 and reaches the inside of the drift layer 11 is formed by anisotropic etching using the mask 40.
  • a p-type semiconductor is deposited. Thereby, p region 20 filling trench TR is formed.
  • An amorphous semiconductor layer 29 is formed on the mask 40 when the p region 20 is formed.
  • the amorphous semiconductor layer 29, the mask 40, and a part of the p region 20 are removed (FIG. 5). This removal can be performed by, for example, CMP (Chemical Mechanical Polishing).
  • a contact layer 13 is formed on the channel layer 12 so as to bury the p region 20 as a part of the n region 19.
  • drain electrode 31 facing drift layer 11 is formed on n region 19.
  • a source electrode 32 facing the channel layer 12 is formed on the n region 19.
  • JFET 90 is obtained.
  • At least a part of the electric field in the thickness direction caused by the fixed charge having one of the positive polarity and the negative polarity caused by depletion of the drift layer 11 causes the charge compensation unit 21 to be depleted. It is compensated by the fixed charge of the other polarity generated by the conversion. In other words, a charge compensation structure is provided. Thereby, the maximum value of the electric field strength in the thickness direction is suppressed. Therefore, the breakdown voltage of the power semiconductor device can be improved.
  • the drift layer 11 has a higher impurity concentration than the impurity concentration of the channel layer 12. Thereby, on-resistance can be suppressed.
  • the charge compensator 21 has a dimension H s of 5 ⁇ m or more in the thickness direction. Thereby, the maximum value of the electric field strength in the thickness direction is more sufficiently suppressed.
  • Each of drift layer 11 and channel layer 12 may be made of silicon carbide. Thereby, a power semiconductor device using a wide band gap semiconductor is obtained.
  • Each of the drift layer 11 and the channel layer 12 may be made of gallium nitride. Thereby, a power semiconductor device using a wide band gap semiconductor is obtained.
  • the product of the impurity concentration of the dimensions L G charge compensation unit 21 includes a product substantially the same value as the impurity concentration of the dimension L D and the drift layer 11. This further optimizes the balance between the positive and negative charge amounts in the charge compensation structure. Therefore, the breakdown voltage of the power semiconductor device can be further improved.
  • the configuration having the n region 19 that is the n-type first region and the p region 20 that is the p-type second region has been described, but the configuration in which the n-type and the p-type are interchanged. May be used. In this case, holes are used as carriers instead of electrons. That is, the JFET is a p-channel type.

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Abstract

　第１の領域（１９）は、厚さ方向においてドレイン電極（３１）およびソース電極（３２）に挟まれており、第１の導電型を有する。第１の領域（１９）は、ドリフト層（１１）およびチャネル層（１２）を含む。ドリフト層（１１）はドレイン電極（３１）に面している。チャネル層（１２）は、ドリフト層（１１）に積層されており、ソース電極（３２）に面している。ドリフト層（１１）はチャネル層（１２）の不純物濃度に比して高い不純物濃度を有する。第２の領域（２０）は、第１の導電型と異なる第２の導電型を有する。第２の領域（２０）は電荷補償部（２１）およびゲート部（２２）を有する。電荷補償部（２１）は、厚さ方向と交差する面内方向においてドリフト層（１１）を挟んでいる。ゲート部（２２）は面内方向においてチャネル層（１２）を挟んでいる。

Description

電力用半導体装置およびその製造方法
　この発明は、電力用半導体装置およびその製造方法に関するものである。
　電力用半導体装置において、一般に、小さいオン抵抗と大きい耐圧とはトレードオフの関係にある。これを解消する目的で、従来から広く用いられているシリコン半導体に代わって、炭化珪素（ＳｉＣ）半導体または窒化ガリウム（ＧａＮ）系半導体などのワイドバンドギャップ半導体を用いることが検討されている。シリコン半導体を用いた電力用半導体装置としては、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）が用いられている。しかしながらＭＯＳＦＥＴにワイドバンドギャップ半導体が適用された場合、現時点では、理論的な予想値よりも相当に大きなチャネル抵抗を有するものしか得られず、オン抵抗を十分に低減することができていない。
　一方、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）は、そのチャネルが界面上に限定されるものではないことから、十分に低いオン抵抗が得られている。たとえば、Ｙ．　Ｔａｎａｋａ　ｅｔ　ａｌ．，　”７００－Ｖ　１．０－ｍΩ・ｃｍ2　Ｂｕｒｉｅｄ　Ｇａｔｅ　ＳｉＣ－ＳＩＴ　（ＳｉＣ－ＢＧＳＩＴ）”，　ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ，　Ｖｏｌ．　２７，　Ｎｏ．　１１　（２００６），　ｐｐ．　９０８－９１０（非特許文献１）によれば、静電誘導トランジスタ（Static　Induction  Transistor：ＳＩＴ）、すなわち接合型電界効果トランジスタ（Junction　Field  Effect  Transistor：ＪＦＥＴ）が開示されている。このＪＦＥＴはＳｉＣを用いておりかつ縦型であり、本文献によれば、非常に低いオン抵抗が得られるとされている。
Ｙ．　Ｔａｎａｋａ　ｅｔ　ａｌ．，　"７００－Ｖ　１．０－ｍΩ・ｃｍ2　Ｂｕｒｉｅｄ　Ｇａｔｅ　ＳｉＣ－ＳＩＴ　（ＳｉＣ－ＢＧＳＩＴ）"，　ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ，　Ｖｏｌ．　２７，　Ｎｏ．　１１　（２００６），　ｐｐ．　９０８－９１０
　近年の電力用半導体装置の性能に対する要求の高まりにより、小さいオン抵抗と大きい耐圧との間のトレードオフをより一層解消することが望まれている。
　本発明は、上記のような課題を解決するために成されたものであり、その目的は電力用半導体装置において、小さいオン抵抗と大きい耐圧との間のトレードオフをより改善することである。
　本発明の電力用半導体装置は、ドレイン電極と、ソース電極と、第１の領域と、第２の領域とを有する。ソース電極は厚さ方向においてドレイン電極と対向している。第１の領域は、厚さ方向においてドレイン電極およびソース電極に挟まれており、第１の導電型を有する。第１の領域は、ドリフト層およびチャネル層を含む。ドリフト層はドレイン電極に面している。チャネル層は、ドリフト層に積層されており、ソース電極に面している。ドリフト層はチャネル層の不純物濃度に比して高い不純物濃度を有する。第２の領域は、第１の導電型と異なる第２の導電型を有する。第２の領域は電荷補償部およびゲート部を有する。電荷補償部は、厚さ方向と交差する面内方向においてドリフト層を挟んでいる。ゲート部は面内方向においてチャネル層を挟んでいる。
　本装置によれば、ドリフト層が空乏化されることにより生じる正または負の一方の極性の固定電荷に起因した厚さ方向における電界の少なくとも一部が、上記電荷補償部が空乏化されることにより生じる他方の極性の固定電荷によって補償される。言い換えれば、電荷補償構造が設けられる。これにより厚さ方向の電界強度の最大値が抑制される。よって電力用半導体装置の耐圧を向上させることができる。
　またドリフト層はチャネル層の不純物濃度に比して高い不純物濃度を有する。これによりオン抵抗を抑制することができる。
　好ましくは、厚さ方向において電荷補償部は５μｍ以上の寸法を有する。これにより厚さ方向の電界強度の最大値がより十分に抑制される。
　ドリフト層およびチャネル層の各々は炭化珪素から作られていてもよい。これによりワイドバンドギャップ半導体を用いた電力用半導体装置が得られる。
　ドリフト層およびチャネル層の各々は窒化ガリウムから作られていてもよい。これによりワイドバンドギャップ半導体を用いた電力用半導体装置が得られる。
　好ましくは、面内方向において、電荷補償部は第１の寸法を有する。また電荷補償部に挟まれたドリフト層は第２の寸法を有する。第１の寸法と電荷補償部の不純物濃度との積は、第２の寸法とドリフト層の不純物濃度との積と実質的に同じ値を有する。これにより電荷補償構造における正負の電荷量のバランスがより最適化される。よって電力用半導体装置の耐圧をより向上させることができる。
　本発明の電力用半導体装置の製造方法は、次の工程を有する。第１の導電型を有するドリフト層と、厚さ方向においてドリフト層に積層され第１の導電型を有するチャネル層とを含む第１の領域が形成される。ドリフト層はチャネル層に比して高い不純物濃度を有する。チャネル層を貫通してドリフト層内に至るトレンチが形成される。第１の導電型と異なる第２の導電型を有しトレンチを埋める第２の領域が形成される。第２の領域は、厚さ方向と交差する面内方向においてドリフト層を挟んでいる電荷補償部と、面内方向においてチャネル層を挟んでいるゲート部とを有する。第１の領域の一部として、第２の領域を埋め込むようにチャネル層上に、第１の導電型を有するコンタクト層が形成される。第１の領域上にドリフト層に面するドレイン電極が形成される。第１の領域上にチャネル層に面するソース電極が形成される。
　上述したように、本発明によれば、小さいオン抵抗と大きい耐圧との間のトレードオフをより改善することができる。
本発明の一実施の形態における電力用半導体装置の構成を概略的に示す部分断面図である。 図１の電力用半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図１の電力用半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図１の電力用半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図１の電力用半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 図１の電力用半導体装置の製造方法の第５工程を概略的に示す部分断面図である。
　以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
　図１に示すように、本実施の形態のｎチャネル型かつ縦型のＪＦＥＴ９０（電力用半導体装置）は、ドレイン電極３１と、ソース電極３２と、ｎ領域１９（第１の領域）と、ｐ領域２０（第２の領域）とを有する。ドレイン電極３１およびソース電極３２は、ｎ領域１９にオーミックに接続された電極であり、厚さ方向（図中、縦方向）において互いに対向している。
　ｎ領域１９は、厚さ方向においてドレイン電極３１およびソース電極３２に挟まれており、ｎ型を有する。ｎ領域１９は、単結晶基板１０、ドリフト層１１、チャネル層１２、およびコンタクト層１３を有する。ドリフト層１１はドレイン電極３１に面している。チャネル層１２は、ドリフト層１１に積層されており、ソース電極３２に面している。
　ドリフト層１１はチャネル層１２の不純物濃度に比して高い不純物濃度を有する。コンタクト層１３はチャネル層１２の不純物濃度に比して高い不純物濃度を有する。単結晶基板１０はチャネル層１２の不純物濃度に比して高い不純物濃度を有する。
　ドリフト層１１およびチャネル層１２の各々は炭化珪素から作られていてもよい。あるいはドリフト層１１およびチャネル層１２の各々は窒化ガリウムから作られていてもよい。
　ｐ領域２０はｐ型を有する。またｐ領域２０は電荷補償部２１およびゲート部２２を有する。電荷補償部２１は、厚さ方向と交差する面内方向においてドリフト層１１を挟んでいる。ゲート部２２は面内方向においてチャネル層１２を挟んでいる。ｐ領域２０は、ゲート電極ＧＥに接続されている。好ましくは、厚さ方向において電荷補償部２１は５μｍ以上の寸法Ｈsを有する。また好ましくは、厚さ方向においてｐ領域２０は１０μｍ以上の寸法ＨTを有する。
　面内方向において、電荷補償部２１は寸法ＬG（第１の寸法）を有する。また電荷補償部２１に挟まれたドリフト層１１はＬD（第２の寸法）を有する。
　ｎ領域１９およびｐ領域２０は、面内方向において、寸法ＬGを有する構造ＳＧと、寸法ＬDを有する構造ＳＤとが周期的に繰り返される部分を含む。構造ＳＧは、厚さ方向におけるドリフト層１１の一部と、その上に積層された電荷補償部２１と、その上に積層されたゲート部２２とを有する部分である。構造ＳＤは、ドリフト層１１と、その上に積層されたチャネル層１２とを有する部分である。
　寸法ＬGと電荷補償部２１の不純物濃度との積は、寸法ＬDとドリフト層１１の不純物濃度との積と実質的に同じ値を有する。ここで「実質的に同じ値」とは、たとえば±２０％の範囲内の値のことをいう。
　次にＪＦＥＴ９０の使用方法について説明する。ドレイン電極３１が正極側、ソース電極３２が負極側として、ＪＦＥＴ９０に電圧が印加される。ゲート電極ＧＥに印加される電位の絶対値がしきい値に満たない場合、経路ＣＰに沿ってキャリアが流れる。言い換えればＪＦＥＴ９０はオン状態にある。ゲート電極ＧＥに印加される電位の絶対値がしきい値を超える場合、チャネル層１２中において空乏領域が伸展することで経路ＣＰが遮断される。これによりＪＦＥＴ９０がオフ状態とされる。オフ状態にするための電位はより具体的には、本実施の形態のようにｎチャネル型の場合は特定の負のしきい値以下の電位であり、ｐチャネル型の場合は特定の正のしきい値以上の電位である。このようにして、ドレイン電極３１およびソース電極３２の間でのスイッチング動作が行われる。
　次にＪＦＥＴ９０の製造方法について説明する。
　図２を参照して、単結晶基板１０上にドリフト層１１が形成される。次に厚さ方向においてドリフト層１１に積層されるようにチャネル層１２が形成される。これによりドリフト層１１およびチャネル層１２を含むｎ領域１９が形成される。ドリフト層１１およびチャネル層１２は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により形成され得る。
　図３を参照して、チャネル層１２上に、開口部を有するマスク４０が形成される。開口部は、ｐ領域２０（図１）に対応する位置に設けられる。次にマスク４０を用いた異方性エッチングによって、チャネル層１２を貫通してドリフト層１１内部に至るトレンチＴＲが形成される。
　主に図４を参照して、ｐ型半導体が堆積される。これによりトレンチＴＲを埋めるｐ領域２０が形成される。ｐ領域２０が形成される際に、マスク４０上にアモルファス半導体層２９が形成される。次に、アモルファス半導体層２９と、マスク４０と、ｐ領域２０の一部とが除去される（図５）。この除去は、たとえばＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）により行い得る。
　図６に示すように、ｎ領域１９の一部として、ｐ領域２０を埋め込むようにチャネル層１２上に、コンタクト層１３が形成される。
　再び図１を参照して、ｎ領域１９上に、ドリフト層１１に面するドレイン電極３１が形成される。またｎ領域１９上に、チャネル層１２に面するソース電極３２が形成される。以上によりＪＦＥＴ９０が得られる。
　本実施の形態によれば、ドリフト層１１が空乏化されることにより生じる正または負の一方の極性の固定電荷に起因した厚さ方向における電界の少なくとも一部が、上記電荷補償部２１が空乏化されることにより生じる他方の極性の固定電荷によって補償される。言い換えれば、電荷補償構造が設けられる。これにより厚さ方向の電界強度の最大値が抑制される。よって電力用半導体装置の耐圧を向上させることができる。
　またドリフト層１１はチャネル層１２の不純物濃度に比して高い不純物濃度を有する。これによりオン抵抗を抑制することができる。
　好ましくは、厚さ方向において電荷補償部２１は５μｍ以上の寸法Ｈsを有する。これにより厚さ方向の電界強度の最大値がより十分に抑制される。
　ドリフト層１１およびチャネル層１２の各々は炭化珪素から作られていてもよい。これによりワイドバンドギャップ半導体を用いた電力用半導体装置が得られる。
　ドリフト層１１およびチャネル層１２の各々は窒化ガリウムから作られていてもよい。これによりワイドバンドギャップ半導体を用いた電力用半導体装置が得られる。
　好ましくは、寸法ＬGと電荷補償部２１の不純物濃度との積は、寸法ＬDとドリフト層１１の不純物濃度との積と実質的に同じ値を有する。これにより電荷補償構造における正負の電荷量のバランスがより最適化される。よって電力用半導体装置の耐圧をより向上させることができる。
　なお上記においては、ｎ型の第１の領域であるｎ領域１９と、ｐ型の第２の領域であるｐ領域２０とを有する構成について説明したが、ｎ型およびｐ型が入れ替えられた構成が用いられてもよい。この場合、キャリアとしては、電子ではなく正孔が用いられる。すなわちＪＦＥＴがｐチャネル型とされる。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の請求の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１０　単結晶基板、１１　ドリフト層、１２　チャネル層、１３　コンタクト層、１９　ｎ領域（第１の領域）、２０　ｐ領域（第２の領域）、２１　電荷補償部、２２　ゲート部、２９　アモルファス半導体層、３１　ドレイン電極、３２　ソース電極、４０　マスク、ＧＥ　ゲート電極、ＴＲ　トレンチ。

Claims (6)

  1. 　電力用半導体装置であって、
    　ドレイン電極と、
    　厚さ方向において前記ドレイン電極と対向するソース電極と、
    　前記厚さ方向において前記ドレイン電極および前記ソース電極に挟まれ第１の導電型を有する第１の領域とを備え、前記第１の領域は、前記ドレイン電極に面するドリフト層と、前記ドリフト層に積層され前記ソース電極に面するチャネル層とを含み、前記ドリフト層は前記チャネル層の不純物濃度に比して高い不純物濃度を有し、前記電力用半導体装置はさらに
    　前記第１の導電型と異なる第２の導電型を有する第２の領域を備え、前記第２の領域は、前記厚さ方向と交差する面内方向において前記ドリフト層を挟んでいる電荷補償部と、前記面内方向において前記チャネル層を挟んでいるゲート部とを有する、電力用半導体装置。
  2. 　前記厚さ方向において前記電荷補償部は５μｍ以上の寸法を有する、請求項１に記載の電力用半導体装置。
  3. 　前記ドリフト層および前記チャネル層の各々は炭化珪素から作られている、請求項１または２に記載の電力用半導体装置。
  4. 　前記ドリフト層および前記チャネル層の各々は窒化ガリウムから作られている、請求項１または２に記載の電力用半導体装置。
  5. 　前記面内方向において、前記電荷補償部は第１の寸法を有し、前記電荷補償部に挟まれた前記ドリフト層は第２の寸法を有し、前記第１の寸法と前記電荷補償部の不純物濃度との積は、前記第２の寸法と前記１の層の不純物濃度との積と実質的に同じ値を有する、請求項１～４のいずれか１項に記載の電力用半導体装置。
  6. 　第１の導電型を有するドリフト層と、厚さ方向において前記ドリフト層に積層され前記第１の導電型を有するチャネル層とを含む第１の領域を形成する工程を備え、前記ドリフト層は前記チャネル層に比して高い不純物濃度を有し、さらに
    　前記チャネル層を貫通して前記ドリフト層内に至るトレンチを形成する工程と、
    　前記第１の導電型と異なる第２の導電型を有し前記トレンチを埋める第２の領域を形成する工程とを備え、前記第２の領域は、前記厚さ方向と交差する面内方向において前記ドリフト層を挟んでいる電荷補償部と、前記面内方向において前記チャネル層を挟んでいるゲート部とを有し、さらに
    　前記第１の領域の一部として、前記第２の領域を埋め込むように前記チャネル層上に、前記第１の導電型を有するコンタクト層を形成する工程と、
    　前記第１の領域上に前記ドリフト層に面するドレイン電極を形成する工程と、
    　前記第１の領域上に前記チャネル層に面するソース電極を形成する工程とを備える、電力用半導体装置の製造方法。
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