JP2003249645A - 横型パワーｍｏｓ−ｆｅｔ - Google Patents
横型パワーｍｏｓ−ｆｅｔInfo
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- JP2003249645A JP2003249645A JP2002048864A JP2002048864A JP2003249645A JP 2003249645 A JP2003249645 A JP 2003249645A JP 2002048864 A JP2002048864 A JP 2002048864A JP 2002048864 A JP2002048864 A JP 2002048864A JP 2003249645 A JP2003249645 A JP 2003249645A
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Abstract
(57)【要約】
【課題】 従来の横型パワーＭＯＳ−ＦＥＴ３０のｎ−
オフセットドレイン層３７はイオン注入法で形成される
ため、それほど深く形成できない。また不純物濃度は浅
い部分では高いが、深くなるに従って急激に低くなる。
したがってｎ−オフセットドレイン層３７のトータル不
純物量が少ない。 【解決手段】 ｎ−オフセットドレイン層をエピタクシ
ャル成長で形成することにより、（１）ｎ−オフセット
ドレイン層を任意に深く形成することができ、（２）ｎ
−オフセットドレイン層の不純物濃度を浅いところから
深いところまで一様にすることができ、（３）その結果
ｎ−オフセットドレイン層のトータル不純物量を多くす
ることができる。
オフセットドレイン層３７はイオン注入法で形成される
ため、それほど深く形成できない。また不純物濃度は浅
い部分では高いが、深くなるに従って急激に低くなる。
したがってｎ−オフセットドレイン層３７のトータル不
純物量が少ない。 【解決手段】 ｎ−オフセットドレイン層をエピタクシ
ャル成長で形成することにより、（１）ｎ−オフセット
ドレイン層を任意に深く形成することができ、（２）ｎ
−オフセットドレイン層の不純物濃度を浅いところから
深いところまで一様にすることができ、（３）その結果
ｎ−オフセットドレイン層のトータル不純物量を多くす
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は横型パワーＭＯＳ−
ＦＥＴ、特にそのオフセットドレイン層に関する。
ＦＥＴ、特にそのオフセットドレイン層に関する。
【０００２】
【従来の技術】多数の抵抗、コンデンサー、トランジス
ターなどをモノリシック基板に集積した集積回路（Ｉ
Ｃ）の中で、高耐圧素子を含むものはパワーＩＣと呼ば
れる。パワーＩＣの出力段のＭＯＳ−ＦＥＴには高いド
レイン耐圧と低いオン抵抗が要求される。そのため横型
パワーＭＯＳ−ＦＥＴの代表特性の一つはオン抵抗Ｒｏ
ｎと最大電流Ｉｍａｘである。
ターなどをモノリシック基板に集積した集積回路（Ｉ
Ｃ）の中で、高耐圧素子を含むものはパワーＩＣと呼ば
れる。パワーＩＣの出力段のＭＯＳ−ＦＥＴには高いド
レイン耐圧と低いオン抵抗が要求される。そのため横型
パワーＭＯＳ−ＦＥＴの代表特性の一つはオン抵抗Ｒｏ
ｎと最大電流Ｉｍａｘである。
【０００３】横型パワーＭＯＳ−ＦＥＴのオン抵抗Ｒｏ
ｎ・最大電流Ｉｍａｘはオフセットドレイン層の不純物
量に強く依存している。そのため良好なオン抵抗Ｒｏｎ
・最大電流Ｉｍａｘ特性を得るためにはオフセットドレ
イン層を低濃度の不純物で深く均一に形成する必要があ
る。オン抵抗Ｒｏｎ・最大電流Ｉｍａｘだけを考えるな
らばオフセットドレイン層の不純物を高濃度にすれば良
いが、そうするとゲート端に電界が集中してドレイン耐
圧・信頼性が低下してしまう。そのためオフセットドレ
イン層の不純物は低濃度でなければならず、その制約の
中で不純物量を確保するためにオフセットドレイン層を
深くし、不純物分布を均一にしなければならない。
ｎ・最大電流Ｉｍａｘはオフセットドレイン層の不純物
量に強く依存している。そのため良好なオン抵抗Ｒｏｎ
・最大電流Ｉｍａｘ特性を得るためにはオフセットドレ
イン層を低濃度の不純物で深く均一に形成する必要があ
る。オン抵抗Ｒｏｎ・最大電流Ｉｍａｘだけを考えるな
らばオフセットドレイン層の不純物を高濃度にすれば良
いが、そうするとゲート端に電界が集中してドレイン耐
圧・信頼性が低下してしまう。そのためオフセットドレ
イン層の不純物は低濃度でなければならず、その制約の
中で不純物量を確保するためにオフセットドレイン層を
深くし、不純物分布を均一にしなければならない。
【０００４】ここで従来の横型パワーＭＯＳ−ＦＥＴ３
０の断面構造を図３により説明する。ｐ＋サブストレー
ト３１上に高抵抗のｐ−エピタクシャル層３２（厚さ約
４μｍ）が形成されている。ｐ−エピタクシャル層３２
内にはｐベース層３３および低抵抗のｐ＋ベース層３４
が形成されている。ｐ＋ベース層３４内にはｎ＋ソース
層３５が形成されている。ｎ＋ソース層３５およびｐ＋
ベース層３４に接してソース電極３６が設けられてい
る。
０の断面構造を図３により説明する。ｐ＋サブストレー
ト３１上に高抵抗のｐ−エピタクシャル層３２（厚さ約
４μｍ）が形成されている。ｐ−エピタクシャル層３２
内にはｐベース層３３および低抵抗のｐ＋ベース層３４
が形成されている。ｐ＋ベース層３４内にはｎ＋ソース
層３５が形成されている。ｎ＋ソース層３５およびｐ＋
ベース層３４に接してソース電極３６が設けられてい
る。
【０００５】またｐ−エピタクシャル層３２内にｎ−オ
フセットドレイン層３７（厚さ約１μｍ）が形成され、
ｎ−オフセットドレイン層３７内にｎ＋ドレイン層３８
が形成されている。さらにｎ＋ドレイン層３８に接して
ドレイン電極３９が設けられている。
フセットドレイン層３７（厚さ約１μｍ）が形成され、
ｎ−オフセットドレイン層３７内にｎ＋ドレイン層３８
が形成されている。さらにｎ＋ドレイン層３８に接して
ドレイン電極３９が設けられている。
【０００６】またｎ＋ドレイン層３８とｎ＋ソース層３
５にはさまれた領域上にはゲート酸化膜４０を介してゲ
ート電極４１が設けられている。ゲート電極４１は絶縁
膜４２によって保護されている。
５にはさまれた領域上にはゲート酸化膜４０を介してゲ
ート電極４１が設けられている。ゲート電極４１は絶縁
膜４２によって保護されている。
【０００７】このような構造の横型パワーＭＯＳ−ＦＥ
Ｔ３０はｎ＋ドレイン層３８がｎ−オフセットドレイン
層３７内にあるため通常の横型パワーＭＯＳ−ＦＥＴに
くらべて耐圧が高い。
Ｔ３０はｎ＋ドレイン層３８がｎ−オフセットドレイン
層３７内にあるため通常の横型パワーＭＯＳ−ＦＥＴに
くらべて耐圧が高い。
【０００８】次に従来のｎ−オフセットドレイン層３７
の形成方法を図４により説明する。ｐ−エピタクシャル
層３２の上にゲート酸化膜４０、ゲート電極４１が形成
されたものに、ｎ−オフセットドレイン層３７に対応す
る窓のあるレジスト４３を形成する。そしてｎ型不純物
をイオン注入する。レジスト４３の窓の部分ではｎ型イ
オンがゲート酸化膜４０を突き抜けてｐ−エピタクシャ
ル層３２に入り込みｎ−オフセットドレイン層３７を形
成する。これをイオン注入法によるオフセットドレイン
層の形成という。
の形成方法を図４により説明する。ｐ−エピタクシャル
層３２の上にゲート酸化膜４０、ゲート電極４１が形成
されたものに、ｎ−オフセットドレイン層３７に対応す
る窓のあるレジスト４３を形成する。そしてｎ型不純物
をイオン注入する。レジスト４３の窓の部分ではｎ型イ
オンがゲート酸化膜４０を突き抜けてｐ−エピタクシャ
ル層３２に入り込みｎ−オフセットドレイン層３７を形
成する。これをイオン注入法によるオフセットドレイン
層の形成という。
【０００９】
【発明が解決しようとする課題】従来のイオン注入法の
第一の問題はｎ−オフセットドレイン層３７をそれほど
深く形成できないことである。イオン注入法で実現でき
る実用的な深さはおよそ１μｍまでである。
第一の問題はｎ−オフセットドレイン層３７をそれほど
深く形成できないことである。イオン注入法で実現でき
る実用的な深さはおよそ１μｍまでである。
【００１０】次に従来の横型パワーＭＯＳ−ＦＥＴ３０
のｎ−オフセットドレイン層３７の深さ方向の不純物濃
度グラフを図５に示す。縦軸の深さはリニア表示である
が横軸の不純物濃度は対数表示である。このグラフから
分かるようにｎ−オフセットドレイン層３７の不純物濃
度は浅い部分では高いが、深くなるに従って急激に低く
なる。したがってｎ−オフセットドレイン層３７のトー
タル不純物量は多くない。つまり従来のイオン注入法の
第二の問題はｎ−オフセットドレイン層３７のトータル
不純物量が少ないことである。
のｎ−オフセットドレイン層３７の深さ方向の不純物濃
度グラフを図５に示す。縦軸の深さはリニア表示である
が横軸の不純物濃度は対数表示である。このグラフから
分かるようにｎ−オフセットドレイン層３７の不純物濃
度は浅い部分では高いが、深くなるに従って急激に低く
なる。したがってｎ−オフセットドレイン層３７のトー
タル不純物量は多くない。つまり従来のイオン注入法の
第二の問題はｎ−オフセットドレイン層３７のトータル
不純物量が少ないことである。
【００１１】このためイオン注入量を実用上最大とした
ときでも（注入エネルギー１８０ｋｅＶ）、特性はＲｏ
ｎ＝２０（ｏｈｍ・ｍｍ）、Ｉｍａｘ＝２００（ｍＡ／
ｍｍ）程度で、これが従来の限界であった。
ときでも（注入エネルギー１８０ｋｅＶ）、特性はＲｏ
ｎ＝２０（ｏｈｍ・ｍｍ）、Ｉｍａｘ＝２００（ｍＡ／
ｍｍ）程度で、これが従来の限界であった。
【００１２】
【課題を解決するための手段】本発明の横型パワーＭＯ
Ｓ−ＦＥＴではｎ−オフセットドレイン層を従来のよう
なイオン注入法ではなくエピタクシャル成長で形成す
る。ｎ−オフセットドレイン層をエピタクシャル成長で
形成することにより、（１）ｎ−オフセットドレイン層
を任意に深く形成することができ、（２）ｎ−オフセッ
トドレイン層の不純物濃度を浅いところから深いところ
まで一様にすることができ、（３）その結果ｎ−オフセ
ットドレイン層の不純物濃度は低いにもかかわらずトー
タル不純物量を多くすることができる。
Ｓ−ＦＥＴではｎ−オフセットドレイン層を従来のよう
なイオン注入法ではなくエピタクシャル成長で形成す
る。ｎ−オフセットドレイン層をエピタクシャル成長で
形成することにより、（１）ｎ−オフセットドレイン層
を任意に深く形成することができ、（２）ｎ−オフセッ
トドレイン層の不純物濃度を浅いところから深いところ
まで一様にすることができ、（３）その結果ｎ−オフセ
ットドレイン層の不純物濃度は低いにもかかわらずトー
タル不純物量を多くすることができる。
【００１３】具体的にいうとｎ−オフセットドレイン層
の深さを容易に従来の２倍にでき、全体の不純物濃度を
従来のイオン注入法のピーク値にできる。この場合ｎ−
オフセットドレイン層のトータル不純物量は少なくとも
従来の２倍以上になる。
の深さを容易に従来の２倍にでき、全体の不純物濃度を
従来のイオン注入法のピーク値にできる。この場合ｎ−
オフセットドレイン層のトータル不純物量は少なくとも
従来の２倍以上になる。
【００１４】この結果本発明の横型パワーＭＯＳ−ＦＥ
Ｔの特性はＲｏｎ＝１０（ｏｈｍ・ｍｍ）以下、Ｉｍａ
ｘ＝４００（ｍＡ／ｍｍ）以上となる。これは従来品の
２倍以上の特性である。
Ｔの特性はＲｏｎ＝１０（ｏｈｍ・ｍｍ）以下、Ｉｍａ
ｘ＝４００（ｍＡ／ｍｍ）以上となる。これは従来品の
２倍以上の特性である。
【００１５】請求項１記載の発明はｎチャンネル型ＭＯ
Ｓ−ＦＥＴで、ｐ＋サブストレート上にｐ−エピタクシ
ャル層およびエピタクシャル成長によるｎ−オフセット
ドレイン層が順次形成され、ｐ−エピタクシャル層およ
びｎ−オフセットドレイン層内のソース側にはｐベース
層、ｐ＋ベース層およびｎ＋ソース層が形成され、ｎ＋
ソース層およびｐ＋ベース層に接してソース電極が設け
られ、ｎ−オフセットドレイン層内のドレイン側にはｎ
＋ドレイン層が形成され、ｎ＋ドレイン層に接してドレ
イン電極が設けられ、ｎ＋ドレイン層とｎ＋ソース層に
はさまれた領域上にゲート酸化膜を介してゲート電極が
設けられたことを特徴とする横型パワーＭＯＳ−ＦＥＴ
である。
Ｓ−ＦＥＴで、ｐ＋サブストレート上にｐ−エピタクシ
ャル層およびエピタクシャル成長によるｎ−オフセット
ドレイン層が順次形成され、ｐ−エピタクシャル層およ
びｎ−オフセットドレイン層内のソース側にはｐベース
層、ｐ＋ベース層およびｎ＋ソース層が形成され、ｎ＋
ソース層およびｐ＋ベース層に接してソース電極が設け
られ、ｎ−オフセットドレイン層内のドレイン側にはｎ
＋ドレイン層が形成され、ｎ＋ドレイン層に接してドレ
イン電極が設けられ、ｎ＋ドレイン層とｎ＋ソース層に
はさまれた領域上にゲート酸化膜を介してゲート電極が
設けられたことを特徴とする横型パワーＭＯＳ−ＦＥＴ
である。
【００１６】請求項２記載の発明はｐチャンネル型ＭＯ
Ｓ−ＦＥＴで、ｎ＋サブストレート上にｎ−エピタクシ
ャル層およびエピタクシャル成長によるｐ−オフセット
ドレイン層が順次形成され、ｎ−エピタクシャル層およ
びｐ−オフセットドレイン層内のソース側にはｎベース
層、ｎ＋ベース層およびｐ＋ソース層が形成され、ｐ＋
ソース層およびｎ＋ベース層に接してソース電極が設け
られ、ｐ−オフセットドレイン層内のドレイン側にはｐ
＋ドレイン層が形成され、ｐ＋ドレイン層に接してドレ
イン電極が設けられ、ｐ＋ドレイン層と前記ｐ＋ソース
層にはさまれた領域上にゲート酸化膜を介してゲート電
極が設けられたことを特徴とする横型パワーＭＯＳ−Ｆ
ＥＴである。
Ｓ−ＦＥＴで、ｎ＋サブストレート上にｎ−エピタクシ
ャル層およびエピタクシャル成長によるｐ−オフセット
ドレイン層が順次形成され、ｎ−エピタクシャル層およ
びｐ−オフセットドレイン層内のソース側にはｎベース
層、ｎ＋ベース層およびｐ＋ソース層が形成され、ｐ＋
ソース層およびｎ＋ベース層に接してソース電極が設け
られ、ｐ−オフセットドレイン層内のドレイン側にはｐ
＋ドレイン層が形成され、ｐ＋ドレイン層に接してドレ
イン電極が設けられ、ｐ＋ドレイン層と前記ｐ＋ソース
層にはさまれた領域上にゲート酸化膜を介してゲート電
極が設けられたことを特徴とする横型パワーＭＯＳ−Ｆ
ＥＴである。
【００１７】
【発明の実施の形態】本発明の横型パワーＭＯＳ−ＦＥ
Ｔの一実施例１０の断面構造を図１により説明する。ｐ
＋サブストレート１１上に高抵抗のｐ−エピタクシャル
層１２（厚さ約２μｍ）が形成されている。ｐ−エピタ
クシャル層１２上にｎ−オフセットドレイン層１３（厚
さ約２μｍ）がエピタクシャル成長により形成されてい
る。このようにｎ−オフセットドレイン層１３をイオン
注入法ではなくエピタクシャル成長で形成したのが本発
明の特徴である。
Ｔの一実施例１０の断面構造を図１により説明する。ｐ
＋サブストレート１１上に高抵抗のｐ−エピタクシャル
層１２（厚さ約２μｍ）が形成されている。ｐ−エピタ
クシャル層１２上にｎ−オフセットドレイン層１３（厚
さ約２μｍ）がエピタクシャル成長により形成されてい
る。このようにｎ−オフセットドレイン層１３をイオン
注入法ではなくエピタクシャル成長で形成したのが本発
明の特徴である。
【００１８】従来のイオン注入法ではｎ−オフセットド
レイン層１３の深さは約１μｍが限界であったが、本発
明のようにｎ−オフセットドレイン層１３をエピタクシ
ャル形成すれば厚さ（深さ）に原理的な限界はない。こ
の実施例では実用的に最適な厚さ（深さ）として２μｍ
を選んだ。ｎ−オフセットドレイン層１３の不純物濃度
は従来のイオン注入法でのピーク濃度と同等が適切であ
った。
レイン層１３の深さは約１μｍが限界であったが、本発
明のようにｎ−オフセットドレイン層１３をエピタクシ
ャル形成すれば厚さ（深さ）に原理的な限界はない。こ
の実施例では実用的に最適な厚さ（深さ）として２μｍ
を選んだ。ｎ−オフセットドレイン層１３の不純物濃度
は従来のイオン注入法でのピーク濃度と同等が適切であ
った。
【００１９】ｐ−エピタクシャル層１２およびｎ−オフ
セットドレイン層１３内にはｐベース層１４および低抵
抗のｐ＋ベース層１５が形成されている。ｐ＋ベース層
１５内にはｎ＋ソース層１６が形成されている。ｎ＋ソ
ース層１６およびｐ＋ベース層１５に接してソース電極
１７が設けられている。またｎ−オフセットドレイン層
１３内にｎ＋ドレイン層１８が形成されている。さらに
ｎ＋ドレイン層１８に接してドレイン電極１９が設けら
れている。またｎ＋ドレイン層１８とｎ＋ソース層１６
にはさまれた領域上にはゲート酸化膜２０を介してゲー
ト電極２１が設けられている。ゲート電極２１は絶縁膜
２２により保護されている。
セットドレイン層１３内にはｐベース層１４および低抵
抗のｐ＋ベース層１５が形成されている。ｐ＋ベース層
１５内にはｎ＋ソース層１６が形成されている。ｎ＋ソ
ース層１６およびｐ＋ベース層１５に接してソース電極
１７が設けられている。またｎ−オフセットドレイン層
１３内にｎ＋ドレイン層１８が形成されている。さらに
ｎ＋ドレイン層１８に接してドレイン電極１９が設けら
れている。またｎ＋ドレイン層１８とｎ＋ソース層１６
にはさまれた領域上にはゲート酸化膜２０を介してゲー
ト電極２１が設けられている。ゲート電極２１は絶縁膜
２２により保護されている。
【００２０】本発明の横型パワーＭＯＳ−ＦＥＴ１０の
ｎ−オフセットドレイン層１３の深さ方向の不純物濃度
グラフを図２に示す。縦軸の深さはリニア表示であるが
横軸の不純物濃度は対数表示である。図２のグラフ（本
発明）と図５のグラフ（従来品）を比較すると、第一に
本発明ではｎ−オフセットドレイン層１３の深さが従来
品の２倍ある。第二に本発明のｎ−オフセットドレイン
層１３の不純物濃度は浅い部分から深い部分（ｐ−エピ
タクシャル層１２との境界）まで従来品のピーク値（図
５）と同じである。したがって本発明のｎ−オフセット
ドレイン層１３のトータル不純物量（このグラフの積分
値）は従来品より少なくとも２倍以上ある。
ｎ−オフセットドレイン層１３の深さ方向の不純物濃度
グラフを図２に示す。縦軸の深さはリニア表示であるが
横軸の不純物濃度は対数表示である。図２のグラフ（本
発明）と図５のグラフ（従来品）を比較すると、第一に
本発明ではｎ−オフセットドレイン層１３の深さが従来
品の２倍ある。第二に本発明のｎ−オフセットドレイン
層１３の不純物濃度は浅い部分から深い部分（ｐ−エピ
タクシャル層１２との境界）まで従来品のピーク値（図
５）と同じである。したがって本発明のｎ−オフセット
ドレイン層１３のトータル不純物量（このグラフの積分
値）は従来品より少なくとも２倍以上ある。
【００２１】Ｒｏｎ特性、Ｉｍａｘ特性はｎ−オフセッ
トドレイン層１３のトータル不純物量に大きく影響され
る。本発明のｎ−オフセットドレイン層１３のトータル
不純物量が従来品より２倍以上ある結果、本発明の横型
パワーＭＯＳ−ＦＥＴの特性はＲｏｎ＝１０（ｏｈｍ・
ｍｍ）以下、Ｉｍａｘ＝４００（ｍＡ／ｍｍ）以上とな
る。これは従来品の２倍以上の良好な特性である。
トドレイン層１３のトータル不純物量に大きく影響され
る。本発明のｎ−オフセットドレイン層１３のトータル
不純物量が従来品より２倍以上ある結果、本発明の横型
パワーＭＯＳ−ＦＥＴの特性はＲｏｎ＝１０（ｏｈｍ・
ｍｍ）以下、Ｉｍａｘ＝４００（ｍＡ／ｍｍ）以上とな
る。これは従来品の２倍以上の良好な特性である。
【００２２】以上はｎチャンネル型ＭＯＳ−ＦＥＴ（請
求項１）について説明してきたが、本発明のエピタクシ
ャル成長によるオフセットドレイン層はｐチャンネル型
ＭＯＳ−ＦＥＴ（請求項２）についても全く同様に有効
である。
求項１）について説明してきたが、本発明のエピタクシ
ャル成長によるオフセットドレイン層はｐチャンネル型
ＭＯＳ−ＦＥＴ（請求項２）についても全く同様に有効
である。
【００２３】
【発明の効果】本発明の横型パワーＭＯＳ−ＦＥＴはｎ
−オフセットドレイン層を従来のようなイオン注入法で
なくエピタクシャル成長で形成することにより、（１）
ｎ−オフセットドレイン層を任意に深く形成することが
でき、（２）ｎ−オフセットドレイン層の不純物濃度を
浅いところから深いところまで一様にすることができ、
（３）ｎ−オフセットドレイン層のトータル不純物量を
多くすることができる。その結果Ｒｏｎ特性、Ｉｍａｘ
特性が従来品より圧倒的に良くなる。
−オフセットドレイン層を従来のようなイオン注入法で
なくエピタクシャル成長で形成することにより、（１）
ｎ−オフセットドレイン層を任意に深く形成することが
でき、（２）ｎ−オフセットドレイン層の不純物濃度を
浅いところから深いところまで一様にすることができ、
（３）ｎ−オフセットドレイン層のトータル不純物量を
多くすることができる。その結果Ｒｏｎ特性、Ｉｍａｘ
特性が従来品より圧倒的に良くなる。
【図１】 本発明の横型パワーＭＯＳ−ＦＥＴ１０の断
面図
面図
【図２】 本発明のｎ−オフセットドレイン層１３の深
さ方向の不純物濃度グラフ
さ方向の不純物濃度グラフ
【図３】 従来の横型パワーＭＯＳ−ＦＥＴ３０の断面
図
図
【図４】 従来のｎ−オフセットドレイン層３７の形成
方法
方法
【図５】 従来のｎ−オフセットドレイン層３７の深さ
方向の不純物濃度グラフ
方向の不純物濃度グラフ
１０ 本発明の横型パワーＭＯＳ−ＦＥＴ
１１ ｐ＋サブストレート
１２ ｐ−エピタクシャル層
１３ ｎ−オフセットドレイン層
１４ ｐベース層
１５ ｐ＋ベース層
１６ ｎ＋ソース層
１７ ソース電極
１８ ｎ＋ドレイン層
１９ ドレイン電極
２０ ゲート酸化膜
２１ ゲート電極
２２ 絶縁膜
３０ 従来の横型パワーＭＯＳ−ＦＥＴ
３１ ｐ＋サブストレート
３２ ｐ−エピタクシャル層
３３ ｐベース層
３４ ｐ＋ベース層
３５ ｎ＋ソース層
３６ ソース電極
３７ ｎ−オフセットドレイン層
３８ ｎ＋ドレイン層
３９ ドレイン電極
４０ ゲート酸化膜
４１ ゲート電極
４２ 絶縁膜
４３ レジスト
Claims (2)
- 【請求項１】ｐ＋サブストレート上にｐ−エピタクシャ
ル層およびエピタクシャル成長によるｎ−オフセットド
レイン層が順次形成され、前記ｐ−エピタクシャル層お
よび前記ｎ−オフセットドレイン層内のソース側にはｐ
ベース層、ｐ＋ベース層およびｎ＋ソース層が形成さ
れ、前記ｎ＋ソース層および前記ｐ＋ベース層に接して
ソース電極が設けられ、前記ｎ−オフセットドレイン層
内のドレイン側にはｎ＋ドレイン層が形成され、前記ｎ
＋ドレイン層に接してドレイン電極が設けられ、前記ｎ
＋ドレイン層と前記ｎ＋ソース層にはさまれた領域上に
ゲート酸化膜を介してゲート電極が設けられたことを特
徴とする横型パワーＭＯＳ−ＦＥＴ。 - 【請求項２】ｎ＋サブストレート上にｎ−エピタクシャ
ル層およびエピタクシャル成長によるｐ−オフセットド
レイン層が順次形成され、前記ｎ−エピタクシャル層お
よび前記ｐ−オフセットドレイン層内のソース側にはｎ
ベース層、ｎ＋ベース層およびｐ＋ソース層が形成さ
れ、前記ｐ＋ソース層および前記ｎ＋ベース層に接して
ソース電極が設けられ、前記ｐ−オフセットドレイン層
内のドレイン側にはｐ＋ドレイン層が形成され、前記ｐ
＋ドレイン層に接してドレイン電極が設けられ、前記ｐ
＋ドレイン層と前記ｐ＋ソース層にはさまれた領域上に
ゲート酸化膜を介してゲート電極が設けられたことを特
徴とする横型パワーＭＯＳ−ＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002048864A JP2003249645A (ja) | 2002-02-26 | 2002-02-26 | 横型パワーｍｏｓ−ｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002048864A JP2003249645A (ja) | 2002-02-26 | 2002-02-26 | 横型パワーｍｏｓ−ｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003249645A true JP2003249645A (ja) | 2003-09-05 |
Family
ID=28661523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002048864A Pending JP2003249645A (ja) | 2002-02-26 | 2002-02-26 | 横型パワーｍｏｓ−ｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003249645A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008085082A (ja) * | 2006-09-27 | 2008-04-10 | Sony Corp | パワーｍｏｓｆｅｔ及び同パワーｍｏｓｆｅｔを有する半導体装置及び同パワーｍｏｓｆｅｔの製造方法 |
| WO2023037981A1 (ja) * | 2021-09-08 | 2023-03-16 | ▲櫛▼田知義 | 絶縁ゲート型半導体装置 |
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2002
- 2002-02-26 JP JP2002048864A patent/JP2003249645A/ja active Pending
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| JP2008085082A (ja) * | 2006-09-27 | 2008-04-10 | Sony Corp | パワーｍｏｓｆｅｔ及び同パワーｍｏｓｆｅｔを有する半導体装置及び同パワーｍｏｓｆｅｔの製造方法 |
| US7671424B2 (en) | 2006-09-27 | 2010-03-02 | Sony Corporation | Power MOSFET, semiconductor device including the power MOSFET, and method for making the power MOSFET |
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