FR2988535A1

FR2988535A1 - Circuit de pompage de charge a transistors munis de portes doubles en phase, et procédé de fonctionnement dudit circuit.

Info

Publication number: FR2988535A1
Application number: FR1252640A
Authority: FR
Inventors: Richard Ferrant
Original assignee: Soitec SA
Current assignee: Soitec SA
Priority date: 2012-03-23
Filing date: 2012-03-23
Publication date: 2013-09-27
Anticipated expiration: 2032-03-23
Also published as: TWI593220B; WO2013139976A1; CN104205594A; CN104205594B; TW201347378A; KR101629812B1; US9225237B2; FR2988535B1; KR20140131580A; US20150263610A1

Abstract

L'invention concerne un circuit de pompage de charge qui comprend : - un noeud d'entrée à qui transmettre une tension à augmenter ; - un noeud de sortie destiné à délivrer une tension augmentée ; - une pluralité d'étages de pompage reliés en série entre le noeud d'entrée et le noeud de sortie, chaque étage de pompage comprenant au moins un transistor de transfert de charge, dans lequel ledit transistor de transfert de charge est un transistor à double grille qui comprend une première grille destinée à activer ou désactiver le transistor selon un premier signal de commande appliqué à la première grille, et une seconde grille destinée à modifier la tension de seuil du transistor selon un second signal de commande appliqué à la seconde grille, caractérisé en ce que le premier et le second signaux de commande de commande possèdent la même phase.

Description

Domaine de l'invention L'invention concerne des circuits de pompage de charge destinés à augmenter les tensions dans des circuits microélectroniques, et plus particulièrement un circuit de pompage de charge qui minimise l'effet de corps et améliore le rendement. Contexte de l'invention Un circuit de pompage de charge est généralement utilisé dans un circuit intégré à semi-conducteurs afin d'augmenter le niveau d'une tension d'alimentation fournie par un circuit externe du circuit intégré à semi-conducteurs et, ainsi, d'obtenir une tension élevée requise.

Par exemple, les ensembles de mémoire non volatile comme les cellules de mémoire flash nécessitent des tensions positives ou négatives élevées pour programmer et effacer les cellules de mémoire du réseau. Généralement, ces tensions sont supérieures à la tension d'alimentation Vdd. Des circuits de pompage de charge sont donc utilisés pour faire augmenter les tensions intégrées au-delà de la tension d'alimentation Vdd de façon à atteindre les tensions requises pour la programmation ou l'effacement.

Un circuit de pompage de charge comprend généralement des étages en cascade qui pompent chacun les charges stockées dans un condensateur, et font donc augmenter les niveaux de tension des noeuds 5 intermédiaires entre les étages. Bien que plusieurs architectures de circuits différentes soient possibles, des circuits de pompage de charge existants reposent tous sur le même principe selon lequel des condensateurs poussent les charges d'un étage à 10 l'autre. Des exemples de circuits de pompage de charge classiques figurent par exemple dans le brevet US n° 7 098 725. Cependant, les effets de corps des transistors de chaque étage, ainsi que les capacitances parasites dans 15 les condensateurs, dégradent les performances des circuits de pompage de charge classiques dès que le nombre d'étages augmente. En d'autres termes, la tension de sortie réelle des circuits de pompage de charge classiques est inférieure à la valeur idéale en 20 raison des effets de corps induits. La demande de brevet US 2011/0241767 Al décrit un circuit de pompage de charge qui utilise des transistors à grilles multiples pour obtenir un niveau élevé de tension de sortie. Cependant, des efforts 25 continus sont réalisés dans le domaine de l'invention afin d'améliorer à nouveau l'efficacité de transfert de charge d'un circuit de pompage de charge. Des efforts continus sont également réalisés pour améliorer la vitesse, pour réduire la dissipation d'énergie, et pour 30 réduire la taille de ce circuit. Résumé de l'invention L'invention a pour objectif d'améliorer les circuits de pompage de charge connus, et propose, selon un premier aspect, un circuit de pompage de charge qui comprend : - un noeud d'entrée à qui fournir une tension à augmenter ; - un noeud de sortie destiné à fournir une tension augmentée ; - une pluralité d'étages de pompage reliés en série entre le noeud d'entrée et le noeud de sortie, chaque étage comprenant au moins un transistor de transfert de charge, ledit transistor de transfert de charge étant un transistor à double grille qui comprend une première grille destinée à activer ou à désactiver le transistor selon un premier signal de commande appliqué à la première grille, et une seconde grille destinée à modifier la tension de seuil du transistor selon un second signal de commande (plctl, p2ctl) appliqué à la seconde grille, le premier et le second signaux de commande ayant la même phase, caractérisé en ce que le niveau de tension du second signal de commande appliqué à la seconde grille du au moins un transistor de transfert d'un étage de pompage augmente d'un étage de pompage à l'étage de pompage suivant au sein de la série d'étages de pompage. D'autres aspects préférés et non limitatifs de ce 25 circuit sont les suivants : - chaque étage de pompage comprend un noeud d'entrée d'étage et un noeud de sortie d'étage, et le niveau de tension du second signal de commande appliqué à la seconde grille du au moins un transistor de 30 transfert de charge d'un étage de pompage est l'un : - du niveau de tension du noeud d'entrée d'étage de l'étage de pompage ou de l'un des étages de pompage suivants au sein de la série d'étages de pompage ; et - du niveau de tension du noeud de sortie d'étage de l'étage de pompage ou respectivement dudit étage de pompage suivant au sein de la série d'étages de pompages. - il comprend au moins un circuit de décalage de niveau de tension destiné à fournir le second signal de commande appliqué à la seconde grille du au moins un transistor de transfert de charge de chaque étage de pompage, le circuit de décalage de niveau de tension comprenant une pluralité de portes logiques booléennes reliées en série, chaque porte logique booléenne étant associée à l'un des étages de pompage et fournissant le second signal de commande appliqué à la seconde grille du au moins un transistor de transfert de charge de l'étage de pompage associé ; - la seconde grille du au moins un transistor de transfert de charge d'un étage de pompage est reliée à un noeud intermédiaire de l'étage de pompage ou de l'un des étages de pompage suivants au sein de la série d'étages de pompage. Brève description des dessins D'autres aspects, objectifs et avantages de l'invention seront davantage apparents à la lecture de la description détaillée suivante de modes de réalisation préférés de celle-ci, donnés à titre d'exemple et en référence aux dessins joints, sur lesquels : - la figure 1 illustre un circuit de pompage de 30 charge massif classique ; - la figure 2 illustre un mode de réalisation possible d'un circuit de pompage de charge FDSOI (silicium entièrement déplété sur isolant) ; - les figures 3, 4 et 5 sont des résultats de simulations qui comparent les performances des circuits des figures 1 et 2 ; - les figures 6a et 6b illustrent un inverseur 5 FDSOI qui fait augmenter le niveau de sortie ; - les figures 7a et 7b illustrent un inverseur Finfet qui fait augmenter le niveau de sortie ; - la figure 8 illustre une chaîne d'inverseurs Finfet ; 10 - les figures 9a et 9b illustrent respectivement une porte NAND et une porte NOR avec des Finfets qui peuvent être utilisés pour faire augmenter la tension de sortie ; - la figure 10 illustre un mode de réalisation 15 possible d'un circuit de pompage de charge selon l'invention, qui utilise la chaîne d'inverseurs Finfet de la figure 8 ; - la figure 11 illustre des résultats de simulation des performances du circuit de pompage de 20 charge de la figure 10 ; - la figure 12 illustre un autre mode de réalisation possible d'un circuit de pompage de charge selon l'invention ; - la figure 13 illustre des résultats de 25 simulation des performances du circuit de pompage de charge de la figure 13 ; - la figure 14 illustre les résultats de simulation des performances du circuit de pompage de charge symétrique à celui de la figure 10. 30 Description détaillée des modes de réalisation préférés de l'invention La figure 1 illustre un circuit de pompage de charge massif classique à trois étages. En référence au 35 premier étage, chaque étage comprend un premier condensateur de pompage Cl, un second condensateur de pompage C2 et une paire d'inverseurs à couplage transversal qui comprend un premier inverseur composé d'un transistor NMOS Tl et d'un transistor PMOS T3 et un second inverseur composé d'un transistor NMOS T2 et d'un transistor PMOS T4. Une première borne du premier condensateur de pompage Cl reçoit un signal d'horloge e, généralement un signal de forme carrée, et l'autre borne est reliée 10 à un premier noeud intermédiaire la. De la même manière, une première borne du second condensateur de pompage reçoit un signal d'horloge barre c112, complémentaire au signal d'horloge cil, et l'autre borne est reliée à un second noeud intermédiaire lb. 15 Une grille du transistor NMOS Tl, un drain du transistor NMOS T2, une grille du transistor NMOS T3 et une source du transistor NMOS T4 sont reliés au second noeud intermédiaire lb. De la même manière, une grille du transistor NMOS T4, une source du transistor NMOS 20 T3, un drain du transistor NMOS Tl et une grille du transistor NMOS T2 sont reliés au premier noeud intermédiaire lb. Les transistors NMOS Tl, T2 peuvent être utilisés de façon à transférer une tension d'alimentation Vin d'un noeud d'entrée vers le premier 25 noeud intermédiaire la et le second noeud intermédiaire lb. Les transistors PMOS T3, T4 peuvent être utilisés pour transférer la tension chargée sur le premier noeud intermédiaire la et le second noeud intermédiaire lb vers un noeud de sortie outl intercalé entre le premier 30 et le second étages du circuit de pompage. Les autres étages fonctionnent de la même manière que le premier étage. Par conséquent, à partir d'une tension d'alimentation Vin, le circuit de pompage génère une tension de sortie Vout=Vin + n.VDD, où n 35 correspond au nombre d'étages et VDD correspond à l'amplitude des signaux d'horloge. En réalité, étant donné que les condensateurs de pompage présentent des parasites de jonction en-dessous d'eux dans ce genre de circuit, l'efficacité de transfert de charge d'un étage est uniquement de 90 % environ. Les condensateurs sont en outre relativement gros, avec des valeurs classiques d'environ 5 pF. L'invention propose d'améliorer les circuits de pompage classiques en remplaçant les transistors CMOS par des transistors qui possèdent des grilles doubles indépendantes, et en contrôlant les deux grilles à l'aide de deux signaux sur la même phase. Si une première grille est utilisée comme grilles de commande « normale » pour activer et désactiver un transistor pendant que la tension appliquée à la seconde grille est variée, il est alors possible de régler les performances du transistor et de modifier sa tension de seuil en conséquence. Si l'on considère un transistor de canal N, grâce aux deux grilles synchronisées, l'état de désactivation du transistor est amélioré, étant donné qu'un état bas de la seconde grille entraîne une augmentation de la tension de seuil de sorte que le transistor est correctement éteint avec moins de pertes. De la même manière, l'état d'activation du transistor est également amélioré, étant donné qu'un état haut de la seconde grille entraîne une diminution de la tension de seuil (qui peut même être négative, le transistor fonctionnant ainsi en mode d'appauvrissement, qui permet un transfert de charge complet et plus rapide), si bien qu'un transfert de charge de meilleure qualité et plus rapide est réalisé à travers le transistor. Notons que le concept « haut/bas » convient pour les transistors à canal N, mais est inversé pour les transistors à canal P.

Chaque transistor à double grille peut être un transistor à double grille muni d'une grille de commande arrière sous la couche isolante enterrée d'un substrat Se0I (à semi-conducteur sur isolant). La grille de commande arrière sert de préférence de seconde grille de commande pour modifier la tension de seuil. Chaque transistor à double grille peut également être un transistor à double grille indépendante de type Fin. Par conséquent, il sera apprécié que l'invention peut être mise en oeuvre sur les technologies suivantes : PDSOI (silicium partiellement déplété sur isolant), FDSOI (silicium entièrement déplété sur isolant), ainsi que dans des FinFET et d'autres types de transistors indépendants à double grille. Le FDSOI est avantageux en ce qu'il offre plus d'avantages, étant donné qu'il permet de réduire la taille occupée par chaque fonction.

La technologie à double grille est également avantageuse en ce qu'elle réduit les capacitances parasites autour des condensateurs de pompage (par exemple, la capacitance parasite avec la technologie Se0I est 10 à 100 fois inférieure à la capacitance parasite des jonctions de puits observée avec la technologie bulk classique). L'alliance de transistors de meilleure qualité et de condensateurs ayant moins de parasites permet d'obtenir des condensateurs environ 10 fois plus petits, et l'efficacité du transfert de charge est donc considérablement améliorée. Etant donné que la surface du circuit de pompage est dominée par les condensateurs, la fonction peut être mise en oeuvre sur une surface 8 à 10 fois plus petite. Il sera apprécié que l'invention n'est en aucun 35 cas limitée à une architecture de circuit de pompage de charge, mais s'étend au contraire à n'importe quelle architecture connue dans laquelle les transistors bulk classiques sont remplacés par des transistors munis de doubles grilles indépendantes, et dans laquelle les deux grilles sont commandées à l'aide de deux signaux sur la même phase. Par conséquent, il sera apprécié que l'invention concerne un circuit de pompage de charge qui comprend : - un noeud d'entrée à qui fournir une tension à 10 augmenter ; - un noeud de sortie destiné à fournir une tension augmentée ; - une pluralité d'étages de pompage reliés en série entre le noeud d'entrée et le noeud de sortie, 15 chaque étage de pompage comprenant au moins un transistor de transfert de charge, ledit transistor de transfert de charge étant un transistor à double grille qui comprend une première grille destinée à activer ou à désactiver le transistor selon un premier signal de 20 commande appliqué à la première grille, et une seconde grille destinée à modifier la tension de seuil du transistor selon un second signal de commande appliqué à la seconde grille, le premier et le second signaux de commande ayant la même phase. 25 La figure 2 illustre un mode de réalisation possible d'un circuit de pompage de charge FDSOI qui utilise la même architecture que celle de la figure 1. La tension à augmenter Vin est fournie au niveau d'un noeud d'entrée IN qui correspond à l'entrée du premier 30 étage de pompage Pl. La tension augmentée Vout est transmise au niveau du noeud de sortie OUT qui correspond à la sortie du dernier étage de pompage P3. Le circuit de la figure 2 possède trois étages de pompage P1-P3, mais il sera apprécié que le nombre 35 d'étages peut être modifié selon les besoins.

Le circuit de la figure 2 diffère de celui de la figure 1 en ce que les transistors Tl-T4 de chaque étage de pompage Pl-P3 sont des transistors à double grille qui possèdent une grille de commande avant et 5 une grille de commande arrière dans le substrat de base, sous la couche isolante enterrée d'un substrat Se0I. La tension appliquée aux grilles arrière des transistors T1, T3 est contrôlée à l'aide d'un premier signal de commande de grille arrière plctl qui possède 10 la même phase que le signal de commande (signald'horloge barre N) appliqué aux grilles avant. Par conséquent, la tension appliquée aux grilles arrière des transistors T2, T4 est contrôlée à l'aide d'un second signal de commande de grille arrière p2ctl 15 qui possède la même phase que le signal de commande (signal d'horloge e) appliqué aux grilles avant. Le circuit de la figure 2 fonctionne comme suit. A l'instant « a », le signal d'horloge e augmente, faisant ainsi augmenter le premier noeud 20 intermédiaire la et désactiver le transistor P T4. Le signal d'horloge barre 112 diminue, si bien que le second noeud intermédiaire lb diminue également, et que le transistor P-channel T3 est activé. Par conséquent, les charges (tensions) stockées dans le premier 25 condensateur Cl sont pompées et transférées de Cl vers la sortie outl du premier étage de pompage Pl. Le transistor N Tl est désactivé, tandis que le transistor N T2 est activé de sorte que le second noeud intermédiaire lb collecte les charges de Vin vers C2, 30 puis revienne vers Vin. A l'instant « b », le signal d'horloge e diminue, si bien que le premier noeud intermédiaire la diminue également et que le transistor P T4 est activé et que les charges stockées dans le second condensateur C2 35 sont pompées et transférées de C2 vers la sortie outl du premier étage de pompage P1 qui passe par conséquent à Vin+VDD. Le signal d'horloge barre 02 augmente, faisant ainsi augmenter le second noeud intermédiaire lb et désactivant le transistor P T3. Le transistor N T2 est désactivé, tandis que le transistor N Tl est activé de sorte que le premier noeud intermédiaire la collecte les charges de Vin vers Cl, puis revient vers Vin. A l'instant « c », le signal d'horloge 01 augmente, faisant ainsi passer le premier noeud intermédiaire la à Vin+VDD et désactivant le transistor P T4. Le signal d'horloge barre 02 diminue, si bien que le second noeud intermédiaire lb diminue et que le transistor P T3 est activé. Par conséquent, les charges (tension) stockées dans le premier condensateur Cl sont pompées et transférées de Cl vers la sortie outl du premier étage de pompage Pl. Le transistor N Tl est désactivé, tandis que le transistor N T2 est activé de sorte que le second noeud intermédiaire lb collecte les charges de Vin vers C2, et revient ensuite vers Vin.

Le processus est accumulatif et la tension à outl atteint une valeur maximale de Vin+VDD. Les étages de pompage suivants P2-P3 fonctionnent de la même manière que le premier étage P1 et ajoutent chacun un VDD au signal. Si l'on considère Vin=Vdd=1V, chaque étage ajoute 1V et la tension de sortie augmentée Vout atteint 4V. Afin d'éviter toute fluctuation au niveau du dernier étage, une charge importante est nécessaire. Mais, en général, comme avec les matrices Flash, l'utilisation normale s'avère suffisante.

Il sera apprécié que les tensions au niveau du premier et du second noeuds intermédiaires varient entre le niveau de tension du noeud d'entrée (Vin dans le cas du premier étage de pompage) et le niveau de tension au niveau du noeud de sortie (Vin+VDD dans le cas du premier étage de pompage).

Les figures 3, 4 et 5 sont des résultats de simulation qui comparent les performances (Vout en fonction de la durée) du circuit de pompage de charge FDSOI de la figure 2 (« FDSOI ») et de sa contrepartie classique (« BULK »). La figure 3 illustre une comparaison d'un circuit à 4 étages de pompage qui doit en théorie fournir une tension de sortie augmentée de 5V avec Vin=Vdd=1V. La tension de sortie augmentée atteint seulement 4,6 VDD environ avec le circuit classique, tandis qu'elle atteint environ 4,95 VDD avec le circuit FDSOI de la figure 2. Le circuit FDSOI s'avère également plus rapide, bien qu'il soit en même temps 8 à 9 fois plus petit, en raison de la différence de taille des capacités. La figure 4 illustre une autre comparaison d'un circuit à 10 étages de pompage qui doit en théorie fournir une tension de sortie augmentée de 11V avec Vin=Vdd=1V. Pour les durées supérieures à 20 ps, la tension de sortie augmentée atteint environ 5,5 à 6 VDD avec le circuit classique, alors qu'elle atteint environ 8 à 9 VDD avec le circuit FDSOI de la figure 2. Le circuit FDSOI s'avère toujours beaucoup plus rapide, tout en étant en même temps 8 à 9 fois plus petit. En outre, il doit être noté que le circuit de pompage FDSOI peut fournir des tensions de sortie élevées, alors que le circuit classique en est incapable. La figure 5 illustre que les circuits de pompage classiques ont besoin d'une alimentation Vin plus importante afin de fournir une tension augmentée élevée Vout d'environ 10V. Avec Vin=Vdd=2V, et tous les autres paramètres identiques, le circuit classique atteint environ 14 à 15V (bien qu'il doive atteindre 22V en théorie). En même temps, avec une alimentation de 1V inchangée, le circuit FDSOI de la figure 2 atteint 8 à 9 V (11V en théorie). Il sera donc apprécié qu'un circuit qui utilise des transistors à double grille présente les avantages suivants. Chaque transistor obtient un meilleur état de désactivation avec la seconde grille de commande, ce qui diminue les fuites et, par conséquent, la consommation d'énergie. L'état d'activation des transistors est également amélioré grâce à la seconde grille de commande, ce qui permet un transfert de charge plus rapide et plus efficace. Les condensateurs de pompage ne possèdent pas de parasites de jonction en-dessous d'eux (mais seuls de très faibles parasites à travers la couche isolante enterrée d'un substrat Se0I), ce qui permet un meilleur taux de pompage avec des valeurs absolues moins élevées pour chaque condensateur. En outre, cela permet de réduire la tension d'entrée Vin et d'augmenter les valeurs VDD pompées. Des alimentations simples à faible niveau sont donc possibles. Il sera noté que ces propriétés sont encore meilleures avec des Finfets à grilles indépendantes, les deux grilles de chaque transistor étant commandées par le même signal de commande, et, ainsi avec la même phase et la même amplitude.

Comme cela est illustré sur la figure 4, l'efficacité du transfert de charge d'un circuit de pompage de charge FDSOI à 10 étages semble saturer, selon une asymptote, autour de 8 à 9V, alors qu'elle doit atteindre 11V en théorie. Et cet écart avec la 30 théorie se creuse dès que le nombre d'étages augmente. Comme cela est illustré sur la figure 2, les tensions appliquées aux sources et aux drains des transistors augmentent d'un étage à l'autre. A l'étage n, les alimentations faibles et élevées de l'étage de 35 pompage sont nVDD et (n+1) VDD. Mais, en même temps, les grilles de contrôle arrières sont toujours référencées par rapport à la masse ou à VDD. Ainsi, l'efficacité de la modification de la tension de seuil à l'aide des grilles arrière diminue d'un étage à l'autre. L'invention propose donc d'augmenter le niveau de tension appliqué aux secondes grilles de contrôle (comme par exemple les grilles arrières) des transistors d'un étage de pompage, d'un étage à l'autre au sein de la série d'étages de pompage. Dans un exemple de mode de réalisation, les grilles arrière des transistors d'un étage de pompage sont asservies à la tension de l'étage de pompage. Plus précisément, les niveaux de tension appliqués aux grilles arrière sont soit les alimentations faibles, soit les alimentations élevées de l'étage de pompage associé. Ainsi, l'efficacité de la modification de la tension de seuil à l'aide des grilles arrière reste constante quel que soit l'étage de pompage.

Dans tous les cas, l'invention n'est pas limitée à ce mode de réalisation, et prévoit au contraire une certaine flexibilité quant au choix des niveaux de tension appliqués aux grilles arrière. Plus particulièrement, les niveaux de tension appliqués aux grilles arrières d'un étage de pompage peuvent être asservis aux niveaux de tension de l'un des étages de pompage suivants au sein de la série d'étages de pompage, comme, par exemple, l'étage de pompage suivant adjacent. Cela s'avère avantageux avec les transistors SeOi à double grille qui possèdent une grille de commande avant et une grille de commande arrière, et dans lesquels l'oxyde de la grille avant est plus fin que celui de la grille arrière (la couche isolante enterrée), afin que la tension appliquée à la grille arrière soit de préférence supérieure à celle appliquée à la grille avant. Une première manière d'augmenter le niveau de tension appliqué aux secondes grilles de commande d'un étage de pompage à l'autre est décrite ci-après. Le circuit de pompage de charge comprend au moins un circuit de décalage de niveau de tension destiné à fournir le second signal de commande appliqué à la seconde grille du au moins un transistor de transfert de charge de chaque étage de pompage. Le circuit de décalage de niveau de tension comprend plusieurs portes logiques booléennes reliées en série, chaque porte logique booléenne étant associée à l'un des étages de pompage et fournissant le second signal de commande à appliquer à la seconde grille du au moins un transistor de transfert de charge de l'étage de pompage associé. Chaque porte logique booléenne peut en particulier être disposée entre une alimentation élevée reliée au noeud de sortie de l'étage de pompage associé (ou au noeud de sortie de l'un des étages de pompage suivants de la série) et une alimentation faible reliée au noeud d'entrée de l'étage de pompage associé (ou respectivement au noeud d'entrée dudit étage de pompage suivant au sein de la série). Comme cela est décrit ci- dessous, chaque porte logique booléenne peut être un inverseur muni de transistors en série entre lesdites alimentations faible et élevée. Les figures 6a-6b et 7a-7b illustrent des inverseurs capables de faire augmenter les niveaux de sortie. Les inverseurs comprennent un transistor P Tp et un transistor N Tn en série entre une alimentation élevée 2vdd et une alimentation faible vdd. Les transistors Tp, Tn sont de préférence des transistors à double grille.

Les figures 6a-6b illustrent un inverseur FDSOI dont les transistors sont des transistors à double grille, avec une grille arrière sous la couche isolante enterrée en plus de la grille avant classique. Sur la figure 6, une tension d'entrée positive Vdd est appliquée au noeud d'entrée de l'inverseur, alors qu'une tension élevée Vpp est également appliquée aux grilles arrières des transistors. Le transistor P Tp est désactivé (étant donné qu'il présente une tension de seuil très élevée en valeur absolue, due à la tension élevée Vpp appliquée à sa grille arrière, et étant donné qu'un niveau élevé Vdd est appliqué à sa première grille). Le transistor N Tn est activé en mode appauvrissement (sa tension de seuil VT est réduire jusqu'à une valeur négative à l'aide de la tension élevée Vdd appliquée à sa grille arrière), et, ainsi, transfère les charges de sa source vers la sortie de l'inverseur, c'est-à-dire Vdd (aucun effet de corps), ou n'importe quelle alimentation faible choisie. Sur la figure 6b, la tension d'entrée et les tensions des grilles arrière sont définies sur OV. Le transistor P Tp est activé jusqu'à l'appauvrissement (IVTI<0) et transfère sa source vers la sortie, c'est-à-dire 2Vdd (aucun effet de corps) ou n'importe quelle alimentation élevée choisie. Le transistor N-channel Tn est désactivé (VT très élevé et faible niveau sur sa première grille). Il sera apprécié que cette porte logique d'inverseur modifie les niveaux élevés et faibles sans aucune fuite ni aucun trajet de courant.

Les figures 7a-7b illustrent un inverseur muni de transistors Finfet à double grille. Celui-ci fonctionne de la même manière que celui des figures 6a-6b, excepté que la version Finfet a juste besoin de Vdd sur les secondes grilles, alors que la version FDSOI a besoin d'appliquer une tension élevée sur Vpp.

La figure 8 illustre une cascade d'inverseurs Finfet selon les figures 7a-7b. Il sera apprécié que l'effet d'augmentation de tension d'un inverseur est ainsi accumulé d'un étage à l'autre, en particulier en raison du fait que les FDSOI et les Finfets n'utilisent pas le substrat comme une électrode. Par conséquent, l'inverseur n au sein de la chaîne délivre soit une tension faible n.vdd, soit une tension élevée (n+1).vdd.

Il sera apprécié que le principe expliqué ici par rapport à une chaîne d'inverseurs peut être étendu à n'importe quelle chaîne de portes logiques booléennes, comme des portes NOR et NAND. A cet égard, les figures 9a et 9b illustrent respectivement une porte NAND et une porte NOR avec des Finfets qui peuvent être utilisés pour faire augmenter la tension de sortie selon la puissance fournie (bas et haut). La figure 10 illustre un circuit de pompage de charge selon l'invention, qui utilise la chaîne 20 d'inverseurs Finfet de la figure 8. Ici, deux circuits de décalage de niveau de tension sont prévus : un qui reçoit le signal de commande de la première grille arrière plctl au niveau de son entrée, et un autre qui reçoit le signal de commande de la seconde grille de 25 p2ctl. Chaque inverseur d'un circuit de décalage de niveau de tension est associé à un étage de pompage correspondant et délivre des signaux de commande à appliquer aux grilles arrières des transistors de transfert de charge de l'étage de pompage. Chaque 30 inverseur possède des transistors en série entre une alimentation élevée et une alimentation faible. Il sera apprécié que les signaux d'horloge e et e passent d'un étage de pompage à l'autre de façon à garantir que les deux portes des transistors de transfert de charge 35 sont bien en phase (mais pas nécessairement avec la même amplitude, étant donné qu'une amplitude plus élevée peut être préférable pour les grilles arrières, comme cela est illustré sur la figure 2). L'alimentation élevée de chaque inverseur peut être reliée au noeud de sortie de l'étage de pompage associé, alors que l'alimentation faible peut être reliée au noeud d'entrée de l'étage de pompage associé. Ainsi, les circuits de décalage de niveau de tension augmentent les niveaux appliqués aux grilles de contrôle arrières selon les alimentations correspondantes (élevées et faibles) de l'étage de pompage correspondant. Dans tous les cas, l'invention n'est pas limitée à ce mode de réalisation particulier, et offre une certaine flexibilité quant au choix des niveaux de tension des alimentations faibles et élevées des inverseurs qui, par exemple, peuvent être reliés au noeud d'entrée ou aux noeuds de sortie d'étages de pompage différents de l'étage de pompage associé au sein de la série d'étages de pompage, et en particulier au noeud d'entrée et au noeud de sortie de l'un des étages de pompage suivants au sein de la série d'étages de pompage, comme par exemple l'étage de pompage suivant adjacent. L'énergie utilisée par le circuit de décalage de niveau de tension (chaîne d'inverseur, par exemple) est une petite partie de l'énergie générée par le circuit de pompage. Etant donné que les transistors situés sur ces inverseurs sont très faiblement chargés (seulement 2 grilles arrière dans l'exemple de la figure 10) et n'ont pas besoin d'être extrêmement rapides, ils peuvent être très petits et utiliser uniquement un faible pourcentage de la capacité du circuit de pompage. Il sera noté que les transistors P d'un circuit de 35 décalage de niveau de tension doivent être des transistors à haute tension (oxyde épais), étant donné que leur Vgs peut être de 2Vdd. Cependant, la limitation liée à l'utilisation de transistors P à oxyde épais n'est pas un problème dans le cas des 5 circuits de pompage (basse fréquence et surface principalement utilisée par les condensateurs). Dans le cas d'une technologie qui ne possède pas ces transistors épais, il est toujours possible de fabriquer l'inverseur (ou tampon) avec un schéma 10 comparable à celui décrit dans le brevet US n° 6 518 818. Ce schéma peut être facilement reproduit sur des FDSOI ou des Finfet. Dans ce cas, tous les transistors possèdent Vdd ou moins entre n'importe lesquelles de leurs 3 électrodes.

15 La figure 11 illustre des résultats de simulation des performances du circuit de pompage de charge de la figure 10 qui possède 10 étages de pompage, et qui doit en théorie fournir une tension de sortie augmentée de 11V avec Vin=Vdd=1V. Pour les durées supérieures à 20 20 ps, la tension de sortie augmentée atteint environ 10,8V, ce qui est proche de la théorie et bien meilleur que l'asymptote autour de 8-9V obtenue avec le circuit de la figure 2, comme cela est illustré sur la figure 4. La comparaison des figures 4 et 11 illustre 25 donc que, lorsque la tension appliquée aux grilles arrière des transistors d'un étage de pompage est augmentée d'un étage de pompage à l'autre, comme par exemple en fonction de la tension de l'étage de pompage, de meilleures performances sont obtenues.

30 Selon une seconde manière d'augmenter le niveau de tension appliqué aux secondes grilles de contrôle d'un étage de pompage à l'autre, la seconde grille du au moins un transistor de transfert de charge est reliée à un noeud intermédiaire d'un étage de pompage, et en 35 particulier à un noeud intermédiaire dont le niveau de tension varie entre celui du noeud d'entrée d'un étage de pompage et celui du noeud de sortie dudit étage de pompage. Il sera apprécié que cette seconde manière est avantageuse en ce qu'aucun circuit dédié n'est nécessaire (comme le circuit de décalage de niveau de tension de la figure 10) afin de faire augmenter le niveau de tension appliqué aux secondes grilles de commande. Le noeud intermédiaire correspond par exemple à l'un des noeuds intermédiaires qui portent la référence la, lb sur la figure 1, qui est un noeud intermédiaire relié à une borne d'un condensateur dont l'autre borne est reliée à un signal d'horloge e, En particulier, la seconde grille du au moins un transistor de transfert de charge d'un étage de pompage peut être reliée à un noeud intermédiaire de l'étage de pompage suivant adjacent au sein de la série d'étages de pompage. Comme cela est illustré sur la figure 12, la tension appliquée aux grilles arrières des transistors Tl, T3, respectivement des transistors T2, T4 du premier étage de pompage, est contrôlée à l'aide d'un premier signal de commande de grille arrière qui correspond au signal présent au niveau du noeud intermédiaire 2a, respectivement au niveau du noeud intermédiaire 2b, du second étage de pompage et dont le niveau de tension est de Vin+VDD ou Vin+2*VDD. Dans tous les cas, il sera apprécié que, selon les besoins, les noeuds intermédiaires des autres étages de pompage peuvent être utilisés, comme les noeuds intermédiaires de l'étage de pompage auquel les transistors appartiennent (cela peut être le cas pour le dernier étage de pompage de la série pour le circuit de pompage de la figure 12). Il sera apprécié que, dans le circuit de pompage de la figure 12, les signaux d'horloge ,1)1 et ti2 alternent d'un étage de pompage à l'autre afin de garantir que les deux grilles des transistors de transfert de charge sont bien en phase. La figure 13 illustre des résultats de simulation des performances du circuit de pompage de charge de la figure 12 qui possède 10 étages de pompage et qui doit en théorie fournir une tension de sortie augmentée de 11V avec Vin=Vdd=1V. Pour les durées supérieures à 20 ps, la tension de sortie augmentée atteint environ 10,8V, ce qui est proche de la théorie et bien meilleur que l'asymptote autour de 8-9V obtenue avec le circuit de la figure 2, comme cela est illustré sur la figure 4. Ce circuit de pompage de charge est également plus rapide que celui de la figure 10 (au bout de 10 ps, la tension de sortie augmentée atteint environ 8,5V, alors qu'elle atteint seulement 6V avec le circuit de la figure 10, comme cela est illustré sur la figure 11). Dans ce qui précède, le circuit de pompage de charge génère une tension de sortie augmentée positive. Il sera apprécié que l'invention s'étende également à un circuit de pompage de charge qui génère une tension de sortie augmentée négative. Ce circuit de pompage de charge négatif est simplement la contrepartie symétrique du circuit de pompage de charge positif (dans lequel tous les transistors N sont remplacés par des transistors P et inversement, l'alimentation élevée VDD est remplacée par une alimentation faible GND et inversement, etc.). A cet égard, la figure 14 illustre les résultats de simulation des performances de la contrepartie (circuit) négative du circuit de pompage de charge de la figure 10 (avec 10 étages de pompage). En commençant par une tension d'entrée Vin-0V, la tension de sortie négative augmentée atteint -9,8V, ce qui est proche de la théorie (-10V). Il sera apprécié que la partie de départ plate de la courbe de la figure 14 est due aux conditions initiales artificielles nécessaires pour effectuer la simulation. Il sera également noté que l'invention n'est pas 5 limitée au circuit de pompage de charge selon son premier aspect, mais s'étend également au procédé de fonctionnement dudit circuit de pompage de charge détaillé ci-dessus, et en particulier à un procédé qui comprend : 10 - l'application d'une tension d'entrée à augmenter au noeud d'entrée du circuit de pompage de charge, - l'application d'un premier signal de commande à la première grille du au moins un transistor de transfert de charge de chaque étage de pompage, 15 - l'application d'un second signal de commande à la seconde grille du au moins un transistor de transfert de charge de chaque étage de pompage, le second signal de commande étant en phase avec le premier signal de commande, 20 - l'augmentation du niveau de tension du second signal de commande appliqué à la seconde grille du au moins un transistor de transfert de charge d'un étage de pompage, d'un étage de pompage à l'autre au sein de la série d'étages de pompage. 25

Claims

REVENDICATIONS1. Circuit de pompage de charge qui comprend : - un noeud d'entrée à qui transmettre une tension (Vin) à augmenter ; - un noeud de sortie destiné à délivrer une tension augmentée(Vout) ; - une pluralité d'étages de pompage reliés en série entre le noeud d'entrée et le noeud de sortie, chaque étage de pompage comprenant au moins un transistor de transfert de charge (T1-T4), dans lequel ledit transistor de transfert de charge est un transistor à double grille qui comprend une première grille destinée à activer ou désactiver le transistor selon un premier signal de commande appliqué à la première grille, et une seconde grille destinée à modifier la tension de seuil du transistor selon un second signal de commande (plctl, p2ctl) appliqué à la seconde grille, dans lequel le premier et le second signaux de commande de commande possèdent la même phase, caractérisé en ce que le niveau de tension du second signal de commande appliqué à la seconde grille du au moins un transistor de transfert de charge d'un étage de pompage est augmenté d'un étage de pompage à l'autre au sein de la série d'étages de pompage.
2. Circuit de pompage de charge selon la revendication 1, dans lequel chaque étage de pompage comprend un noeud d'entrée d'étage et un noeud de sortie d'étage, et dans lequel le niveau de tension du second signal de commande appliqué à la seconde grille du au moins un transistor de transfert de charge d'un étage de pompage est l'un :- du niveau de tension du noeud d'entrée d'étage de l'étage de pompage ou de l'un des étages de pompage suivants au sein de la série d'étages de pompage ; et - du niveau de tension du noeud de sortie d'étage 5 de l'étage de pompage ou, respectivement, dudit étage de pompage suivant au sein de la série d'étages de pompage.
3. Circuit de pompage de charge selon l'une des 10 revendications 1 et 2, qui comprend au moins un circuit de décalage de niveau de tension destiné à fournir le second signal de commande appliqué à la seconde grille du au moins un transistor de transfert de charge de chaque étage de pompage, le circuit de décalage de 15 niveau de tension comprenant une pluralité de portes logiques booléennes reliées en série, chaque porte logique booléenne étant associée à l'un des étages de pompage et délivrant le second signal de commande à appliquer à la seconde grille du au moins un transistor 20 de transfert de charge de l'étage de pompage associé.
4. Circuit de pompage de charge selon la revendication 3, dans lequel chaque porte logique booléenne est disposée entre : 25 - une alimentation élevée reliée au noeud de sortie de l'étage de pompage associé ou de l'un des étages de pompage suivants au sein de la série d'étages de pompage ; et - une alimentation faible reliée au noeud d'entrée 30 de l'étage de pompage associé ou, respectivement, dudit étage de pompage suivant au sein de la série d'étages de pompage.
5. Circuit de pompage de charge selon la revendication 4, dans lequel chaque porte logique booléenne est un inverseur.
6. Circuit de pompage de charge selon l'une quelconque des revendications 3 à 5, dans lequel le circuit de décalage de niveau de tension comprend des transistors à double grille.
7. Circuit de pompage de charge selon l'une quelconque des revendications 1 et 2, dans lequel la seconde grille du au moins un transistor de transfert de charge d'un étage de pompage est reliée à un noeud intermédiaire d'un étage de pompage.
8. Circuit de pompage de charge selon la revendication 7, dans lequel chaque étage de pompage comprend au moins un condensateur ayant une première borne à laquelle est appliqué un signal d'horloge, et une seconde borne reliée audit noeud intermédiaire.
9. Circuit de pompage de charge selon l'une quelconque des revendications 7 et 8, dans lequel la seconde grille du au moins un transistor de transfert de charge d'un étage de pompage est reliée à un noeud intermédiaire de l'étage de pompage ou de l'un des étages de pompage suivants au sein de la série d'étages de pompage.
10. Procédé de fonctionnement d'un circuit de pompage de charge qui comprend : - un noeud d'entrée à qui transmettre une tension à augmenter ; - un noeud de sortie destiné à délivrer une tension 35 augmentée ;- une pluralité d'étages de pompage reliés en série entre le noeud d'entrée et le noeud de sortie, chaque étage de pompage comprenant au moins un transistor de transfert de charge, dans lequel ledit 5 transistor de transfert de charge est un transistor à double grille qui comprend une première grille destinée à activer ou désactiver le transistor selon un premier signal de commande appliqué à la première grille, et une seconde grille destinée à modifier la tension de 10 seuil du transistor selon un second signal de commande appliqué à la seconde grille, ledit procédé comprenant : - l'application d'une tension d'entrée à augmenter au noeud d'entrée, 15 - l'application d'un premier signal de commande à la première grille du au moins un transistor de transfert de charge de chaque étage de pompage, - l'application d'un second signal de commande à la seconde grille du au moins un transistor de 20 transfert de charge de chaque étage de pompage, le second signal de commande étant en phase avec le premier signal de commande, - l'augmentation du niveau de tension du second signal de commande appliqué à la seconde grille du au 25 moins un transistor de transfert de charge d'un étage de pompage à l'autre au sein de la série d'étages de pompage.