FR2656466A1 - Circuit integre a semiconducteurs composes ayant une region implantee. - Google Patents
Circuit integre a semiconducteurs composes ayant une region implantee. Download PDFInfo
- Publication number
- FR2656466A1 FR2656466A1 FR9016006A FR9016006A FR2656466A1 FR 2656466 A1 FR2656466 A1 FR 2656466A1 FR 9016006 A FR9016006 A FR 9016006A FR 9016006 A FR9016006 A FR 9016006A FR 2656466 A1 FR2656466 A1 FR 2656466A1
- Authority
- FR
- France
- Prior art keywords
- region
- impurity
- concentration
- integrated circuit
- compound semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/7605—Making of isolation regions between components between components manufactured in an active substrate comprising AIII BV compounds
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Junction Field-Effect Transistors (AREA)
- Semiconductor Memories (AREA)
Abstract
Structure architecturale regroupant une antenne à mât support disposé sur le sol et au moins un émetteur de grande puissance. L'invention concerne les ensembles formés par une antenne de grandes dimensions à mât support, dont le fonctionnement fait intervenir le plan de sol, et par un émetteur de grande puissance. Pour réduire la distance entre l'émetteur (E) et la partie rayonnante de l'antenne (A) et réduire le prix de la structure architecturale de l'antenne et du local (L) qui abrite l'émetteur, ce local est constitué par le pied du mât qui supporte l'antenne. Les dimensions et l'assise du pied de mât sont calculées en fonction de l'espace nécessaire et de la stabilité à donner à l'antenne. Application, en particulier, aux antennes de radiodiffusion en ondes courtes.
Description
CIRCUIT INTEGRE A SEMICONDUCTEURS COMPOSES
AYANT UNE REGION IMPLANTEE
La présente invention concerne un circuit intégré
à semiconducteurs composés, et elle porte plus particuliè-
rement sur un perfectionnement d'une caractéristique d'iso- lation d'une région d'isolation entre des éléments qui sont
formés dans ce circuit.
On décrira un circuit intégré à semiconducteurs composés de type classique en prenant à titre d'exemple un
circuit intégré en Ga As.
La figure 5 est une coupe montrant un exemple d'un circuit intégré en Ga As de type classique, au centre de laquelle se trouve une partie située entre des éléments du circuit Sur la figure 5, la référence 1 désigne un substrat en Ga As semi-isolant, la référence 2 désigne une
couche de Ga As de type N qui est formée par croissance épi-
taxiale sur le substrat en Ga As semi-isolant 1, la référen-
ce 16 désigne une région d'implantation d'ions hydrogène qui est formée dans la couche de Ga As de type n, 2, et dans
le substrat en Ga As semi-isolant 1, pour isoler des élé-
ments, les références 5 et 6 désignent des transistors à effet de champ qui sont formés dans le circuit intégré en Ga As, les références 7 et 10 désignent des électrodes de source des transistors à effet de champ respectifs 5 et 6, les références 8 et 11 désignent des électrodes de grille des transistors à effet de champ respectifs 5 et 6, et les références 9 et 12 désignent des électrodes de drain des
transistors à effet de champ respectifs 5 et 6.
La figure 6 est une coupe montrant un exemple de la séquence de fabrication qu'on utilise pour fabriquer le
circuit intégré en Ga As qui est représenté sur la figure 5.
On décrira ci-après la séquence de fabrication en se réfé-
rant à la figure 6.
En premier lieu, comme il est représenté en (a)
sur la figure 6, on forme la couche de Ga As de type N (cou-
che n) 2 sur le substrat en Ga As semi-isolant 1, en procé-
dant par croissance épitaxiale.
Ensuite, comme il est représenté en (b) sur la figure 6, on implante une quantité désirée d'ions hydrogène entre l'élément 5 et l'élément 6 (qui sont dans ce cas des
transistors à effet de champ), pour former une région d'im-
plantation d'ions hydrogène 16 La résistance de la couche de Ga As de type n, 2, est augmentée dans cette région
d'implantation d'ions hydrogène 16, du fait que l'implan-
tation ionique forme des centres de piégeage des porteurs,
ce qui fait que cette couche constitue une couche semi-iso-
lante (couche i), grâce à quoi on peut réaliser l'isolation
entre les éléments.
Ensuite, on forme les électrodes de source 7 et , les électrodes de grille 8 et 11 et les électrodes de
drain 9 et 12 dans les transistors à effet de champ res-
pectifs 5 et 6, et on interconnecte ces structures Le cir-
cuit intégré en Ga As est ainsi terminé.
Dans le circuit intégré en Ga As classique, l'iso-
lation entre des éléments est réalisée par la séquence de
fabrication décrite ci-dessus Une courbe 13 qui est repré-
sentée sur la figure 3 montre un exemple de la caractéris-
tique tension-courant entre des éléments dans ce cas Lors-
qu'une tension entre des éléments est inférieure à VTF 1 (qu'on appelle une tension de remplissage de pièges), un courant ohmique circule et la résistance entre des éléments est élevée Lorsque la tension est supérieure à VT Fl' le courant augmente de façon abrupte et la résistance entre les éléments est réduite de façon abrupte, ce qui a pour
effet d'augmenter un courant de fuite.
De plus, lorsqu'une tension supérieure ou égale à VTF 1 est appliquée entre les éléments, du fait d'un phéno-
mène propre à un semiconducteur composé ayant une caracté-
ristique semi-isolante, un effet de grille arrière se mani-
feste par claquage de la structure n-i-n et les éléments isolés sont mutuellement influencés, ce qui a pour effet
der dégrader des caractéristiques des éléments.
En outre, il existe une corrélation négative en-
tre la tension de remplissage de pièges VTF 1 mentionnée ci-
dessus et la résistance dans la région ohmique, de la ma-
nière générale qui est représentée sur la figure 9 Lors-
qu'on augmente la résistance dans la région ohmique en ajustant la condition d'implantation des ions hydrogène, la tension VTF 1 diminue, et l'effet de grille arrière est alors susceptible de se produire, ce qui fait qu'il n'est
pas possible de maintenir les deux à des valeurs appro-
priées Comme décrit ci-dessus, du fait qu'il n'est pas possible de maintenir à la fois la résistance entre les
éléments et la tension de remplissage de pièges à des va-
leurs élevées dans le circuit intégré à semiconducteurs
composés de type classique, les caractéristiques des élé-
ments sont dégradées du fait que le courant de fuite est
élevé ou du fait que les éléments sont mutuellement in-
fluencés par le claquage.
L'invention a été faite dans le but de résoudre les problèmes précités, et un but de l'invention est de procurer un circuit intégré à semiconducteurs composés ayant une structure dans laquelle on peut maintenir à une valeur élevée à la fois la résistance entre des éléments et
une tension de remplissage de pièges.
Un circuit intégré à semiconducteurs composés conforme à l'invention comprend une région dans laquelle on a implanté des ions d'impureté pour former un niveau de capture de porteurs, et qui est formée dans une région d'isolation d'éléments dans un substrat en semiconducteur composé semi-isolant Cette région comprend au moins une première région dans laquelle l'impureté est présente avec
une faible concentration, et une seconde région dans la-
quelle l'impureté est présente avec une concentration plus
élevée que dans la première région.
Conformément à l'invention, du fait que des ions d'impureté qui sont destinés à former un niveau de capture de porteurs sont implantés sélectivement dans la région d'isolation d'éléments dans le substrat en semiconducteur
composé semi-isolant, après quoi on forme une région conte-
nant les ions d'impureté avec une faible concentration et
une région contenant les ions d'impureté avec une concen-
tration élevée, la résistance entre les éléments est élevée dans la région d'impureté de faible concentration, et une tension de remplissage de pièges peut être maintenue élevée dans la région d'impureté à concentration élevée, ce qui
permet d'obtenir une valeur élevée à la fois pour la résis-
tance entre les éléments et pour la tension de remplissage
de pièges.
D'autres buts et avantages de l'invention ressor-
tiront de la description détaillée qui suit de modes de
réalisation, donnés à titre d'exemples non limitatifs La
suite de la description se réfère aux dessins annexés dans
lesquels:
La figure 1 est une coupe montrant un circuit in-
tégré à semiconducteurs composés conforme à un premier mode de réalisation de l'invention, dans laquelle une partie
située entre des éléments est placée au centre de la figu-
re;
La figure 2 est une représentation en coupe mon-
trant une séquence de fabrication du circuit intégré à semiconducteurs composés qui est représenté sur la figure 1;
La figure 3 est un graphique montrant une carac-
téristique tension-courant dans une région d'implantation d'ions hydrogène; La figure 4 est une coupe montrant un circuit intégré à semiconducteurs composés conforme à un second
mode de réalisation de l'invention, dans laquelle une par-
tie située entre des éléments est placée au centre de la figure; La figure 5 est une coupe montrant un circuit intégré à semiconducteurs composés de type classique, dans laquelle une partie située entre des éléments est placée au centre de la figure; La figure 6 est une coupe montrant une séquence de fabrication pour le circuit intégré à semiconducteurs composés qui est représenté sur la figure 5; La figure 7 est un graphique montrant la relation entre la concentration d'implantation d'ions bore et la résistance d'isolation; La figure 8 est un graphique montrant la relation entre la concentration de porteurs d'une couche N et la concentration d'implantation optimale d'ions bore; et La figure 9 est un graphique montrant la relation
entre la tension de remplissage de pièges VTF et la résis-
-tance dans une région ohmique.
La figure 1 est une coupe montrant un circuit intégré à semiconducteurs composés conforme à un premier
mode de réalisation de l'invention, dans laquelle une par-
tie située entre des éléments est placée au centre de la figure Sur la figure 1, les parties qui sont identiques ou similaires à celles de la figure 5 sont désignées par les mêmes références Les références 3 a et 3 b désignent des régions d'implantation d'impureté à faible concentration, qui sont formées dans une région d'isolation d'éléments
adjacente aux côtés o sont formés des éléments, et la ré-
férence 4 désigne une région d'implantation d'impureté à concentration élevée, qui est formée entre les régions
d'implantation d'impureté à faible concentration 3 a et 3 b.
La figure 2 est une représentation en coupe mon-
trant un exemple de séquence de fabrication d'un circuit intégré en Ga As représenté sur la figure 1, dans laquelle une partie située entre des éléments est placée en position centrale On décrira ci-après la séquence de fabrication en
se référant à la figure 2.
En premier lieu, comme représenté en (a) sur la figure 2, on forme sur un substrat en Ga As semi-isolant 1
une couche de Ga As de type N (couche n) 2, ayant une con-
centration de porteurs qui est par exemple de 1 x 1017 à
2 x 1018 cm-3, en utilisant un procédé tel que l'implanta-
tion ionique ou la croissance épitaxiale.
Ensuite, comme représenté en (b) sur la figure 2, on forme une région d'implantation d'impureté 3 à faible
concentration, dans une région d'isolation d'éléments, en-
tre des transistors à effet de champ 5 et 6, qui sera for-
mée ultérieurement par implantation d'une impureté isolan-
te, comme par exemple des ions hydrogène, des ions bore ou des ions oxygène, formant un niveau de capture de porteurs,
dans des conditions telles que la résistance entre les élé-
ments puisse devenir maximale On envisagera ci-après des
graphiques qu'on utilise pour déterminer la condition d'im-
plantation dans laquelle la résistance entre des éléments
devient maximale.
Ainsi, la figure 7 montre la relation entre la concentration d'implantation d'ions bore (concentration d'ions bore, cm-3) et la résistance d'isolation (SL cm), lorsque la concentration de porteurs de la couche N 2 est égale à 3,5 x 1017 cm-3, et la figure 8 montre la relation entre la concentration de porteurs (cm-3) de la couche N 2 et la concentration d'implantation optimale (cm 3) d'ions bore Comme on peut le voir sur la figure 7, du fait que le centre de piégeage des porteurs est formé dans une région
d'implantation ayant une faible concentration d'implanta-
tion, la résistance de la couche N est augmentée propor-
tionnellement à la concentration d'implantation Cependant, une conduction par bonds se produit lorsque la concentra-
tion dépasse une certaine valeur, et la résistance corres-
pondante est alors diminuée Si la couche N 2 a une concen-
tration de porteurs d'environ 1 x 1017 à 1 x 1019 cm, de façon à être utilisée pour un circuit intégré normal, la concentration d'ions bore doit être d'environ 1 x 1015 à
17 3
1 x 10 cm, dans le but d'augmenter la résistance de la couche i 3 A titre d'exemple, lorsque la concentration de
17 3
porteurs de la couche N est égale à 3,5 x 10 cm, on peut effectivement augmenter la résistance de la couche i 3 en fixant la concentration d'ions bore à environ 1 x 1016 -3
cm De plus, du fait que la relation entre la concentra-
tion d'ions bore implantés et la résistance d'isolation,
qui est représentée sur la figure 7, dépend de la concen-
tration de porteurs dans la couche N 2, on doit déterminer la concentration optimale de bore implanté conformément à
la concentration de porteurs, en se référant à la figure 8.
De plus, bien qu'on implante des ions bore dans le mode de réalisation cidessus, si on implante des ions hydrogène dans le but d'augmenter la résistance de la couche i, comme
dans l'exemple classique, on doit fixer la densité d'im-
plantation à environ 1 x 1013 à 1 x 1014 cm et on doit fixer la concentration d'implantation à environ 1 x 10 à
1 x 10 cm pour un circuit intégré normal Ensuite, com-
me représenté en (c) sur la figure 2, on forme une région d'implantation d'impureté 4 ayant une concentration élevée,
en implantant une impureté seulement dans la partie centra-
le de la région d'implantation d'impureté à faible concen-
tration, 3 Lorsqu'on implante des ions bore, la concentra-
17 19 -3
tion d'implantation est d'environ 1 x 10 à 1 x 10 cm D'autre part, lorsqu'on implante des ions hydrogène, la densité d'implantation est d'environ 1 x 1014 à 1 x 1016
-2 19
cm et la concentration d'implantation est de 1 x 10 à 1 x 1021 cm La résistance dans la région d'implantation d'impureté à concentration élevée, 4, est réduite à cause de l'apparition de la conduction par bonds Cependant, on peut augmenter une tension de remplissage de pièges VTF" du
fait que la résistance entre éléments est inversement pro-
portionnelle à la tension de remplissage de pièges, comme le montre la figure 9 Une courbe 14 qui est représentée sur la figure 3 montre une caractéristique tension-courant de la région d'isolation d'éléments ayant une concentration
d'impureté qui correspond à la région d'impureté à concen-
tration élevée, dans laquelle la résistance dans une région
ohmique est réduite, mais la tension de remplissage de piè-
ges VTF 2 est augmentée.
Ensuite, après avoir formé la région d'implanta-
tion à concentration élevée 4, on forme des électrodes de source 7 et 10, des électrodes de grille 8 et 11 et des électrodes de drain 9 et 12, dans les parties respectives 5 et 6 qui sont prévues pour la formation de transistors à effet de champ, comme représenté en (d) sur la figure 2, et
on interconnecte ensuite les structures qui sont formées.
La fabrication d'un circuit intégré en Ga As est ainsi ter-
minée. Le circuit intégré à semiconducteurs composés conforme à l'invention comprend une région d'impureté à
faible concentration qui est destinée à maintenir à une va-
leur élevée la résistance entre des éléments dans la région
d'isolation d'éléments, et une région d'impureté à concen-
tration élevée qui est destinée à maintenir une valeur éle-
vée pour la tension de remplissage de pièges, de façon à pouvoir réduire un courant de fuite entre éléments et une influence mutuelle entre éléments Il en résulte qu'il est possible d'améliorer la résistance d'isolation et la tenue en tension entre des couches n-i-n dans la couche i de la région d'isolation d'élément qui est intercalée dans la
couche N 2.
De plus, bien qu'on ait décrit un cas dans lequel
il y a deux sortes de régions d'impureté avec des concen-
trations différentes dans la région d'isolation d'éléments,
dans le mode de réalisation de l'invention considéré ci-
dessus, on peut obtenir le même effet en sélectionnant de
façon appropriée les concentrations d'impureté, même lors-
qu'il y a plus de deux sortes de régions d'impureté ayant
des concentrations différentes.
La figure 4 est une coupe montrant un circuit intégré à semiconducteurs composés conforme à un second mode de réalisation de l'invention Sur la figure 4, les éléments identiques à ceux de la figure 1 sont désignés par les mêmes références numériques La référence 15 désigne une région présentant des gradations de concentration qui sont formées par l'implantation en plusieurs phases d'une
impureté telle que des ions hydrogène ou des ions bore.
Dans ce cas également, la région présentant des gradations de concentration, 15, comprend des régions 3 a et
3 b ayant une faible concentration d'impureté, pour augmen-
ter la résistance entre les éléments, et une région 4 ayant
une concentration d'impureté élevée pour augmenter la ten-
sion de remplissage de pièges, de façon à réduire le cou-
rant de fuite et l'influence mutuelle entre les éléments.
De plus, bien que les régions à faible concentra-
tion d'impureté 3 a et 3 b soient formées dans des positions adjacentes aux transistors à effet de champ 5 et 6, tandis
que la région à concentration en impureté élevée 4 est for-
mée entre les transistors, dans la région d'isolation
d'éléments des modes de réalisation ci-dessus, la disposi-
tion des régions à faible concentration d'impureté 3 a et 3 b et de la région à concentration d'impureté élevée 4 n'est
pas limitée à ce qui précède A titre d'exemple, les ré-
gions à concentration d'impureté élevée peuvent être for-
mées dans des positions adjacentes aux transistors à effet
de champ 5 et 6, et la région à faible concentration d'im-
pureté peut être formée entre elles, ou bien la région à
concentration d'impureté élevée et la région à faible con-
centration d'impureté peuvent être formées à un seul exem- plaire dans la région d'isolation d'éléments En résumé, conformément à l'invention, il existe au moins une région ayant une faible concentration d'impureté pour augmenter la
résistance entre les éléments, et une région ayant une con-
centration d'impureté élevée pour augmenter la tension de remplissage de pièges dans la région d'isolation d'élément, et leur structure n'est pas limitée à ce qui est représenté
dans les modes de réalisation ci-dessus.
Bien que des ions hydrogène, des ions bore, des
ions oxygène, etc, soient envisagés dans les modes de réa-
lisation ci-dessus, à titre d'impureté à implanter dans la région d'isolation d'élément, on peut utiliser un autre ion, à condition qu'il permette de former un niveau de capture de porteurs par implantation, permettant ainsi de
former une couche à résistivité élevée ou couche semi-iso-
lante (couche i).
De plus, bien qu'on ait décrit un circuit intégré en Ga As dans les modes de réalisation ci-dessus, on peut
obtenir le même effet en utilisant un autre matériau semi-
conducteur composé semi-isolant, tel que Al Ga As ou In P.
Comme décrit ci-dessus, et conformément à l'in-
vention, du fait qu'une région comprenant les ions d'impu-
reté avec une faible concentration et une région comprenant les mêmes ions avec une concentration élevée, sont formées dans une région d'isolation d'éléments dans un substrat semiconducteur composé semi- isolant, par l'implantation
sélective d'ions d'impureté qui forment un niveau de captu-
re de porteurs, on peut obtenir une résistance élevée entre éléments dans la région d'impureté de faible concentration, et on peut maintenir une tension de remplissage de pièges il de valeur élevée dans la région d'impureté de concentration élevée, grâce à quoi on peut maintenir à une valeur élevée à la fois la résistance entre les éléments et la tension de remplissage de pièges Il en résulte qu'on peut réaliser un circuit intégré à semiconducteurs composés ayant de bonnes performances, dans lequel le courant de fuite entre des
éléments est faible et l'influence mutuelle entre les élé-
ments est également faible.
Il va de soi que de nombreuses modifications peu-
vent être apportées au dispositif et au procédé décrits et
représentés, sans sortir du cadre de l'invention.
Claims (14)
1 Circuit intégré à semiconducteurs composés
comprenant une région dans laquelle est implantée une impu-
reté ayant pour but d'établir un niveau de capture de por-
teurs, et qui est formée dans une région d'isolation d'élé- ments sur un substrat semiconducteur composé semi-isolant ( 1), caractérisé en ce que cette région comprend au moins une première région ( 3 a, 3 b) ayant une faible concentration
d'implantation de l'impureté précitée; et une seconde ré-
gion ( 4) ayant une concentration d'implantation élevée
de l'impureté précitée.
2 Circuit intégré à semiconducteurs composés selon la revendication 1, caractérisé en ce que l'impureté pour la formation du niveau de capture de porteurs consiste
en ions hydrogène.
3 Circuit intégré à semiconducteurs composés selon la revendication 1, caractérisé en ce que l'impureté pour la formation du niveau de capture de porteurs consiste
en ions bore.
4 Circuit intégré à semiconducteurs composés selon la revendication 1, caractérisé en ce que l'impureté pour la formation du niveau de capture de porteurs consiste
en ions oxygène.
Circuit intégré à semiconducteurs composés selon la revendication 1, caractérisé en ce qu'une région dans laquelle est implantée une impureté prévue pour la formation d'un niveau de capture de porteurs, est formée dans une région d'isolation d'éléments sur un substrat semiconducteur semi-isolant ( 1), et les premières régions ( 3 a, 3 b) à faible concentration d'impureté sont formées
dans des positions adjacentes aux deux extrémités des ré-
gions de formation d'éléments ( 5, 6), tandis que la seconde région à concentration d'impureté élevée ( 4) est formée de façon à être intercalée entre les premières régions ( 3 a,
3 b).
6 Circuit intégré à semiconducteurs composés
selon la revendication 2, caractérisé en ce que la concen-
tration d'impureté de la première région ( 3 a, 3 b) est de
17 19 3
1 x 10 à 1 x 10 cm, et la concentration d'impureté de la seconde région ( 4) est de 1 x 1019 à 1 x 1021 cm 3
lorsque l'impureté qui est implantée consiste en ions hy-
drogène. 7 Circuit intégré à semiconducteurs composés
selon la revendication 3, caractérisé en ce que la concen-
tration d'impureté de la première région est de 1 x 1015 à
17 -3
1 x 10 cm, et la concentration d'impureté de la seconde
17 19 -3
région est de 1 x 10 à 1 x 10 cm, lorsque l'impureté
qui est implantée consiste en ions bore.
8 Circuit intégré à semiconducteurs composés
selon la revendication 4, caractérisé en ce que la concen-
tration d'impureté de la première région ( 3 a, 3 b) est de
17 -3
1 x 10 à 1 x 10 cm, et la concentration d'impureté de
17 19 -3
la seconde région est de 1 x 10 à 1 x 10 cm, lorsque
l'impureté qui est implantée consiste en oxygène.
9 Circuit intégré à semiconducteurs composés selon la revendication 1, caractérisé en ce qu'une région
dans laquelle est implantée une impureté destinée à la for-
mation d'un niveau de capture de porteurs, est formée dans une région d'isolation d'éléments ( 15) sur un substrat semiconducteur composé semiisolant ( 1), et cette région
comprend au moins la première région ( 3 a, 3 b) à faible con-
centration d'implantation de l'impureté, et la seconde ré-
gion ( 4) à concentration d'implantation élevée de l'impu-
reté, dans lesquelles sont établies des gradations de la
concentration d'impureté.
Circuit intégré à semiconducteurs composés selon la revendication 1, caractérisé en ce que le substrat semiconducteur composé semi-isolant ( 1) consiste en Al Ga As ou In P.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1337844A JP2553723B2 (ja) | 1989-12-25 | 1989-12-25 | 化合物半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2656466A1 true FR2656466A1 (fr) | 1991-06-28 |
| FR2656466B1 FR2656466B1 (fr) | 1993-02-19 |
Family
ID=18312505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9016006A Expired - Fee Related FR2656466B1 (fr) | 1989-12-25 | 1990-12-20 | Circuit integre a semiconducteurs composes ayant une region implantee. |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5166768A (fr) |
| JP (1) | JP2553723B2 (fr) |
| FR (1) | FR2656466B1 (fr) |
| GB (1) | GB2239560B (fr) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3015717B2 (ja) * | 1994-09-14 | 2000-03-06 | 三洋電機株式会社 | 半導体装置の製造方法および半導体装置 |
| US6268657B1 (en) * | 1995-09-14 | 2001-07-31 | Sanyo Electric Co., Ltd. | Semiconductor devices and an insulating layer with an impurity |
| US20010048147A1 (en) * | 1995-09-14 | 2001-12-06 | Hideki Mizuhara | Semiconductor devices passivation film |
| US6825132B1 (en) | 1996-02-29 | 2004-11-30 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device including an insulation film on a conductive layer |
| JPH09260405A (ja) * | 1996-03-27 | 1997-10-03 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| KR100383498B1 (ko) | 1996-08-30 | 2003-08-19 | 산요 덴키 가부시키가이샤 | 반도체 장치 제조방법 |
| US6288438B1 (en) | 1996-09-06 | 2001-09-11 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| US5880515A (en) | 1996-09-30 | 1999-03-09 | Lsi Logic Corporation | Circuit isolation utilizing MeV implantation |
| US6690084B1 (en) | 1997-09-26 | 2004-02-10 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| JP2975934B2 (ja) | 1997-09-26 | 1999-11-10 | 三洋電機株式会社 | 半導体装置の製造方法及び半導体装置 |
| JPH11214800A (ja) * | 1998-01-28 | 1999-08-06 | Sony Corp | 半導体装置およびその製造方法 |
| US6794283B2 (en) | 1998-05-29 | 2004-09-21 | Sanyo Electric Co., Ltd. | Semiconductor device and fabrication method thereof |
| US6281555B1 (en) * | 1998-11-06 | 2001-08-28 | Advanced Micro Devices, Inc. | Integrated circuit having isolation structures |
| US6455903B1 (en) | 2000-01-26 | 2002-09-24 | Advanced Micro Devices, Inc. | Dual threshold voltage MOSFET by local confinement of channel depletion layer using inert ion implantation |
| US6917110B2 (en) * | 2001-12-07 | 2005-07-12 | Sanyo Electric Co., Ltd. | Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer |
| US7220983B2 (en) * | 2004-12-09 | 2007-05-22 | Macronix International Co., Ltd. | Self-aligned small contact phase-change memory method and device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0188897A1 (fr) * | 1984-12-21 | 1986-07-30 | Kabushiki Kaisha Toshiba | Procédé de fabrication d'un transistor bipolaire à hétérojonction |
| EP0378894A2 (fr) * | 1988-12-28 | 1990-07-25 | AT&T Corp. | Fabrication de circuits intégrés en GaAs |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4472874A (en) * | 1981-06-10 | 1984-09-25 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of forming planar isolation regions having field inversion regions |
| JPS5955073A (ja) * | 1982-09-24 | 1984-03-29 | Fujitsu Ltd | 半導体装置 |
| JPS59168677A (ja) * | 1983-03-14 | 1984-09-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US4748489A (en) * | 1985-03-22 | 1988-05-31 | Nec Corporation | Integrated circuit semiconductor device having improved isolation region |
| JPH0614536B2 (ja) * | 1985-09-17 | 1994-02-23 | 株式会社東芝 | バイポ−ラ集積回路 |
| JPS62274669A (ja) * | 1986-05-22 | 1987-11-28 | Nec Corp | ガリウム砒素電界効果形半導体装置 |
| JPS63129656A (ja) * | 1986-11-20 | 1988-06-02 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS63170938A (ja) * | 1987-01-09 | 1988-07-14 | Toshiba Corp | 化合物半導体装置の製造方法 |
| JPS63308934A (ja) * | 1987-06-11 | 1988-12-16 | Nec Corp | 化合物半導体装置の製法 |
| JPS6446950A (en) * | 1987-08-17 | 1989-02-21 | Nec Corp | Compound semiconductor device |
| US4956683A (en) * | 1988-03-14 | 1990-09-11 | Polaroid Corporation | Isolation of p-n junctions |
| JPH01302742A (ja) * | 1988-05-30 | 1989-12-06 | Fujitsu Ltd | 化合物半導体装置およびその製造方法 |
-
1989
- 1989-12-25 JP JP1337844A patent/JP2553723B2/ja not_active Expired - Lifetime
-
1990
- 1990-12-18 GB GB9027440A patent/GB2239560B/en not_active Expired - Fee Related
- 1990-12-20 FR FR9016006A patent/FR2656466B1/fr not_active Expired - Fee Related
- 1990-12-21 US US07/631,452 patent/US5166768A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0188897A1 (fr) * | 1984-12-21 | 1986-07-30 | Kabushiki Kaisha Toshiba | Procédé de fabrication d'un transistor bipolaire à hétérojonction |
| EP0378894A2 (fr) * | 1988-12-28 | 1990-07-25 | AT&T Corp. | Fabrication de circuits intégrés en GaAs |
Non-Patent Citations (2)
| Title |
|---|
| JOURNAL OF APPLIED PHYSICS. vol. 59, no. 2, Janvier 1986, NEW YORK US pages 495 - 496; F. ISHIZUKA ET AL: 'Active area.... ion implantation' * |
| JOURNAL OF THE ELECTROCHEMICAL SOCIETY. vol. 135, no. 11, Novembre 1988, MANCHESTER, NEW HAMPSHIRE US pages 2835 - 2840; K.T. SHORT: 'Implant isolation of GaAs' * |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2553723B2 (ja) | 1996-11-13 |
| GB2239560A (en) | 1991-07-03 |
| FR2656466B1 (fr) | 1993-02-19 |
| GB2239560B (en) | 1993-10-13 |
| US5166768A (en) | 1992-11-24 |
| GB9027440D0 (en) | 1991-02-06 |
| JPH03196546A (ja) | 1991-08-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2656466A1 (fr) | Circuit integre a semiconducteurs composes ayant une region implantee. | |
| EP2009682B1 (fr) | Transistor à effet de champ de type finfet isolé du substrat | |
| EP0881690B1 (fr) | Procédé de réalisation d'un transistor bipolaire stabilisé avec éléments isolants électriques | |
| EP0752723B1 (fr) | Transistor bipolaire à structure optimisée | |
| FR2485812A1 (fr) | Dispositif a semi-conducteurs et procede de fabrication de ce dispositif | |
| US5742082A (en) | Stable FET with shielding region in the substrate | |
| FR2673038A1 (fr) | Procede de fabrication d'un transistor a effet de champ utilisant un masque de resine photosensible. | |
| FR2662854A1 (fr) | Structure de trou de connexion isolee pour des dispositifs a semiconducteurs et procede de fabrication. | |
| FR2739224A1 (fr) | Structure de thyristor commande par resistance de base presentant une implantation haute densite pour une capacite de courant augmentee | |
| FR2496990A1 (fr) | Transistor a effet de champ a barriere schottky | |
| EP0503731B1 (fr) | Procédé de réalisation d'un transistor à haute mobilité électronique intégré | |
| FR2673044A1 (fr) | Transistor a effet de champ comprenant une couche enterree, et procede de fabrication. | |
| FR2569056A1 (fr) | Transistor a induction statique du type a injection par effet tunnel et circuit integre comprenant un tel transistor | |
| EP0148065A2 (fr) | Composant semiconducteur rapide, notamment diode pin haute tension | |
| FR3078198A1 (fr) | Transistor a haute mobilite electronique en mode enrichissement | |
| EP3792982B1 (fr) | Dispositif electronique de puissance a super-jonction | |
| FR2512590A1 (fr) | Transistor a effet de champ du type a jonction et procede de fabrication | |
| FR2653935A1 (fr) | Transistor a effet de champ a jonction ayant une structure place et procede de fabrication. | |
| EP0109331B1 (fr) | Thyristor asymétrique à forte tenue en tension inverse | |
| FR2764119A1 (fr) | Transistor bipolaire a grille isolee et procede pour sa fabrication | |
| FR2607324A1 (fr) | Transistor a grille isolee avec diode verticale integree et procede de fabrication | |
| FR2616271A1 (fr) | Circuit integre comprenant en particulier un mesfet protege contre les courants de fuites, sur substrat semi-isolant | |
| EP2827390B1 (fr) | Structure émissive à injection latérale de porteurs | |
| EP0146430A2 (fr) | Transistor à effet de champ à tension de seuil réglable, et circuit intégré comportant ce type de transistors | |
| FR2524710A1 (fr) | Dispositif de commutation a semi-conducteur |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| D6 | Patent endorsed licences of rights | ||
| ST | Notification of lapse |