FR3078198A1 - Transistor a haute mobilite electronique en mode enrichissement - Google Patents

Transistor a haute mobilite electronique en mode enrichissement Download PDF

Info

Publication number
FR3078198A1
FR3078198A1 FR1851339A FR1851339A FR3078198A1 FR 3078198 A1 FR3078198 A1 FR 3078198A1 FR 1851339 A FR1851339 A FR 1851339A FR 1851339 A FR1851339 A FR 1851339A FR 3078198 A1 FR3078198 A1 FR 3078198A1
Authority
FR
France
Prior art keywords
bars
transistor
layer
electronic mobility
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR1851339A
Other languages
English (en)
Other versions
FR3078198B1 (fr
Inventor
Matthieu Nongaillard
Thomas Oheix
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics France SAS
Original Assignee
Exagan SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Exagan SAS filed Critical Exagan SAS
Priority to FR1851339A priority Critical patent/FR3078198B1/fr
Publication of FR3078198A1 publication Critical patent/FR3078198A1/fr
Application granted granted Critical
Publication of FR3078198B1 publication Critical patent/FR3078198B1/fr
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H01L29/7832—Field effect transistors with field effect produced by an insulated gate with multiple gate structure the structure comprising a MOS gate and at least one non-MOS gate, e.g. JFET or MESFET gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)

Abstract

L'invention concerne un transistor (100) à haute mobilité électronique en mode enrichissement comprenant : • Une structure (10) comportant un empilement (1) en matériaux semi-conducteurs de type III-V définissant une interface (2) et apte à former une couche de conduction (3) sous forme d'une couche de gaz d'électrons à deux dimensions, • Une électrode de source (20) et une électrode de drain (30) formant un contact électrique avec la couche de conduction (3), • Une électrode de grille (40) disposée sur la structure (10), entre l'électrode de source (20) et l'électrode de drain (30). La structure (10) comprend une pluralité de barreaux (4) en un matériau de type p, chaque barreau (4) traversant l'interface (2) de l'empilement (1). Les barreaux (4) sont répartis sous l'électrode de grille (40) et espacés les uns des autres de manière à dépléter en électrons la couche de conduction (3) entre deux barreaux (4) voisins.

Description

TRANSISTOR A HAUTE MOBILITE ELECTRONIQUE EN MODE ENRICHISSEMENT
DOMAINE DE L'INVENTION
La présente invention concerne le domaine des transistors à hétérojonction à base de matériaux III-V. Elle concerne en particulier un transistor à haute mobilité électronique de type normalement bloqué.
ARRIERE PLAN TECHNOLOGIQUE DE L'INVENTION
Les transistors HEMT (transistors à haute mobilité électronique) élaborés sur des matériaux semi-conducteurs III-N sont classiquement de type normalement passant (« normally on »), c'est-à-dire qu'ils présentent une tension de seuil négative et peuvent conduire le courant avec une tension de grille à 0V. Ces composants avec des tensions de seuil négatives sont également appelés composants en mode déplétion (« déplétion mode » ou « D-mode » selon la terminologie anglo-saxonne) . Afin d'éviter qu'une défaillance de la grille ne bascule le composant en mode passant, il est préférable pour les applications d'électronique de puissance d'avoir des dispositifs de type normalement bloqué (« normally off »), c'est-à-dire présentant une tension de seuil positive, qui ne peuvent donc pas conduire le courant lorsque la tension de grille est à 0V ; ces composants sont communément appelés composants en mode enrichissement (« E-mode »).
Une première approche connue pour la fabrication de composants E-mode est la mise en œuvre d'une électrode de grille dans les couches III-N.
Typiquement,
AlGaN/GaN, la dans le cas d'un HEMT basé sur un empilement tranchée de renfoncement dans le métal de grille traverse l'interface laquelle sera déposé
AlGaN/GaN, et en particulier, la couche de gaz d'électrons à deux dimensions (2DEG pour « 2-dimensions électron gas ») formée juste endessous de ladite interface. On obtient ainsi un composant en mode enrichissement, la conduction électrique entre la source et le drain étant coupée lorsque la tension de grille est à 0V.
L'application d'une tension positive à la grille permet d'attirer des électrons dans la couche GaN inférieure, à proximité de la frontière avec la grille, et de rétablir la continuité de conduction électrique de la couche 2DEG.
Un exemple de structure avec grille en renfoncement est décrit par W.Saito et al (« Recessed-gate structure approach toward normally off high-Voltage AlGaN/GaN HEMT for power electronics applications », IEEE Transactions on Electron Devices, Volume 53, 2/2/2006), ou encore par D. Marcon et al dans le document « Direct comparison of GaN-based e-mode architectures (recessed MISHEMT and p-GaN HEMTs) processed on 200mm GaN-on-Si with Au-free technology », Gallium Nitride Materials and Devices X, Proc, of SPIE Vol. 9363, 2015.
Cette première approche permet d'obtenir de faibles courants de fuite de grille et met en œuvre des procédés classiques d'intégration. Par contre, elle présente l'inconvénient d'augmenter la résistance du composant car la conduction dans la couche GaN est bien moins efficace que dans la couche 2DEG.
Une deuxième approche connue pour la fabrication de composants E-mode est la mise en œuvre d'une électrode de grille avec une région présentant un dopage de type P. Une tranchée est gravée dans la couche AlGaN pour ne laisser qu'une faible épaisseur de ladite couche au-dessus de l'interface AlGaN/GaN. Une couche de matériau semi-conducteur de dopage P (par exemple du GaN dopé p) est déposée dans la tranchée. La grille est connectée à cette couche de matériau de type P.
Le matériau de type P à proximité de la couche 2DEG va créer une zone de charges d'espace, déplétant la couche 2DEG sous la grille et coupant ainsi la conduction entre la source et le drain : le composant est en mode enrichissement. L'application d'une tension positive à la grille permet de repeupler la couche 2DEG en porteurs libres et ainsi de rétablir la continuité de conduction électrique de la couche 2DEG.
Un exemple particulier de structure présentant une grille avec région p-GaN est décrite dans le document « Currentcollapse-free Operation up to 850 V by GaN-GIT utilizing Hole
Injection from Drain », S. Kaneko et al, Proceedings of the 27th
ISPSD 2015.
La résistance du composant, avec cette deuxième approche, peut être maintenue à des valeurs acceptables. Par contre, les procédés d'intégration sont complexes et la fuite de grille est plus importante.
OBJET DE L'INVENTION
L'invention vise à remédier à tout ou partie des inconvénients précités en proposant une solution alternative aux approches de l'état de la technique. Un objet de l'invention est un transistor à haute mobilité électronique en mode enrichissement.
BREVE DESCRIPTION DE L'INVENTION
L'invention concerne un transistor à haute mobilité électronique en mode enrichissement comprenant :
• Une structure comportant un empilement en matériaux semi-conducteurs de type III-V définissant une interface et apte à former une couche de conduction sous forme d'une couche de gaz d'électrons à deux dimensions, • Une électrode de source et une électrode de drain, chacune en contact électrique avec la couche de conduction, • Une électrode de grille disposée sur la structure, entre l'électrode de source et l'électrode de drain,
Le transistor est remarquable en ce que :
• La structure comprend une pluralité de barreaux en un matériau de type p, chaque barreau traversant l'interface de 1'empilement, • Les barreaux sont répartis sous l'électrode de grille et espacés les uns des autres de manière à dépléter en électrons la couche de conduction entre deux barreaux voisins.
Selon des caractéristiques avantageuses du transistor à haute mobilité électronique en mode enrichissement selon l'invention, prises seules ou en combinaison :
• les barreaux ont un potentiel flottant ;
• les barreaux sont connectés à l'électrode de grille ;
• les barreaux sont connectés à une électrode de polarisation ;
• le matériau de type p des barreaux est un semiconducteur et présente un niveau de dopage supérieur à lE16/cm3, voire supérieur à lE19/cm3 ;
• le matériau de type p des barreaux est du nitrure de gallium dopé p ;
• les barreaux sont espacés les uns des autres d'une distance de l'ordre de quelques nanomètres à quelques dizaines de nanomètres ;
• chaque barreau présente une largeur comprise entre 10 et 200 nm et une longueur, la largeur et la longueur étant parallèles au plan de la couche de conduction, la longueur s'étendant selon un axe longitudinal reliant l'électrode de source à l'électrode de drain et la largeur s'étendant selon un axe transversal orthogonal à l'axe longitudinal ;
• l'empilement de couches est formé en matériaux semiconducteurs de type III-N, en particulier en AlGaN et GaN.
BREVE DESCRIPTION DES DESSINS
D'autres caractéristiques et avantages de l'invention ressortiront de la description détaillée de l'invention qui va suivre en référence aux figures annexées sur lesquelles :
• les figures la et lb présentent des vues en coupe d'un transistor conforme à l'invention, • les figures 2a, 2b et 2c présentent des vues de dessus et en perspective de transistors conformes à l'invention, • les figures 3a et 3b présentent des vues en coupe de transistors selon deux modes de réalisation de
1'invention, • les figures 4a à 4c présentent un procédé de fabrication d'une structure pour un transistor conforme à l'invention, • la figure 5 présente la distribution des charges libres négatives (électrons), obtenue par simulation, dans la couche de conduction à proximité d'un barreau d'une structure dans le cadre de l'invention.
DESCRIPTION DETAILLEE DE L'INVENTION
Les figures sont des représentations schématiques de dispositifs en coupe, en vue de dessus ou en perspective, dans lesquelles les proportions et dimensions latérales ou verticales peuvent ne pas être respectées. Les mêmes références sur les figures pourront être utilisées pour des éléments de même nature.
L'invention concerne un transistor 100 à haute mobilité électronique (HEMT) en mode enrichissement.
Comme illustré sur les figures la et lb, le transistor 100 est formé à partir d'une structure 10 comportant un empilement 1 en matériaux semi-conducteurs du groupe III-V et en particulier, en matériaux semi-conducteurs du groupe III-N. L'empilement 1 comprend au moins une couche barrière la disposée sur une couche canal lb et définit, entre ces deux couches, une interface 2. Lesdites couches la, lb et l'interface 2 s'étendent dans des plans parallèles à un plan principal (x,y).
Les matériaux semi-conducteurs du groupe III-V pourront être choisis parmi le nitrure de gallium (GaN), le nitrure d'aluminium (AIN) et leurs alliages ternaires AlxGai_xN, ou parmi l'arséniure de gallium (GaAs) et ses composés (AlGaAs, InGaAs). A titre d'exemple, une couche barrière la pourra être élaborée à base d'AlGaN et la couche canal lb à base de GaN.
Un tel empilement 1 est apte à former une couche de gaz d'électrons à deux dimensions (2DEG pour « 2-dimensional électron gaz ») située juste en-dessous de l'interface entre la couche barrière la et la couche canal lb. La couche 2DEG constitue la couche de conduction 3 du transistor 100.
Le transistor 100 comporte une électrode de source 20 et une électrode de drain 30 en contact électrique avec la couche de conduction 3. Rappelons que différents types de contacts électriques sont connus pour connecter électriquement les électrodes de sources 20 et de drain 30 à la couche de conduction 3 : en particulier, des contacts ohmiques, tunnel ou Schottky.
La couche de conduction 3 assure la conduction du courant entre ces deux électrodes 20, 30 lorsque le transistor 100 est dans un état passant.
Le transistor 100 comprend également une électrode de grille 40, disposée sur la structure 10 entre les électrodes de source 20 et de drain 30. L'électrode de grille 40 s'étend selon un axe transversal x sur toute la largeur (dimension selon l'axe x) de la couche de conduction 3, de manière à contrôler la conduction du courant entre l'électrode de source 20 et l'électrode de drain 30.
Dans l'exemple des figures la et lb, la première électrode de grille 40 est isolée de la couche active 1 par une couche isolante 50 ou un empilement de couches isolantes. Biensur d'autres configurations d'électrodes de grille existent et pourront indifféremment être mises en œuvre pour la fabrication du transistor 100.
La structure 10 du transistor 100 selon l'invention comprend en outre une pluralité de barreaux 4 en un matériau de type p. Par matériau de type p, on entend un matériau comprenant un excès de porteurs de charges positives (trous).
En particulier, le matériau de type p des barreaux 4 pourra être formé d'un semi-conducteur et présenter un niveau de dopage de type P supérieur à lE16/cm3, voire supérieur à lE19/cm3. Le niveau de dopage P est préférentiellement compris entre 1E19 à lE21/cm3.
Avantageusement, ledit matériau sera du GaN dopé en un élément accepteur (type P) tel que le magnésium ou le carbone.
Selon d'autres exemples, le matériau de type p des barreaux pourra être du silicium dopé avec du bore, du germanium dopé avec du bore, de l'oxyde de nickel, ou tout autre matériau comprenant un excès de porteurs de charges positives.
Chaque barreau 4 traverse au moins en partie l'empilement 1, orthogonalement au plan principal (x,y). Chacun des barreaux 4 traverse en particulier l'interface 2 de l'empilement 1, interrompant ainsi localement la couche de conduction 3, comme cela est illustré sur les figures la et lb.
Chaque barreau 4 présente une largeur 1 et une longueur L dans un plan parallèle au plan principal (x,y) de la couche de conduction 3 : la longueur L est la dimension du barreau 4 s'étendant selon l'axe longitudinal y et la largeur 1 est la dimension s'étendant selon l'axe transversal x, orthogonal à l'axe longitudinal y.
Comme illustré sur les figures 2a et 2b, la pluralité de barreaux 4 est répartie sous l'électrode de grille 40, selon l'axe transversal x. Chaque barreau 4 traverse l'interface 2 de l'empilement 1 : il n'y a donc pas de couche de conduction (2DEG) aux emplacements des barreaux 4. Seules les zones entre les barreaux 4, dans lesquelles l'interface 2 est intacte vont être susceptibles de développer une couche de conduction 3.
La répartition des barreaux ainsi que leur espacement A sont choisis de manière à dépléter en électrons la couche de conduction 3, entre deux barreaux 4 voisins, lorsque le transistor 100 est à l'état bloqué.
En effet, entre le barreau 4, comprenant un excès de porteurs de charges positives, et la couche de conduction 3, comprenant un excès de porteurs de charges négatives (couche 2DEG), va se créer une zone de charge d'espace. L'extension de cette zone de déplétion autour des barreaux 4 va dépendre de la quantité de charges positives (dans chaque barreau 4) susceptibles de compenser les charges négatives de la couche de conduction 3 (entre deux barreaux 4 voisins).
Dans le cas de barreaux 4 formés en matériaux semiconducteurs de dopage de type P, l'extension de la zone de déplétion va dépendre de la concentration en dopants dans les barreaux 4. Ainsi, pour une concentration en dopants donnée, l'espacement A entre deux barreaux 4 voisins peut être choisi de sorte que la zone de déplétion s'étende d'un barreau 4 au barreau 4 voisin : la couche de conduction 3 se trouve alors totalement déplétée de ses électrons et ne permet plus la conduction de courant selon l'axe longitudinal y. De fait, le transistor 100 se trouve être de type normalement bloqué ou en mode enrichissement car la conduction entre l'électrode de source 20 et l'électrode de drain 30 est coupée lorsque le potentiel de la grille est à 0V.
A titre d'exemple, la largeur 1 d'un barreau 4 pourra être comprise entre 10 et 200 nm ; sa longueur L pourra être comprise entre 10 et 2000 nm. Les barreaux 4 pourront présenter différentes formes dans le plan principal (x,y), par exemple, rectangulaire (figure 2b), carrée (figure 2c), circulaire ou autre forme polygonale.
Les barreaux 4 pourront être espacés les uns des autres
d'une distance A allant de quelques nanomètres à quelques
dizaines de nanomètres.
Notons que les barreaux 4 entre eux pourront
éventuellement présenter des largeurs 1 et des longueurs L
différentes et être espacés entre eux de distances A également différentes.
La tension de seuil du transistor 100 est la tension à appliquer à l'électrode de grille 40 pour basculer le transistor 100 à l'état passant. Une tension de seuil positive appliquée à l'électrode de grille 40 va attirer des électrons dans les zones entre les barreaux 4 et repeupler la couche de conduction 3. La conduction de courant selon l'axe longitudinal y est alors rétablie, le transistor 100 est dans l'état passant.
La qualité intacte de la couche de conduction 3 dans les zones entre les barreaux 4 favorise une faible résistance Ron à l'état passant du transistor 100.
Néanmoins, du fait de la présence des barreaux 4, répartis selon l'axe transversal x et interrompant localement la couche de conduction 3, le rapport 1/A entre la largeur 1 des barreaux 4 et la distance d'espacement A va contraindre la capacité de conduction du courant entre les électrodes de sources 30 et de drain 40 à l'état passant.
Avantageusement, le rapport 1/A sera maintenu inférieur à 2, voire inférieur à 1, afin de limiter les pertes en conduction dues à la réduction de surface de la couche conductrice 3.
La tension de seuil du transistor 100 selon l'invention est essentiellement déterminée par deux paramètres : l'espacement A entre les barreaux 4 et le niveau de dopage des barreaux 4 (ou la quantité de charges positives). Pour un niveau de dopage donné, si on réduit la distance d'espacement A entre les barreaux 4 (ou corrélativement, pour un espacement de dopage), les extensions de de deux barreaux 4 voisins si on augmente le charges d'espace recouvrir de plus repeupler la niveau
A donné, zones de partant en plus couche de vont se : la tension positive à appliquer pour conduction 3 en électrons va donc augmenter.
Plusieurs possibilités de connexion électrique peuvent être envisagées pour les barreaux 4.
Selon un premier mode de réalisation, les barreaux 4 ont un potentiel flottant (figure lb). Au moins une couche isolante 50 isole électriquement les barreaux 4 de l'électrode de grille 40. Dans ce cas, le rôle principal des barreaux 4 est d'appauvrir en électrons la couche de conduction 3 dans les zones séparant deux barreaux 4 voisins.
Selon un deuxième mode de réalisation, les barreaux 4 sont connectés électriquement à l'électrode de grille 40 (figure 3a) . En pratique, lors de l'élaboration du transistor 100, la couche isolante 50 est gravée localement jusqu'aux barreaux 4, avant le dépôt du métal de l'électrode de grille 40.
Dans ce deuxième mode de réalisation, l'application d'une tension positive à la grille 40 pour basculer le transistor 100 à l'état passant va réduire l'extension de la zone de charge d'espace entre les barreaux 4, eux-aussi polarisés positivement.
La tension de seuil du transistor 100 pourra être diminuée grâce à la polarisation simultanée des barreaux 4 et la transconductance du transistor 100 s'en trouvera améliorée.
Selon un troisième mode de réalisation, les barreaux 4 sont connectés à une électrode de polarisation 60 (figure 3b) . Dans ce cas, il est possible de contrôler l'extension de la zone de charges d'espace de manière indépendante par rapport à la polarisation de la grille 40.
Avantageusement, la polarisation des barreaux 4 peut permettre un phénomène d'injection de charges dans lesdits barreaux 4 et autoriser la conduction du courant selon l'axe longitudinal y à travers les barreaux 4, par recombinaison électron-trou. On peut ainsi réduire la résistance Rondu transistor 100 à l'état passant et limiter fortementle caractère contraignant du rapport 1/A (entre la largeur 1 des barreaux 4 et la distance d'espacement A) vis-à-vis dela capacité de conduction du courant.
Exemple de réalisation:
L'empilement 1 de couches de la structure est habituellement fabriqué par croissance épitaxiale sur un substrat support tel que par exemple le silicium, le saphir, le carbure de silicium ou autre support compatible.
Avantageusement, une couche tampon est intercalée entre le substrat support et la couche canal lb, afin de limiter les désaccords de maille entre eux.
base canal
Considérons lb, à base de à titre d'exemple une couche barrière la à l'ordre de 20nm d'épaisseur, et une couche
GaN.
Les barreaux 4 sont élaborés préalablement à la formation des électrodes 20,30,40. Ils peuvent être réalisés par différentes méthodes.
Selon une première variante, une implantation ionique d'un dopant de type P (tel que par exemple du magnésium Mg) est effectuée localement, dans les zones de l'empilement 1 destinées à former les barreaux 4, sur une profondeur de l'ordre de 25 à
40nm, de manière à traverser l'interface 2. Un recuit est ensuite préférentiellement appliqué pour guérir les défauts d'implantation et activer les espèces dopantes dans la zone implantée, formant ainsi des barreaux 4 dopés de type p.
Selon une deuxième variante illustrée sur les figures 4a à 4c, les barreaux 4 sont élaborés par étapes successives de gravure et de dépôt. Une gravure locale des zones de l'empilement 1 destinées à accueillir les barreaux 4 est effectuée sur une profondeur de 25 à 40nm, pour former des tranchées 4a traversant l'interface 2 (figure 4a). Une couche 4b de matériau de type p (par exemple du GaN dopé P) est déposée sur l'empilement 1 et dans les tranchées 4a (figure 4b). Avantageusement, une technique de dépôt conforme est mise en œuvre, pour éviter de créer des cavités (« voids ») lors du remplissage des tranchées 4a.
Pour que la surface supérieure de la couche 4b soit aussi plane que possible, l'épaisseur e peut être préférentiellement choisie moitié moins importante que la largeur 1 de la tranchée 4a.
La couche 4b de matériau de type p est ensuite retirée, par gravure sèche ou humide et/ou par polissage mécano-chimique, de manière à obtenir une surface plane au niveau de laquelle affleurent d'une part la couche barrière la et d'autre part les barreaux 4 (figure 4c).
La couche de passivation 50, les électrodes de source 20, drain 30 et grille 40 et potentiellement l'électrode de polarisation 60 peuvent ensuite être élaborées selon les procédés classiques.
La figure 5 illustre la distribution d'électrons à proximité d'un barreau 4 de GaN de type p, pour un niveau de dopage autour de lE20/cm3 : on constate une extension de la zone de charge d'espace au niveau de la couche de conduction 3 d'environ 10 nm.
L'espacement A entre deux barreaux 4 voisins pourra donc être choisi d'environ 20 nm, la largeur 1 de chaque barreau 4 étant définie entre 20nm et 40nm.
L'augmentation du niveau de dopage des barreaux 4 de GaN permet d'étendre la zone de déplétion au niveau de la couche de conduction 3 et corrélativement d'augmenter l'espacement A entre les barreaux 4.
Bien entendu, l'invention n'est pas limitée aux modes de réalisation décrits et on peut y apporter des variantes de réalisation sans sortir du cadre de l'invention tel que défini par les revendications.

Claims (7)

  1. REVENDICATIONS
    1. Transistor (100) à haute mobilité électronique en mode enrichissement comprenant :
    • Une structure (10) comportant un empilement (1) en matériaux semi-conducteurs de type III-V définissant une interface (2) et apte à former une couche de conduction (3) sous forme d'une couche de gaz d'électrons à deux dimensions, • Une électrode de source (20) et une électrode de drain (30), chacune en contact électrique avec la couche de conduction ( 3), • Une électrode de grille (40) disposée sur la structure (10), entre l'électrode de source (20) et l'électrode de drain (30),
    Le transistor (100) étant caractérisé en ce que :
    • La structure (10) comprend une pluralité de barreaux (4) en un matériau de type p, chaque barreau (4) traversant l'interface (2) de l'empilement (1), • les barreaux (4) sont répartis sous l'électrode de grille (40) et espacés les uns des autres de manière à dépléter en électrons la couche de conduction (3) entre deux barreaux (4) voisins.
  2. 2. Transistor (100) à haute mobilité électronique en mode enrichissement selon la revendication précédente, dans lequel les barreaux (4) ont un potentiel flottant.
  3. 3. Transistor (100) à haute mobilité électronique en mode enrichissement selon la revendication 1, dans lequel les barreaux (4) sont connectés à l'électrode de grille (40).
  4. 4. Transistor (100) à haute mobilité électronique en mode enrichissement selon la revendication 1, dans lequel les barreaux (4) sont connectés à une électrode de polarisation (60) .
  5. 5. Transistor (100) à haute mobilité électronique en mode enrichissement selon l'une des revendications précédentes, dans lequel le matériau de type p des barreaux (4) est un semi-conducteur et présente un niveau de dopage supérieur à lE16/cm3, voire supérieur à lE19/cm3.
  6. 6. Transistor (100) à haute enrichissement selon l'une dans lequel le matériau de nitrure de gallium dopé p.
    mobilité électronique en mode des revendications précédentes, type p des barreaux (4) est du haute mobilité électronique en mode enrichissement selon
    1 ' une des revendications précédentes, dans lequel chaque barreau (4) présente une largeur (1) comprise entre 10 et
    2 00 nm et une longueur (L) , la largeur (1) et la longueur (L) étant parallèles au plan de la couche de conduction (3), la longueur (L) s'étendant selon un axe longitudinal (y) reliant l'électrode l'électrode de drain orthogonal à l'axe longitudinal (y).
  7. 8. Transistor (100) à haute mobilité électronique en mode enrichissement selon l'une des revendications précédentes, dans lequel l'empilement (1) est formé en matériaux semiconducteurs de type III-N, en particulier en AlGaN et GaN.
FR1851339A 2018-02-16 2018-02-16 Transistor a haute mobilite electronique en mode enrichissement Active FR3078198B1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
FR1851339A FR3078198B1 (fr) 2018-02-16 2018-02-16 Transistor a haute mobilite electronique en mode enrichissement

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1851339A FR3078198B1 (fr) 2018-02-16 2018-02-16 Transistor a haute mobilite electronique en mode enrichissement
FR1851339 2018-02-16

Publications (2)

Publication Number Publication Date
FR3078198A1 true FR3078198A1 (fr) 2019-08-23
FR3078198B1 FR3078198B1 (fr) 2020-05-22

Family

ID=62222893

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1851339A Active FR3078198B1 (fr) 2018-02-16 2018-02-16 Transistor a haute mobilite electronique en mode enrichissement

Country Status (1)

Country Link
FR (1) FR3078198B1 (fr)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111969046A (zh) * 2020-07-15 2020-11-20 西安电子科技大学 高线性度增强型氮化镓高电子迁移率晶体管及制备方法
WO2021192727A1 (fr) * 2020-03-26 2021-09-30 Mitsubishi Electric Corporation Transistor à trois grilles gan à base d'algan à moindres gravures

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100320508A1 (en) * 2007-09-12 2010-12-23 Arizona Board Of Regents For And On Behalf Of Arizona State University Horizontally depleted metal semiconductor field effect transistor
US20150249134A1 (en) * 2014-03-03 2015-09-03 Infineon Technologies Austria Ag Group III-Nitride-Based Enhancement Mode Transistor
US20150349124A1 (en) * 2014-05-07 2015-12-03 Cambridge Electronics, Inc. Transistor structure having buried island regions

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100320508A1 (en) * 2007-09-12 2010-12-23 Arizona Board Of Regents For And On Behalf Of Arizona State University Horizontally depleted metal semiconductor field effect transistor
US20150249134A1 (en) * 2014-03-03 2015-09-03 Infineon Technologies Austria Ag Group III-Nitride-Based Enhancement Mode Transistor
US20150349124A1 (en) * 2014-05-07 2015-12-03 Cambridge Electronics, Inc. Transistor structure having buried island regions

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021192727A1 (fr) * 2020-03-26 2021-09-30 Mitsubishi Electric Corporation Transistor à trois grilles gan à base d'algan à moindres gravures
JP2023518332A (ja) * 2020-03-26 2023-04-28 三菱電機株式会社 電界効果トランジスタおよびトランジスタ
US11869946B2 (en) * 2020-03-26 2024-01-09 Mitsubishi Electric Research Laboratories, Inc. Etch-less AlGaN GaN trigate transistor
CN111969046A (zh) * 2020-07-15 2020-11-20 西安电子科技大学 高线性度增强型氮化镓高电子迁移率晶体管及制备方法

Also Published As

Publication number Publication date
FR3078198B1 (fr) 2020-05-22

Similar Documents

Publication Publication Date Title
FR2914500A1 (fr) Dispositif electronique a contact ohmique ameliore
FR2982078A1 (fr) Structure de transistor a haute mobilite d'electrons, et procede
EP2736079B1 (fr) Procédé de fabrication d'un transistor à hétérojonction de type normalement bloqué
EP2736078B1 (fr) Transistor bidirectionnel à haute mobilité électronique
EP3240041A1 (fr) Transistor à heterojonction de type normalement ouvert a tension de seuil elevee
FR2954589A1 (fr) Transistor a haute mobilite electronique.
WO2018100262A1 (fr) Transistor à hétérojonction à structure verticale
EP3203527A1 (fr) Transistor a heterojonction a haute mobilite electronique de type normalement bloque
EP3378098B1 (fr) Diode a heterojonction ayant un courant de surcharge transitoire accru
FR3110770A1 (fr) Composant électronique à hétérojonction comprenant une plaque de champ et une région flottante dopée p
FR3078198A1 (fr) Transistor a haute mobilite electronique en mode enrichissement
FR3081613A1 (fr) Transistor a haute mobilite electronique en mode enrichissement
FR3103321A1 (fr) Transistor a gaz d’electrons, dispositif monobloc comportant au moins deux transistors en cascode et procedes de fabrication associes
CN116247094A (zh) 具有抑制衬底漏电结构的GaN HEMT器件与制作方法
FR3047609A1 (fr) Transistor hemt de type normalement ouvert presentant une tension de seuil eleve et une resistance de conduction reduite
FR3035265A1 (fr) Procede de fabrication de transistors soi pour une densite d'integration accrue
EP3440692B1 (fr) Structure semi-conductrice a base de materiau iii-n
FR3102610A1 (fr) Composant électronique à hétérojonction et double contact ohmique
WO2020035644A1 (fr) Transistor a haute mobilite electronique
FR3080710A1 (fr) Transistor hemt et procedes de fabrication favorisant une longueur et des fuites de grille reduites
FR3136111A1 (fr) Composant électronique à base de nitrure de galium dope p
WO2016079406A1 (fr) Circuit integre a structure de commutation de puissance
EP4068386A1 (fr) Transistor à effet de champ à structure verticale
FR3091785A1 (fr) Diode en silicium polycristallin avec région intrinsèque et procédé de fabrication
CN116344608A (zh) 半导体装置及其制作方法

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20190823

PLFP Fee payment

Year of fee payment: 3

PLFP Fee payment

Year of fee payment: 4

PLFP Fee payment

Year of fee payment: 5

PLFP Fee payment

Year of fee payment: 6

TP Transmission of property

Owner name: STMICROELECTRONICS FRANCE, FR

Effective date: 20230830

CD Change of name or company name

Owner name: STMICROELECTRONICS FRANCE, FR

Effective date: 20230905

CJ Change in legal form

Effective date: 20230905

PLFP Fee payment

Year of fee payment: 7