FR2633756A1 - Carte a circuit integre - Google Patents
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Abstract
L'invention concerne une carte à circuit intégré. Selon l'invention, elle comprend une unité centrale de traitement 1, une mémoire 3 d'un programme de test, une mémoire 4 d'un programme d'application, un bus 2, un premier moyen de sélection 13, 14, un second moyen de sélection 15, 16, 17, un moyen de détection 22 du programme devant être exécuté par l'unité 1 et un moyen de changement 18, 20 forçant le premier moyen de sélection à fonctionner lorsque le moyen de détection a détecté que l'unité 1 doit exécuter le programme de test et forçant le second moyen de sélection à fonctionner lorsque le moyen de détection a détecté le fait que l'unité 1 doit exécuter le programme d'application. L'invention s'applique notamment à la simplification de la vérification et de l'utilisation de telles cartes.
Description
La présente invention se rapporte généralement à des cartes à circuit
intégré et plus particulièrement à, une carte à circuit intégré qui stocke à la fois un programme de test pour accomplir un test sur la carte à circuit intégré elle-même (un test de produit) et un programme d'application pour accomplir diverses fonctions
requises pour l'utilisation de la carte à circuit intégré.
La figure 6 donne un schéma-bloc montrant la construction d'un type conventionnel de carte à circuit intégré. Comme on peut le voir, une unité centrale de traitement 1 est connectée à la fois à une mémoire morte 3 du système et à une mémoire morte 4 d'application par un
bus 2.
Comme le montre la figure 7, la mémoire morte 3 du système stocke un programme de test 31 pour accomplir un test sur la carte à circuit intégré elle-même, et la mémoire morte 4 d'application stocke un programme d'application 41 pour accomplir diverses fonctions qui sont requises pour l'utilisation de la carte à circuit intégré. La mémoire morte 3 du système stocke de plus un programme de branchement 32 pour déterminer d'abord si le programme de test 31 ou le programme d'application 41 doit être exécuté puis pour le branchement du programme à exécuter. En se référant de nouveau à la figure 6, une mémoire morte programmable effaçable électriquement 5 pour stocker une donnée variable, une-mémoire à accès aléatoire 6 pour stocker temporairement la donnée et un circuit d'entrée/sortie 7 pour effectuer la communication de la donnée avec un équipement externe sont connectés
au bus 2.
Comme le montre la figure 8, la mémoire morte 3 du système, la mémoire morte 4 d'application, la mémoire morte programmable effaçable électriquement 5, la mémoire à accès aléatoire 6 et le circuit d'entrée/sortie 7 sont agencés dans un espace identique de mémoire. Il est par conséquent possible d'accéder facilement à une zone souhaitée des mémoires respectives avec le même type d'instruction. De même, la mémoire morte 3 du système, la mémoire morte 4 d'application, la mémoire morte programmable effaçable électriquement 5, la mémoire à accès aléatoire 6 et le circuit d'entrée/sortie 7 sont respectivement connectés à des circuits de sélection 13, 14, 15, 16 et 17 de manière à choisir les mémoires correspondantes parmi celles-ci et le circuit d'entrée/sortie 7 sur la base de l'agencement de l'espace de mémoire montré à la figure 8
selon l'état du bus 2.
Sur la figure 6, une borne P1 est une borne d'entrée de puissance positive; P2 est une borne de mise à la masse une source d'énergie; P3 est une borne de signaux de remise à l'état initial pour recevoir, à son entrée, un signal de remise à l'état initial qui initialise l'unité centrale de traitement I; P4 est une borne d'horloge pour recevoir un signal d'horloge à son entrée;
et P5 est une borne d'entrée/sortie.
Une telle carte à circuit intégré fonctionne à la manière suivante. Lorsqu'un signal de remise à l'état initial est introduit dans la carte par la borne P3 d'entrée, l'unité centrale de traitement 1 extrait une adresse de début de programme à laquelle l'exécution du programme de branchement 32 est amorcée, l'adresse de début de programme étant stockée à l'avance dans la mémoire
morte 3 du système à une adresse prédéterminée de celle-ci.
L'unité centrale de traitement 1 amorce l'exécution du programme de branchement 32 à cette adresse. Si une instruction pour exécuter le programme de test 31 a été introduite par un équipement externe (non représenté), à la borne d'entrée/sortie P5 pendant l'exécution du programme de branchement 32, l'unité 1 force le processus à passer du programme de branchement 32 au programme de test qui suit. Le programme de test 31 est pourvu d'une fonction pour accéder à une adresse arbitraire afin de permettre un test satisfaisant de produit. L'unité 1 accède aux adresses individuelles selon le programme de test 31,
pour ainsi accomplir un test de produit.
Par ailleurs, si aucune instruction d'exécution du programme de test 31 n'est introduite, l'unité 1 extrait une adresse de début de programme à laquelle l'exécution du programme d'application 41 est amorcée, l'adresse de début de programme étant stockée à l'avance
dans la mémoire morte d'application 4 à son adresse pré-
déterminée. L'unité 1 amorce l'exécution du programme
d'application 41 à cette adresse de début de programme.
On sait que la carte à circuit intégré ci-dessus décrite emploie, pour l'unité 1, une unité centrale de traitement du type pourvu d'une zone particulière (que l'on -appellera ci-après 'page spéciale") spécifiée dans l'espace de mémoire, et que l'on peut accéder à la page spéciale avec un mot d'instruction qui est court en comparaison avec les longueurs des mots d'instruction utilisés pour accéder aux zones restantes. Une telle page
spéciale a pour but l'amélioration du rendement de l'utili-
sation de la mémoire.. Les unités centrales de traitement pourvues des fonctions ci-dessus décrites de page spéciale sont particulièrement utiles dans des dispositifs tels que des cartes à circuit intégré qui doivent accomplir une grande variété de fonctions avec des mémoires d'une
capacité limitée.
Cependant, comme une telle page spéciale dans l'espace de mémoire est couramment établie dans une zone qui est définie par la plus haute adresse et les hautes adresses adjacentes comme le montre la figure 8, seule une mémoire qui est partiellement superposée sur les pages spéciales définies par la plus haute adresse et les hautes adresses adjacentes est capable d'utiliser la page spéciale, tandis que les mémoires restantes ne peuvent l'utiliser. Plus particulièrement, si la mémoire morte 3 du système est agencée dans la zone associée à la plus haute adresse comme le montre la figure 8, la page spéciale peut être utilisée pour accomplir le programme de test 31 dans la mémoire morte 3 du système mais le programme d'application 41 dans la mémoire morte d'application 4, qui n'est pas superposée sur la page spéciale,ne peut utiliser la page spéciale. La présente invention a par conséquent pour objet une carte à circuit intégré permettant d'utiliser une page spéciale pour exécuter soit un programme de test
soit un programme d'application.
Pour atteindre les objectifs ci-dessus et d'autres encore, selon la présente invention, on prévoit une carte
à circuit intégré comprenant une unité centrale de traite-
ment pourvue d'une zone particulière dans un espace de mémoire, la zone particulière étant accessible en utilisant un mot d'instruction qui est court en comparaison avec la longueur des mots d'instruction utilisés pour accéder aux zones restantes; une première mémoire dans laquelle est stocké un programme de test; une seconde mémoire dans laquelle est stocké un programme d'application; un bus disposé pour connecter l'unité centrale de traitement et les première et seconde mémoires; un premier moyen de sélection pour former un premier agencement de mémoire o au moins une portion de la première mémoire est superposée sur la zone particulière; un second moyen de sélection pour former un second agencement de mémoire o au moins une portion de la seconde mémoire est superposée sur la zone particulière; un moyen de détection pour détecter lequel du programme de test ou du programme d'application doit être exécuté par l'unité centrale de traitement; et un moyen de changement agencé pour forcer le premier moyen de sélection à fonctionner lorsque le moyen de détection a détecté le fait que l'unité centrale de traitement doit exécuter le programme de test et pour forcer le second
moyen de sélection à fonctionner lorsque le moyen de détec-
tion a détecté le fait que l'unité centrale de traitement
doit exécuter le programme d'application.
Dans la présente invention, le moyen de changement fait sélectivement fonctionner les premier et second moyens de sélection pour effectuer la commutation entre les premier et second agencements de mémoire sur la base de la détection, par le moyen de détection, de l'exécution du programme de
test ou du programme d'application.
L'invention sera mieux comprise, et d'autres 5. buts, caractéristiques, détails et avantages de celle-ci
apparaîtront plus clairement au cours de la description
explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels: - la figure 1 donne un schéma-bloc montrant la construction d'une carte à circuit intégré selon un premier mode de réalisation de la présente invention;
- la figure 2A est un schéma montrant un agence-
ment normal de mémoire selon le premier mode de réalisation; - la figure 2B est un schéma montrant un agencement de mémoire pour l'exécution d'un programme d'application selon le premier mode de réalisation; - la figure 3 est un schéma de circuit montrant la portion essentielle d'un second mode de réalisation; - la figure 4A est un schéma montrant un agencement normal de mémoire selon le second mode de réalisation; - la figure 4B est un schéma montrant un agencement de mémoire pour l'exécution d'un programme d'application selon le second mode de réalisation; - la figure 5 est un diagramme des temps montrant le fonctionnement du second mode de réalisation; - la figure 6 donne un schéma-bloc montrant la construction d'un type conventionnel de carte à circuit intégré; - la figure 7 donne un schéma-bloc qui sert à illustrer les constructions de la mémoire morte du système et de la mémoire morte d'application; et - la figure 8 est un schéma montrant un agencement de mémoire dans le type conventionnel de carte à
circuit intégré.
Les modes de réalisation préférés de la présente invention seront décrits ci-dessous en se référant aux dessins joints o les mêmes constituants sont indiqués par des chiffres identiques de référence. La figure 1 donne un schéma-bloc montrant la construction d'une carte à circuit intégré selon un premier
mode de réalisation de la présente invention. La carte illus-
trée comprend une unité centrale de traitement 1 et une mémoire morte 3 du système servant de première mémoire et une mémoire morte 4 d'application servant de seconde mémoire sont connectées à l'unité 1 par un bus 2. Par ailleurs, une mémoire morte programmable effaçable électriquement 5 pour stocker une donnée variable, une mémoire à accès aléatoire 6 pour stocker temporairement la donnée et un circuit d'entrée/ sortie 7 pour effectuer la communication de la donnée avec un équipement externe (non représenté) sont connectés au
bus 2.
Comme le montrent les figures 2A et 2B, l'unité centrale de traitement 1 est pourvue d'une page spéciale dans l'espace de mémoire et la page spéciale est établie dans une zone définie par la plus haute adresse et les hautes adresses adjacentes. L'unité 1 peut accéder à la page spéciale seule par l'utilisation d'un mot d'instruction qui est court en comparaison avec les longueurs des mots
d'instruction utilisés pour accéder aux zones restantes.
La mémoire morte 3 du système stocke un programme de test pour accomplir un test sur la carte à circuit intégré elle-même, et la mémoire morte d'application 4 stocke un programme d'application pour accomplir diverses fonctions qui sont requises pour l'utilisation de la carte. La mémoire morte 3 ou système stocke de plus un programme de branchement pour déterminer d'abord si le programme de test ou le programme d'application doit être exécuté puis
branchement au programme à exécuter.
Comme le montre la figure 1, des circuits de sélection 15, 16 et 17 sont connectés à la mémoire morte programmable effaçable électriquement 5,à la mémoire à
accès aléatoire 6 et au circuit d'entrée/sortie 7 respec-
tivement. Les circuits de sélection 15, 16 et 17 servent -à choisir les mémoires correspondantes 5 et 6 ou le circuit d'entrée/sortie 7 selon l'état du bus 2.
Des circuits de sélection 13 et 19 sont sélective-
ment connectés à la mémoire morte 3 du système par un commutateur de changement 18 tandis que des circuits de sélection 14 et 21 sont sélectivement connectés à la mémoire morte d'application 4 par un commutateur de
changement 20. Les circuits de sélection 13 et 14 consti-
tuent un premier moyen de sélection d'un premier agencement de mémoire entre deux agencements de mémoire selon l'état du bus 2. Dans le premier agencement de mémoire montré à la figure 2A, la mémoire morte 3 du système est partiellement superposée sur la page spéciale définie par la plus haute adresse et les hautes adresses adjacentes et la mémoire morte 4 d'application est agencée dans un zone définie par les adresses plus basses que celles de la mémoire morte 3. Les circuits de sélection 19 et 21 constituent un second moyen de sélection d'un second agencement de
mémoire entre les deux agencements,selon l'état du bus 2.
Dans le second agencement de mémoire montré à la figure 2B,
la mémoire morte 4 d'application *est partiellement super-
posée sur la page spéciale définie par la plus haute adresse et les hautes adresses adjacentes et la mémoire morte 3 du système est agencée dans une zone définie par des adresses plus basses que celles de la mémoire morte 4 d'application. De même, les deux commutateurs de changement
18 et 20 constituent un moyen de changement.
Comme le montre la figure 1, un circuit de détec-
tion 22 qui sert de moyen de détection est connecté au bus 2. Le circuit de détection 22 est agencé pour détecter, par le bus 2, si'l'unité 1 a extrait l'adresse de début de programme du programme d'application dans la mémoire morte d'application 4. Le circuit de détection 22 accomplit des commutations des commutateurs de changement 18 et 20 sur la base du résultat de la détection. Plus particulièrement, le circuit de détection 22 maintient normalement les commutateurs de changement 18 et 20 commutés aux contacts a et c respectivement. Si le circuit de détection 22 détecte le fait que l'unité 1 a extrait l'adresse de début de programme du programme d'application, le circuit de détection 22 commute les commutateurs de changement 18 et 20 aux contacts b et d respectivement. Comme l'exemple conventionnel montré à la figure 6, la présente carte à circuit intégré est également pourvue de la borne d'entrée de courant positif P1, de la borne P2 de mise à la masse de la source de courant, de la borne P3 de signaux de remise à l'état initial, de la borne
d'horloge P4 et de la borne d'entrée/sortie P5.
L'adresse du début de programme de branchement dans le premier agencement de mémoire montré à la figure 2A est stockée dans une zone prédéterminée de la mémoire morte 3 du système. L'adresse de début de program.e du programme d'application dans le second agencement de mémoire montré à la figure 2B est stockée dans une zone
prédéterminée de la mémoire morte d'application 4.
Le fonctionnement du premier mode de réalisation
sera décrit ci-dessous.
Un signal de remise à l'état initial est appliqué
à l'entrée de la borne P3. A ce moment, comme'les commuta-
teurs de changement 18 et 20 sont connectés aux contacts a et c respectivement, les circuits de sélection 13 et 14 constituant le premier moyen de sélection sont connectés à la mémoire morte 3 du système et à la mémoire morte 4 d'application respectivement et le premier agencement de mémoire montré à la figure 2A est formé. Alors, l'unité centrale de traitement i extrait cette adresse de début de programme du programme de branchement qui est stocké à une adresse prédéterminée dans la mémoire morte 3 du système. L'unité 1 amorce l'exécution du programme de
branchement à l'adresse de début de programme.
Dans le programme de branchement, l'état de la
borne d'entrée/sortie P5 est d'abord vérifié pour déter-
miner la présence ou l'absence d'une instruction d'exécu-
tion d'un test de produit. Si l'instruction pour l'exécution du test de produit est détectée, le programme
de test est exécuté subséquemment au programme de branche-
ment. Dans ce cas, comme la mémoire morte 3 du système est partiellement superposée sur la page spéciale, il est possible d'utiliser effectivement la page spéciale pour
exécuter efficacement le programme de test.
Par ailleurs, si l'instruction pour l'exécution du test de produit n'est pas introduite, l'unité centrale de traitement I extrait l'adresse de début de programme du programme d'application qui est stocké à une adresse prédéterminée dans la mémoire morte 4 d'application afin de forcer le processus à passer du programme de branchement au programme d'application dans la mémoire morte 4. A ce moment, le circuit de détection 22 détecte le fait que l'unité 1 a extrait l'adresse de début de programme du programme d'application, donc le circuit de détection 22 commute les commutateurs de changement 18 et 20 aux contacts b et d respectivement. Ainsi, les circuits de sélection 19 et 21 qui constituent le second moyen de sélection sont connectés à la mémoire morte 3 du système et à la mémoire morte 4 d'application respectivement et le second agencement de mémoire montré à la figure 2B est formé. En d'autres termes, la mémoire morte d'application 4
est partiellement superposée sur la page spéciale.
A un tel état, l'unité centrale de traitement 1 exécute le programme d'application. En conséquence, comme le programme d'application peut être exécuté en utilisant la page spéciale, il est possible d'exécuter efficacement
le programme d'application.
La figure 3 est un schéma de circuit montrant la construction concrète des premier et second moyens de
sélection, du moyen de détection et du moyen de changement.
Le circuit illustré est constitué d'un circuit flip-flop ou bascule 23, de circuits ET 24 à 26, d'un circuit NON-ET 27, d'un circuit OU EXCLUSIF 28 et de circuits inverseurs 29, 30. Le circuit de la figure 3 produit un contrôle sur la sélection entre la mémoire morte 3 du système et la mémoire morte 4 d'application selon une adresse spécifiée dans l'espace de mémoire ayant des adresses en nombres hexadécimaux à quatre chiffres (d'une construction
à 16 bits).
La figure 4Amontre le premier agencement de mémoire qui est normalement choisi. Dans le premier agencement de mémoire, la mémoire morte 4 d'application est agencée dans une zone définie par des adresses 4000 à 7FFF et la mémoire morte 3 du système est agencée dans une zone définie par des adresses COOO à FFFF. Pour l'exécution du programme d'application, le second agencement de mémoire montré à la figure 4B est choisi. Dans ce second agencement de mémoire, la mémoire morte 3 du système est agencée dans une zone définie par des adresses 4000 à 7FFF, et la mémoire morte d'application 4 est agencée dans une zone définie par des adresses COOO à FFFF. L'adresse de début de programme du programme d'application dans la mémoire morte 4 est DODO dans le second agencement de mémoire montré à la figure 4B et une instruction initiale A9 dans le programme d'application est stockée à l'adresse DODO. Dans l'agencement normal (le premier agencement de mémoire montré à la figure 4A), cette adresse DOO de début de programme est stockée aux adresses 7FFE et 7FFF dans la mémoire morte 4 d'application. Parmi ces adresses o est stockée l'adresse de début de programme DODO du programme d'application, l'adresse inférieure 7FFE est stockée aux adresses EOO1 et E002 dans la mémoire morte 3 du système. Une instruction de saut 6C stockée à l'. dresse EOOO, qui est contiguë à l'adresse EOO1 en direction vers le bas, permet au procédé de sauter des adresses 7FFE et 7FFF à l'adresse de début de programme DODO du programme
d'application montré à la figure 4B.
Le fonctionnement du circuit montré à la figure 3 sera décrit ci-dessous en se référant au diagramme des
temps de la figure 5.
Lorsque la source de puissance est mise en circuit et qu'un signal de remise à l'état initial est introduit à la borne RD du circuit bascule 23, le circuit 23 est
remis à l'état initial et un signal de changement d'agence-
ment de mémoire passe à un niveau bas. A ce moment,
l'agencement de mémoire est à l'état montré à la figure 4A.
Les deux bits d'ordre supérieur AD14 et AD15 de chaque adresse qui contient les 16 bits de ADO (le bit d'ordre
inférieur)à AD15 (le bit d'ordre supérieur) sont néces-
sairement au niveau haut dans la zone de la mémoire morte 3
du système qui est désignée par les adresses COO0 à FFFF.
En conséquence, lorsqu'une'adresse arbitraire des adresses COO0 à FFFF est spécifiée par un bus correspondant (non représenté), des signaux au niveau haut sont introduits au circuit ET 25, comme le montre la figure 3, par le circuit OU EXCLUSIF 28 et le circuit ET 24. Alors, un signal de sélection de mémoire morte du système au niveau haut est introduit du circuit ET 25 à la mémoire morte 3 du système. Ainsi, la mémoire morte 3 du système est choisie. Si une adresse arbitraire est spécifiée parmi les adresses 4000 à 7FFF qui définissent la zone de la mémoire morte d'application 4, un signal de sélection de mémoire morte d'application au niveau haut est introduit à la mémoire morte d'application 4 par le circuit OU EXCLUSIF 28, le circuit inverseur 30 et les circuits ET 24, 26, car -les deux bits d'ordre supérieur AD14 et AD15 de chaque adresse de 16 bits dans une telle zone sont respectivement au niveau haut et au niveau bas. Ainsi, la mémoire morte
d'application 4 est choisie.
Dans le programme de branchement dans la mémoire morte 3 du système selon le premier agencement de mémoire
montré à la figure 4A, le branchement au programme d'appli-
cation dans la mémoire morte 4 s'effectue comme suit.
D'abord, l'instruction de saut 6C à l'adresse EOOO est lue puis l'adresse 7FFE stockée aux adresses E001 et E002 est lue selon l'instruction 6C et ensuite l'adresse 7FFE
et l'adresse suivante 7FFF sont séquentiellement spécifiées.
Comme les adresses 7FFE et 7FFF ainsi spécifiées sont placées dans la zone de la mémoire morte d'application 4, le signal de sélection de mémoire morte d'application au niveau haut est émis par le circuit ET 26 comme décrit ci-dessus, et ainsi la mémoire morte d'application 4 est
choisie.
Par ailleurs, au temps t1 auquel est lue l'adresse
de début de programme DODO de la mémoire morte d'applica-
tion 4, qui est stockée aux adresses 7FEE et 7FFF, un signal au niveau bas est introduit par le circuit NON-ET 27 au circuit bascule 23 (figure 3) car le bit d'ordre inférieur ADO qui désigne l'adresse 7FFF et le signal de sélection de mémoire morte d'application sont tous deux
aux niveaux hauts. Ainsi, le signal de changement d'agence-
ment de mémoire à la sortie du circuit bascule 23 est inversé à un niveau haut et subséquemment le signal de changement d'agencement de mémoire est maintenu au niveau haut jusqu'à ce qu'un signal de remise à l'état initial soit de nouveau introduit au circuit bascule 23. En conséquence, si l'adreE de début de programme DODO dans la mémoire morte z:plication 4 est spécifiée, le circuit OU EXCLUSIF 28 emet un signal au niveau bas car le bit le plus haut AD15 qui désigne l'adresse DODO est au niveau haut. Ainsi, le signal de sélection de mémoire morte d'application passe à un niveau haut et la mémoire
morte d'application 4 est choisie.
Comme on l'a décrit ci-dessus, lorsque le signal de changement d'agencement de mémoire passe au niveau haut, la mémoire morte d'application 4 est choisie en spécifiant la zone désignée par les adresses COOO à FFFF, chacune
ayant le bit le plus haut AD15 à l'état de niveau haut.
Par ailleurs, si la zone désignée par les adresses 4000 à 7FFF, chacune ayant le bit le plus haut AD15 à l'état de niveau bas est spécifiée, la mémoire morte 3 du système est choisie c'est-à-dire que le premier agencement de mémoire est changé pour le second agencement de mémoire
montré à la figure 4B.
De cette manière, l'instruction A9 stockée à l'adresse DOO0 dans la mémoire morte d'application 4 dans le second agencement de mémoire montré à la figure 4B est extraite, et l'exécution du programme d'application est
amorcée. A ce moment, comme la mémoire morte d'applica-
tion 4 est partiellement superposée sur la page spéciale, il est possible d'utiliser effectivement la page spéciale
pour exécuter efficacement le programme d'application.
Il faut noter que les premier et second modes de réalisation montrés aux figures 1 à 5 sont destinés uniquement à illustrer l'invention mais ne doivent en
aucun cas la limiter.
Dans le mode de réalisation ci-dessus décrit, le premier agencement de mémoire de la figure 2A qui est l'agencement normal est commuté au second agencement de mémoire de la figure 2B uniquement lorsque le programme d'application doit être exécuté. Cependant, la relation entre les premier et second agencements peut être inversée. A ce moment, le second agencement de mémoire est formé comme l'agencement normalet uniquement lorsque le programme de test doit être exécuté, le second
agencement de mémoire peut être commuté au premier.
Sur la figure 5, a désigne l'adresse, b la donnée, c le signal d'horloge, d la synchronisation, e le signal de changement d'agencement de.mémoire, f le signal de sélection de la mémoire morte du système et g
le signal de sélection de la mémoire morte d'application.
Claims (6)
1.- Carte à circuit intégré caractérisée en ce qu'elle comprend: une unité centrale de traitement (1) pourvue d'une zone particulière dans un espace de mémoire, ladite zone particulière étant accessible en utilisant un mot d'instruction qui est court en comparaison aux longueurs des mots d'instruction utilisés pour accéder aux zones restantes; une première mémoire (3) dans laquelle est stocké un programme de test; une seconde mémoire (4) o est stocké un programme d'application; un bus (2) disposé pour connecter ladite unité centrale de traitement et lesdites première et seconde mémoire; un premier moyen de sélection (13, 14) pour former un premier agencement de mémoire o au moins une portion de ladite première mémoire est superposée sur ladite zone particulière; un second moyen de sélection (15, 16, 17) pour former un second agencement de mémoire o au moins une portion de ladite seconde mémoire est superposée sur ladite zone particulière; un moyen de détection (22) pour détecter lequel dudit programme de test et dudit programme d'application doit être exécuté par ladite unité centrale de traitement; et un moyen de changement (18, 20) agencé pour forcer ledit premier moyen de sélection à fonctionner lorsque ledit moyen de détection a détecté le fait que ladite unité centrale de traitement doit exécuter ledit programme de test et à forcer ledit second moyen de sélection à fonctionner lorsque ledit moyen de détection a détecté le fait que ladite unité centrale de traitement doit exécuter
ledit programme d'application.
2.- Carte selon la revendication 1, caractérisée en ce que le moyen de détection (22) détecte l'exécution du programme de test -ou du programme d'application sur la base de la valeur d'une adresse qui est sépcifiée par
l'unité centrale de traitement par l'intermédiaire du bus.
3.- Carte selon l1a revendication 2, caractérisée en ce que la seconde mémoire (4) contient une adresse de début de programme dudit programme d'application, le moyen de détection (22) détectant l'exécution du programme d'application sur la base du fait que l'unité centrale de traitement a spécifié l'adresse de début de programme du
programme d'application par le bus.
4.- Carte selQn la revendication 3, caractérisée en ce que le moyen de changement (18, 20) force le premier moyen de Sélection à fonctionner à l'avance mais, lorsque le moyen dedétection a détecté l'exécution du programme d'application, arrête le premier moyen de sélection pour
forcer le second moyen de changement à opérer.
5.- Carte selon la revendication 2, caractérisée en ce que la première mémoire (3) contient une adresse de début de programme du programme de test, le moyen de détection détectant l'exécution du programme de test sur la base du fait que l'unité centrale de traitement a spécifié l'adresse de début de programme dudit programme
de test par le bus.
6.- Carte selon la revendication 5, caractérisée en ce que le moyen de changement (18, 20) force le second moyen de sélection à opérer à l'avance mais, lorsque le moyen de détection a détecté l'exécution du programme de test, arrête le second moyen de sélection pour forcer le
premier de changement à fonctionner.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0454052A2 (fr) * | 1990-04-24 | 1991-10-30 | Kabushiki Kaisha Toshiba | Dispositif de traitement de données avec un circuit de test |
| FR2663441A1 (fr) * | 1990-06-15 | 1991-12-20 | Mitsubishi Electric Corp | Carte de circuit integre. |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0769791B2 (ja) * | 1988-12-21 | 1995-07-31 | 三菱電機株式会社 | マイクロプロセッサ |
| JP2682700B2 (ja) * | 1989-05-09 | 1997-11-26 | 三菱電機株式会社 | Ｉｃカード |
| JPH06236447A (ja) * | 1993-02-09 | 1994-08-23 | Mitsubishi Electric Corp | Ｉｃカード用マイクロコンピュータ |
| US6182187B1 (en) * | 1993-04-07 | 2001-01-30 | Compaq Computer Corporation | System ROM including a flash EPROM and a ROM for storing primary boot code replacing a block flash EPROM |
| FR2704704B1 (fr) * | 1993-04-28 | 1995-09-01 | Gemplus Card Int | Systeme de communication. |
| JPH0744672A (ja) * | 1993-07-28 | 1995-02-14 | Oki Electric Ind Co Ltd | Ｉｃカード及びｉｃカードシステム |
| JP3600266B2 (ja) * | 1994-04-08 | 2004-12-15 | 株式会社ルネサステクノロジ | 非接触ｉｃカードインタフェース装置及びそれを用いた通信システム |
| JPH07296125A (ja) * | 1994-04-28 | 1995-11-10 | Mitsubishi Denki Semiconductor Software Kk | リーダライタ及び非接触ｉｃカードシステム |
| JP4312272B2 (ja) * | 1995-10-06 | 2009-08-12 | モトローラ・インコーポレイテッド | 内部メモリへのアクセスを制限するマイクロコントローラ |
| US5781446A (en) * | 1996-05-07 | 1998-07-14 | Flexible Solutions, Inc. | System and method for multi-constraint domain electronic system design mapping |
| DE19648383A1 (de) * | 1996-11-22 | 1998-05-28 | Zahnradfabrik Friedrichshafen | Erhöhung der Spontanität eines Automatgetriebes |
| DE19718115A1 (de) * | 1996-12-23 | 1998-06-25 | Ccs Chipcard & Comm Syst Gmbh | Chipkarte und Verfahren zur Verwendung der Chipkarte |
| US6357665B1 (en) * | 1998-01-22 | 2002-03-19 | Mondex International Limited | Configuration of IC card |
| DE19807934C2 (de) | 1998-02-25 | 2001-01-25 | Siemens Ag | SIM-Karte mit Telefonbucheinträgen für Mobiltelefone |
| FR2786901B1 (fr) | 1998-12-08 | 2001-04-27 | Schlumberger Systems & Service | Dispositif et procede d'initialisation d'un programme applicatif d'une carte a circuit integre |
| US6757838B1 (en) | 2000-10-13 | 2004-06-29 | Hewlett-Packard Development Company, L.P. | Hardware independent implementation of computer system BIOS recovery |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4672534A (en) * | 1983-05-23 | 1987-06-09 | Kabushiki Kaisha Toshiba | Integrated circuit device incorporating a data processing unit and a ROM storing applications program therein |
| FR2592974A1 (fr) * | 1986-01-14 | 1987-07-17 | Casio Computer Co Ltd | Systeme a carte a circuit integre |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3016952C2 (de) * | 1980-05-02 | 1984-04-26 | Standard Elektrik Lorenz Ag, 7000 Stuttgart | Schaltungsanordnung zum Erweitern des Adressbereichs eines rechnergesteuerten Vermittlungssystems |
| US4709137A (en) * | 1984-04-16 | 1987-11-24 | Omron Tateisi Electronics Co. | IC card and financial transaction processing system using IC card |
| US4646298A (en) * | 1984-05-01 | 1987-02-24 | Texas Instruments Incorporated | Self testing data processing system with system test master arbitration |
| US4650975A (en) * | 1984-08-30 | 1987-03-17 | Casio Computer Co., Ltd. | IC card and an identification system thereof |
| US4829169A (en) * | 1985-07-01 | 1989-05-09 | Toppan Moore Company, Inc. | IC card having state marker for record access |
| JPS6295689A (ja) * | 1985-10-22 | 1987-05-02 | Casio Comput Co Ltd | Ｉｃカ−ドシステム |
| JP2664137B2 (ja) * | 1985-10-29 | 1997-10-15 | 凸版印刷株式会社 | Ｉｃカード |
| JPS62251963A (ja) * | 1986-04-25 | 1987-11-02 | Casio Comput Co Ltd | Ｉｃカ−ドの認証方式 |
| US4804825A (en) * | 1986-06-17 | 1989-02-14 | Casio Computer Co., Ltd. | I C card system |
| CA1330596C (fr) * | 1986-11-19 | 1994-07-05 | Yoshiaki Nakanishi | Cartouche de memoire et appareil de traitement de donnees |
| DE3743639A1 (de) * | 1986-12-24 | 1988-07-07 | Mitsubishi Electric Corp | Ic-karte und system zur ueberpruefung ihrer funktionstuechtigkeit |
| JP2514954B2 (ja) * | 1987-03-13 | 1996-07-10 | 三菱電機株式会社 | Ｉｃカ−ド |
| JPS63253493A (ja) * | 1987-04-09 | 1988-10-20 | Mitsubishi Electric Corp | 情報記録システム |
| JP2529868B2 (ja) * | 1987-09-17 | 1996-09-04 | 日立マクセル株式会社 | 情報記録媒体の記録方式 |
-
1988
- 1988-06-30 JP JP63160746A patent/JP2501874B2/ja not_active Expired - Lifetime
- 1988-10-10 FR FR8813281A patent/FR2633756B1/fr not_active Expired - Fee Related
- 1988-11-28 US US07/276,539 patent/US5019970A/en not_active Expired - Lifetime
- 1988-12-27 DE DE3844032A patent/DE3844032C2/de not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4672534A (en) * | 1983-05-23 | 1987-06-09 | Kabushiki Kaisha Toshiba | Integrated circuit device incorporating a data processing unit and a ROM storing applications program therein |
| FR2592974A1 (fr) * | 1986-01-14 | 1987-07-17 | Casio Computer Co Ltd | Systeme a carte a circuit integre |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0454052A2 (fr) * | 1990-04-24 | 1991-10-30 | Kabushiki Kaisha Toshiba | Dispositif de traitement de données avec un circuit de test |
| EP0454052A3 (en) * | 1990-04-24 | 1992-12-09 | Kabushiki Kaisha Toshiba | Data processing device with test circuit |
| US5515517A (en) * | 1990-04-24 | 1996-05-07 | Kabushiki Kaisha Toshiba | Data processing device with test circuit |
| FR2663441A1 (fr) * | 1990-06-15 | 1991-12-20 | Mitsubishi Electric Corp | Carte de circuit integre. |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2633756B1 (fr) | 1993-05-21 |
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| JPH0212486A (ja) | 1990-01-17 |
| DE3844032A1 (de) | 1990-01-04 |
| US5019970A (en) | 1991-05-28 |
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