DE3016952C2 - Schaltungsanordnung zum Erweitern des Adressbereichs eines rechnergesteuerten Vermittlungssystems - Google Patents

Schaltungsanordnung zum Erweitern des Adressbereichs eines rechnergesteuerten Vermittlungssystems

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DE3016952C2
DE3016952C2 DE19803016952 DE3016952A DE3016952C2 DE 3016952 C2 DE3016952 C2 DE 3016952C2 DE 19803016952 DE19803016952 DE 19803016952 DE 3016952 A DE3016952 A DE 3016952A DE 3016952 C2 DE3016952 C2 DE 3016952C2
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data memory
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Dietrich Dr.-Ing. 7000 Stuttgart Illi
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    • H—ELECTRICITY
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    • H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
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Description

Die Erfindung betrifft eine Schaltungsanordnung nach dem Oberbegriff von Patentanspruch 1.
Eine bekannte Schaltungsanordnung zur direkten Adressierung eines Speichers durch einen Rechner ermöglicht mit einer vorgegebenen Anzahl von direkten Adreßleitungen eine Verdopplung des adressierbaren Speicherbereichs (DE-OS 26 45 044). Dabei können beispielsweise mit sechzehn Adreßleitungen zweimal K. Speicherstellen adressiert werden. Zu diesem Zweck ist eine Umschaltlogik vorhanden, die in Abhängigkeit von Blockauswahlsignalen einen von zwei Speicherblöcken für die Adressierung freigibt. Die Blockauswahlsignale werden in einem Festwertspeicher in Abhängigkeit von einem Maschinenbefehl erzeugt. Unter Verwendung eines programmierbaren Festwertspeichers, eines Schieberegisters und einer Umschaltlogik ist die bekannte Schaltungsanordnung in der Lage, mittels beispielsweise sechzehn Adreßleitungen einen K-Speicher zu adressieren, der aus einem 64 K-Datenspeicher und einen 64 K-Programmspeicher besteht.
Bei einer anderen bekannten Schaltungsanordnung weist die zentrale Recheneinheit einen Decoder und eine Umschaltlogik auf, wobei die Umschaltlogik durch den Decoder entsprechend einer Adresse aktiviert wird (DE-OS 27 10 671). Diese Umschaltlogik hat aber den Zweck, in beliebiger Reihenfolge den Zugriff zu einem Datenspeicher sowohl mit direkter als auch mit sogenannter basisrelativer Adressierung zu ermöglichen. Enthält ein Makrobefehl eine direkte Adresse, so wird diese über die von dem Befehlsdecoder gesteuerte Umschaltlogik dem Adresseneingang des Datenspeichers direkt zugeführt Liegt dagegen ein Makrobefehl vor, der eine relative Adresse und eine Basisspeicheradresse enthält, so wird die Basisspeicheradresse von der Umschaltlogik einem Basisspeicher zugeführt, der die Basisadresse enthält. Die unter der Basisspeicheradresse abgelegte Basisadresse wird aufgerufen und einem Addierer zugeführt in dem sie mit der relativen Adresse addiert wird. Die so gebildete Summe stellt die effektive Adresse für den gewünschten Datenspeicherzugriff dar und wird in den Adreßeingang des Datenspeichers gegeben.
Der Erfindung liegt die Aufgabe zugrunde, den Adreßbereich eines Datenspeichers auf einfache Weise zu % erdoppeln, ohne die Anzahl von Adreßleitungen zu erhöhen.
Diese Aufgabe wird erfindungsgemäß durch die in Patentanspruch 1 gekennzeichnete Schaltungsanordnung gelöst.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Die Erfindung wird im folgenden anhand eines in der Zeichnung als Blockschaltbild dargestellten Ausführungsbeispiels erläutert.
Die erfindungsgemäße Anordnung besteht im wesentlichen aus einer zentralen Recheneinheit CPU, die mit einem ersten Datenspeicher 1 und einem zweiten Datenspeicher 2 sowie mit einem Programmspeicher 3 zusammenarbeitet. Die Speicher 1,2,3 sind untereinander und mit der zentralen Recheneinheit CPU über einen Datenbus D und einen Adreßbus A verbunden. Außerdem steht die zentrale Recheneinheit CPU über Steuerleitungen Sl mit den Speichern 1, 2, 3 in Verbindung.
Die zentrale Recheneinheit CPU enthält einen Prozessor 4, einen Adreßdecoder 5 und eine Umschaltlogik 6. Der Adreßdecoder 5 steht eingangsseitig mit dem Adreßbus A, die Umschaltlogik 6 steht eingangsseitig mit dem Datenbus D in Verbindung. Der Adreßdecoder 5 hat mehrere Ausgänge, über die entsprechend einer am Eingang des Adreßdecoders 5 anliegenden Adresse verschiedene Einrichtungen des gesamten Steuersystems freigegeben werden können. Das in der Zeichnung dargestellte Ausführungsbeispiel zeigt nur den erfindungswesentlichen Teil eines solchen Steuersystems, weshalb hier die genannten Einrichtungen nicht im einzelnen dargestellt sind.
Ober den Ausgang a kann der Adreßdecoder 5 die Umschaltlogik 6 einschalten. Der Datenbus D ist mit der Umschaltlogik 6 durch eine Leitung 52 verbunden, über die der Akkumulator-Inhalt des Prozessors 4 durch einen »out«-Befehl an die Unischaltlogik weitergeleitet wird. Gibt die Umschaltlogik 6 an ihrem Ausgang u beispielsweise eine logische »1« ab, so wird der Datenspeicher 1 freigegeben und der Datenspeicher 2 gesperrt Umgekehrt wird bei Abgabe einer logischen »0« am Ausgang uder Datenspeicher 2 freigegeben und der Datenspeicher 1 gesperrt. Sollte auch der Freigabeeingang E2 des zweiten Datenspeichers 2 durch Anlegen einer logischen »1« den Datenspeicher 2 freigeben, so müßte lediglich dem Freigabeeingang £2 ein hier nicht dargestellter Inverter vorgeschaltet werden. Das vom Datenbus D zur Umschaltlogik 6 übertragene Signal kann durch einfache logische Schaltelemente dem Ausgang u zugeführt werden, wenn die Umschaltlogik 6 über den Ausgang a des
oders 5 eingeschaltet ist.
\blaufsteuerung in einer problemorientierten isprache abgefaßt und als interpretativer ^speichert, so können Programme, interpretae und Daten auf jeweils einen Adreßbereich eisweise 64 K verteilt werden. Dabei kann der tive Code beispielsweise im ersten Datenspeigespeichert sein. In der kegel ist dann der icher 2 für den Prozessor zugänglich, da in e häufig gebrauchten Daten enthalten sind. rifin Fall, in dem Programmstellen zum tiven Code zugreifen müssen, wird zu dem Datenspeicher 1 umgeschaUet Diese Umschaltung wird von dem Adreßdecoder 5 in Verbindung mit der Umschaltlogik 6 in der oben beschriebenen Weise durchgeführt Durch die erfindungsgemäße Anordnung wird die Erzeugung eines Umschaltsignals durch eine einfach aufgebaute Umschaltlogik erreicht Bekannte komplexe und aufwendige »Paging«-Einrichtungen mit Basisregistern, Addierlogik usw. werden für die Speicheradressierung nicht benötig», wodurch der schaltungstechnische Aufwand wesentlich verringert wird.
Hierzu 1 Blatt Zeichnungen

Claims (4)

Patentansprüche:
1. Schaltungsanordnung zum Erweitern des Adreßbereichs eines rechnergesteuerten Vermittlungssystems, die eine mit wenigstens einem Programmspeicher und einem ersten und einem zweiten Datenspeicher zusammenarbeitende zentrale Recheneinheit aufweist, bei der wahlweise einer der beiden Datenspeicher zum Durchführen der im Programmspeicher enthaltenen Programme zugänglich ist, dadurch gekennzeichnet, daß die zentrale Recheneinheit (CPU) mit einem Adreßdecoder (5) und einer Umsohaltlogik (6) versehen ist und daß die Umschaltlogik (6) durch den Adreßdecoder (5) entsprechend eine diesem über einen Adreßbus (A) zugeführten Adresse aktiviert wird und in Abhängigkeit von ihr über einen Datenbus (D) übermittelten Daten den ersten Datenspeicher (1) oder den zweiten Datenspeicher (2) freigibt.
2. Schaltunganordnung nach Anspruch 1, dadurch gekennzeichnet, daß in einem der beiden Datenspeicher (1) selten benötigte Daten und in dem anderen Datenspeicher (2) häufig benötigte Daten abgespeichert sind.
3. Schaltungsanordnung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß der Datenspeicher (1), welcher die selten benötigten Daten enthält, ein Permanentspeicher ist und der andere Datenspeicher (2) als Arbeits- und als Permanentspeicher verwendet wird.
4. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Adreßbereiche der beiden Datenspeicher (1, 2) gleich groß sind.
DE19803016952 1980-05-02 1980-05-02 Schaltungsanordnung zum Erweitern des Adressbereichs eines rechnergesteuerten Vermittlungssystems Expired DE3016952C2 (de)

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GB8109571A GB2075225B (en) 1980-05-02 1981-03-26 Address range extension
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4905137A (en) * 1987-12-18 1990-02-27 North American Philips Corporation Signetics Division Data bus control of ROM units in information processing system
JP2501874B2 (ja) * 1988-06-30 1996-05-29 三菱電機株式会社 Ｉｃカ―ド
JP3902073B2 (ja) * 2002-06-11 2007-04-04 日本金銭機械株式会社 紙葉類鑑別装置

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* Cited by examiner, † Cited by third party
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GB2075225A (en) 1981-11-11
DE3016952A1 (de) 1981-11-05
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