DE3016952A1 - Schaltungsanordnung zum erweitern des adressbereichs eines rechnergesteuerten vermittlungssystems - Google Patents
Schaltungsanordnung zum erweitern des adressbereichs eines rechnergesteuerten vermittlungssystemsInfo
- Publication number
- DE3016952A1 DE3016952A1 DE19803016952 DE3016952A DE3016952A1 DE 3016952 A1 DE3016952 A1 DE 3016952A1 DE 19803016952 DE19803016952 DE 19803016952 DE 3016952 A DE3016952 A DE 3016952A DE 3016952 A1 DE3016952 A1 DE 3016952A1
- Authority
- DE
- Germany
- Prior art keywords
- data
- memory
- circuit arrangement
- address
- data memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
- H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Description
D.Uli -16
Schaltungsanordnung zum Erweitern des Adressbereichs
eines rechnergesteuerten Vermittlungssystems
Die Erfindung betrifft eine Schaltungsanordnung nach dem Oberbegriff von Patentanspruch 1.
Eine bekannte Schaltungsanordnung zur direkten Adressierung eines Speichers durch einen Rechner ermöglicht mit einer
vorgegebenen Anzahl von direkten Adressleitungen eine Verdopplung des adressierbaren Speicherbereichs (DE-OS 26 45 044).
Dabei können beispielsweise mit sechzehn Adressleitungen zweimal 64K Speicherstellen adressiert werden. Zu diesem
Zweck ist eine Umschaltlogik vorhanden, die in Abhängigkeit von Blockauswahlsignalen einen von zwei Speicherblöcken
für die Adressierung freigibt. Die Blockauswahlsignale werden in einem Festwertspeicher in Abhängigkeit von einem
Maschinenbefehl erzeugt. Unter Verwendung eines programmierbaren Festwertspeichers, eines Schieberegisters und
einer Umschaltlogik ist die bekannte Schaltungsanordnung in der Lage, mittels beispielsweise sechzehn Adressleitungen
einen 128K-Speicher .zu adressieren, der aus einem 64K-Datenspeicher
und einem 64K-Programmspeicher besteht.
Der Erfindung liegt die Aufgabe zugrunde, den Adressbereich eines Datenspeichers auf einfache Weise zu verdoppeln, ohne
die Anzahl von Adressleitungen zu erhöhen.
ZT/PI-Bk/Bl
28.04.80 ./.
130045/04U
D.Uli -16
Diese Aufgabe wird erfindungsgemäß durch die in Patentanspruch
1 gekennzeichnete Schaltungsanordnung gelöst.
Vorteilhafte Weiterbildungen der Erfindung sind in den
Unteransprüchen gekennzeichnet.
Die Erfindung wird im folgenden anhand eines in der Zeichnung als Blockschaltbild dargestellten Ausführungsbeispiels erläutert.
Die erfindungsgemäße Anordnung besteht im wesentlichen aus
einer zentralen Recheneinheit CPU, die mit einem ersten Datenspeicher 1 und einem zweiten Datenspeicher 2 sowie mit einem
Programmspeicher 3 zusammenarbeitet. Die Speicher 1, 2,3 sind
untereinander und mit der zentralen Recheneinheit CPU über einen Datenbus D und einen Adressbus A verbunden. Außerdem
steht die zentrale Recheneinheit CPU über Steuerleitungen S1
mit den Speichern 1, 2, 3 in Verbindung.
Die zentrale Recheneinheit CPU enthält einen Prozessor 4, einen Adressdecoder 5 und eine Umschaltlogik 6. Der Adressdecoder
5 steht eingangsseitig mit dem Adressbus A, die Umschaltlogik 6 steht eingangsseitig mit dem Datenbus D in
Verbindung. Der Adressdecoder 5 hat mehrere Ausgänge, über die entsprechend einer am Eingang des Adressdecoders 5 anliegenden
130045/04U
D.Uli -1
Adresse verschiedene Einrichtungen des gesamten Steuersystems freigegeben werden können. Das in der Zeichnung dargestellte
Ausführungsbeispiels zeigt nur den erfindungswesentlichen Teil eines solchen Steuersystems, weshalb hier die genannten Einrichtungen
nicht im Einzelnen dargestellt sind.
Über den Ausgang a.kann der Adressdecoder 5 die Umschaltlogik
einschalten. Der Datenbus D ist mit der Umschaltlogik 6 durch eine Leitung S2 verbunden, über die der Akkumulator-Inhalt
des Prozessors 4 durch einen "out"-Befehl an die Umschaltlogik weitergeleitet wird. Gibt die Umschaltlogik 6 an ihrem Ausgang
u beispielsweise eine logische "1" ab, so wird der Datenspeicher 1 freigegeben und der Datenspeicher 2 gesperrt. Umgekehrt
wird bei Abgabe einer logischen "O" am Ausgang u der Datenspeicher 2 freigegeben und der Datenspeicher 1 gesperrt.
Sollte auch der Freigabeeingang E2 des zweiten Datenspeichers durch Anlegen einer logischen. "1" den Datenspeicher 2 freigeben,
so müßte lediglich dem Freigabeeingang E2 ein hier nicht dargestellter Inverter vorgeschaltet werden. Das vom Datenbus D
zur Umschaltlogik 6 übertragene Signal kann durch einfache logische Schaltelemente dem Ausgang u zugeführt werden, wenn
die Umschaltlogik 6 über den Ausgang a des Adressdecoders 5 eingeschaltet ist.
130045/0414
D.Uli -16
Ist die Ablaufsteuerung in einer problemorientierten Programmsprache
abgefasst und als interpretativer Code abgespeichert, so können Programme, interpretativer Code und
Daten auf jeweils einen Adressbereich von beispielsweise 64K verteilt werden. Dabei kann der interpretative Code beispielsweise
im ersten Datenspeicher 1 abgespeichert sein.. In der Regel ist dann der Datenspeicher 2 für den Prozessor
zugänglich, da in diesem.die häufig gebrauchtem Daten enthalten
sind. Nur in dem Fall, in dem Programmstellen zum interpretativen Code zugreifen müssen, wird zu dem Datenspeicher
1 umgeschaltet. Diese Umschaltung wird von dem Adressdecoder 5 in Verbindung mit der Umschaltlogik 6 in der
oben beschriebenen Weise durchgeführt. Durch die erfindungsgemäße Anordnung wird die Erzeugung eines Umschaltsignals
durch eine einfach aufgebaute Umschaltlogik erreicht. Bekannte komplexe und aufwendige "Paging" - Einrichtungen mit Basisregistern,
Addierlogik usw. werden für die Speicheraddressierung nicht benötigt, wodurch der schaltungstechnische Aufwand
wesentlich verringert wird.
130O45/O4U
Claims (1)
1. 30045/0414
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19803016952 DE3016952C2 (de) | 1980-05-02 | 1980-05-02 | Schaltungsanordnung zum Erweitern des Adressbereichs eines rechnergesteuerten Vermittlungssystems |
GB8109571A GB2075225B (en) | 1980-05-02 | 1981-03-26 | Address range extension |
CH286881A CH654157A5 (de) | 1980-05-02 | 1981-05-04 | Schaltungsanordnung zur erweiterung des adressbereichs einer rechnergesteuerten vermittlungsanlage. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19803016952 DE3016952C2 (de) | 1980-05-02 | 1980-05-02 | Schaltungsanordnung zum Erweitern des Adressbereichs eines rechnergesteuerten Vermittlungssystems |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3016952A1 true DE3016952A1 (de) | 1981-11-05 |
DE3016952C2 DE3016952C2 (de) | 1984-04-26 |
Family
ID=6101526
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19803016952 Expired DE3016952C2 (de) | 1980-05-02 | 1980-05-02 | Schaltungsanordnung zum Erweitern des Adressbereichs eines rechnergesteuerten Vermittlungssystems |
Country Status (3)
Country | Link |
---|---|
CH (1) | CH654157A5 (de) |
DE (1) | DE3016952C2 (de) |
GB (1) | GB2075225B (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3844032A1 (de) * | 1988-06-30 | 1990-01-04 | Mitsubishi Electric Corp | Chip-karte |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4905137A (en) * | 1987-12-18 | 1990-02-27 | North American Philips Corporation Signetics Division | Data bus control of ROM units in information processing system |
JP3902073B2 (ja) * | 2002-06-11 | 2007-04-04 | 日本金銭機械株式会社 | 紙葉類鑑別装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2710671A1 (de) * | 1977-03-11 | 1978-09-14 | Standard Elektrik Lorenz Ag | Schaltungsanordnung fuer einen mikroprozessor zur steuerung des datenspeicherzugriffs |
-
1980
- 1980-05-02 DE DE19803016952 patent/DE3016952C2/de not_active Expired
-
1981
- 1981-03-26 GB GB8109571A patent/GB2075225B/en not_active Expired
- 1981-05-04 CH CH286881A patent/CH654157A5/de not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2710671A1 (de) * | 1977-03-11 | 1978-09-14 | Standard Elektrik Lorenz Ag | Schaltungsanordnung fuer einen mikroprozessor zur steuerung des datenspeicherzugriffs |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3844032A1 (de) * | 1988-06-30 | 1990-01-04 | Mitsubishi Electric Corp | Chip-karte |
Also Published As
Publication number | Publication date |
---|---|
GB2075225B (en) | 1984-05-02 |
DE3016952C2 (de) | 1984-04-26 |
CH654157A5 (de) | 1986-01-31 |
GB2075225A (en) | 1981-11-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2328058C2 (de) | Fehlerdiagnoseeinrichtung in einer digitalen Datenverarbeitungsanordnung | |
DE2829550C2 (de) | ||
DE2134402A1 (de) | Vorrichtung zum Abfragen der Verfug barkeit eines Kommunikationsweges zu einer Eingabe Ausgabeeinheit | |
DE1499175B2 (de) | Steuereinrichtung in einem mehrspezies rechner | |
DE2758023B2 (de) | Anschlußschaltung für eine Eingabe-/ Ausgabeschnittstelle einer Datenverarbeitungsanlage | |
DE3618136A1 (de) | Abwechselnd adressierte halbleiterspeichergruppe | |
DE2758829A1 (de) | Multiprozessor-datenverarbeitungssystem | |
DE2149200C3 (de) | Einrichtung zur Auswahl von im Verlauf einer Programmbearbeitung am häufigsten benötigten Daten | |
DE3040008A1 (de) | Numerische werkzeugmaschinensteuerung | |
CH658137A5 (de) | Steuereinrichtung mit einem speicher und einer schnittstelle, insbesondere fuer werkzeugmaschinen. | |
EP0010263B1 (de) | Verfahren und Schaltungsanordnung zur Erweiterung des Adressierungsvolumens einer Zentraleinheit, insbesondere eines Mikroprozessors | |
DE2522343C3 (de) | Anordnung zur Steuerung Von Verfahrensabläufen | |
DE1965314C3 (de) | Verfahren zum Betrieb einer Datenverarbeitungsanordnung mit zwei Datenverarbeitungsanlagen | |
DE3016952C2 (de) | Schaltungsanordnung zum Erweitern des Adressbereichs eines rechnergesteuerten Vermittlungssystems | |
DE2418921A1 (de) | Vorrichtung und verfahren zum speichern und ausfuehren von mikroprogrammen in einem datenverarbeitungssystem | |
DE2404887C2 (de) | Schaltungsanordnung für den Informationsaustausch mit einem Rechner | |
DE2500841A1 (de) | Verfolgungseinrichtung | |
WO2000007103A1 (de) | Bus-steuereinheit zur unterstützung einer programmablauf-überwachung in sternstrukturen, dazugehöriges programmablauf-überwachungssystem sowie verfahren zur programmablauf-überwachung | |
DE3149926A1 (de) | Programmierbare vergleichsschaltung | |
DE3404782A1 (de) | Verfahren und schaltungsanordnung zum pruefen eines programms in datenverarbeitungsanlagen | |
DE2714314C2 (de) | Datenverarbeitende Vorrichtung mit einem Datenspeicher | |
DE10063936A1 (de) | Interrupt Controller für einen Mikroprozessor | |
DE2524957C3 (de) | Anordnung zur Auswahl von Ein- und Ausgabeeinheiten mittels Adressen | |
DE2528164A1 (de) | Adressieranordnung fuer eine datenverarbeitungsanlage mit programmspeicher | |
DE2837709C2 (de) | Schaltungsanordnung zur Behandlung von Teilwörtern in Rechnersystemen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |