CH654157A5 - Schaltungsanordnung zur erweiterung des adressbereichs einer rechnergesteuerten vermittlungsanlage. - Google Patents
Schaltungsanordnung zur erweiterung des adressbereichs einer rechnergesteuerten vermittlungsanlage. Download PDFInfo
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- CH654157A5 CH654157A5 CH286881A CH286881A CH654157A5 CH 654157 A5 CH654157 A5 CH 654157A5 CH 286881 A CH286881 A CH 286881A CH 286881 A CH286881 A CH 286881A CH 654157 A5 CH654157 A5 CH 654157A5
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Description
654 157
Claims (4)
1. Schaltungsanordnung zur Erweiterung des Adressbereichs einer rechnergesteuerten Vermittlungsanlage, gekennzeichnet durch mindestens einen Programmspeicher (3) und zwei Datenspeicher (1, 2), welche untereinander und mit einer zentralen Recheneinheit (CPU) über einen Datenbus OD) und einen Adressbus (A) verbunden sind, wobei wahlweise einer der Datenspeicher zur Durchführung der im Programmspeicher enthaltenen Programme zugänglich ist, und durch einen in der Recheneinheit vorgesehenen Adressdecoder (5) utid eine mit diesem verbundene Umschaltlogik (6), welche durch den Adressdecoder entsprechend einer diesem über den Adressbus zugeführten Adresse aktiviert wird und in Abhängigkeit von der Logik über den Datenbus zugeführten Daten den ersten (1)
oder den zweiten (2) Datenspeicher freigibt.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Adressbereiche der beiden Datenspeicher (1,2) gleich gross sind.
3. Verfahren zum Betrieb der Anordnung gemäss Anspruch 1, dadurch gekennzeichnet, dass in einem der beiden Datenspeicher (1) selten benötigte Daten und im anderen Datenspeicher (2) häufig benötigte Daten abgespeichert werden.
.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass der Datenspeicher (1), in welchem die selten benötigten Daten abgespeichert werden, als Permanentspeicher und der andere Datenspeicher (2) als Arbeits- und Programmspeicher wirkt.
Die Erfindung betrifft eine Schaltungsanordnung nach dem Oberbegriff von Patentanspruch 1.
Eine bekannte Schaltungsanordnung zur direkten Adressierung eines Speichers durch einen Rechner ermöglicht mit einer vorgegebenen Anzahl von direkten Adressleitungen eine Verdoppelung des adressierbaren Speicherbereichs (DB-OS 26 45 044). Dabei können beispielsweise mit sechszehn Adressleitungen zweimal 64K-Speicherstellen adressiert werden. Zu diesem Zweck ist eine Umschaltlogik vorhanden, die in Abhängigkeit von Blockauswahlsignalen einen von zwei Speicherblöcken für die Adressierung freigibt. Die Blockauswahlsignale werden in einem Festwertspeicher in Abhängigkeit von einem Maschinenbefehl erzeugt. Unter Verwendung eines programier-baren Festwertspeichers, eines Schieberegisters und einer Umschaltlogik ist die bekannte Schaltungsanordnung in der Lage, mittels beispielsweise sechzehn Adressleitungen einen 128K-Speicher zu adressieren, der aus einem 64K-Datenspeicher und einem 64K-Programmspeicher besteht.
Der Erfindung liegt die Aufgabe zugrunde, den Adressbereich eines Datenspeichers auf einfache Weise zu verdoppeln, ohne die Anzahl von Adressleitungen zu erhöhen.
Diese Aufgabe wird erfihdungsgemäss durch die im Patentanspruch 1 gekennzeichnete Schaltungsanordnung gelöst.
Die Erfindung wird im folgenden anhand eines in der Zeichnung als Blockschaltbild dargestellten Ausführungsbeispiels erläutert.
Die erfindungsgemässe Anordnung besteht im wesentlichen aus einer zentralen Recheneinheit CPU, die mit einem ersten und einem zweiten Datenspeicher 1 bzw. 2 sowie mit einem Programmspeicher 3 zusammenarbeitet. Die Speicher 1,2, 3 sind untereinander und mit der zentralen Recheneinheit CPU über einen Datenbus D und einen Adressbus A verbunden. Ausserdem steht die zentrale Recheneinheit CPU über Steuerleitungen S1 mit den Speichern 1, 2, 3 in Verbindung.
Die zentrale Recheneinheit CPU enthält einen Prozessor 4, einen Adressdecoder 5 und eine Umschaltlogik 6. Der Adressdecoder 5 steht eirigangsseitig mit dem Adressbus A, die Umschaltlogik 6 steht eingangsseitig mit dem Datenbus D in Verbindung. Der Adressdecoder 5 hat mehrere Ausgänge, über die entsprechend einer am Eingang des Adressdecoders 5 anliegenden Adresse verschiedene Einrichtungen des gesamten Steuersystems freigegeben werden können. Das in der Zeichnung dargestellte Ausführungsbeispiel zeigt nur den erfindungswesentlichen Teil eines solchen Steuersystems, weshalb hier die genannten Einrichtungen nicht im einzelnen dargestellt sind.
- Unter den Ausgang a kann der Adressdecoder 5 die Umschaltlogik 6 einschalten. Der Datenbus D ist mit der Umschaltlogik 6 durch eine Leitung S2 verbunden, über die der Akkumulator-Inhalt des Prozessors 4 durch einen «Out»-Befehl an die Umschaltlogik weitergeleitet wird. Gibt die Umschaltlogik 6 an ihrem Ausgang u beispielsweise eine logische «1» ab, so. wird der Datenspeicher 1 freigegeben und der Datenspeicher 2 gesperrt. Umgekehrt wird bei Abgabe einer logischen «0» am Ausgang u der Datenspeicher 2 freigegeben und der Datenspeicher 1 gesperrt. Sollte auch der Freigabeeingang E2 des zweiten Datenspeichers 2 durch Anlegen einer logischen «1» den Datenspeicher 2 freigeben, so müsste lediglich dem Freigabeeingang E2 ein hier nicht dargestellter Inverter vorgeschaltet werden. Das vom Datenbus D zur Umschaltlogik 6 übertragene Signal kann durch einfache logische Schaltelemente dem Ausgang u zugeführt werden, wenn die Umschaltlogik 6 über den Ausgang a des Adressdecoders 5 eingeschaltet ist.
Ist die Ablaufsteuerung in einer problemorientierten Programmsprache abgefasst und als interpretativer Code abgespeichert, so können Programme, interpretativer Code und Daten auf jeweils einen Adressbereich von beispielsweise 64K verteilt werden. Dabei kann der interpretative Code beispielsweise im ersten Datenspeicher 1 abgespeichert sein. In der Regel ist dann der Datenspeicher 2 für den Prozessor zugänglich, da in diesem die häufig gebrauchten Daten enthalten sind. Nur in dem Fall, in dem Programmstellen zum interpretativen Code zugreifen müssen, wird zu dem Datenspeicher 1 umgeschaltet. Diese Um-schaltung wird von dem Adressdecoder 5 in Verbindung mit der Umschaltlogik 6 in der oben beschriebenen Weise durchgeführt. Durch die erfindungsgemässe Anordnung wird die Erzeugung eines Umschaltsignals durch eine einfach aufgebaute Umschaltlogik erreicht. Bekannte komplexe auf aufwendige «Paging»-Einrichtungen mit Basisregistern, Addierlogik usw. werden für die Speicheradressierung nicht benötigt, wodurch der schaltungstechnische Aufwand wesentlich verringert wird.
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1 Blatt Zeichnungen
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19803016952 DE3016952C2 (de) | 1980-05-02 | 1980-05-02 | Schaltungsanordnung zum Erweitern des Adressbereichs eines rechnergesteuerten Vermittlungssystems |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CH654157A5 true CH654157A5 (de) | 1986-01-31 |
Family
ID=6101526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CH286881A CH654157A5 (de) | 1980-05-02 | 1981-05-04 | Schaltungsanordnung zur erweiterung des adressbereichs einer rechnergesteuerten vermittlungsanlage. |
Country Status (3)
| Country | Link |
|---|---|
| CH (1) | CH654157A5 (de) |
| DE (1) | DE3016952C2 (de) |
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Families Citing this family (3)
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|---|---|---|---|---|
| US4905137A (en) * | 1987-12-18 | 1990-02-27 | North American Philips Corporation Signetics Division | Data bus control of ROM units in information processing system |
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Family Cites Families (1)
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1981
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- 1981-05-04 CH CH286881A patent/CH654157A5/de not_active IP Right Cessation
Also Published As
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|---|---|
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| DE3016952A1 (de) | 1981-11-05 |
| GB2075225B (en) | 1984-05-02 |
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