Claims (4)
PATENTANSPRÜCHEPATENT CLAIMS
1. Schaltungsanordnung zur Erweiterung des Adressbereichs einer rechnergesteuerten Vermittlungsanlage, gekennzeichnet durch mindestens einen Programmspeicher (3) und zwei Datenspeicher (1, 2), welche untereinander und mit einer zentralen Recheneinheit (CPU) über einen Datenbus OD) und einen Adressbus (A) verbunden sind, wobei wahlweise einer der Datenspeicher zur Durchführung der im Programmspeicher enthaltenen Programme zugänglich ist, und durch einen in der Recheneinheit vorgesehenen Adressdecoder (5) utid eine mit diesem verbundene Umschaltlogik (6), welche durch den Adressdecoder entsprechend einer diesem über den Adressbus zugeführten Adresse aktiviert wird und in Abhängigkeit von der Logik über den Datenbus zugeführten Daten den ersten (1)1. Circuit arrangement for expanding the address range of a computer-controlled switching system, characterized by at least one program memory (3) and two data memories (1, 2), which are connected to one another and to a central processing unit (CPU) via a data bus OD) and an address bus (A). one of the data memories being accessible for executing the programs contained in the program memory, and through an address decoder (5) provided in the arithmetic logic unit and a switchover logic (6) connected thereto, which is switched by the address decoder according to an address supplied to it via the address bus is activated and depending on the logic supplied data via the data bus the first (1)
oder den zweiten (2) Datenspeicher freigibt.or releases the second (2) data memory.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Adressbereiche der beiden Datenspeicher (1,2) gleich gross sind.2. Arrangement according to claim 1, characterized in that the address areas of the two data memories (1,2) are of the same size.
3. Verfahren zum Betrieb der Anordnung gemäss Anspruch 1, dadurch gekennzeichnet, dass in einem der beiden Datenspeicher (1) selten benötigte Daten und im anderen Datenspeicher (2) häufig benötigte Daten abgespeichert werden.3. Method for operating the arrangement according to claim 1, characterized in that data that is rarely required is stored in one of the two data memories (1) and data that is frequently required is stored in the other data memory (2).
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4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass der Datenspeicher (1), in welchem die selten benötigten Daten abgespeichert werden, als Permanentspeicher und der andere Datenspeicher (2) als Arbeits- und Programmspeicher wirkt.4. The method according to claim 3, characterized in that the data memory (1), in which the rarely required data is stored, acts as a permanent memory and the other data memory (2) as a working and program memory.
Die Erfindung betrifft eine Schaltungsanordnung nach dem Oberbegriff von Patentanspruch 1.The invention relates to a circuit arrangement according to the preamble of patent claim 1.
Eine bekannte Schaltungsanordnung zur direkten Adressierung eines Speichers durch einen Rechner ermöglicht mit einer vorgegebenen Anzahl von direkten Adressleitungen eine Verdoppelung des adressierbaren Speicherbereichs (DB-OS 26 45 044). Dabei können beispielsweise mit sechszehn Adressleitungen zweimal 64K-Speicherstellen adressiert werden. Zu diesem Zweck ist eine Umschaltlogik vorhanden, die in Abhängigkeit von Blockauswahlsignalen einen von zwei Speicherblöcken für die Adressierung freigibt. Die Blockauswahlsignale werden in einem Festwertspeicher in Abhängigkeit von einem Maschinenbefehl erzeugt. Unter Verwendung eines programier-baren Festwertspeichers, eines Schieberegisters und einer Umschaltlogik ist die bekannte Schaltungsanordnung in der Lage, mittels beispielsweise sechzehn Adressleitungen einen 128K-Speicher zu adressieren, der aus einem 64K-Datenspeicher und einem 64K-Programmspeicher besteht.A known circuit arrangement for direct addressing of a memory by a computer enables the addressable memory area to be doubled with a predetermined number of direct address lines (DB-OS 26 45 044). In this case, for example, 64K memory locations can be addressed twice with sixteen address lines. For this purpose, there is switching logic which, depending on block selection signals, releases one of two memory blocks for addressing. The block selection signals are generated in a read-only memory in response to a machine instruction. Using a programmable read-only memory, a shift register and switching logic, the known circuit arrangement is able to address a 128K memory, which consists of a 64K data memory and a 64K program memory, by means of, for example, sixteen address lines.
Der Erfindung liegt die Aufgabe zugrunde, den Adressbereich eines Datenspeichers auf einfache Weise zu verdoppeln, ohne die Anzahl von Adressleitungen zu erhöhen.The object of the invention is to double the address area of a data memory in a simple manner without increasing the number of address lines.
Diese Aufgabe wird erfihdungsgemäss durch die im Patentanspruch 1 gekennzeichnete Schaltungsanordnung gelöst.According to the invention, this object is achieved by the circuit arrangement characterized in patent claim 1 .
Die Erfindung wird im folgenden anhand eines in der Zeichnung als Blockschaltbild dargestellten Ausführungsbeispiels erläutert.The invention is explained below with reference to an embodiment shown in the drawing as a block diagram.
Die erfindungsgemässe Anordnung besteht im wesentlichen aus einer zentralen Recheneinheit CPU, die mit einem ersten und einem zweiten Datenspeicher 1 bzw. 2 sowie mit einem Programmspeicher 3 zusammenarbeitet. Die Speicher 1,2, 3 sind untereinander und mit der zentralen Recheneinheit CPU über einen Datenbus D und einen Adressbus A verbunden. Ausserdem steht die zentrale Recheneinheit CPU über Steuerleitungen S1 mit den Speichern 1, 2, 3 in Verbindung.The arrangement according to the invention consists essentially of a central processing unit CPU which works together with a first and a second data memory 1 and 2 as well as with a program memory 3 . The memories 1, 2, 3 are connected to one another and to the central processing unit CPU via a data bus D and an address bus A. In addition, the central processing unit CPU is connected to the memories 1, 2, 3 via control lines S1.
Die zentrale Recheneinheit CPU enthält einen Prozessor 4, einen Adressdecoder 5 und eine Umschaltlogik 6. Der Adressdecoder 5 steht eirigangsseitig mit dem Adressbus A, die Umschaltlogik 6 steht eingangsseitig mit dem Datenbus D in Verbindung. Der Adressdecoder 5 hat mehrere Ausgänge, über die entsprechend einer am Eingang des Adressdecoders 5 anliegenden Adresse verschiedene Einrichtungen des gesamten Steuersystems freigegeben werden können. Das in der Zeichnung dargestellte Ausführungsbeispiel zeigt nur den erfindungswesentlichen Teil eines solchen Steuersystems, weshalb hier die genannten Einrichtungen nicht im einzelnen dargestellt sind.The central processing unit CPU contains a processor 4, an address decoder 5 and switching logic 6. The address decoder 5 is connected to the address bus A on the input side, and the switching logic 6 is connected to the data bus D on the input side. The address decoder 5 has a number of outputs via which various devices of the entire control system can be enabled in accordance with an address present at the input of the address decoder 5 . The exemplary embodiment shown in the drawing shows only the part of such a control system that is essential to the invention, which is why the devices mentioned are not shown in detail here.
- Unter den Ausgang a kann der Adressdecoder 5 die Umschaltlogik 6 einschalten. Der Datenbus D ist mit der Umschaltlogik 6 durch eine Leitung S2 verbunden, über die der Akkumulator-Inhalt des Prozessors 4 durch einen «Out»-Befehl an die Umschaltlogik weitergeleitet wird. Gibt die Umschaltlogik 6 an ihrem Ausgang u beispielsweise eine logische «1» ab, so. wird der Datenspeicher 1 freigegeben und der Datenspeicher 2 gesperrt. Umgekehrt wird bei Abgabe einer logischen «0» am Ausgang u der Datenspeicher 2 freigegeben und der Datenspeicher 1 gesperrt. Sollte auch der Freigabeeingang E2 des zweiten Datenspeichers 2 durch Anlegen einer logischen «1» den Datenspeicher 2 freigeben, so müsste lediglich dem Freigabeeingang E2 ein hier nicht dargestellter Inverter vorgeschaltet werden. Das vom Datenbus D zur Umschaltlogik 6 übertragene Signal kann durch einfache logische Schaltelemente dem Ausgang u zugeführt werden, wenn die Umschaltlogik 6 über den Ausgang a des Adressdecoders 5 eingeschaltet ist.- The address decoder 5 can switch on the switching logic 6 under the output a. The data bus D is connected to the switching logic 6 by a line S2, via which the accumulator contents of the processor 4 are forwarded to the switching logic by an "Out" command. If the switchover logic 6 outputs a logical "1" at its output u, for example, so. data memory 1 is enabled and data memory 2 is blocked. Conversely, if a logical "0" is emitted at output u, data memory 2 is enabled and data memory 1 is blocked. Should the enable input E2 of the second data memory 2 also enable the data memory 2 by applying a logical "1", then an inverter (not shown here) would only have to be connected upstream of the enable input E2. The signal transmitted from the data bus D to the switching logic 6 can be fed to the output u by means of simple logic switching elements when the switching logic 6 is switched on via the output a of the address decoder 5 .
Ist die Ablaufsteuerung in einer problemorientierten Programmsprache abgefasst und als interpretativer Code abgespeichert, so können Programme, interpretativer Code und Daten auf jeweils einen Adressbereich von beispielsweise 64K verteilt werden. Dabei kann der interpretative Code beispielsweise im ersten Datenspeicher 1 abgespeichert sein. In der Regel ist dann der Datenspeicher 2 für den Prozessor zugänglich, da in diesem die häufig gebrauchten Daten enthalten sind. Nur in dem Fall, in dem Programmstellen zum interpretativen Code zugreifen müssen, wird zu dem Datenspeicher 1 umgeschaltet. Diese Um-schaltung wird von dem Adressdecoder 5 in Verbindung mit der Umschaltlogik 6 in der oben beschriebenen Weise durchgeführt. Durch die erfindungsgemässe Anordnung wird die Erzeugung eines Umschaltsignals durch eine einfach aufgebaute Umschaltlogik erreicht. Bekannte komplexe auf aufwendige «Paging»-Einrichtungen mit Basisregistern, Addierlogik usw. werden für die Speicheradressierung nicht benötigt, wodurch der schaltungstechnische Aufwand wesentlich verringert wird.If the sequence control is written in a problem-oriented program language and stored as interpretative code, then programs, interpretative code and data can each be distributed to an address area of, for example, 64K. The interpretative code can be stored in the first data memory 1, for example. As a rule, the data memory 2 is then accessible to the processor, since it contains the frequently used data. Only in the case in which program points have to access the interpretive code is there a switchover to the data memory 1. This changeover is carried out by the address decoder 5 in conjunction with the changeover logic 6 in the manner described above. With the arrangement according to the invention, the generation of a switching signal is achieved by a switching logic of simple construction. Known complex paging devices with base registers, adder logic etc. are not required for memory addressing, which means that the outlay on circuitry is significantly reduced.
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1 Blatt Zeichnungen1 sheet of drawings