FR2630247A1 - Procede et systeme pour controler ou tester fonctionnellement a grande vitesse et avec une grande precision des memoires se trouvant dans des unites a microprocesseurs - Google Patents

Abstract

L'invention concerne un procédé et un système pour contrôler ou tester fonctionnellement à grande vitesse et avec une grande précision des mémoires se trouvant dans des unités ou dispositifs à microprocesseurs soumis au test, le système de test étant effectivement relié en permanence à la structure de bus de l'unité soumise au test pendant l'exécution d'un test et opérant à la vitesse d'horloge de l'unité soumise au test; le programme de test peut être mémorisé dans la propre mémoire de l'unité soumise au test ou bien il peut être électriquement transféré de la mémoire du système de test jusque dans la mémoire soumise au test en utilisant une technique de recouvrement de mémoire; la vitesse de test d'une mémoire peut être encore augmentée en exploitant avantageusement les particularités de déplacement et de comparaison de blocs de microprocesseurs récents; il est prévu un algorithme qui exploite ces particularités de déplacement et de comparaison de blocs.

Description

La présente invention concerne d'une façon générale le contr8le, ou test

fonctionnel de mémoires et elle se rapporte en particulier à une méthode et un système pour contr8ler ou tester fonctionnellement des mémoires dans des unités à microprocesseurs à des vitesses améliorées,

tout en maintenant un haut degré de précision.

Un test fonctionnel d'unités à microprocesseurs est utili-

sé pour localiser des défauts ou des erreurs qui affectent

le fonctionnement de mémoires ou microplaquettes semi-

conductrices, ou puces. Il a été reconnu par les spécia-

listes de ce domaine qu'un test fonctionnel qui localise tous les défauts possibles pouvant se produire est réalisé N

avec environ 2 accès, o N désigne le nombre d'emplace-

ments ou cellules adressables dans la mémoire, et qu'il n'est par conséquent pas applicable en pratique à cause de la complexité et du temps à passer. En conséquence, en pratique, un processus de test applicable doit concerner seulement les défauts qui risquent le plus de se produire, comme, par exemple, des cellules de données collées, des

décodeurs défectueux, des registres d'adresses ou de don-

nées défectueux, et des défauts entre des lignes d'adres-

ses et de données.

Un test capable de détecter les défauts les plus courants par exécution d'un certain nombre d'opérations dans chaque

adresse de mémoire est ce qu'on appelle le test opération-

nel qui progresse séquentiellement vers le haut et vers

le bas dans une gamme d'adresses entre des limites infé-

rieures et supérieures données, en effectuant les mêmes opérations, par exemple une écriture et une lecture, dans chaque adresse. Des chercheurs ont proposé dans l'art antérieur d'effectuer des tests opérationnels assez longs et rigides, par exemple jusqu'à 30N tests, soit en écrivant le même bit dans toutes les cellules, soit en écrivant un motif fixé de "uns" et de "zéros". Bien que de tels

tests localisent des défauts avec un haut degré de préci-

sion, ils prennent beaucoup de temps. Dans le brevet U.S. N 4 715 034, David M. Jacobson a proposé un algorithme de test de mémoire rapide qui nécessite seulement 5N opé- rations utilisant des données pseudoaléatoires pour détecter la plupart des défauts courants et a exploité le fait que la probabilité de non-détection d'un défaut était

extrêmement petite.

Lorsque les circuits de mémoires sont des mémoires à accès

sélectif (M1I) de systèmes à microprocesseurs, on a utili-

sé depuis de nombreuses années des dispositifs d'émulation de microprocesseurs pour effectuer des tests fonctionnels dans les processus de conception, de production, ou bien pour des tests de service et des réparations. Un exemple d'un tel système est décrit dans le brevet U.S. 4 455 654

de K.S. Bhaskar et al. Les performances de tests de mémoi-

res dans de tels systèmes à microprocesseurs, ou unités soumises à un test (UUT), sont typiquement limitées par

les relations, précisions/vitesse qui dépendent de l'ar-

chitecture de l'émulateur et de l'algorithme utilisé. Le dispositif d'émulation de microprocesseur qui contient un microprocesseur du même type que celui de l'unité UUT, est relié directement, ou par l'intermédiaire d'un module d'interface, avec la structure de bus de l'unité UUT, par

exemple, par une liaison directe à la prise du microproces-

seur de l'unité UUT. Tous les tests effectués par de tels

dispositifs d'émulation ont été réalisés jusqu'à mainte-

nant selon un mode à accès par bus, o le dispositif d'émulation établit des cycles individuels d'accès par bus

et agit dans chacun d'eux avant d'agir dans un autre. Ain-

si, le dispositif d'émulation connaît des adresses d'écri-

ture et de lecture et, pour un cycle de bus, il établit une connexion avec le bus d'unité UUT en relation avec une adresse spécifique préchargée, de telle sorte que la mémoire de l'unité UUT soit écrite à cette adresse, ou bien il fournit la valeur de la donnée mémorisée à cette adresse, en fonction de quoi un ordre d'écriture ou de lecture est produit. Ensuite, le dispositif d'émulation commute sur son circuit interne de façon à produire un autre ordre d'écriture avec une nouvelle adresse, ou bien de manière à recevoir une information lue dans la mémoire de l'unité UUT. Avec l'algorithme de Jacobson mentionné ci-dessus, un nouveau nombre pseudo-aléatoire est calculé

pour chaque adresse. Puisque l'utilisation de cycles indi-

viduels a'accès par bus a constitué la base des tests de mémoires RAil de l'art antérieur, qu'elles soient situées dans une unité centrale ou un groupe de blocs fonctionnels ou module, des augmentations des dimensions des mémoires se traduisent directement par plus de cycles d'accès par bus et par une augmentation correspondante du temps de test. En conséquence, même avec des algorithmes de tests rapides comme le processus de test fonctionnel de Jacobson

à probabilité de 5N pour mémoires RAM, la tendance à l'aug-

mentation de l'espace pour mémoires RAIM pose un problème en relation avec le temps nécessaire pour tester une

unité UUT.

Conformément à la présente invention, un procédé et un système de test fonctionnel rapide et de haute précision de mémoires dans des unités UUT à microprocesseurs fournit une nouvelle solution au problème de test de mémoires en

relation avec la fonction vitesse/précision, cette solu-

tion permettant d'obtenir un à deux ordres de grandeur d'augmentation de la vitesse tout en étant affectée par

une très petite diminution de précision.

Un système de test utilisant un microprocesseur du même type que celui de l'unité UUT est effectivement relié en permanence à la structure de bus de l'unité UUT, et sert de microprocesseur de remplacement lors de l'exécution

d'un programme de test à une vitesse établie par la pro-

pre horloge de l'unité UUT pour localiser des défauts dans la mémoire de l'unité UUT. Le programme de test peut être mémorisé dans la propre mémoire de l'unité UUT, ou de préférence dans la mémoire du système de test, et il est appliqué à l'unité UUT en utilisant une technique de recouvrement de mémoire. Le programme de test est mémorisé ou placé en recouvrement dans une partie de la mémoire de l'unité UUT qui n'est pas en train d'être testée pour dds

défauts. Avec maintien d'une liaison effectivement perma-

nente avec la structure de bus de l'unité UUT et avec l'exécution d'un programme de test à la vitesse d'horloge de l'unité UUT, il est possible d'obtenir une augmentation de vitesse de test supérieure d'un ordre de grandeur à la

vitesse obtenue dans l'art antérieur pour un test de mé-

moire du type à émulateur.

En conséquence, un objet de la présente invention est de

créer un procédé et un système pour tester fonctionnelle-

ment des mémoires dans des unités à microprocesseurs, o la vitesse de mémoire est augmentée d'au moins un ou deux ordres de grandeur tout en maintenant une grande précision

pour l'identification et le signalement de défauts.

Un autre objet de la présente invention est de créer un

algorithme de test fonctionnel qui exploite les particu-

larités de déplacement et de comparaison de blocs de micro-

processeurs récents.

Encore un autre objet de la présente invention est de créer

un système de test qui soit efficacement relié en perma-

nence à la structure de bus d'une unité dont la mémoire est en train d'être testée et qui exécute des instructions

de test de mémoire à la vitesse d'horloge de l'unité.

D'autres caractéristiques et avantages de ' i 'ven-ion

seront mis en evidence, dans la su-ite de la description,

donnée à titre d'exemple non limitatif, en référence aux dessins annexés dans lescuels:

la figure 1 est un schéma s-y.optique d'ensemble d'un s--s-

tème de test conforme à la présente invention;

la figure 2 représente une topographie de mémoire ut-lisa-

ble pour être placée sur une mémoire en cours de test; la figure 3 représente un exemple d'un mouvement de blocs de mémoire o une donnée peut être déplacée d'une gamme d'adresses de mémoire dans une autre; et la figure 4 est un graphique représentant un algorithme

de test de mémoires RAMi conforme à la pré-sente invention.

En référence à la figure 1, qui est un schéma synoptique d'ensemble, un système de test fonctionnel de dispositifs de mémoires dans des unités à microprocesseurs conforme à la présente invention comprend une unité centrale 10 qui est reliée électriquement à un module d'interface 12. Le module d'interface 12 est relié par l'intermédiaire d'un -25 câble 14 avec un connecteur 16 placé à une extrémité éloignée. Le connecteur 16 est adapté à et enfiché dans une prise de microprocesseur 18 d'une unité soumise au test (UUT) 20. Evidemment, si le microprocesseur était

fixé par brasage, le connecteur 16 représenterait un adap-

tateur de maintien.

Puisque les dispositifs de mémoires à tester sont logés à l'intérieur de l'unité UUT, les parties correspondantes de l'unité UUT 20 vont être décrites en premier lieu. Le microprocesseur, qui est normalement placé dans la prise 13, a été enlevé et a été remplacé par le cornnecteur o

de telle sorte que, en ce qui concerne l'unUtJ UUT 2C.

le module d'interface 12 apparaisse comme son micro-

processeur. La prise 18 est reliée à une structure de bus unité UUT 22 qui, comme cela est connu des spéc-ialises

de ce domaine, comprend typiquement une pluralité de 1l-

gnes d'adresses et de données, ainsi que des lignes d'états et de commande. La structure de bus UUT 22 est reliée à une mémoire à accès sélecti (RAE) 24 et à une mémoire morte (ROM) 26. Bien que la mémoire RMI 24 et la

mémoire ROM 26 soient représentées comme des unités sépa-

rées, en pratique réelle, elles peuvent être logées phy-

siquement dans la même puce ou ensemble. L'unité UUT 2C

comprend également un circuit d'horloge UUT 28, qui pro-

duit des impulsions d'horloge à une fréquence désirée pour le fonctionnement du microprocesseur de l'unité UUT et de circuits associés. L'unité UUT 20 représentée ici est incomplète et peut par conséquent constituer la partie centrale ou de coeur de l'un quelconque d'une grande diversité de systèmes à microprocesseurs comportant un dispositif de mémoires qui peut être testé avantageusement

conformément à la présente invention.

L'unité centrale 10 comprend, entre autres, un dispositif d'affichage 30 et un clavier à touches 32 et elle est capable de fournir des instructions au module d'interface 12 de façon à amorcer un test de mémoire et à signer les

résultats de ce test à un utilisateur. Des exemples d'équi-

pements disponibles dans le commerce et correspondant à l'unité centrale 10 sont les équipements "Micro-System Troubleshooters" de la série 9000 et "Digital Test System" de la série 9100, fabriqués par John Fluice Mfg. Co., Inc. Le module d'interface 12 est relié électriquement à l'unité centrale 10 par l'intermédiaire d'un câble 36 et d'une interface d'enzresorzie (1/Ci -C. Le module d'interface 12 est spécifiauement agenc de manre a rester une unité ULu aui util-se un rôpe.ar.iculier de mlcroprocesseur, par exemple un microprocesseur Intel G80286, et qui transmet en corresoondance à la structure de bus UUT 22, et reçoit de celle-ci, une 4information

compatible avec le langage-machine du microprocesseur par-

ticulier, des signaux: de svnchronisation et des niveau::

loZiques. Ainsi, les modules d'interfaces sont interc.an-

geables, et un utilisateur chcisit simplement celui qui

est conçu pour former une interface avec le type particu-

lier de microprocesseur employé dans l'unité UUT. Pour cet exemple, on va supposer que le microprocesseur de

l'unité UUT est le microprocesseur 80286 mentionné ci-

dessus et qu'en correspondance le module d'interface 12

comprend un noyau 80286 complet comportant un micro-

processeur (uP) 42, une mémoire R:L! 44, une mémoire

ROM 46, et l'interface I/O 40 précitée qui sont intercon-

nectées par des bus de données et d'adresses 48 et 50, respectivement. Des tampons de données et d'adresses 54

sont reliés aux bus de données et d'adresses 48 et 50.

Les tampons de données sont bidirectionnels et sont vali-

dés par un signal de commande provenant d'un circuit de synchronisation et commande 56. Les tampons d'adresses - 25 sont des tampons seulement pour sorties. Il est interposé entre les tampons de données/adresses 54 et le connecteur de microprocesseur 16 un circuit de protection et-un réseau de détection de niveau logique 58, qui protègent

les circuits du module d'interface 12 contre des surten-

sions et qui contiennent des résistances de source et de détection pour détecter des défauts de transmission de sorties. Pour ce module d'interface particulier, les entrées au microprocesseur provenant de l'unité UUT sont appelées des lignes d'états et les sorties vers l'unité

UUT sont appelées des lignes de commande.

L'unité centrale 10 et le module d'interface 12 interve-

nant dans le présent système sont largemen classicques;

cependant, la structure est agencée de mane-re à permeT-

tre une compréhension complde du nouveau mode opératoire de test de mémoire qui va épre décrit. Dans un mode

opératoire normal, typiquement appelé le mode de dépan-

nage, le fonctionnement de l'unité centrale et du module d'interface est sensiblement conforme à ce oui a été

décrit dans le brevet U.S. 4 453 64.

l0 Le mode opératoire intéressant est un second mode, ou

mode auxiliaire, appelé le mode "Rôt UUT" o le micro-

processeur 42 du module d'interface es: effectivement relié en permanence par l'intermédiaire de ses tampons

à la structure de bus UUT 22 de façon à servir de micro-

processeur de substitution pour exécuter les programmes internes propres à l'unité UU', tels que ceux contenus dans la mémoire ROM 26. Dans ce mode opératoire, le module d'interface 12 remplit des fonctions de microprocesseur telles que celles associées aux lignes d'états/commande, au traitement d'interruptions, à la synchronisation,à la mémorisation et à l'adressage d'entrée/sortie. Egalement,

et peut être ce qui est le plus important, le microproces-

seur 42 exécute les programmes à la vitesse établie par

l'horloge 28 de l'unité UUT.

Pour effectuer un test fonctionnel de la mémoire de

l'unité UUT, c'est-à-dire la mémoire RAM 24, des instruc-

tions ou programmes de test de mémoire peuvent être mémorisées dans la mémoire d'exécution de l'unité UUT et

être exécutées à partir de celle-ci, ou bien, de préfé-

rence, de telles instructions ou programmes de test de

mémoire peuvent être mémorisées dans et exécutées à par-

tir d'une mémoire "recouverte" qui est placée dans le

module d'interface 12.

Le recouvrement de mémo!re es- une aecr niue qui perme: à un s-vszme de tête de remplacer électriuement ses

propres instructions par les inszrucz ons eue son micro-

processeur tente de life dans la mémoire de programmes de l'unité en train d'être testée. Un recouvrement de

mémoire peut être effectué dans n'imporze quel emplace-

ment de mémoire UUT avant la même dimension que I'empla-

cement de la mémoire du sy-szme ce test qui es. occupé

par la mémoire de recouvrement.

Dans une réalisation préférée de la présente invention utilisant un microprocesseur S02S6, une mémoire RAM de recouvrement de huit kilooctets de mémoire RAM contiguë

est établie en utilisant une partie de la mémoire RmI 44.

La mémoire RA/I de recouvrement est établie sur une zone

de huit kilo-octets, normalement occupée par des instruc-

tions de réenclenchement de puissance et de mise en séquence en haut de la mémoire ROM de UUT. Se référer à

la figure 2.

La figure 2 représente une topographie d'une mémoire de 16 méga-octets comportant une adresse hexadécimale

o00 0000 en bas et FF FFFF en haut, et cela peut corres-

pondre de façon appropriée-à la mémoire de UUT comprenant la mémoire RAb! 24 et la mémoire R.M 26. A chaque fois que la mémoire RA/ de recouvrement est disposée de façon à commencer à une adresse particulière, comme dans ce cas à proximité du haut de la mémoire de UUT, et à chaque

fois qu'elle est validée, une opération de lecture à l'in-

térieur de la gamme d'adresses de la mémoire RAM de re-

couvrement renvoie des données mémorisées dans la mémoire RAM de recouvrement au lieu de renvoyer des données à partir de la mémoire de UUT. De cette manière, un code de

programme précédemment mémorisé dans la mémoire UUT re-

couverte n'est pas "vu" par le processeur et il le sera ensuite après que la mémoire R! de recouvrement sera invalidée. Les instructions ou programmes de tese de mémoire sonz chargées dans la mémoire R.i2 de recouvrement de huir kilo-octets, qui est validée dans le mode R "i UUT ez qui replace électriquement l'espace de huit kilo-octets en haut de la mémoire de UUT, en permetan. aux adresses restantes, c'est-à-dire presque toutes les adresses de la mémoire de UUT, d'être testées. Les résultats de tests sont accumulés dans des emplacements désignés dans e module d'interface 12, RAm; 44, à mesure que le programme de test se déroule. A la fin du programme de test, le mode RUM UUT est terminé et les résultats de tests sont renvoyés à l'unité centrale 10. En conséquence, on peut voir que, dans le mode RLN UCT, le module d'interface 12 reste effectivement relié en permanence à la structure de

bus de UUT et que les programmes de test de mémoire mémo-

risés dans la mémoire RAI de recouvrement sont exécutés

à la vitesse d'horloge de UUT, qui est établie par l'hor-

loge 28, ce qui permet d'obtenir une augmentation de vitesse d'un ordre de grandeur par rapport à un test de

mémoire du type-émulateur de l'art antérieur.

Dans des systèmes de tests de mémoires ne possédant pas la capacité de recouvrement de mémoire, l'avantage de la présente invention concernant la vitesse peut encore être obtenu en effectuant d'abord un positionnement et un test d'une partie suffisamment grande de la mémoire RPAM de UUT

pour contenir le programme de test de mémoire par utili-

sation de la technique d'accès par bus de l'art antérieur, puis en chargeant le programme de test de mémoire dans la partie testée de la mémoire RAMI de UUT pour tester le reste de la mémoire RAM de UUT en utilisant la présente invention. Cependant, un recouvrement de mémoire permet 1l d'obten-r une un peu plus grande validité des résultats

de tests puisque l'intégritb électrique du module dinzer-

face-12 est typiquement CnS re comme meil-:eure eue

celle d'une mémoire suspecte de l'unité VUUT.

Une autre oarticular=ité de la présenze invention qu-

résulte d'une auSmenzat-on de la vivesse de tese de la

mémoire consiste à u- l!ser ces ànstrucions a or enza-

tion en blocs ou en ciaene cuG sont sp,-cf-ques au proces-

seur soumis à émulation pour effectuer des transferts en mémoire analogues à DMA sans etre affectées par une

surcharge résulzant d'extraction et d'exécution d'instruc-

tions multiples pour chaque adresse testée pour la mémoire.

Des microprocesseurs récents, tels que le microprocesseur 80286, possèdent des caractéristiques de déplacement et de comparaison de blocs, qui permettent un déplacement et une comparaison de gros blocs de données à partir de gammes d'adresses. Par exemple, le microprocesseur 80286 est capable de déplacer jusqu'à 64 kilo-octets de données avec une seule instruction de déplacement de bloc. En

conséquence, au lieu d'utiliser une instruction de pro-

gramme de test de mémoire qui accéderait à des données à une seule adresse, il est possible d'accéder à des données

dans une gamme d'adresses.

En référence à la figure 3, il est représenté un exemple simple de mouvement de bloc. Un pointeur de source indique la première adresse dans un bloc qui, pour cet exemple, comporte cinq adresses. Une donnée est écrite dans les

cinq adresses. Un pointeur de destination indique la pre-

mière adresse d'un bloc de cinq adresses dans lequel une donnée doit être amenée. Alors que l'adresse suivante,

c'est-à-dire "6", est indiquée par le pointeur de desti-

nation, en réalité toute adresse désirée pourrait être indiquée. Lors de la réception d'un ordre, les données se _2

trouvant au:, adresses 1 à 5 sont déplacées respec:zive-

ment jusqu'au:z adresses "6" à "C" comme qé a les flèches sur la figure 9. .Linsi, en parzicu.ier pour des dispositifs ou unités à m-croprocesseurs ccmportant de grandes mémoires, une uii-sation d'op4rations de déplacement et de comparaison de blocs permet d'obtenir pour des tests de mémoire une au-r.enat-ion de vitesse dtun

ordre de grandeur supplémenzaire.

Un aigorilthme de test de mémoire qui utilise avantageuse-

ment des opérations de déplacement et de comparaison de blocs conformément à un aspect de la présente invention

est représenté schématiquement sur la figure 4. L'algo-

rithme comprend quatre balayages ou passages sur les adresses de la mémoire RvI, en effectuant trois opérations d'écriture ("écritures") et deux ou cinq opérations de lecture ("lectures") dans chaque emplacement, en fonction de l'agencement particulier et en employant des opérations de déplacement et de comparaison de blocs. En conséquence, chaque cellule fait l'objet d'un accès cinq fois pour un

algorithme 5N, ou huit fois pour un algorithme 8N.

En premier lieu, un bloc de données pseudo-aléatoires est écrit dans l'extrémité d'adresse inférieure de la mémoire RAN de UUT en train d'être testée. Cela correspond au bloc de référence représenté sur la figure 4 sous la forme d'un court segment proche de l'adresse de départ de chaque balayage vers le haut de la gamme d'adresses. La longueur du bloc de référence peut dépendre de la taille de la mémoire et des capacités de déplacement de blocs d'un microprocesseur donné; cependant, une longueur choisie de manière à être relativement valable pour des puissances mathématiques de deux évitera des problèmes courants de confusion qui sont imputables à une absence de détection,

par inadvertance d'erreurs de décodage d'adresses.

Ensuite, un logiciel ou des pointeurs, tels que des

pointeurs de source et de destination associes au micro-

processeur 80286, sont établis de telle sorte que des données puissent être lues dans la première adresse de la

mémoire R4 de UUT et puissent etre écrites dans le pre-

mier emplacement suivant le bloc de référence. Par exem-

ple, si le bloc de référence d'adresses est compris entre C et 99, le pointeur de source sera pointé sur l'adresse 0 et le pointeur de destination sera pointé sur l'adresse 100, et la donnée lue à l'adresse 0 sera déplacée et écrite dans l'adresse 100o Une opération de'déplacemenz en cha!ne est amorcée de façon à produire une reproduction du bloc de référence (par itération) jusqu'à ce que la dernière adresse soit atteinte. Cela peut être réalisé 1l pour l'algorithme 5N en utilisant le pointeur de source pour lire répétitivement le bloc de référence pendant que le pointeur de destination effectue le balayage de la gamme d'adresses de la mémoire, en transférant par copiage une donnée depuis l'emplacement du pointeur de source ou

inférieur jusque dans l'emplacement du pointeur de desti-

nation ou supérieur, ou bien pour l'algorithme 8N, les deux pointeurs peuvent effectuer le balayage de la mémoire en tandem, en maintenant le décalage de longueur d'un bloc à mesure qu'ils progressent vers le haut et jusqu'à ce que la dernière adresse soit écrite. Cela termine le

premier passage au travers de la mémoire.

Pour le second passage au travers de la mémoire, le bloc original de données pseudo-aléatoires fait l'objet d'une complémentation bit pour bit, puis il est écrit dans l'extrémité d'adresse inférieure de la mémoire RAMI de l'unité UUT en train d'être testée de façon qu'il devienne le bloc de référence. A nouveau, les pointeurs sont réglés sur la première adresse de la mémoire RAM! de UUT et sur le premier emplacement suivant la donnée pseudo-aléatoire compiémentée bit pour bit de tele sorte qu'une donnée puisse ere lue à l'adresse déf-ane par le pointeur de source et puisse être écrite à l'adresse définie par e pointeur de destination. Comme décrit ci-dessus pour le

premier passage dans la mémoire, une opération de dépla-

cement en cha!ne est effectuée, soit en remplissant la mémoire R.A de UUT avec une série de blocs de données complémentées. A ce moment, chaque cellule de données a effectué au moins une transition de valeur, en passant

1C par ex:emple de zéro à un, ou bien de un à zéro.

Ensuite, une opération de balayage vers le bas depuis l'adresse la plus haute jusqu'à l'adresse la plus basse est effectuée. Dans chaque emplacement, une donnée est lue, comparée avec sa valeur attendue, complémentée et ré-écrite. Si un emplacement renvoie une valeur qui ne correspond pas à la donnée attendue, le test est arrêté

et les résultats erronés sont notés. Au moment o l'adres-

se minimale est traitée, toutes les cellules de données

ont effectué des transitions entre les deux états logiques.

Pour le quatrième passage final dans la mémoire, une donnée se trouvant à l'extrémité d'adresse minimale de la mémoire RAM de UUT est lue et comparée avec la donnée pseudo-aléatoire d'origine. Ensuite, les emplacements

restants de la mémoire sont lus et comparés à leurs va-

leurs attendues. A nouveau, cela peut être réalisé pour l'algorithme 5N en utilisant le pointeur de source pour lire répétitivement le bloc de référence pendant que le pointeur de destination balaie la gamme d'adresses pour une lecture de la mémoire et pour une comparaison des données alors que, dans le cas d'un algorithme 8N, un balayage vers le haut de la mémoire est amorcé avec les pointeurs réglés pour effectuer une comparaison en chaîne entre des emplacements qui ont déjà été validés et des emplacements décalés vers le haut d'une longueur de bloc dans la mémoire. A nouveau, si un emplacement ne renvoie pas la valeur de dornale aTtendue, le test est arrêté et

les résultats erronés sont notes.

Les algorithmes de test fonctionnel décrits ci-dessus

peuvent être écrits sous la forme d'une série d-'instruc-

tions qui sont mémorisées dans la mémoire d'e:;écution de l'unité UUT 20 et qui sont exécutées à partir de cette mémoire, ou bien les instructions sont mémorisées dans et exécutées à partir d'une mémoire de recouvrement qui es=

placée dans le module d'interface 12 comme décrit ci-des-

sus. Le bloc de données pseudo-aléatoires peut être éta-

bli par un générateur de données pseudo-aléatoires qui 13 est placé soitdans le module d'interface 12 soit dans l'unité centrale 10. Il est à noter que les données pseudo-aléatoires pour tout le test doivent être calculées

seulement une fois et que la donnée initiale est réutili-

sée et est manipulée lorsque cela est appropriée. Le bloc de données pseudo-aléatoires peut être mémorisé dans la mémoire RAUI de recouvrement et peut être reproduit dans la zone correspondant au bloc de référence qui est située à l'extrémité d'adresse inférieure de la mémoire RAM de l'unité UUT. Egalement, des variantes évidentes peuvent modifier légèrement l'algorithme par rapport à un test de probabilité 5N ou 8B vrai, en fonction de la taille de la mémoire, de la quantité de données qu'un microprocesseur est capable de déplacer avec une seule instruction de déplacement de bloc et de la quantité de données pseudo-aléatoires calculées disponibles. Par

exemple, lors du premier passage dans la mémoire, la don-

née se trouvant dans le bloc de référence peut être écrite dans un certain nombre de blocs consécutifs de façon à créer un segment, qui est utilisé à son tour par les pointeurs de source et de destination pour un balayage

vers le haut au travers de la mémoire sous forme de se,-

ments ou même de groupes de segments. Dans une telle situation, certaines des adresses inférieures peuven:

être lues plus d'une -fois et, en conséquence, ces adres-

ses sont soumises à plus de huit accès.

En conséquence, on peut se rendre compte que l'exécution d'instructions de test de mémoire à la propre vitesse

d'horloge de l'unité UTT, et l'utilisation de par:icu:a-

rités de mouvement et de comparaison de blocs de micro-

processeurs récents augmentent sensiblement la vitesse à laquelle des mémoires d'unités à microprocesseurs peuvent être testées, bien qu'un nombre légèrement supérieur d'accès, par comparaison à l'algorithme de Jacobson de l'art antérieur, soit réalisé en chaque emplacement de mémoire. Egalement, du fait du nombre légèrement supérieur d'accès qui sont réalisés, la précision de détection d'erreurs est au moins aussi bonne, et peut-4tre meilleure,

que celle obtenue avec l'algorithme de Jacobson.

Bien qu'on ait décrit et représenté la réalisation préfé-

rée de l'invention et qu'on ait défini à titre d'illus-

tration le meilleur mode de mise en oeuvre de cette invention, il apparaftra aux spécialistes de ce domaine que l'invention est susceptible d'autres réalisations différentes et que ses divers détails sont susceptibles de modifications à de nombreux aspects, tout cela sans

sortir du cadre de l'invention. Par exemple, des algorith-

mes de tests de mémoires ROM peuvent être programmés dans _0 une mémoire de recouvrement ou UUT en vue de l'exécution

de tests de mémoires ROM, ou même ils peuvent être utili-

sés dans des systèmes basés sur des techniques dtémulation de mémoire. Dans le dernier cas, l'algorithme est chargé dans la mémoire exécutive, soumise à émulation, d'une unité UUT et il est exécuté par le processeur de l'unité

UUT sous la commande d'un svsteme de zesz.

Une autre variante consisterai= à utilIser un emula:eur DMA. (Accès Direct en Mémoireo comme l'inVerfce ce UU à la place d'un émulateur de processeur. Puiscue des

dispos itfs DM sont capables, par dafini=ion, d'effec-

tuer des transferts de blocs, l'uilisation d'algoriz--

mes de tests de mémoires à orientation de blocs. comme décrit ci-dessus, permettrait d'obtenir le m9me niveau

iO d'amélioration de vitesse que celui obzenu avec les r4a.

lisations préférées décrites ci-dessus.

Claims (7)

Revendications

1. Méthode de contrôle ou test fonctionnel d'une mémoire soumise à un test et reliée à une structure de bus dans une unité à microprocesseur, qui comprend également un

circuit d'horloge pour produire des signaux de synchro-

nisation, caractérisée en ce qu'elle comprend les étapes consistant: relier un système de test à ladite structure de bus, le microprocesseur dudit système de test et une mémoire dudit système de test contenant un ensemble d'instructions de test; - appliquer lesdits signaux de synchronisation provenant dudit circuit d'horloge audit microprocesseur du système de test; - transférer électriquement ledit ensemble d'instructions de test dans une partie prédéterminée de la mémoire soumise au test; et exécuter lesdites instructions de test sous la commande

dudit microprocesseur du système de test en réponse aux-

dits signaux de synchronisation, et en ce que ledit système de test reste effectivement relié en permanence avec ladite structure de bus pendant

l'exécution desdites instructions de test.

2. Méthode selon la revendication 1, caractérisée en ce que ladite étape de transfert électrique dudit ensemble

d'instructions est effectuée par une technique de recou-

vrement de mémoire.

3. Méthode selon la revendication 1, caractérisée en ce que ledit microprocesseur du système de test utilise des instructions de déplacement de blocs pour l'exécution

desdites instructions de test.

4. Méthode selon la revendication 1, caractérisée en ce que lesdites instructions de test consistent à ecrire une séquence pseudo-aléatoire de bits dans un segment fractionnel de ladite mémoire soumise au test de façon à créer un bloc de référence de cellules de mémoire, et ensuite à reproduire ledit bloc de référence dans une

partie restante de ladite mémoire soumise au test.

1O 5. Système pour tester fonctionnellement une mémoire soumise à un test, dans lequel la mémoire soumise au test

est reliée à une structure de bus dans une unité à micro-

processeur qui comporte également une horloge produisant

des signaux de synchronisation à une vitesse prédétermi-

née, caractérisé en ce qu'il comprend: - un microprocesseur du système de test relié à ladite structure de bus pour communiquer avec ladite mémoire soumise au test;

- une mémoire du système de test associée audit micropro-

cesseur du système de test et reliée à celui-ci, ladite

mémoire du système de test contenant un ensemble d'ins-

tructions de test; - des moyens pour transférer électriquement ledit ensemble d'instructions de test dans une partie de ladite mémoire soumise au test; et

- des moyens pour appliquer lesdits signaux de synchroni-

sation audit microprocesseur du système de test pour faire en sorte que ledit ensemble d'instructions de test soit exécuté à ladite vitesse prédéterminée, et en ce que ledit microprocesseur du système de test reste en communication directe avec ladite mémoire soumise au test pendant que les instructions de test dudit ensemble

sont exécutées.

o. S-'stème selon la revendication,, caractérise en ce que ledit microprocesseur du s7stmne de test est du même

type que celui de l'unité à microprocesseur.

7. Système selon la revendication 5, caractérisé. en ce que lesdits moyens pour transférer électriquement ledit ensemble d'instructions de test dans une partie de ladite mémoire soumise au test comprennent des moyens pour recouvrir une partie de ladite mémoire soumise au test

avec une partie de ladite mémoire du systbme de test.

8. Système selon la revendication 5, caractérisé en ce

que ledit microprocesseur utilise des capacités de dépla-

cement et de comparaison de blocs lors du test de ladite

mémoire soumise au test.

9. Système selon la revendication 5, caractérisé en ce que ledit ensemble d'instructions de test comprend un algorithme qui écrit une séquence pseudo-aléatoire de bits dans un bloc de référence de cellules adressables de ladite mémoire soumise au test et reproduit ledit bloc de référence à itération dans des cellules adressables restantes de façon à établir une base ou test pour des

erreurs en mémoire.