CN1035018A - 在以微处理器为基础的装置内用于对存贮器进行高速高准确度的功能测试的方法和系统 - Google Patents

Abstract

一种在待测的以微处理器为基础的装置或插件 板中对存贮器进行高速、高准确度的功能测试的方法 和系统，它包括一个在测试中永久有效地连到待测装 置的总线结构上、并按待测装置的时钟速率工作的检 测系统。测试程序可存贮在待测装置自己的存贮器 内，或者用存贮器覆盖技术将其从测试系统的存贮器 电转移至待测存贮器。利用较新型的微处理器的数 据块移动和比较的特点进一步提高了存贮器测试速 度。提供了利用块移动和比较特点的一种算法。

Description

本发明一般涉及存贮器的功能测试，尤其涉及在保持高度准确性的同时以更高的速度对以微处理器为基础的装置内的存贮器进行功能性测试的方法和系统。

以微处理器为基础的装置或插件板的功能测试被用来确定影响半导体存贮器和芯片操作的故障或差错的位置。本专业领域的技术人员都承认，对于确定可能发生的所有故障，一次功能测试要进行的存取访问次数为2N量级，其中N是该存贮器中可寻址的单元数，由于其复杂性和所需的时间，因此这种功能测试是不切实际的。作为一种实用的方法，任何可行的测试程序只能和最可能发生的那些故障相关，例如，被阻塞的数据单元、有故障的译码器、有故障的地址或数据寄存器、以及在地址线和数据线之间的故障等。

通过在每一个存贮器地址上进行某些操作能够检测最常见故障的一种测试是所谓跨步测试，即在指定的上、下边界之间的地址范围内上下跨步或顺序前进，在每一个地址上进行相同的操作，例如写和读。早期，本技术领域研究人员宁愿进行冗长而严格的跨步测试，例如进行高达30N次检验，或者把相同的位写入所有的单元内，或者写固定的“1”和“0”码型。虽然这种测试能够高准确地确定故障的所在，但却要耗费大量的时间。在美国第4，715，034号专利中，David    M.Jacobson给出了一个存贮器快速测试算法，它使用伪随机数据来检测大多数常见故障仅需5N次操作，他利用了如下的事实：故障检测不出来的概率是极小的。

在存贮器电路是以微处理器为基础的系统的随机存取存贮器（RAM）的情况下，多年来，在设计、生产或服务性测试和修理的过程中都使用微处理器仿真设备进行功能测试。在K.S.Bhaskar等人的美国第4，455，654号专利中描述了这种系统的实例。在这样的以微处理器为基础的系统中，或者在待测装置（UUT）中，存贮器测试的性能一般要受到兼顾准确度-速度的折衷方案的限制，这些折衷方案取决于仿真器的结构和所用的检验算法。含有与UUT的微处理器类型相同的微处理器的微处理器仿真设备直接连到或经过一个接口箱连到UUT的总线结构上，例如直接连到UUT的微处理器插座上。用这种仿真设备进行的所有测试都是按总线-存取方式完成的，在这种方式下仿真设备进行总线存取的单循环，并且该仿真设备作用于每一个这样的单循环上而后才开始进行另一个单循环。也就是说，仿真设备知道哪些地址要写入和读出，并且一个总线循环用一个预先加载到总线上的特定的地址进行一次到UUT总线的连接，这样，UUT存贮器或者在该地址上被写入，或者给出在该地址存贮的数据值，这取决于给出的是一个写入命令还是一个读出命令。然后，该仿真设备转接到其内部电路以产生另一个具有新地址的写入命令，或者处理从UUT存贮器读出的信息。用上面提到的Jacobson算法，算出每个地址的新的伪随机数。由于总线存取的单循环的使用一直是已有技术的RAM测试的基础，不管这种测试是在主机内进行还是在接口箱内进行的，存贮器容量的增加都要直接导致总线存取的多次循环，并且还要导致测试时间的相应增加。因此，即使采用诸如Jacobson的5N次概率的RAM功能测试程序，增加RAM空间的趋势在测试一个UUT所需的时间方面仍旧存在问题。

按照本发明，在以微处理器为基础的UUT内对存贮器进行高速、高准确度功能测试的方法和系统为存贮器测试的速度-准确度问题提供了一个新的解决方案，使其速度提高一至两个数量级，而准确度的变化（如果有的话）却极小。

将包括一个与UUT的微处理器类型相同的微处理器的测试系统永久有效地连到UUT的总线结构上，在按UUT自己的时钟提供的速率执行测试程序的过程中，该测试系统作为一个代用的微处理器，以便确定UUT存贮器中故障的所在。该测试程序可以存贮在UUT自身的存贮器内，或者，最好存贮在测试系统的存贮器内并且使用存贮器复盖技术加到UUT。测试程序存贮或复盖在UUT存贮器中当时不用于测试故障的部分。通过保持与UUT总线结构的永久有效的连接并且以UUT的时钟速率执行测试程序，即可实现比已有技术的仿真器型存贮器测试提高一个数量级的测试速度。

本发明另一个能提高存贮器测试速度的特点是使用了与某些较新型微处理器有关的面向数据块或数据串的指令。通过利用数据块的移动和比较的特点，就可以存取、移动和比较来自多个存贮器地址的数据，而不是象已有技术的系统那样每次一个地单个地址存取。

利用这样的数据块移动和比较特点的一种算法是一个5N次概率RAM测试算法，它包括四次扫描或通过RAM地址，其中进行三次定操作和二次读操作。首先，将一个伪随机位序列写入在RAM的低地址端的顺序地寻址的存贮器单元的预定范围内，从而提供一个参考数据块。然后，从该参考数据块上的第一个地址开始直至最高地址把相同的伪随机位序列顺序写入RAM的所有剩余单元，重复地复制出该参考数据块。第二次扫描该存贮器时，对该伪随机位序列求补，并且重复复制步骤以便对每个单元内的数据求补。对于第三次扫描，进行从最高地址至最低地址的向下扫描。在每一个单元，数据被读出，并且与其预定值比较、求补并且反向写入。在第四次和最后一次通过存贮器时，进行自RAM的低地址端至高地址端的向上扫描，同时来自每个单元的数据被读出并且与原始的伪随机位序列比较。

按照本发明的一个8N概率RAM测试算法包括RAM地址的四次扫描，其中进行三次写操作和五次读操作。这里，一个伪随机位的参考数据块由第一指示字读出并且被第二指示字写入到下一个相继的数据块内。这些指示字在第一次扫描中按它们的空间间隔关系一起移动，向上通过存贮器直到所有的单元被写入。在第二次扫描中，对该参考数据块中的伪随机位求补，并且利用指示字重复读和写操作。第三和第四次扫描基本上和5N测试的情况相同，唯一的不同是第四次扫描涉及每个单元的两次读操作以便比较由两个指示字指示的位。

因此，本发明的一个目的是提供在以微处理器为基础的装置内用于对存贮器进行功能测试的一种方法及其系统，其中测试速度至少提高一至两个数量级，同时能在识别和报告故障中保持高准确度。

本发明的另一个目的是提供一种功能测试算法，它利用了较新型微处理器的数据块移动和比较的特点。

本发明还有一个目的是提供一个测试系统，它被永久地有效地连到待测存贮器所属装置的总线结构上，该测试系统按照被测装置的时钟速率执行存贮器测试指令。

结合附图阅读下面的详细描述，本专业的普通技术人员将会明了本发明的其它目的、特点和优点。

图1是按本发明的一个测试系统的总体方块图;

图2描述了用于覆盖一个待测存贮器的存贮器图;

图3示出了存贮器数据块移动的一个实例，其中的数据可以从一个存贮器地址范围移到另一个范围;以及

图4示出了按照本发明的一个RAM测试算法图。

现在参照图1，这是按照本发明的以微处理器为基础的装置内用于对存贮器进行功能测试的测试系统的总体方块图，包括一个主机装置10，它与一个接口箱12电连接。接口箱12经电缆14连到在其远端的连接器16上。连接器16与待测的装置（UUT）20的微处理器插座18配接并且插入到该插座18内。当然，如果该微处理器是接合入的，连接器16可能代表一个转接适配器。

由于待测存贮器装置放置于该UUT内，所以首先讨论UUT20的有关部分。通常放置于插座18内的微处理器已被移去并且用连接器16代替，因此就UUT20而论，接口箱12以乎就是它的微处理器。一个UUT总线结构22被连到插座18上，该总线结构22，正如本专业技术人员所理解的那样，一般包括多个地址线和数据线，以及状态线和控制线。一个随机存取存贮器（RAM）24和一个只读存贮器（ROM）26被接到该UUT总线结构22上。虽然RAM24和ROM26是作为分开的单元描述的，但实际上可以将它们装在同一芯片或组件内。UUT20还包括一个UUT时钟电路28，它产生所要求频率的时钟脉冲以便执行UUT的微处理器和相关电路的操作。这里描绘的UUT20是不完整的，因此它可能代表具有能根据本发明进行方便测试的配有存贮器装置的各种以微处理器为基础的系统的中心或核心部分。

此外，主机装置10还包括一个显示器30和一个键盘32，能够向接口箱12发出指令来启动存贮器测试，并且还能向用户报告这种测试的结果。市场上可以买到的代表主机装置10的设备的实例是9000系列微系统故障寻找和9100数字式测试系统（由John    Fluke    Mfg.Co.，Inc制造）。

接口箱12经电缆36和一个输入/输出（I/O）接口40和主机装置10电连接。为了能测试装有某种类型微处理器（例如Intel    80286）的UUT，专门地设计了接口箱12，因此接口箱12能把与这种微处理器的机器语言、信号定时和逻辑电平相兼容的信息发送到UUT总线结构22，并且能从该总线结构22接收上述信息。也就是说，接口箱是可互换的，所以，用户可以按照在该UUT中使用的微处理器的具体类型简单的选择适用的接口箱。例如，让我们假定，UUT的微处理器是前述的80286，因此接口箱12就包括一整套80286的核心部件，即包括微处理器（μp）42，RAM44，ROM46以及分别通过数据总线48和地址总线50相互连接的前面提到的I/O接口40。数据和地址缓冲器54连到数据总线48和地址总线50。该数据缓冲器是双向的，并能被来自定时和控制电路56的一个控制信号启动。地址缓冲器是只有输出的缓冲器。一个保护电路和逻辑电平检测网路58被插在数据/地址缓冲器54和微处理器16之间，保护接口箱12的电路不受过压条件的影响，该网络58包括源和检测电阻以便检测输出驱动力的故障。对于该特定的接口箱，来自UUT的微处理器的输入称为状态线，而到UUT的输出称为控制线。

这里所确立的主机装置10和接口箱12是很普通的;但是，建立这种结构的目的是为了全面地理解将要讨论的这种新颖的存贮器测试的操作方式。按常规的操作方式（一般称之为故障查找方式），该主机/接口箱的操作基本上就如美国专利第4，455，654号中描述的那种操作。

这里感兴趣的操作方式是被称之为“RUN    UUT”的第二或辅助方式，在这种方式下，接口箱的微处理器42通过它的缓冲器被永久有效地连到UUT的总线结构22上，其作用是在执行诸如包含在ROM26中的UUT自己的内部程序的过程中作为一个替代的微处理器。按这种操作方式，该接口箱12就具有了与状态/控制线、中断处理、定时、以及存贮器和I/O寻址等有关的微处理器功能。还有，或许这是最有意义的，即微处理器42以由UUT时钟28提供的速率来执行这些程序。

为了实现UUT存贮器（即RAM24）的功能测试，可以将存贮器测试指令或程序存贮器在UUT的可执行存贮器内并且由此存贮器开始执行上述指令或程序，或者最好将这样一些指令或程序存贮在位于接口箱12内的“被覆盖的”存贮器内并且由此存贮器开始执行这些指令或程序。

存贮器覆盖是一项技术，它能使一个测试系统在电性能上用其自己的指令代换该微处理器企图从被测装置的程序存贮器中读出的那些指令。可将存贮器覆盖变换为任何UUT存贮器空间，该空间和被该覆盖存贮器占据的测试系统存贮器内的空间相同。

在使用80286微处理器系统的本发明的一个最佳实施例中，使用RAM44的一部分来提供相邻RAM的8K字节覆盖RAM。覆盖RAM被变换到在UUT的ROM顶部的通常由通电复位和引导指令所占据的。8K字节的程序区，现在参照图2。

图2是一个具有16M字节存贮器的存贮器图，其十六进制地址在底部为000000，在顶部为FF    FFFF，并且该存贮器可能是包括RAM24和ROM26的UUT存贮器。一旦在某一个特定地址开始变换该覆盖RAM，例如在接近UUT存贮器的顶部开始，并且启动该覆盖RAM，则在该覆盖RAM的地址范围内的一次读操作就返回被存贮在覆盖RAM内的数据，而不是返回到来自UUT存贮器的数据。按这种方式，该处理器“看不见”先前被存贮在被覆盖的UUT存贮器中的任何程序代码，在覆盖RAM被禁止后这些程序代码仍旧还在那里。

将存贮器测试指令或程序装入8K字节的覆盖RAM，该覆盖RAM按RUN    UUT方式被启动并且在电性能上代替了UUT存贮器顶部的8K字节的空间，这就使其剩余的地址，即几乎所有的UUT存贮器地址，都能被检查。在测试程序运行中测试结果被累积在接口箱12RAM44内的指定单元内。一旦完成了测试程序，就终止该RUN    UUT方式，并且将测试结果返回到主机装置10。由此可见，按RUN    UUT方式，接口箱12保持和UUT的总线结构22的永久有效的连接，并且按照由时钟28提供的UUT时钟速率执行存贮在覆盖RAM中的存贮器测试程序，其结果是和已有技术的仿真器类型存贮器测试相人俣忍岣吡艘桓隽考丁?

在不具有覆盖存贮器能力的存贮器测试系统中，也可以获得本发明的速度优势，其方法是首先定位和测试UUT的RAM的一个足够大的部分以便能够使用已有技术的总线存取技术容纳存贮器测试程序，然后把该存贮器测试程序装入UUT的RAM的待测部分以便能够使用本发明来检查UUT的RAM的剩余部分。但是，覆盖存贮器的测试结果的可信度略高一些，这是因为一般认为接口箱12的电整体性好于可疑的UUT存贮器装置。

使本发明的存贮器测试速度提高的另一个特点是使用了不同于仿真处理器的面向数据块或面向数据串的指令，以进行类似DMA（直接存贮器存取）的存贮器转移而不经受对每一个被测存贮器地址进行多次指令的提取和执行这样的辅助操作。较新的诸如80286微处理器都具有数据块移动和比较的特点，它能够从多个地址范围移动和比较大数据块。例如，80286能够随着单块移动指令能移动高达64K字节的数据。这样就可以存取来自于一个地址范围的数据，而不使用由单个地址存取数据的存贮器测试程序指令。

现在参看图3，其中示出了数据块移动的一个简单的例子。一个源指示字指示数据块中的第一个地址，本例中数据块有5个地址。数据被写入到这5个地址内。一个目标指示字指示出数据将要移入的一个五个地址数据块中的第一个地址，当目标指示字刚好指示到下一个地址（即“6”）时（实际上可指示任何期望的地址），根据命令，在地址1至5中的数据就分别被移动到地址6至10，如图3中箭头所示。因此，尤其是对具有大容量存贮器的以微处理器为基础的装置或插件板而言，采用数据块的移动和比较的操作使存贮器测试的速度又提高了一个数量级。

在图4中以图解的方式表示了按照本发明的一个方面利用数据块移动和比较操作的一种存贮器检验算法。该算法包括RAM地址的四次扫描或传递，在每一个单元进行三次写操作（“写”）和二次或五次读操作（“读”），这取决于具体实施方案，其中利用了数据块的移和比较操作。因此，对于5N算法而言每个单元被存取五次，或对于8N算法而言每个单元被存取八次。

首先，一个伪随机数据块被写入被测UUT的RAM的低地址端。这就变成了参考数据块，对每一个通过该地址范围的向上扫描而言该参考数据块在图4中被表示为接近起始地址的一个短的线段。参考数据块的长度依存贮器容量和给定的微处理器的数据块移动能力而定;但是，长度被选择成与2的幂次互素（relatively    Prime），这样的长度将能防止由于地址译码差错产生的普通混淆问题被偶然忽略。

其次，建立软件或者指示字，如和80286有关的源指示字和目标指示字，使得数据可从UUT的RAM的第一个地址被读出，并且可以被写入到参考数据块后边的第一个单元。例如，如果地址的参考数据块是0至99，则源指示字将指向地址0，而目标指示字将指向地址100，并且从地址0读出的数据将被移动并被写入地址100。一个数据串的移动操作被启动，使参考数据块被一再复制（重复地）直到最后一个地址时为止。为实现这个结果，对5N算法而言，在目标指示字通过该存贮器的地址范围向上扫描时，使用源指示字来重复读出参考数据块，从源或较低指示字的单元至目标或较高指示字的单元复制出数据，或者对8N算法而言，可穿过该存贮器一前一后地向上扫描两个指示字，从而在它们向上前进过程中保持了一个数据块长度的区距直到最后一个地址被写入时为止。这就完成了穿过该存贮器的第一次扫描。

对于存贮器的第二次扫描，原始的伪随机数据块被逐位求补，然后写到被测UUT的RAM的低地址端，由此即变成了参考数据块。再一次对UUT的RAM的第一个地址和按位求补的伪随机数据后边的第一个单元建立指示字，使得数据可由源指示字指定的地址被读出并且被写入到由目标指示字指定的地址。和以前对存贮器的第一次扫描一样，完成一次数据串移动操作，但这一次是用一系列求补数据块填充UUT的RAM。此刻，每一个数据单元至少已经进行了一次数值变换，例如从0变至1或从1变至0。

接着，进行从最高地址至最低地址的一次向下扫描。在每一个单元，数据被读出、与其期望值比较、求补、以及被反向写入。如果任何一个单元返回一个与期望值不相符的数值，该检查即中止并且记录下错误结果。到最低地址被处理时为止，所有的数据单元都已进行了通过两个逻辑状态的转换。

第四次和最后一次扫描存贮器时，在UUT的RAM的偷刂范说氖荼欢脸霾⑶液驮嫉奈彼婊萁斜冉稀＝幼哦脸龃嬷鞯氖Ｓ嗟ピ⑶液退堑钠谕到斜冉稀Ａ硗猓杂?N算法而言，完成这个结果，还可用源指示字反复读出参考数据块，同时，目标指示字通过该存贮器的地址范围向上扫描以读出和比较数据，在8N算法的情况下，用建立的指示字启动对该存贮器向上扫描，以便在已确认的单元和该存贮器中高一个数据块长度的单元之间进行一次数据串比较。再者，如果任何单元不返回该期望的数据值，则该测试中止并且记录下错误结果。

上述功能测试算法可写成一组指令，存贮在UUT20的可执行的存贮器内并且从该存贮器处开始执行，或者存贮在前述的设在接口箱12内的被覆盖的存贮器内并且从该存贮器处开始执行。伪随机数据块可由设置在接口箱12内或者设置在主机装置10内的一个伪随机发生器提供。值得注意的是，对整个测试的伪随机数据仅需计算一次，并且在适当的场合该原始数据是重复使用和操作的。伪随机数据块可存贮在覆盖的RAM内并且可以将其复制到UUT的RAM的低地址端的参考数据块区。还有，和真正的5N或8N概率测试明显不同的测试可能使这种算法略加改变，这取决于存贮器的容量、一个给定的微处理器能够按单个数据块移动指令所移动的数据量，以及可用的被计算的伪随机数据量。例如，第一次扫描存贮器时，可以将参考数据块中的数据写入多个相继的数据块中，从而得到一个数据段，该数据段又被源指示字和目标指示字用来在多个数据段内或者甚至于在几组数据段中对该存贮器进行向上扫描。在这种情况下，某些低地址可能不止一次地被读出，因此，这些地址存取的次数超过8次。

由此可以看出，以UUT自己的时钟速率执行存贮器测试指令，并且使用较新的微处理器的数据块移动和比较的特点极大地提高了以微处理器为基础的装置的存贮器的测试速度，尽管在每一个存贮器单元进行存取的次数略大于已有技术Jacobson算法。另外，由于进行存取的次数略大，所以故障检测的准确度至少和Jacobson算法达到的准确度一样高，或许更好一些。

尽管我已经表达和描述了我的发明的最佳实施例，并且借助于图示我已经提出了我考虑到的实现我的发明的最佳方式，但在本专业技术人员看来，本发明还能够有其它不同的实施方案，并且本发明的几个细节能够在各个明显的方面进行改动，而不会脱离本发明的广泛内含。例如，可以将ROM测试算法编程到覆盖存贮器或UUT存贮器内以便执行ROM测试，或者，甚至于可用在依据存贮器仿真技术的系统内。在后一种情况下，该算法被装入到一个UUT的被仿真的执行存贮器内，并且在一个测试系统的控制下由UUT的本身的处理器来执行这个算法。

另一种变通可能是使用一个DMA（直接存贮器存取）仿真器作为UUT的接口代替处理器仿真器。按定义，DMA设备能够进行块传输操作，因此使用这里所描述的面向数据块的存贮器测试算法可能得到的速度改进的程度应和这里描述的最佳实施例的速度改进程度相同。

Claims (20)

1、一种用于对具有多个可寻址单元的存贮器进行功能测试的方法，包括如下步骤：

(a)将伪随机位序列写入预定数目的相继被寻址的存贮器单元里，以提供一个参考数据块；

(b)通过反复读出所说的伪随机位序列并且将所说的位写入到第一方向中的后面的相继的数据块中，直至写入了所有存贮器单元时为止来复制所说参考数据块；

(c)对所说参考数据块的内容求补；

(d)通过反复读出求补的位并且将所说求补位写入到在所说的第一方向中的后面的相继数据块中，直至写入了所有存贮器单元时为止，来再次复制所说参考数据块；

(e)在和所说的第一方向相反的第二方向中顺序读出每一个单元，对其中的数据求补，并且将所说的求补数据反向写入所说的单元；

(f)在所说的第一方向中再次读出每一个单元，并且将所说的求补数据与所说伪随机位序列进行比较以检测差别，并且作出响应；

(g)识别出任何存贮器故障。

2、根据权利要求1所述的方法，还包括如下步骤：将在步骤（e）中从每一个单元读出的数据与一个期望值进行比较以检测差别，并且作出响应，识别任何存贮器故障。

3、根据权利要求1所述的方法，其中在所说的参考数据块中的存贮器单元数是与2的数学幂次互素的。

4、一种如根据权利要求1所述的方法，其中在步骤（b）和（d）中的复制是以第一指示字指示被读出单元和以第二指示字指示被写入单元完成的。

5、根据权利要求4所述的方法，其中所说的第一和第二指示字受控于来自相关处理器的数据块移动指令。

6、根据权利要求1所述的方法，其中所说的第一方向是从一个低地址至一个高地址，而所说的第二方向是从所说的高地址至所说的低地址。

7、一种对待测存贮器进行功能测试的方法，该存贮器接到以微处理器为基础的装置的总线结构上，该装置还包括一个时钟电路用于提供其中的定时信号，该方法包括如下步骤：

将一个测试系统连到所说的总线结构，所说的测试系统的微处理器和一个测试系统的存贮器，包含一组测试指令;

将来自所说时钟电路的所说定时信号接到所说的测试系统微处理器;

将这组所说测试指令电输送至所说的待测存贮器的预定部分;以及

根据所说的定时信号在所说的测试系统微处理器的控制下执行所说的测试指令，

其中在执行所说的测试指令的同时，所说的测试系统和所说的总线结构保持永久有效的连接。

8、根据权利要求7所述的方法，其中所说的电转移所说的这组指令的步骤是通过存贮器覆盖技术实现的。

9、根据权利要求7所述的方法，其中所说的测试系统微处理器在执行所说的测试指令的过程中使用数据块移动指令。

10、根据权利要求7所述的方法，其中所说的测试指令包括将伪随机位序列写入到所说的待测存贮器的一部分程序段以提供存贮器单元的参考数据块，然后在所说待测存贮器的剩余部分复制所说的参考数据块。

11、一种对具有多个可寻址单元的存贮器从低地址到高地址的范围内进行功能测试的方法，该方法包括如下步骤：

（a）通过将所说的伪随机位序列自低地址开始第一次写入到单元的参考数据块并且在至高地址的整个所说的范围复制所说的参考数据块，来把伪随机位序列写入到所说的多个可寻址单元;

（b）通过对在所说的参考数据块中的位第一次求补并且在至高地址的整个所说的范围复制所说的参考数据块，来对在所说的多个可寻址单元内的所有位求补;

（c）从高地址至低地址的整个所说的范围内顺序读出每一个单元，并且对每一个单元里的位进行第二次求补以便恢复在步骤（a）中第一次写入的逻辑状态;以及

（d）自低地址至高地址的整个范围顺序读出每个单元，并且将每一个单元中第二次求补的位与所说的伪随机位序列进行比较以检查其间的任何差别。

12、根据权利要求11所述的方法，还包括下述步骤：响应被检查出的任何差别，指示存贮器故障。

13、根据权利要求11所述的方法，进一步包括下述步骤：将在步骤（c）中从每一个单元读出的位与一个预期值进行比较以检查差别，并且作出响应，识别任何存贮器故障。

14、根据权利要求11所述的方法，其中在步骤（a）和（b）中的所说的复制是由具有数据块移动能力的一个微处理器控制的。

15、一种用于对待检验的存贮器进行功能测试的系统，其中待测存贮器与以微处理器为基础的装置中的一个总线结构相连，该装置具有以预定速率提供定时信号的时钟，该系统包括：

一个为与所说待测存贮器进行通讯而与所说总线结构相连的测试系统微处理器;

一个与所说的测试系统微处理器相关并且相连的测试系统存贮器，所说的测试系统存贮器包含一组测试指令;

用于将所说的这组测试指令电转移至所说的待测存贮器的一部分的装置;以及

用于将所说的定时信号连到所说的测试系统微处理器使所说的这组测试指令能按所说的预定速率被执行的装置，其中在执行所说的这组测试指令时，所说的测试系统微处理器和所说的待测存贮器保持直接通讯状态。

16、根据权利要求15所述的系统，其中所说的测试系统微处理器的类型和以微处理器为基础的装置的微处理器类型相同。

17、根据权利要求15所述的系统，其中所说的用于将所说的这组测试指令转移至所说的待测存贮器的一部分的装置包括用于将所说的待测存贮器的一部分与所说的测试系统存贮器的一部分进行覆盖的装置。

18、根据权利要求15所述的系统，其中所说的微处理器在测试所说的待测存贮器过程中使用了数据块移动和比较的能力。

19、根据权利要求15所述的系统，其中所说的这组测试指令包括一种算法，该算法是将伪随机位序列写入所说的待测存贮器的可寻址单元的参考数据块中，并且将所说的参考数据块反复复制入其他可寻址单元内以便为测试存贮器故障奠定基础。

20、一种用于对具有多个可寻址单元的待测存贮器从低地址至高地址的范围内进行功能测试的测试系统，该系统包括：

通过自低地址开始将所说的伪随机位序列第一次写入单元的参考数据块并且通过在至高地址的所说范围反复复制所说的参考数据块把伪随机位序列写入所说的多个可寻址单元的装置;

通过对在所说的参考数据块内的位第一次求补、并且在至高地址的所说的范围反复复制所说的参考数据块、来对在所说多个可寻址单元内的所有位求补的装置;

用于顺序地从高地址至低地址的范围内读出每一个单元，并且对每一个单元中的位第二次求补的装置;

用于在从低址至高地址的范围内顺序读出每个单元、并且用于将每一个单元内第二次求补的位和所说的伪随机位序列进行比较、以检测其间任何差别的装置;以及

用于响应所说的差别指示存贮器故障的装置。

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