FR2467510A1 - Procede et dispositif de transmission d'une sequence de mots d'information numerique - Google Patents

Abstract

L'invention concerne la transmission d'une information numérique. Un dispositif de transmission d'une information numérique comprend notamment un convertisseur 1 qui présente en parallèle 2N mots reçus en série, un circuit répartiteur 3 qui répartit ces mots en mots pairs et en mots impairs, un circuit de retard 5 qui retarde les mots impairs et des codeurs à correction d'erreur 4A, 4B qui codent indépendamment les mots pairs et les mots impairs selon un code correcteur d'erreur. Application aux enregistreurs de signaux sonores sous forme numérique. (CF DESSIN DANS BOPI)

Description

La présente invention concerne un procédé et un dispositif de transmission

de mots d'information numérique et elle porte plus particulièrement sur une technique de codage/décodage selon laquelle plusieurs mots d'information sont codés avec un code correcteur d'erreur ayant une capacité de correction d'erreur élevée, de façon qu'on puisse retrouver les mots d'information d'origine après émission, enregistrement, etc.

L'émission et l'enregistrement de données numéri-

ques ont de nombreuses applications. Dans l'une de ces applications, on convertit un signal analogique de son en un signai numérique et on enregistre directement le signal numérique, comme par exemple au moyen d'un magnétoscope du type à têtes tournantes ou au moyen d'un enregistreur à têtes fixes ayant une densité d'enregistrement élevée. Le signal de son converti sous forme numérique est représenté de façon générale par un signal en modulation par impulsions et codage (MIC), et la technique d'enregistrement de ces signaux de son convertis sous forme numérique, soit au moyen

de magnétoscopes à têtes tournantes, soit au moyen d'enregis-

treurs à têtes fixes, constitue ce qu'on appelle l'enregis-

trement MIC.

Bien que les enregistreurs MIC offrent l'avantage d'une précision élevée permettant de reproduire fidèlement un signal de son d'origine, les enregistreurs MIC et de

façon générale les systèmes de transmission de données numé-

rique, présentent l'inconvénient qui consiste en ce que le bruit, les parasites, les pertes de signal, etc., peuvent se manifester dans la voie de transmission, dans l'organe

émetteur (enregistreur) ou dans l'organe récepteur (repro-

ducteur), en détruisant ainsi des signaux MIC individuels.

Une telle perte de données peut entraîner des erreurs impor-

tantes dans le signal reproduit, ce qui peut par exemple perturber le signal de son reproduit. Pour tenter de réduire l'importance de ce problème, on a proposé d'utiliser des codes correcteurs d'erreurs. Les signaux MIC (ou d'autres

mots d'information) sont alors codés avec ces codes correc-

teurs d'erreurs de façon à permettre de corriger ou de com-

penser les mots erronés au niveau de l'organe récepteur des

données (ou reproducteur). Si les mots de données contien-

nent des erreurs qui dépassent la capacité de correction du

code correcteur d'erreur, on compense ces erreurs en rempla-

gant les mots erronés par des mots qui sont obtenus par

approximation à partir des mots de données corrects.

Les techniques classiques de codage correcteur

d'erreur sont souvent impuissantes à récupérer l'informa-

tion numérique qui résulte d'opérations de montage sur un

support d'enregistrement magnétique. Si par exemple on enre-

gistre des signaux MIC sur des pistes longitudinales d'une

bande magnétique, on peut accomplir des opérations de monta-

ge soit en raboutant deux bandes (par exemple la bande A et la bande B), soit par un montage électronique (par exemple en remplaçant les signaux MIC d'origine par de nouveaux signaux MIC à partir d'un point de montage et dans toute la

suite). Généralement, lorsque l'information qui est enregis-

trée sur la bande magnétique est reproduite à partir de celle-ci, il apparalt à proximité du point de montage (soit le point de montage par mise bout à bout, soit le point de montage électronique) des erreurs multiples qui peuvent

dépasse.r la capacité de correction d'erreur du code correc-

teur d'erreur avec lequel les signaux MIC sont codés. Ces erreurs multiples constituent ce qu'on appelle des erreurs en paquet, dans lesquelles un "paquet" de signaux MIC situés d'un c8té ou de l'autre du point de montage sont déformés ou affectés par des erreurs. Ces erreurs en paquet apparaissent au moment de la reproduction sous la forme de plusieurs mots de données erronés consécutifs. Pour réduire

l'effet de ces erreurs en paquet, il a été proposé d'emplo-

yer une technique d'entrelacement dans laquelle, par exem-

ple, des mots de données qui ne se suivent pas dans l'ordre normal, sont assemblés ou entrelacés de façon à former un bloc de données. Ce bloc de données peut être formé par exemple par les mots n0 1, n0 47, n0 68, n0 125,.,. etc.

Même si plusieurs mots d'un tel bloc de données sont défor-

més par une erreur en paquet, lorsque ces sous-mots sont remis dans l'ordre normal au cours de la reproduction, les

erreurs en paquet sont suffisamment dispersées pour se présen-

ter sous la forme d'erreurs aléatoires. Ainsi, les données qui pouvaient constituer un bloc d'origine et qui ont été

entrelacées pour former un bloc de données en vue de l'enre-

gistrement ne sont que partiellement perdues lorsque ce bloc de données est remis dans l'ordre normal au cours de la reproduction. Cependant, même si les mots erronés sont dispersés, le nombre de ces mots erronés peut être suffisant pour dépasser la capacité de correction d'erreur du code correcteur d'erreur, rendant ainsi pratiquement impossible

une correction d'erreur satisfaisante.

Une autre technique qui a été proposée pour éviter les erreurs en paquet qui peuvent être dues par exemple à une opération de montage, consiste à enregistrer une seule voie d'information de données dans plusieurs pistes de façon à abaisser la probabilité que tous les mots de données d'un

seul bloc de données soient simultanément erronés. Par exem-

ple, des signaux MIC et un signal de code correcteur (ou détecteur) d'erreur peuvent constituer un seul bloc de code correcteur d'erreur, ce bloc étant réparti dans plusieurs pistes parallèles pour l'enregistrement. Le code utilisé peut être le code rectangulaire optimal. Ainsi, un bloc de code correcteur d'erreur peut être enregistré sous la forme de plusieurs mots, chaque mot étant enregistré dans une piste

séparée et ces mots étant alignés dans la direction transver-

sale de la bande. Cependant, avec cette technique à plusieurs pistes il est possible qu'à proximité du point de montage, c'est-à-dire dans la partie comportant des erreurs multiples,

un nombre relativement élevé de mots du bloc de code correc-

teur d'erreur soient erronés, empêchant ainsi la correction

d'erreur et la compensation d'erreur.

Le brevet DT 2 916 973 décrit encore une autre technique qui a été proposée pour récupérer les données dans

une partie de bande magnétique présentant des erreurs multi-

ples. Dans cette technique, les mots de données qui sont reproduits à partir de la bande magnétique sont écrits dans une mémoire, puis ensuite lus dans cette mémoire. Lorsque les données sont reproduites à partir de la partie de la bande magnétique comportant des erreurs multiples, ces données ne sont pas enregistrées dans la mémoire. En effet, du fait qu'on s'attend à ce que ces données contiennent un nombre élevé de mots erronés, on évite l'enregistrement de ces mots erronés. De Ce fait, l'information qui a été enregistrée dans la partie de la bande magnétique comportant des erreurs multiples n'est pas reproduite. Pour minimiser l'effet de cette perte de données, on fait-rejoindre les mots corrects qui sont reproduits avant la partie comportant des erreurs multiples et les mots de données corrects qui sont reproduits après la partie comportant des erreurs multiples, afin que les signaux reproduits "sautent" effectivement la partie comportant des erreurs multiples. Pour aider cette réunion des mots de données corrects, on augmente la vitesse à laquelle la bande magnétique est entratnée, à partir de sa vitesse normale de reproduction, lorsqu'on atteint la partie comportant les erreurs multiples. Cependant, cette variation de la vitesse de la bande nécessite une variation synchrone de la fréquence des signaux d'horloge qu'on utilise pour enregistrer et lire les mots de données corrects, ainsi que de la fréquence des signaux d'horloge qu'on utilise pour traiter les données reproduites. La commande appropriée du générateur de signaux d'horloge et des circuits de rythme est très complexe. De plus, si un code de temps est enregistré sur la bande magnétique, cette technique est très difficile à mettre en oeuvre lorsqu'on utilise le code de temps comme

base pour les signaux d'horloge.

La technique dite du double enregistrement est encore une autre technique de codage à correction d'erreur qu'on a proposé pour un enregistreur MIC à têtes fixes. Dans

le double enregistrement, chaque mot de données est représen-

té par un mot principal et par un sous-mot identique. Le mot principal et le sous-mot sont enregistrés dans des pistes parallèles. Selon une variante de la technique du double enregistrement, le mot principal et le sous-mot identiques sont décalés mutuellement dans le temps de façon à décaler leurs positions d'enregistrement respectives. Ainsi, le mot de données principal n0 1 peut être enregistré en alignement avec le sousmot n0 55. Selon une variante, les mots principaux et les sous-mots décalés dans le temps peuvent être entrelacés et enregistrés sur une piste commune. Lorsqu'on reproduit ces mots enregistrés doubles, si on détecte qu'un mot de données principal est erroné, on le remplace par le sous-mot corres- pondant. On espère que, du fait du décalage temporel entre le

mot principal et le sous-mot, les erreurs multiples suscepti-

bles d'apparaître dans la partie à erreurs multiples de la bande d'enregistrement et qui pourraient affecter la séquence de mots de données principaux n'affecteront pas la séquence de sous-mots correspondante. Ainsi, dans la partie à erreurs

multiples, les mots de données principaux erronés sont rem-

placés par les sous-mots corrects, ces derniers étant enre-

gistrés dans une région qui est suffisamment éloignée de la partie à erreurs multiples. Cependant, la mise en oeuvre de cette technique de double enregistrement s'accompagne d'une redondance élevée, essentiellement du fait que chaque mot de données doit être enregistré en double, et elle nécessite également un dispositif relativement complexe. En outre, les mots principaux et les sous-mots ne subissent pas un codage de correction d'erreur indépendant, si bien que la capacité

de correction d'erreur de la technique de double enregistre-

ment est réduite, en particulier à proximité du point de mon-

tage. De plus, si un mot de données principal erroné qui est

reproduit à partir de la partie à erreurs multiples est rem-

placé par son sous-mot correspondant et si ce sous-mot est perturbé par du bruit, une perte de signal ou un phénomène analogue, la correction et la compensation de l'erreur sont impossibles. L'invention a donc pour but d'offrir un procédé et

un dispositif d'émission ou d'enregistrement d'une informa-

tion numérique qui suppriment les défauts et les inconvé-

nients mentionnés précédemment de l'art antérieur.

L'invention a également pour but d'offrir une tech-

nique perfectionnée de correction d'erreur et de compensation

d'erreur pour l'émission ou l'enregistrement de données numé-

riques.

L'invention a également pour but d'offrir un proc6-

dé et un dispositif de codage et de décodage de signaux MIC avec un code correcteur d'erreur qui est particulièrement

utile dans un enregistreur MIC.

L'invention a également pour but d'offrir une tech-

nique de codage à correction d'erreur qui, lorsqu'elle est utilisée dans un enregistreur MICipermet de réaliser une meilleure correction d'erreur et une meilleure compensation d'erreur, même dans une partie à erreurs multiples qui se trouve à proximité d'un point de montage sur le support

d'enregistrement.

L'invention porte sur un procédé et un dispositif destinés à transmettre une séquence de mots d'information

numérique, en vue de leur émission ou de leur enregistrement.

Les mots d'information sont séparés en séquences de mots d'information impairs et pairs. Les mots d'information impairs et pairs séparés sont mutuellement décalés dans le temps d'une quantité prédéterminée. Les mots d'information impairs sont codés selon un code correcteur d'erreur et les mots d'information pairs sont codés séparément avec un code correcteur d'erreur similaire. Les mots d'information

impairs et pairs codés et décalés dans le temps sont combi-

nés en un bloc d'émission et ce bloc d'émission est émis ou enregistré. Dans un mode de réalisation, on utilise chacune des séquences impaires et paires de mots d'information pour engendrer des mots de correction d'erreur impairs et pairs respectifs qui sont entrelacés respectivement dans les séquences impaires et paires. Pour la réception, ou la reproduction, on reçoit chaque bloc d'émission et on décode les mots d'information impairs et pairs à partir de leurs séquences respectives, de façon à corriger les erreurs qu'ils contiennent. On supprime le décalage temporel entre les mots d'information décodés impairs et pairs. Si un mot

d'information impair ou pair contient une erreur non corri-

gée, on forme un mot d'information impair ou pair correct approché par interpolation entre des mots d'information pairs et impairs décodés respectifs, et on utilise le mot d'information correct approché pour remplacer le mot non corrigé. On rétablit ainsi la séquence corrigée de mots d'information, qui est formée par les mots d'information

décodés et obtenus par approximation.

D'autres caractéristiques et avantages de l'inven-

tion seront mieux compris à la lecture de la description qui

va suivre de modes de réalisation, et en se référant aux dessins annexés sur lesquels: La figure 1 est un schéma synoptique d'un mode de réalisation de l'invention qui peut être utilisé par exemple dans un enregistreur MIC; La figure 2 est un schéma synoptique d'un autre mode de réalisation de l'invention qui est conçu de façon à reproduire les données qui sont codées par le dispositif représenté sur la figure 1; Les figures 3A-3E sont des diagrammes séquentiels utiles à la compréhension du fonctionnement du dispositif de l'invention, à proximité d'un point de montage sur le support d'enregistrement; La figure 4 est un schéma en partie sous forme synoptique et en partie sous forme logique d'un type de codeur qu'on peut utiliser dans le mode de réalisation de la figure 1; La figure 5 est un schéma en partie sous forme synoptique et en partie sous forme logique d'une version modifiée du codeur qui est représenté sur la figure 4;

La figure 6 est un diagramme utile à la compréhen-

sion de la technique de codage de l'invention; La figure 7 est une représentation schématique d'un bloc d'émission que produit le codeur de l'invention La figure 8 est un schéma synoptique d'un mode de réalisation d'un décodeur qui peut 9tre utilisé dans le mode de réalisation de la figure 2; La figure 9 est un schéma synoptique qui montre une version modifiée du décodeur de la figure 8;

La figure 10 est un diagramme utile à la compréhen-

sion du fonctionnement du dispositif de l'invention; Les figures l1A-liE sont des diagrammes séquentiels utiles à la compréhension du fonctionnement d'un autre mode

de réalisation de l'invention, à proximité d'un point de mon-

tage sur le support d'enregistrement; La figure 12 est un schéma synoptique d'un autre mode de réalisation d'un codeur qu'on peut utiliser dans le dispositif qui est représenté sur la figure 1; La figure 13 est un schéma synoptique d'un autre mode de réalisation encore d'un codeur qu'on peut utiliser dans le dispositif de la figure 1 La figure 14 est un schéma synoptique d'un autre codeur qu'on peut utiliser conformément à l'invention; et

La figure-15 est un schéma synoptique d'un déco-

deur qu'on peut utiliser pour récupérer les mots d'informa-

tion qui sont codés par le codeur qui est représenté sur la

figure 14.

On va maintenant se reporter aux dessins sur

lesquels on utilise toujours les mêmesréférences pour dési-

gner les éléments correspondants. La figure 1 est un schéma

synoptique qui représente un mode de réalisation d'un dispo-

sitif au moyen duquel une séquence de mots d'information numérique, comme des mots qui arrivent en série mot par mot, est codée d'une manière qui est conçue de façon à réduire au minimum la perte d'information due à des erreurs dans la transmission, l'enregistrement, la reproduction, etc. Une application préférée du dispositif qui est représenté sur

la figure 1 consiste à fournir des mots d'information numé-

rique traités de manière appropriée à un enregistreur MIC à

têtes fixes.

Un convertisseur 1 voie-2N voies, 2, comporte une borne d'entrée 1 qui est conçue de façon à recevoir la

séquence de mots d'information numérique qui peut par exem-

ple lui être appliquée en série mot par mot. Si chaque mot d'information est un signal MIC à 8 bits, chaque mot de 8 bits peut être fourni soit sous la forme de plusieurs bits

en série soit sous la forme de plusieurs bits en parallèle.

Si chaque signal MIC est fourni sous la forme d'un mot à bits en parallèle, la borne d'entrée 1 peut être constituée en réalité par huit bornes d'entrée séparées, chacune d'elles étant conçue de façon à recevoir un bit respectif du signal MIC. Le convertisseur 1 voie-2N voies, 2, est conçu de façon

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à convertir une seule voie de signaux MIC reçus en 2N voies en parallèle. Si par exemple le convertisseur 2 reçoit 2N mots d'information successifs, il peut comprendre 2N registres à décalage, chacun d'eux étant conçu de façon à recevoir et à enregistrer temporairement l'un respectif de ces 2N mots d'information. Lorsque le dernier registre à décalage est chargé, ces 2N mots d'information apparaissent

en parallèle en sortie du convertisseur. Ainsi, le conver-

tisseur 1 voie-2N voie, 2, peut comporter 2N bornes de sor-

tie, chaque borne de sortie fournissant l'un respectif des

- 2N. mots d'information. Ces 2N mots d'information appa-

raissent en sortie du convertisseur sous la forme de mots en parallèle. Chaque mot peut apparaître en série bit par bit ou, si on le désire, chaque borne de sortie peut être en fait constituée par huit bornes de sortie parallèles, afin que chacun des 2N mots d'information apparaisse sous la forme de

plusieurs bits en parallèle en sortie du convertisseur 2.

Les 2N mots d'information en parallèle qui appa-

raissent en sortie du convertisseur 1 voie-2N voies, 2, cons-

tituent par exemple des mots d'information W1, W2, W3,...

W2N. Ces mots d'information sont appliqués à un circuit

répartiteur pair/impair, 3, dans lequel les mots d'informa-

tion impairs sont séparés des mots d'information pairs. A titre d'exemple, le circuit répartiteur 3 peut comporter deux jeux de conducteurs, l'un des jeux étant connecté de façon à recevoir tous les mots d'information impairs qui apparaissent sur les sorties du convertisseur 2, tandis que l'autre jeu est connecté de façon à recevoir tous les mots d'information pairs qui apparaissent sur les sorties du convertisseur. Le

circuit répartiteur pair/impair 3 comporte un groupe supé-

rieur de N bornes de sortie sur lesquelles apparaissent tous les mots d'information pairs et un groupe inférieur de N bornes de sortie sur lesquelles apparaissent tous les mots d'information impairs. Ainsi, si par exemple huit signaux

MIC sont appliqués séquentiellement au convertisseur 1 voie-

2N voies, 2, les quatre mots d'information pairs, comme les mots W2, W4, W6 et W8 sont appliqués au groupe supérieur de

N bornes de sortie du circuit répartiteur 3, et simultané-

ment les quatre mots d'information impairs, comme les mots W1, W3, W5 et W7, sont appliqués au groupe inférieur de N bornes de sortie. Un circuit de retard 5 retarde les mots d'information impairs d'un retard qui est représenté ici par K. On verra que ce retard K est exprimé avec une unité qui

correspond au temps nécessaire pour émettre un bloc d'émis-

sion complet. Le retard K est ainsi égal au temps nécessaire

pour émettre K blocs d'émission.

Les N mots d'information pairs qui apparaissent sur le groupe supérieur de N bornes de sortie du circuit répartiteur pair/impair 3 sont appliqués à un codeur à correction d'erreur 4A dans lequel ils sont codés selon un code correcteur d'erreur approprié qui peut être choisi parmi les codes correcteur d'erreur connus de l'homme de

l'art. Les mots d'information impairs retardés qui apparais-

sent en sortie du circuit de retard 5 sont appliqués au codeur à correction d'erreur 4B dans lequel ils sont codés

selon un code correcteur d'erreur similaire. A titre d'exem-

ple, chaque codeur à correction d'erreur peut être un codeur du type à parité-qui produit un ou plusieurs mots de parité

pour chaque groupe de mots d'information qui lui est appli-

qué. Si on considère que les N mots d'information pairs forment un sousbloc pair et si on considère que les N mots d'information impairs forment un sous-bloc impair, le codeur à correction d'erreur 4A peut produire un ou plusieurs mots de parité pairs sous l'effet de chaque sous-bloc pair de mots d'information, tandis que le codeur à correction d'erreur 4B peut produire un ou plusieurs mots de parité

impairs sous l'effet du sous-bloc impair de mots d'informa-

tion. Si on suppose que chaque codeur produit M mots de correction d'erreur, l'information de sortie de chaque codeur est constituée par N + M mots de données, ces mots de données comprenant N mots d'information pairs ou impairs et M mots de correction d'erreur. Tous ces mots de données, c'est-à-dire 2(N + M) mots de données, sont appliqués à un générateur de code détecteur d'erreur 6 qui produit un mot de code détecteur d'erreur, comme un mot de code de contr8le par redondance cyclique. Les générateurs de code correcteur il d'erreur sont connus de l'homme de l'art et l'utilisation de mots de code détecteur d'erreur pour détecter la présence d'une ou plusieurs erreurs dans un bloc de mots de données est également connue. Tous les mots de données, y compris le mot de code détecteur d'erreur qu'on désigne également ici sous l'appellation de mot de données, sont assemblées en un bloc d'émission qui peut être par exemple constitué par le sous-bloc pair, formé de (N + M) mots de données, plus le sous-bloc impair formé de (N + M) mots de données, plus le

mot de détection d'erreur, plus un mot de synchronisation.

Ce bloc d'émission est de préférence émis ou enregistré, comme par exemple par un enregistreur MIC, sous la forme série mot par mot. Chaque bit de chaque mot de données peut être enregistré en série ou, selon une variante, tous les bits qui forment un mot de données peuvent être émis ou

enregistrés en parallèle.

Les blocs d'émission qui sont émis ou enregistrés par le dispositif qui est représenté sur la figure 1 sont récupérés par le dispositif qui est représenté sur la figure 2 et la séquence d'origine de mots d'information numérique

est reproduite. Le dispositif de la figure 2 peut faire par-

tie d'un récepteur de données numériques, d'un dispositif de

reproduction MIC, etc. Tous les mots de données qui consti-

tuent le bloc d'émission qui a été émis ou enregistré à l'origine sont reproduits sous la forme de mots en parallèle et sont appliqués au dispositif qui est représenté sur la

figure 2.

Comme on peut le noter, un ou plusieurs des mots de données figurant dans le bloc d'émission reçu ou reproduit peuvent être erronés. Les erreurs peuvent apparaître soit dans la partie émission/enregistrement, soit dans la voie de transmission ou dans le support d'enregistrement, soit dans la partie de réception/reproduction. De toute manière, si ces erreurs ne sont pas corrigées ou compensées d'une autre façon, elles peuvent entraîner une perte d'information ou une distorsion des données d'origine. Par exemple, si on utilise le dispositif représenté dans un système d'enregistrement/ reproduction MIC, les erreurs qui ne sont pas corrigées ou

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compensées de toute autre manière peuvent produire des para-

sites ou-une distorsion indésirables dans le signal de son analogique qui est finalement reproduit. Un décodeur de mot de détection d'erreur 7 reçoit le mot de code détecteur d'erreur ainsi que les mots de données impairs et pairs de façon à détecter les erreurs dans ces mots, dans le bloc d'émission reçu. Ainsi, comme il est représenté, les N mots d'information pairs ainsi que les M mots de correction

d'erreur pairs sont appliqués à un décodeur de mot de détec-

tion d'erreur; et les N mots d'information impairs ainsi que les M mots de correction d'erreur impairs sont également appliqués-à ce décodeur. On comprend que le décodeur de mot de détection d'erreur 7 est compatible avec le générateur de

code détecteur d'erreur 6. Ainsi, si le mot de code détec-

teur d'erreur est un mot de contrôle par redondance cyclique, le décodeur de mot de détection d'erreur 7 utilise ce mot

de contrôle par redondance cyclique pour détecter la présen-

ce d'une ou plusieurs erreurs dans le bloc d'émission. Si un ou plusieurs mots d'information ou un ou plusieurs mots de

correction d'erreur sont erronés, le décodeur de mot de détec-

tion d'erreur détecte une condition d'erreur et, comme il est indiqué en pointillés sur la figure 2, il produit un signal d'indicateur d'erreur qui est associé à chaque mot de données. Ce signal d'indicateur d'erreur indique la présence d'une erreur dans le bloc d'émission et il signale que le mot de données auquel il est associé peut être la cause de la condition d'erreur. On notera qu'un signal d'indicateur d'erreur peut être associé à un mot de données particulier,

même si ce mot n'est pas erroné.

Les (N + M) mots de données qui figurent dans le sous-bloc pair, ainsi que les signaux d'indicateur d'erreur

qui leur sont associés, sont appliqués au décodeur à correc-

tion d'erreur 8A; et les (N + M) mots de données impairs qui figurent dans le sous-bloc impair, avec les signaux d'indicateur d'erreur qui leur sont associés, sont appliqués

au décodeur à correction d'erreur 8B. Chaque décodeur uti-

lise les mots d'information et les mots de correction d'erreur

qui lui sont appliqués pour accomplir une opération de correc-

tion d'erreur dans le cas o les signaux d'indicateur d'erreur sont présents. Ces opérations de correction d'erreur sont connues de l'homme de l'art et elles dépendent naturellement du code correcteur d'erreur particulier qui est utilisé. Par exemple, si un sous-bloc, comme le sousbloc pair ou impair, comporte M mots de parité, le décodeur correction d'erreur peut être un décodeur de parité qui

utilise les mots de parité pour corriger les mots d'informa-

tion erronés. Les décodeurs à correction d'erreur 8A et 8B produisent ainsi des mots d'information corrects et, plus précisément, le décodeur à correction d'erreur 8A produit N mots d'information pairs corrects et le décodeur à correction d!erreur 8B produit N mots d'information impairs corrects.

Les mots d'information impairs corrigés sont appli-

qués à un circuit de retard 9 dans lequel ils sont retardés de K unités detemps. On voit que les mots d'information pairs sont retardés d'une durée X identique à celle qui a été utilisée pour retarder les mots d'information impairs

dans le dispositif de codage de la figure 1. Ainsi, le déca-

lage temporel qui a été établi dans le codeur est maintenant supprimé. De ce fait, les mots d'information pairs retardés qui apparaissent en sortie du circuit de retard 9 sont en coïncidence de temps avec les mots d'information impairs qui apparaissent en sortie du décodeur à correction d'erreur 8B. Les mots d'information pairs et impairs en coïncidence de temps sont appliqués à un assembleur pair/ impair, 10, dans lequel ils sont entrelacés. Si par exemple le circuit de retard 9 fournit les mots d'information pairs

W0, W2, W4 et W6 à l'assembleur pair/impair, et si le déco-

deur à correction d'erreur 8B fournit à l'assembleur les

mots d'information impairs W1, W3, W5 et W7, ces mots d'in-

formation sont entrelacés de manière que sur les sorties

consécutives de l'assembleur 10 apparaissent les mots d'in-

formation successifs W0, W1, W2... W6 et W7.

Il est possible qu'un certain nombre de blocs d'émission qui sont reçus ou reproduits dans le dispositif qui est représenté sur la figure 2 contiennent des erreurs multiples telles que la capacité de correction d'erreur des décodeurs 8A et 8B soit dépassée. Dans ce cas, certains des mots d'information qui apparaissent sur les sorties de

l'assembleur pair/impair 10 demeurent non corrigés. Néan-

moins, à cause du retard K qui a été communiqué par le cir- cuit de retard 5, on espère que, 'même en présence d'une erreur en paquet, des mots d'information pair et impair adjacents ne seront pas tous deux erronés. Ainsi, si les mots d'information pairs W2 et W4 sont erronés, on espère qu'aucun des mots d'information impairs W1, W3 et W5 ne sera erroné. On espère également qu'un mot d'information impair et un mot d'information pair adjacents ne seront pas

tous deux erronés. Ainsi, on peut corriger les mots d'infor-

mation pair ou impair isolés qui peuvent être présents sur les sorties de l'assembleur pair/impair 10. Tous les mots

d'information, c'est-à-dire les mots d'information WO, W1,...

W6, W7 sont appliqués au circuit de compensation d'erreur 11. Le circuit de compensation d'erreur à pour fonction de compenser un mot d'information qui demeure non corrigé. Un

tel mot d'information est identifié par le signal d'indica-

teur d'erreur associé qui demeure présent. Ainsi, si les signaux d'indicateur d'erreur qui sont associés aux mots d'information qui ont été corrigés sont restaurés, on en conclut que les mots d'information qui sont associés à des signaux d'indicateur d'erreur qui demeurent positionnés ne sont pas corrigés. Le circuit de compensation d'erreur 11

comprend de préférence des circuits d'interpolation qui cal-

culent une approximation d'un mot d'information impair ou

pair correct par interpolation portant sur des mots d'infor-

mation adjacents respectivement pairs ou impairs. On suppo-

sera par exemple que le mot d'information impair W3 demeure non corrigé, comme l'indique son signal d'indicateur d'erreur associé. Le circuit de compensation d'erreur 11 produit une

approximation du mot d'information W3 correct par interpola-

tion entre les mots d'information pairs adjacents W2 et W4.

Ainsi, on calcule une valeur moyenne de ces mots d'informa-

tion pairs adjacents et on l'utilise en tant qu'approximation

du mot d'information W3. De façon similaire, si le mot d'in-

formation W6 demeure non corrigé, on calcule une approxima-

tion de ce mot en déterminant la valeur moyenne entre les mots d'information impairs adjacents W5 et W7. On note que si chaque mot d'information est un signal MIC qui représente un niveau analogique correspondant, et si le niveau analogi- que correspond à un signal de son, du fait que le niveau du signal de son varie de façon relativement lente, on peut obtenir une bonne approximation d'un niveau échantillonné par interpolation, ou calcul de moyenne, portant sur les

niveaux d'échantillons de part et d'autre du niveau erroné.

Cet échantillon compensé ne sera pas perçu lorsque le signal de son d'origine sera reproduit. On peut si on le désire utiliser une technique d'interpolation d'ordre supérieur

pour obtenir une approximation d'un mot d'information correct.

Les mots d'information corrigés et compensés que produit le circuit de compensation d'erreur 11 sont appliqués à un convertisseur 2N voies-1 voie, 12, dans lequel les mots d'information, qui sont fournis sous la forme de mots en

parallèle, sont reconvertis en une seule voie de mots d'in-

formation en série. Ces mots d'information récupérés et pré-

sentés en série sont appliqués sur une borne de sortie 13 et ils sont pratiquement identiques aux mots d'information d'origine qui ont été appliqués sur la borne d'entrée 1 du

dispositif de codage qui est représenté sur la figure 1.

Naturellement, les mots d'information fournis en série peu-

vent se présenter soit sous la forme de mots à plusieurs bits en série, soit sous la forme de mots à plusieurs bits en parallèle. Si on utilise le dispositif représenté dans un enregistreur MIC, les signaux MIC qui apparaissent sur la

borne 13 sont reconvertis en signaux analogiques pour redon-

ner l'information de son d'origine. Ainsi, les signaux de son qui sont enregistrés sous forme MIC sont récupérés et reproduits.

Dans la description qui précède, on a supposé que

les blocs d'émission des signaux MIC codés selon un code correcteur d'erreur sont enregistrés sur une seule piste d'un support d'enregistrement approprié. Si on le désire, chaque bloc d'émission peut être enregistré sur plusieurs pistes. En outre, on peut coder simultanément plusieurs voies de signaux MIC, par exemple en utilisant plusieurs codeurs, et on peut enregistrer simultanément plusieurs

blocs d'émission sur plusieurs pistes.

On supposera que les mots de données numériques qui sont codés par le dispositif qui est représenté sur la figure 1 sont des signaux MIC et que ces signaux MIC sont

enregistrés sur une bande magnétique 14A. On supposera égale-

ment que d'autres signaux MIC, provenant d'une source diffé-

rente, sont enregistrés sur une bande magnétique 14B. Si on doit effectuer une opération de montage sur l'information présente sur ces bandes, afin que l'information qui se trouve sur la bande 14B suive l'information qui se trouve sur la bande 14A, comme par exemple en raboutant ces deux bandes à un point de raccord Ps, comme le montre la figure 3A, lorsque l'information qui est enregistrée sur les bandes raboutées est reproduite, les mots d'information pairs et impairs apparaissent de la manière qui est représentée sur la figure 3B. Pour faciliter la compréhension, la figure 3B représente les mots d'information pairs E a et Eb et les mots d'information impairs Oa et Ob enregistrés dans des pistes séparées sur les bandes 14A et 14B. On notera que les mots d'information pairs et impairs sont enregistrés dans une

seule piste dans des blocs d'émission successifs se présen-

tant sous la forme de mots en série. Le point de raccord PR

arrive à la tête de reproduction MIC fixe à l'instant Ts.

On voit sur la figure 3B qu'à des instants antérieurs à l'instant Ts, qui correspond au point de montage, les mots d'information pairs et impairs sont reproduits à partir de la bande 14A. Aux instants qui suivent le point de montage Ts, les mots d'information pairs et impairs sont reproduits à partir de labande 14B. Cependant, on remarque qu'à cause du circuit de retard 9, lorsque des mots d'information impairs Ob sont reproduits à partir de la bande 14B, les mots d'information pairs qui sont alors en coïncidence de temps avec eux sont les mots d'information pairs retardés Ea qui ont été reproduits à partir de la bande 14A et qui

sont retardés de K unités de temps.

24675 10

Si on représente entre crochets[jun mot d'infor-

mation corrigé (ou correct) reproduit à partir de la bande 14A ou de la bande 14B, du fait que les mots d'information impairs reproduits ne sont pas retardés dans le dispositif de décodage qui est représenté sur la figure 2, avant le

point de montage T les mots d'information impairs repro-

duits sont représentés par (OaJf et après le point de monta-

ge T, les mots d'information impairs sont représentés par

[Obi, ces mots d'information impairs étant appliqués au cir-

cuit de compensation d'erreur 11. A cause du circuit de retard 9, les mots d'information pairs corrigés (ou corrects) f Ea] proviennent de la bande 14A jusqu'à ce qu'on atteigne le point de montage retardé Tsk' ce point de montage retardé étant retardé de K unités de temps par rapport au point de montage T., comme le montre la figure 3C. Après ce point de montage retardé Tsk, il apparalt des mots d'information

pairs úEb 1 reproduits à partir de la bande 14B. Ainsi, pen-

* dant l'intervalle qui va du point de montage T8 au point de montage retardé T sk' les informations provenant des deux bandes magnétiques 14A et 14B coexistent, Ainsi, pendant cet intervalle, les mots d'information pairs [EaI qui sont reproduits à partir de la bande 14A coexistent avec les mots d'information impairs [Ob] qui sont reproduits à partir de

la bande 14B. Naturellement, ces mots d'information provien-

nent de sources différentes et ils coexistent à cause du

circuit de retard 9.

On voit que des erreurs multiples existent au point de montage Ts et, de façon similaire, des erreurs multiples existent au point de montage retardé.T sk. En outre, on peut s'attendre à l'existence d'erreurs multiples au voisinage du point de montage et du point de montage retardé, Ces parties à erreurs multiples sont définies par

les plages: (Ts - d) à (Ts +oi), et (Tsk - d) à (Tsk + ").

Dans ces parties ou plages à erreurs multiples, on peut s'attendre à ce que les erreurs qui apparaissent dans les mots d'information pairs et impairs reproduits dépassent la capacité de correction d'erreur des décodeurs b correction d'erreur 8A et 8B. Plus précisément, on s'attend à trouver des mots d'information impairs non corrigés dans la partie à erreurs multiples qui entoure le point de montage Ts; et on s'attend à trouver des mots d'information pairs non corrigés dans la partie à erreurs multiples qui entoure le point de montage retardé T sk Cependant, le circuit de compensation d'erreur 11 fournit des mots d'information pairs corrects [Ea] dans la partie à erreurs multiples qui entoure le point

de montage Ts, et le circuit de compensation d'erreur four-

nit des mots d'information impairs corrects [Ob] dans la par-

tie à erreurs multiples qui entoure le point de montage

retardé Tsk.

On choisit le retard K de façon que les parties à erreurs multiples respectives ne se chevauchent pas. Ainsi, la partie à erreurs multiples qui entoure le point de montage

Tsne chevauche aucune région de la partie à erreurs multi-

ples qui entoure le point de montage retardé Tsk. En outre, la longueur 2 (de chaque partie à erreurs multiples est fonction de l'étendue del'erreur prévue et de la capacité de correction d'erreur du co,4e correcteur d'erreur qu'on

utilise.

Comme le montre la figure 3D, les mots d'informa-

tion pairs corrects CEa] qui sont reproduits à partir de la bande 14A sont appliqués au circuit de compensation d'erreur

jusqu'à ce qu'on atteigne le point (Tsk - K). Pendant l'in-

tervalle allant de (Ts -C<) à (Tsk -C<), on ne peut pas obtenir des mots d'information impairs corrects à partir de la bande 14A. Ainsi, le circuit de compensation d'erreur 11 compense ces mots d'information impairs non corrigés par interpolation entre des mots d'information pairs adjacents [EaJ, pour produire des mots d'information impairs corrects approximatifs 01 a Ainsi, jusqu'à ce qu'on atteigne le point (T-s cd), le dispositif de décodage qui est représenté sur la figure 2 peut produire des mots d'information pairs et impairs corrects, [Ea1 et [Oal A partir du point (Ts -c<)

jusqu'au point (Tsk -0<), on peut reproduire des mots d'in-

formation pairs corrects [Ea] à partir de la bande 14A, mais on doit produire des mots d'information impairs compensés ou approximatifs 0' a / of De façon similaire, à partir du point (T. + "), le dispositif de décodage qui est représenté sur la figure 2 peut reproduire des mots d'information impairs corrects tlb]

à partir de la bande 14B et les appliquer au circuit de com-

pensation d'erreur 11. Cependant, du point (Ts +o(.) jusqu'au point (Tsk + "), on obtient à partir de la bande 14B des mots d'information pairs non corrigés. Ainsi, le circuit de compensation d'erreur 11 produit des mots d'information pairs corrigés approximatifs par- interpolation entre mots d'information impairs adjacents EOb)* Ces mots d'information pairs compensés ou approximatifs sont représentés par E'b sur la figure 3E. A partir du point (Tsk + 0<), c'est-à-dire -après l'achèvement de la partie à erreurs multiples retardée,

on peut reproduire à partir de la bande 14B des mots d'infor-

mation pairs et impairs corrects [Eb) et lob]. Naturellement, on voit sur la figure 3C qu'à partir du point de montage T., plus aucun mot d'information impair n'est reproduit à partir de la bande 14A. De façon similaire, à partir du point de montage retardé Tsk, les mots d'information pairs qui sont obtenus à partir de la bande 14A ne sont plus appliqués au circuit de compensation d'erreur 11. A partir du point (Ts +0<) jusqu'au point (Tsk - <), des mots d'information pairs corrigés [Ea] reproduits à partir de la bande 14A et des mots d'information impairs corrigés [ob] reproduits à partir de la bande 14B coexistent. De plus, dans cette

région, des mots d'information impairs interpolés ou appro-

ximatifs 0'a qui sont obtenus à partir de la bande 14A coexistent avec des mots d'information-pairs interpolés ou approximatifs E'b, qui sont obtenus à partir de la bande 14B. Dans cette région dans laquelle coexistent des données provenant des deux bandes, il est avantageux de mélanger progressivement les données provenant de la bande 14A avec celles qui proviennent de la bande 14B. Plus précisément, il est avantageux de diminuer ou d'atténuer progressivement les données provenant de la bande 14A, tout en augmentant progressivement les données provenant de la bande 14B. Cette opération est appelée fondu enchaTné et des circuits de fondu enchaîné de type approprié peuvent être branchés à la borne de sortie 13 (figure 2) afin de commuter progressivement les signaux MIC reproduits de la bande 14A à la bande 14B dans la région allant de (Ts + U) à (Tsk -o). Cette opération de fondu enchatné minimise les discontinuités dans les signaux qui pourraient par ailleurs être présentes au point de monta- ge T s. Ainsi, l'opération de fondu enchaîné donne un signal de son dans lequel les parasites ou les discontinuités résultant du montage des bandes 14A et 14B sont pratiquement imperceptibles.

On va maintenant considérer la figure 4 qui repré-

sente un mode de réalisation des codeurs à correction d'erreur 4A et 4B qu'on peut utiliser dans le dispositif qui est représenté sur la figure 1. La figuré 4 montre également un mode de réalisation du circuit répartiteur pair/impair 3 qui, comme il est représenté, peut être constitué par des conducteurs groupés de manière appropriée, afin d'appliquer les mots d'information pairs SW0 et SW2 au groupe supérieur de sorties du circuit répartiteur et d'appliquer les mots

d'information impairs SW1 et SW3 au groupe inférieur de sor-

ties. On suppose à titre d'exemple que chaque bloc d'émission est formé par quatre mots d'information. Naturellement on peut, si on le désire, combiner dans un bloc d'émission n'importe quel nombre 2N de mots d'information avec M mots

de correction d'erreur.

Si on désigne par n le numéro de chaque bloc d'émission (avec n = 1, 2, 3,

.), une séquence de mots d'information W4n représente les mots d'information pairs SWO, une séquence de mots d'information W4n + 2 représente..DTD: les mots d'information pairs SW2, une séquence de mots d'in-

formation impairs W4n + 1 représente les mots d'information impairs SW1 et une séquence de mots d'information impairs

W4n + 3 représente les mots d'information impairs SW3.

Ainsi, pour le bloc n0 O (n - O), SW0 est représenté par le mot d'information pair W0, SW2 est représenté par le mot

d'information pair W2, SW1 est représenté par le mot d'infor-

mation impair W1 et SW3 est représenté par le mot d'informa-

tion impair W3. Les mots d'information impairs SW1 et SW3 sont respectivement retardés par des circuits de retard 51

et 52 définissant chacun un retard de K unités de temps.

Les mots d'information pairs non retardés sont appliqués au codeur à correction d'erreur 4A et les mots d'information impairs retardés sont appliqués au codeur à correction d'erreur 4B. Comme le montre la figure 4, les deux codeurs à correction d'erreur ont pratiquement la même structure et

on utilise les mêmes références pour identifier les compo-

sants correspondants de chacun d'eux. Un générateur de mot

de parité 15, représenté sous la forme d'un circuit OU-

EXCLUSIF,. reçoit les bits successifs des mots d'informa-

tion SW0 et SW2 pour produire un mot de parité à partir d'eux. Ce mot de parité est représenté par un mot de parité P et un générateur de mot de parité 15 produit une séquence

de mots de parité P. P 4n sous l'effet des mots d'informa-

tion pairs, tandis qu'un mot de parité P impair, représenté par la séquence P4n + 1 est produit sous l'effet des mots d'information impairs. Les mots d'information pairs W4n et W4n + 2' en compagnie du mot de parité P pair, P4n' forment un sous-bloc P. De façon similaire, les mots d'information impairs W4n + 1 et W4n + 3, en compagnie du mot de parité P impair P4n + 1 forment un sous-bloc P impair. Les mots de données respectifs, c'est-à-dire les mots d'information et de parité, de chaque sous-bloc P sont entrelacés par des circuits de retard 16 et 162. Ainsi, le mot d'information pair W4n n'est pas retardé, le mot d'information pair W4n + 2 est retardé de d unités de temps dans le circuit de retard 161-et le mot de parité P, P4nest retardé de 2d unités de temps dans le circuit de retard 162. De façon similaire, dans le codeur à correction d'erreur impair 4B, le mot d'information impair W4n + 1 n'est pas retardé, le mot d'information impair W4n + 3 est retardé de d unités de temps dans le circuit de retard 161 et le mot de parité P, P4n + 1, est retardé de 2d unités de temps dans le circuit

de retard 162. Ainsi, les-mots de données dans chaque sous-

bloc P sont retardés sélectivement de façon à former un sous-bloc P entrelacé. Plus précisément, le sous-bloc P entrelacé pair est constitué par les mots d'information

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4n 4(n - d) + 2 en compagnie du mot de parité P, P4(n 2d) De façon similaire, le sous-bloc P entrelacé impair est formé par les mots d'information W4n + 1 et w4(n d) + en compagnie du mot de parité P, P4(n 2d) + 1 Chaque sous-bloc entrelacé P fait- l'objet d'un codage supplémentaire et un autre mot de parité est engendré sous l'effet de chaque mot de données qui forme le sous-bloc P entrelacé. Plus précisément, dans le codeur à correction d'erreur 4A, un autre générateur de mot de parité 18, qui est représenté schématiquement par un circuit OUEXCLUSIF, reçoit les mots de données entrelacés qui figurent dans le sousbloc P pair pour produire en réponse un mot de parité Q. Ce mot de parité est représenté par Q4n' De façon similaire, dans le codeur à correction d'erreur 4B, un générateur de mot de parité Q 18 engendre un mot de parité Q, Q4n + 1j sous l'effet des mots de données entrelacés qui font partie du sous-bloc P impair. Les mots entrelacés du sous-bloc P pair, en compagnie du mot de parité Q pair qui est engendré sous l'effet de ces derniers, forment un sous-bloc Q pair et les

mots de ce sous-bloc Q sont entrelacés en retardant sélecti-

vement chaque mot. De façon similaire, les mots du sous-bloc P entrelacé impair ainsi que le mot de parité Q qui est engendré sous l'effet de ces derniers, forment un sous-bloc Q impair. On entrelace les mots du sousbloc Q impair en les retardant sélectivement. Plus précisément, dans le sous-bloc Q pair, le mot d'information pair W4n n'est pas retardé. Le mot d'information pair W4(n - d) + 2 est retardé de (D - d) unités de temps dans un circuit de retard 17,, ce qui donne le mot d'information pair W4(n - D) + 2. Le mot de parité P, P4(n - 2d)' est retardé de 2(D - d) unités de temps dans un circuit de retard 172, ce qui donne le mot de parité P retardé, P4(n - 2D)- Enfin, le mot de parité Q, Q4n est retardé de 3(D d) unités de temps dans un circuit de retard 173 pour donner le mot de parité Q retardé Q4(n - 3D + 3d)Y Ces mots retardés sélectivement du sous-bloc Q pair sont ainsi entrelacés, ce qui donne un sous-bloc Q entrelacé pair qui est formé par des séquences de mots pairs SW0 et SW12$ une séquence de mots de parité P pairs SP10 et une séquence

a? mots de parité Q pairs, SQ10.

On voit que dans le codeur à correction d'erreur 4B, les mots qui figurent dans le sous-bloc Q impair sont retardés sélectivement par les circuits de retard 171, 172

et 173 de façon à former un sous-bloc Q entrelacé impair.

Plus précisément, le sous-bloc Q entrelacé impair est cons-

titué par les séquences de mots d'information impairs SW1

et SW13, représentées respectivement par les mots d'infor-

mation impairs W4(n - K) + 1 et W4(n - D - K) + 3' la séquence de mots de parité P, SP1l, représentée par p4(n - 2D K) + 1' et la séquence de mots de parité Q,

SQ1l, représentée par Q4(n - 3D + 3d - K) + 1.

Dans les expressions précédentes, on a K >D> d.

On a de plus: K> 3(D - d).

Les sous-blocs Q pairs et impairs entrelacés sont appliqués au générateur de code détecteur d'erreur 6 qui est représenté sur la figure 4 sous la forme d'un générateur de mot de contr8le par redondance cyclique. Ainsi, les mots entrelacés d'information et de correction d'erreur (par exemple de parité) sont utilisés pour former un mot de code de contr8le par redondance cyclique. Ce mot de contr8le par

redondance cyclique ainsi que les mots entrelacés qui cons-

tituent les sous-blocs Q pairs et impairs sont combinés avec un mot de synchronisation (non représenté) pour former un

bloc d'émission.

La figure 5 représente un autre mode de réalisa-

tion qu'on peut utiliser à la place de celui de la figure 4.

La configuration de la figure 5 est pratiquement similaire à celle qui est représentée sur la figure 4, à l'exception du fait que les circuits de retard qu'on utilise pour donner un retard de K unités de temps au sous-bloc Q entrelacé impair sont connectés à la sortie du codeur à correction

d'erreur 4B, au lieu de l'être à son entrée.

Dans les modes de réalisation des figures 4 et 5, le générateur de code détecteur d'erreur 6 est représenté sous la forme d'un générateur de mot de code de contr8le par redondance cyclique (ou en abrégé CRC). On notera que le

code de contrôle par redondance cyclique ne constitue simple-

ment qu'un type de code détecteur d'erreur qu'on peut utili-

ser dans l'invention. Dans le code CRC, les huit mots de données qui font partie d'un seul bloc d'émission sont exprimés sous la forme d'un polynôme sur GE(2), qui est un champ de Galois, ce polynôme étant divisé par un polynôme générateur déterminé pour obtenir un reste qui est additionné

au bloc 'd'émission Bous -la forme du mot de code CRC.

Lorsque ce bloc d'émission est reçu, ou reproduit à partir d'un support d'enregistrement, on forme un polynôme avec les données reproduites et les mots CRC, et on divise ce polynôme

par un polynôme générateur identique à celui qui a été utili-

sé dans le générateur CRC. Si cette division ne donne aucun reste, on en conclut que le bloc d'émission ne contient aucune erreur. Cependant, si la division produit un reste,

le bloc d'émission contient au moins une erreur. Habituelle-

ment, dans un décodeur CRC, si une erreur est détectée dans lé bloc d'émission un indicateur d'erreur associé à chaque mot de données est positionné. Si on le désire, on peut

adopter la technique qui est décrite dans la demande de bre-

vet U.S. 31 030, déposée le 18 Avril 1979, selon laquelle on

indique les mots de données particuliers qui sont erronés.

Si on suppose que K = 55, D = 16 et d = 2, pour chaque bloc de transmission n0 n (n = -1, 0, 1,... 55), les mots de données SW0, SW12, SP10, SQ10, Si1, SI13, S11 et SQ11que produisent les codeurs à correction d'erreur 4A et 4B et qui constituent chaque bloc d'émission sont formés par des mots d'information et de parité impairs et pairs, comme le montre 'le tableau qui est représenté sur la figure 6. Par exemple, dans le bloc d'émission n0 0, les mots MIC W0, W 62, W 219 et W 281 ainsi que les mots de parité P-128'

Q1681 PP347 et Qt,,7 sont émis. Un mot de code CRC appro-

prié et un mot de synchronisation sont également émis avec ces mots de données. Tous ces mots sont émis en série mot

par mot pour être enregistrés sur un support d'enregistre-

ment approprié. La figure 7 représente les mots émis en série

qui constituent le bloc d'émission n0 0 (n = 0).

La figure 8 représente un mode de réalisation des circuits de décodage qu'on peut utiliser pour récupérer les mots d'information qui sont émis ou enregistrés, sous la forme codée que produit le dispositif qui est représenté sur la figure 4. Ces circuits comprennent un circuit de contrôle CRC, 7, et les décodeurs à correction d'erreur 8A et 8B sont représentés de façon plus détaillée. On suppose que le bloc d'émission qui est émis ou enregistré en série, mot par mot,

est reçu ou reproduit et que les mots en série sont conver-

tis de façon à être présentés sous la forme de plusieurs mots en parallèle. Plus précisément, le sous-bloc Q entrelacé pair, qui..est formé par les séquences de mots d'information pairs SW0 et SW12, la séquence de mots de parité P. SP10 et la séquence de mots de parité Q, SQ10, est présenté sous la forme de plusieurs mots en parallèle; et le sous-bloc Q

entrelacé impair, formé par les séquences de mots d'informa-

tion impairs SW1 et SW13, en compagnie de la séquence de mots de parité P impairs SP1l et de la séquence de mots de parité Q impairs SQ1l, est présenté sous la forme de plusieurs

mots en parallèle. De plus, on dispose également du mot CRC.

Tous ces mots de données sont appliqués au circuit de con-

trôle CRC 7 qui détecte une erreur présente dans le bloc d'émission reçu. En cas de détection d'une erreur dans le bloc d'émission, soit de la manière décrite précédemment, soit de la manière décrite dans la demande de brevet U.S. 31 030 précitée, on positionne un indicateur d'erreur qui est associé à l'ensemble des mots de données reçus ou à des mots choisis. Ces indicateurs d'erreur sont représentés par la ligne en pointillés qui figure en sortie du circuit de contrôle CRC. Les mots de donnéesentrelacés qui constituent le sous-bloc Q pair ainsi que les signaux d'indicateur d'erreur associés sont appliqués au décodeur à correction d'erreur 8A; et les mots de données entrelacés qui font

partie du sous-bloc Q impair ainsi que les signaux d'indica-

teur d'erreur associés, sont appliqués au décodeur à correc-

tion d'erreur 8E.

Les mots de données entrelacés qui forment le sous-

bloc Q pair sont retardés sélectivement par des circuits de retard 19î, 1 et 193 de façon à supprimer l'entrelacement de ces mots de données. Les retards que communiquent les circuits de retard 191-193 présentent une relation inverse par rapport aux retards que communiquent les circuits de

retard 17î-173 dans le codeur à correction d'erreur 4A.

Ainsi, les mots d'information pairs qui font partie de la séquence SW0, qui n'a subi aucun retard dans le codeur, sont soumis au plus grand retard 3(D - d) dans le circuit de retard 191. Les mots d'information pairs qui figurent dans la séquence SW12 sont soumis à un retard de 2(D - d) dans le circuit de retard 192- Les mots de parité P qui figurent dans la séquence SP10 sont soumis à un retard de (D - d) dans le circuit de retard 193. Les mots de parité Q qui font partie de la séquence SQ10, qui a subi le plus grand retard dans le codeur 4A, ne sont soumis à aucun retard dans le décodeur 8A. Ainsi, les circuits de retard 191-193 ont pour fonction de supprimer l'entrelacement des mots de données qui forment le sous-bloc Q pair. Ces mots

de données dont l'entrelacement a été supprimé sont appli-

qués au décodeur de parité Q, 20, sous la forme de séquences SW10, SW102, SP100 et SQ10. Ces mots de données présentent pratiquement la même coïncidence temporelle que les mots de données qui ont été appliqués au générateur de mot de parité

18 dans le décodeur 4A.

Dans le décodeur à correction d'erreur 8B, les circuits de retard 19 1193 remplissent la même fonction que

dans le décodeur 8A, c'est-à-dire qu'ils suppriment l'entre-

lacement des mots de données qui forment le sous-bloc Q

impair. Ces mots de données dont l'entrelacement a été suppri-

mé, qui comprennent les mots d'information impairs figurant dans les séquences SWil et SW103, les mots de parité P impairs qui figurent dans la séquence SP101 et les mots de parité Q impairs qui figurent dans la séquence SQ1l, sont appliqués au décodeur de parité Q, 20, en ayant pratiquement la même coïncidence temporelle que les mots de données qui ont été appliqués au générateur de mot de parité Q, 18, dans

le codeur 4B.

Les décodeurs de parité Q respectifs effectuent

une opération de décodage de correction d'erreur pour corri-

ger les mots de données erronés dont les signaux d'indica-

teur d'erreur associés sont positionnés. Par exemple, les mots de données dont l'entrelacement a été supprimé qui font partie des séquences SW10, SW102' SP100 et SQ10, et sont appliqués au décodeur de parité Q, 20, dans le décodeur à correction d'erreur 8A, peuvent être représentés sous la forme de mots de données W4(n - 3D + 3d)' w4(n - 3D + 2d) + 2' P4(n - 3D + d) et Q4(n - 3D + 3d)' et ces mots de données sont sommés, par exemple par addition modulo 2, pour donner un syndrome. On utilise alors ce syndrome pour corriger le mot de données erroné qui fait partie du sous- bloc Q. Lorsque le mot erroné est corrigé, on restaure le signal d'indicateur d'erreur associé. On voit que, du fait que les signaux d'indicateur d'erreur sont transmis par les mêmes circuits de retard 19 1193 que les mots de données, chaque

mot de données dont l'entrelacement a été supprimé est accom-

pagné par son signal d'indicateur d'erreur associé qui est soit positionné, soit restauré, selon qu'une erreur a été

détectée ou non dans le bloc d'émission dans lequel se trou-

vait ce mot de données. De façon similaire, le décodeur de parité Q, 20, appartenant au décodeur 8B corrige un mot de données erroné et restaure le signal d'indicateur d'erreur

qui est associé à ce mot.

Il est possible que les mots de données qui se trouvent dans les sousblocs Q appliqués aux décodeurs de parité Q des décodeurs 8A et 8B contiennent des erreurs qui dépassent la capacité de correction d'erreur des décodeurs de parité. Dans ce cas, un ou plusieurs des mots de données apparaissant en sortie du décodeur de parité Q pair ou impair peuvent demeurer non corrigés. On note que les mots de données qui apparaissent en sortie du décodeur de parité Q constituent un sous-bloc P entrelacé. Ainsi, les mots de données qui apparaissent en sortie du décodeur de parité Q

du décodeur à correction d'erreur 8A constituent un sous-

bloc P entrelacé pair; et les mots de données qui apparais-

sent sur les sorties du décodeur de parité Q, 20, dans le décodeur à correction d'erreur 8B constituent un sous-bloc

P entrelacé impair. Un ou plusieurs des mots de données figu-

rant dans chacun de ces sous-blocs P entrelacés peuvent 9tre erronés, c'est-à-dire que ces mots peuvent ne pas avoir été corrigés par le décodeur de parité Q. L'entrelacement des mots de données entrelacés qui figurent dans le sous-bloc P est supprimé par les circuits de retard 211 et 212. Ces cir- cuits de retard communiquent respectivement des retards de 2d et d, et ils présentent une relation inverse par rapport aux circuits de retard 161 et 162 qui sont utilisés dans les

codeurs à correction d'erreur. On voit que le mot d'informa-

tion pair qui est appliqué au circuit de retard 211 dans le décodeur 8A est le mot W4(n - 3D + 3d)' et le circuit de retard 211 produit le mot d'information retardé W4(n - 3D + d) De façon similaire, le mot d'information pair qui est appliqué au circuit de retard 212 est le mot W4(n - 3D + 2d) + 2' et ce circuit de retard produit un mot retardé W4(n 3D + d) + 2' Ainsi, les mots d'information pairs, ainsi que le mot de parité P pair, qui sont appliqués au décodeur de parité P, 22, sont tous en coïncidence dans le temps et ils sont constitués par les mots W4(n - 3D + d)' W4(n - 3D + d) + 2' et P4(n - 3D + d)' On rappelle que ces mots de parité P et d'information pairs constituent le sous-bloc P. Le décodeur de parité P, 22, fonctionne d'une manière similaire au décodeur de parité Q, 20. Ainsi, les mots d'information et de parité P qui lui sont appliqués sont sommés pour produire un syndrome et ce syndrome est utilisé pour corriger le mot d'information pour lequel on a détecté l'existence d'une erreur. Les mots d'information

dont les sqgnaux d'indicateur d'erreur associés sont posi-

tionnés sont ainsi corrigés. Quandunmot d'informatin erroné est

corrigé,le signal d'indicateur d'erreur associé est restauré.

Le décodeur de parité P, 22, qui fait partie du décodeur à correction d'erreur 8B accomplit une opération de correction d'erreur similaire. Ainsi, le sous-bloc P impair

dont l'entrelacement a été supprimé est appliqué à ce déco-

deur de parité P impair et les mots d'information pour

lesquels on a détecté la présence d'une erreur sont corrigés.

En outre, l'indicateur d'erreur qui est associé au mot d'in-

formation impair erroné est restauré.

Les mots d'information pairs corrigés qui appa-

raissent sur les sorties du décodeur de parité P, 22, sont retardés par les circuits de retard 91 et 92' chacun de ces circuits de retard présentant un retard égal à K. Ainsi, les mots d'information pairs qui apparaissent sur les sorties

des circuits de retard 91 et 92 sont en coïncidence tempo-

relle avec les mots d'information impairs corrigés qui appa-

raissent sur les sorties du décodeur de parité P, 22.

L'assembleur pair/impair 10 réarrange alors ces mots d'in-

formation en ordre successif, c'est-à-dire dans l'ordre W, W4n +,W + 2 et W4n + - Ces mots d'information

corrigés et réarrangés sont appliqués au circuit de compensa-

tion d'erreur 11, qui comprend un circuit interpolateur 11'

représenté sur la figure 8, dans lequel les mots d'informa-

tion non corrigés sont compensés par interpolation de la

manière décrite précédemment.

La description précédente montre que si le circuit

de contr8le CRC 7 détecte une erreur dans un bloc d'émission reçu, de façon à positionner tous les indicateurs d'erreur qui sont associés aux mots de données qui figurent dans ce bloc, il est fortement probable qu'un seul indicateur

d'erreur sera positionné dans le sous-bloc Q dont l'entrela-

cement a été supprimé qui est appliqué par les circuits de retard 191-193 au décodeur de parité Q, 20. En outre, m8me si plusieurs signaux d'indicateur d'erreur accompagnent ces mots de données du sous-bloc Q dont l'entrelacement a été supprimé, il y a une forte probabilité qu'un seul signal d'indicateur d'erreur soit positionné dans le sous-bloc P dont l'entrelacement a été supprimé qui est appliqué par les

circuits de retard 211 et 212 au décodeur de parité P, 22.

Ainsi, en utilisant une technique de code à entrelacement, on réduit au minimum la probabilité d'erreurs non corrigées, c'est-à-dire l'apparition d'erreurs qui dépassent la capacité

de correction d'erreur des décodeurs de parité.

Dans le mode de réalisation qui est représenté sur la figure 8, les circuits de retard 91 et 92 sont placés en aval du décodeur à correction d'erreur 8A pour supprimer le retard qui a été produit par les circuits de retard 51 et 52 de la figure 4, ou par les circuits de retard 5 1-54 de la figure 5. Selon une variante, on peut placer les circuits de

retard en amont du décodeur 8A, comme ceux qui sont repré-

sentés sur la figure 9, pour retarder chaque mot de données appartenant au sous-bloc Q entrelacé pair qui figure dans le

bloc d'émission reçu.

Si dans le mode de réalisation de la figure 8 on suppose que, conformément à l'exemple présenté ci-dessus, on a K = 55, D = 16 et d = 2, pour le bloc d'émission n0 n (n 42, 43... 50, 51) les séquences respectives SW10, SW102, SP100 et SQ10 qui sont appliquées au décodeur de parité Q dans le décodeur à correction d'erreur 8A, et les séquences SW1, SW103, SP101 et SQ11 qui sont appliquées au décodeur de parité Q qui fait partie du décodeur à correction d'erreur 8B, sont formées par les mots de données respectifs qui sont représentés sur la figure 10. Les lignes horizontales en pointillés qui relient les mots de données pairs représentent des sous-blocs Q pairs correspondants dont l'entrelacement a été supprimé, et les lignes horizontales en pointillés qui

relient les mots de données impairs représentent les sous-

blocs Q impairs dont l'entrelacement a été supprimé. Ainsi, au moment de la réception du bloc d'émission n0 42, les mots de données pairs qui sont appliqués au décodeur de parité Q, 20, sont les mots d'information W0 et W6, le mot de parité P,P_16eet le mot de parité Q.Q1. De façon similaire, au moment de la réception de ce bloc de données n0 42, les mots de données qui sont appliqués au décodeur de parité Q impair sont les mots d'information impairs W 219 et W 225, le mot de parité P impair P_235 et le mot de parité Q impair

Q_219-

Les lignes obliques en trait continu qui relient deux mots d'information et un mot de parité P, sur la figure , représentent les sous-blocs P dont l'entrelacement a été

supprimé qui sont appliqués au décodeur de parité P, 22.

Ainsi, au moment de la réception du bloc d'émission n0 46, le décodeur de parité P pair reçoit les mots d'information pairs W0 et W2 qui sont apparus sur les sorties du décodeur

2 46 75 10

de parité Q pair au moment de la réception des blocs d'émission n0 42 et n0 44, et il reçoit également le mot de parité P, P., qui apparaît en sortie du décodeur de parité

Q pair au moment de la réception du bloc d'émission n0 46.

De façon similaire, lorsque ce bloc d'émission n0 46 est

reçu, le décodeur de parité P impair reçoit les mots d'in-

formation impairs W 219 et W 217' et le mot de parité P

impair P219.

Le diagramme qui est représenté sur la figure 10 permet de voir que chaque mot d'information et chaque mot de parité P figurent dans deux sous-blocs: un sous-bloc Q et un sous-bloc P. Ces sous-blocs de parité sont indépendants l'un de l'autre, si bien que même si un mot erroné est présent dans le sous-bloc Q, par exemple, et si cette erreur ne peut pas être corrigée, le mot erroné peut néanmoins être corrigé dans le sousbloc P. Cette technique consistant à entrelacer les mots d'information et les mots de correction d'erreur de façon que chaque mot d'information figure dans deux sous-blocs indépendants correspond à ce qu'on peut appeler un code à entrelacement croisé et, comme on peut le voir, elle présente

une capacité de correction d'erreur très élevée.

Les modes de réalisation des décodeurs à correction d'erreur 8A et 8B, représentés sur les figures 8 et 9, qui sont destinés à décoder les mots d'information qui ont été codés selon le mode à entrelacement croisé, correspondent à

une structure de base. On peut apporter diverses moidifica-

tions à ces décodeurs pour améliorer leur capacité de correc-

tion d'erreur. Par exemple, l'opération de correction d'erreur qui est accomplie par le décodeur de parité Q, 20, et le décodeur de parité P, 22, peut être répétée par un autre jeu de décodeurs de parité Q et P. Ainsi; on peut employer un décodeur de parité Q supplémentaire, ce décodeur de parité Q supplémentaire recevant les mots d'information de sortie que produit le décodeur de parité P 22, et les signaux de sortie retardés que produit le décodeur de parité

Q, 20. Les signaux de sortie que produit ce décodeur de pari-

té Q supplémentaire peuvent ensuite être appliqués à un déco-

deur de parité P supplémentaire, en compagnie des mots d'in-

formation retardés qui apparaissent en sortie du décodeur de

parité P, 22.

De plus, au lieu d'utiliser un décodeur à entrela-

cement croisé pour décoder les mots d'information codés, on peut utiliser un décodeur de mots croisé. Dans ce type de décodeur à correction d'erreur, si une erreur est présente dans un bloc d'émission reçu, on compare le reste qui est

obtenu par le circuit de contrôle CRC 7 (de la manière décri-

te ci-dessus) avec un syndrome auxiliaire, ce dernier étant formé en divisant le syndrome fourni soit par le décodeur de parité Q soit par le décodeur de parité P, par le polynôme générateur. Cette comparaison permet de détecter quel est le mot de données erroné dans le bloc d'émission reçu. Selon

une autre modification encore, on peut combiner cette techni-

que de décodage de motscroisée avec le décodeur à entrelace-

ment croisé pour réaliser la correction d'erreur.

On va maintenant décrire en relation avec les figu-

res liA-l1E la manière selon laquelle le dispositif de déco-

dage qui est représenté sur les figures 8 et 9 récupère les

mots d'information à partir d'une bande soumise à une opéra-

tion de montage. Sur cette bande, Ts représente l'instant auquel le point de montage est atteint, et les signaux qui sont reproduits avant l'instant Ts sont obtenus à partir de la source A tandis que les signaux qui sont reproduits après l'instant T sont obtenus à partir de la source B. On suppose s que les mots de données qui forment les séquences SWO, SW12, SP10, SQ10, 8W1, SW13, SP1l et SQ1l sont codés selon le code à entrelacement croisé décrit précédemment, qui est produit par les codeurs représentés sur les figures 4 et 5. La figure liA représente la relation temporelle entre les séquences respectives qui sont appliquées à chacun des décodeurs de

parité Q. On voit que, du fait du retard 3(D-d) que le cir-

cuit de retard 191 communique à la séquence SW0, la séquence retardée SW10 est retardée de ce retard 3(D-d) par rapport à

la séquence SQ10. En outre, les séquences qui sont représen-

tées par des régions hachurées sont appliquées aux décodeurs de parité Q à partir de la bande 14B, tandis que les régions non hachurées représentent les séquences qui sont appliquées aux décodeurs de parité Q à partir de la bande 14A. Ainsi, à

l'instant Ts qui correspond au point de montage, les séquen-

ces SQ10 et SQ1l, qui ne sont pas retardées, sont appliquées aux décodeurs de parité Q. Cependant, du fait qu'à cet instant toutes les séquences restantes sont retardées de

quantités différentes, ces séquences restantes sont consti-

tuées par des mots de données qui sont reproduits à partir de la bande 14A. Au bout d'un temps de retard (D-d) les séquences SP100 et SP101 sont reproduites à partir de la bande 14B. Au bout d'un temps de retard supplémentaire 2(Did), les séquences SW102 et SW103 sont reproduites à partir de la bande 14B. Enfin, au bout d'un temps de retard 3(D-d), les séquences SW10 et SWil sont reproduites à partir

de la bande 14B. Ce temps de retard 3(D-d) est égal à l'in-

tervalleo(. On voit ainsi que pendant l'intervalle allant de Ts à (Ts + d"), les mots de données qui sont reproduits à

partir des deux bandes coexistent. Ainsi, pendant cet inter-

valle, certaines des séquences sont reproduites à partir de la bande 14A tandis que d'autres séquences sont reproduites à partir de la bande 14B. Il en résulte que pendant cet intervalle allant de Ts à (Ts + i), les sous-blocs Q qui

sont appliqués aux décodeurs de parité Q ne sont pas consti-

tués par des mots de données reproduits à partir de la même bande. De ce fait, le décodeur de parité Q ne peut pas

effectuer une correction d'erreur pendant cet intervalle.

On rappelle qu'après correction d'erreur les mots d'information pairs sont retardés de K unités de temps dans les circuits de retard 91 et 92' Les mots d'information impairs ne sont pas retardés. En tenant compte de ce retard

K, la figure 11B montre l'effet du retard K sur les séquen-

ces SW10 et SW 102 La figure lC continue à montrer que les séquences SW1l et SW103 ne sont pas soumises à ce retard K et elle illustre la relation entre les séquences de mots d'information pairs, qui sont retardées, et les séquences de mots d'information impairs. A cause de ce retard K, l'instant Ts apparalt sous la forme d'un instant retardé Tsk et on voit que dans l'intervalle allant de Tsk à (Tsk +ad), qui est égal au temps de retard 3(D-d), les mots d'information pairs reproduits à partir des bandes 14A et 14B coexistent. De ce fait, pendant cet intervalle le décodeur de parité Q, qui reçoit ces mots d'information pairs, ne peut pas effectuer une correction d'erreur correcte. Ainsi, à cause de la coexistence des données qui sont reproduites à partir des deux bandes, la correction d'erreur des mots d'information impairs ne peut pas être effectuée pendant l'intervalle allant de Ts à (Ts + M); et la correction d'erreur des mots d'information pairs ne peut pas être effectuée pendant l'intervalle allant de TSk à (Tsk +

Si on suppose que même en présence d'erreurs mul-

tiples dans les mots de données qui sont reproduits à partir de l'instant T., la capacité de correction d'erreur des décodeurs qui sont représentés sur les figures 8 et 9 n'est pas dépassée, on peut obtenir des mots d'information pairs corrects [Ea] et des mots d'information impairs corrects I [a] provenant de la bande 14A, comme le montre la figure 11D. En outre, du fait que les sous-blocs Q pairs sont reproduits à partir de la bande 14A dans l'intervalle allant de l'instant Ts à l'instant Tsk, le décodeur à correction d'erreur 8A produit des mots d'information pairs corrects [ Ea] pendant cet intervalle. Cependant, comme on l'a noté -25 ci-dessus, à partir de l'instant Ts, le sous-bloc Q impair contient des mots de données qui sont reproduits à partir des bandes 14A et 14B. Ainsi, chaque sous-bloc Q impair qui est récupéré à partir de l'instant Ts contient des données

coexistantes qui sont obtenues à partir des deux bandes.

Ceci signifie qu'à partir de l'instant Ts, on ne peut pas récupérer des mots d'information impairs corrects. Néanmoins, du fait que des mots d'information pairs corrects [Ea] sont reproduits, l'interpolateur 11' peut produire des mots d'information impairs approximatifs o'a' par interpolation entre des mots d'information pairs corrects adjacents, pour produire un mot d'information impair approximatif 0' a* Ainsi, comme le montre la figure 11D, dans l'intervalle allant de Ts à Tsk, on récupère les mots d'information pairs

corrects et on produit des mots d'information impairs inter-

polés. En ce qui concerne l'information qui est récupérée à partir de la bande 14B, on voit qu'à partir de l'instant (Tsk +o) les mots de données ne sont reproduits qu'à partir de la bande 14B. Ainsi, à partir de ce point, on produit des

mots d'information pairs corrects [Eb] et des mots d'infor-

mation impairs corrects [Ob]. En outre, du fait que chaque sous-bloc Q impair qui est récupéré à partir de l'instant (Ts +o) contient des mots de données qui ne sont reproduits qu'à partir de la bande 14B, le décodeur 8B produit à partir

de ce point des mots d'information impairs corrects [Ob].

Cependant, du fait qu'aucun des sous-blocs Q pairs qui sont reproduits avant l'instant (Tsk +") ne contient des mots de données reproduits exclusivement à partir de la bande 14B, on voit qu'on ne peut pas produire jusqu'à cet instant des mots d'information pairs corrects[Eb] provenant de la bande 14B. Ainsi, dans l'intervalle allant de (Ts +0<) à

(Tsk +o<), l'interpolateur 11' produit des mots d'informa-

tion pairs corrects approximatifs E'b par interpolation

entre les mots d'information impairs [Ob] qui sont engendrés.

Les mots d'information impairs corrects [Ob] et les mots d'information pairs interpolés E'b qui sont obtenus à partir de la bande 14B pendant l'intervalle allant de (Ts +tz) à

(Tsk + V) sont représentés sur la figure 11E. Pendant l'in-

tervalle allant de (Ts + 4) à (Tsk), les mots d'information provenant des bandes 14A et 14B coexistent. Ainsi, pendant cet intervalle, l'opération de fondu enchaîné mentionnée précédemment est accomplie afin de mélanger l'information

qui est récupérée à partir de ces bandes. Si les mots d'in-

formation sont des signaux MIC, l'information de son qui est récupérée à partir de la bande 14A est mélangée ou fusionnée avec l'information de son qui est récupérée à

partir de la bande 14B.

* La description précédente porte essentiellement

sur ce qu'on a appelé précédemment la partie à erreurs mul-

tiples, dans l'intervalle allant de Ts à (Ts +$() et dans l'intervalle allant de Tsk à (Tsk +c). On rappelle qu'une région de cette partie à erreurs multiples s'étend également

dans l'intervalle allant de (Ts -_o) à Ts et dans l'interval-

le allant de (Tsk -) à Tsk* Dans le premier de ces inter-

valles, on récupère des mots d'information pairs corrects [Ea] et on peut remplacer les mots d'information impairs non corrigés par des mots d'information impairs interpolés 0 a' de la manière qui a été envisagée ci-dessus en relation avec

la figure 3. De façon similaire, dans le second de ces inter-

valles, on récupère des mots d'information impairs corrects

lob] et on doit interpoler les mots d'information pairs E'b.

En outre, dans ce second intervalle, il peut être impossible

d'obtenir des mots d'information pairs corrects [Eal.

Néanmoins, l'opération de fondu enchaÂné, au moins pendant l'intervalle allant de (TS +) à (Tsk -0<), a pour action de mélanger ou de fusionner de façon satisfaisante les

données qui proviennent des bandes 14A et 14B.

On va maintenant considérer-la figure 12 sur laquelle on voit un codeur à correction d'erreur 4A qui est destiné à être utilisé en association avec une séquence de

mots d'information d'entrée comprenant douze mots, représen-

tés par les séquences SW0, SW1,... SW1O et SW11. Le circuit répartiteur pair/impair 3 répartit ces mots d'information en

un sous-bloc de six mots d'information pairs et en un sous-

bloc de six mots d'information impairs. On peut noter que le mode de réalisation qui est représenté sur la figure 12 est similaire à celui qui a été décrit précédemment en relation avec la figure 4, à l'exception du fait que chaque sous-bloc du mode de réalisation de la figure 4 était formé par deux mots d'information, tandis que chaque sous-bloc du mode de

réalisation de la figure 12 est formé par six mots d'infor-

mation. Néanmoins, le fonctionnement du mode de réalisation

qui est représenté sur la figure 12 est pratiquement simi-

laire à celui décrit ci-dessus en relation avec la figure 4.

Dans le mode de réalisation de la figure 12, le bloc d'émission qui est produit par les codeurs à correction d'erreur 4A et 4B comprend douze mots d'information, quatre

mots de parité, le mot de code CRC et un mot de synchronisa-

tion. Ainsi, dans le mode de réalisation de la figure 12, on a N = 6 et M = 2. On notera qu'un décodeur similaire à celui qui est représenté sur les figures 8 et 9, mais compatible

avec le codeur représenté sur la figure 12, peut être utili-

sé pour récupérer pratiquement les mots d'information d'ori-

gine.

Dans les modes de réalisation du codeur à détec-

tion d'erreur décrits ci-dessus, on a supposé que le conver-

tisseur 1 voie-2N voies 2 (figure 1) convertit une seule

voie de mots d'information séquentiels en 2N voies en paral-

lèle et que les N mots d'information pairs sont répartis en parallèle vers le codeur à correction d'erreur 4A, tandis que les N mots d'information impairs sont répartis en parallèle vers le codeur à correction d'erreur 4B. La figure 13 représente un autre mode de réalisation dans lequel la séquence de mots d'information est répartie en N voies parallèles sur lesquelles N mots d'information pairs sont présents en parallèle pendant une période d'horloge et N mots d'information impairs sont présents pendant la période d'horloge suivante. Ainsi, au lieu qu'il y ait présence

simultanée de N mots d'information pairs et de N mots d'in-

formation impairs, comme dans les modes de réalisation décrits précédemment, N mots d'information pairs sont suivis par N mots d'information impairs de telle manière que les

mots d'information pairs et impairs apparaissent alternati-

vement. Dans le mode de réalisation qui est représenté sur la figure 13, il existe deux voies parallèles SW01 et SW23, et la voie SW01 reçoit les mots d'information successifs W4n et W4n + 1 au cours de périodes d'horloge successives, tandis que la voie SW23 reçoit les mots d'information

W4n + 2 et W4n + 3 au cours de périodes d'horloge successi-

ves. Pour la commodité, on peut remarquer que pendant les périodes d'horloge paires, les mots d'information W4n et W4n + 2 sont appliqués respectivement aux voies SW01 et SW23, tandis que pendant les périodes d'horloge impaires, les mots d'information W4n + 1 et W4n + 3

respectivement aux voies SW01 et SW23.

Dans le mode de réalisation qui est représenté sur la figure 13, le codeur à correction d'erreur 4 est similaire

au codeur à correction d'erreur 4A ou au codeur à correc- tion d'erreur 4B des figures 4 et 5. Ainsi, pendant les

périodes d'horloge paires, le codeur 4 traite les mots d'in-

formation pairs exactement de la manière qui a été décrite précédemment en relation avec le codeur 4A de la figure 5, par exemple. Pendant les périodes d'horloge impaires, le codeur 4 traite les mots d'information impairs pratiquement de la même manière que le codeur 4B, comme il a été envisagé ci-dessus en relation avec la figure 5. Ainsi, à chaque période d'horloge paire, le codeur 4 produit un sous-bloc Q entrelacé pair qui est formé par deux mots d'information pairs entrelacés, un mot de parité P entrelacé et un mot de parité Q. Pendant chaque période impaire, le codeur 4 produit un sous-bloc Q entrelacé impair qui est formé par deux mots d'information impairs entrelacés, un mot de parité P entrelacé et un mot de parité Q. Les sous-blocs Q pairs et impairs successifs que produit le codeur 4 sont appliqués sous la forme de mots en

parallèle à un circuit de commutation 23. Sur la représenta-

tion schématique qui en est faite, ce circuit de commutation 23 comporte plusieurs contacts mobiles, chacun d'eux étant branché de façon à recevoir un mot entrelacé respectif dans

les sous-blocs Q qui sont appliqués au circuit de commuta-

tion, et chaque contact mobile vient sélectivement en contact avec l'un des contacts d'une paire de contacts fixes, ces

derniers étant respectivement appelés contact pair et con-

tact impair. Un signal de commande de commutation (non repré-

senté) actionne le circuit de commutation 23 de façon que pendant chaque période d'horloge paire, tous les contacts

mobiles soient placés sur les contacts fixes pairs corres-

pondants, et de façon qu'au cours de chaque période d'horloge

impaire tous les contacts mobiles soient placés sur les con-

tacts fixes impairs respectifs. Comme il est représenté, les contacts fixes impairs sont reliés à des circuits de retard

respectifs 51-549 afin que les mots respectifs qui consti-

tuent chaque sous-bloc Q impair soient retardés de K unités de temps. On voit ainsi que le codeur qui est représenté sur la figure 13 produit des sous-blocs Q pairs entrelacés sur le groupe supérieur de bornes de sortie, les mots respectifs figurant dans ces sous-blocs Q entrelacés pairs étant formés par les séquences SWO, SW12, SP10 et SQ10; et le codeur produit des sous-blocs Q entrelacés impairs sur le groupe inférieur de bornes de sortie, chaque sous-bloc Q impair

étant formé par les séquences SW1, SW13, SP1l et SQ11.

Ainsi, le mode de réalisation qui est représenté sur la figure 13 engendre le meme bloc d'émission que le mode de

réalisation qui est représenté sur la figure 5. Des disposi-

tifs de mémoire appropriés, comme des registres à décalage ou des éléments analogues, peuvent être connectés aux bornes de sortie du mode de réalisation de la figure 13 de façon à établir un synchronisme correct entre les sous-blocs Q pairs

et impairs.

-15 Les codeurs 4A et 4B des modes de réalisation envi-

sagés ci-dessus en relation avec les figures 4, 5, 12 et 13 sont tous des codeurs à code entrelacé croisé. La figure 14 représente des codeurs à correction d'erreur 4A et 4B qui comprennent des codeurs matriciels 24, et plus précisément des codeurs à code adjacent d'ordre b. Chaque codeur à code adjacent d'ordre b produit un mot de parité P et un mot de

parité Q. Le codeur 24, qui fait partie du codeur à correc-

tion d'erreur pair 4A, produit des mots de parité pairs P4n qu'on peut représenter sous la forme: P4n = W4n + W4n + 2 Ces mots de parité P, P4n' sont appliqués à un circuit de retard 172 dans lequel ils sont retardés de 2D unitésde temps. Le codeur 24 qui fait partie du codeur à correction d'erreur impair 4B engendre des mots de parité P4(n-k) + 1 qu'on peut exprimer sous la forme: P4(n-k) + 1 = W4(n-k) + 1 + W4(n-k) + 3 ces mots de parité étant appliqués à un circuit de retard 172. On notera que les décodeurs 24 peuvent engendrer les mots de parité P d'une manière identique à celle décrite

précédemment en relation avec le générateur de parité P, 15.

Les codeurs 24 engendrent également des mots de parité Q qu'on peut exprimer sous la forme: Q TW4 w J TW4 Q4n = T2W4n TW4n+2 Q4(n-k) + 1 = T2W4(n-k) + 1 $ TW4(n-k) + 3

Dans les équations ci-dessus, T représente une matrice géné-

ratrice de dimensions (16 x 16) lorsque chaque mot d'infor-

mation comprend 16 bits. On peut ainsi exprimer T sous la forme: 0 0...... .0 go gi g2

T = I15

g15 Dans la matrice précédente, gi figure dans le polyn8me générateur G(x) , qui est un polyn8me sur GF(2) qui s'exprime sous la forme: i G(x) = gi x go = g15 = 1 i=O De plus, dans la matrice précédente, I15 désigne une matrice

identité du quinzième degré.

Les circuits de retard 171-173 des codeurs à correction d'erreur 4A et 4B ont pour fonction d'entrelacer les mots d'information et de parité. Le sous-bloc pair que produit le'codeur 4A et le sous-bloc impair que produit le

codeur 4B sont appliques au générateur CRC 6; et les sous-

blocs pair et impair résultants, ainsi que le mot de code CRC et un mot de synchronisation sont combinés pour former le bloc d'émission. m La figure 15 représente un mode de réalisation de

décodeurs à correction d'erreur 8A et 8B qui sont compati-

bles avec les codeurs de la figure 14. Chaque décodeur à correction d'erreur comprend un décodeur de code adjacent

d'ordre b, 25, qui reçoit le sous-bloc Q dont l'entrelace-

ment a été supprimé et qui corrige les mots de données erro-

nés si le circuit de contr8le CRC 7 indique qu'une erreur est présente dans le bloc d'émission reçu. Si deux mots

d'information appartenant au même sous-bloc Q dont l'entrela-

cement a été supprimé sont signalés comme étant erronés, le décodeur de code adjacent d'ordre b, 25, peut corriger les

deux mots.

Le code adjacent d'ordre b est un code dont les symboles sont définis sur GF(2 b), qui est un champ de Galois ayant (2b)\/ -e dénomination est une dénomination générique de codes qui sont capables de corriger des erreurs dans un groupe de bits. Par exemple, le code de Hamming généralisé, le code de Reed-Solomon, sont des exemples de

codes adjacents d'ordre b et sont également des codes matri-

ciels. Bien que la mise en oeuvre du code adjacent d'ordre b demande une structure relativement complexe, ce code offre

néanmoins une capacité de correction d'erreur très élevée.

Si on utilise le codeur représenté sur la figure 14 pour enregistrer des signaux NIC sur une bande qui fait l'objet d'une opération de montage, l'information qui est enregistrée de part et d'autre du point de montage peut être reproduite de la manière qui a été envisagée ci-dessus en relation avec la figure 11. Du fait que la capacité de

correction d'erreur du code adjacent d'ordre b est avanta-

geusement élevée, il est possible de corriger certaines erreurs qui peuvent être présentes dans l'intervalle allant de Ts à (Ts +CX), dont la durée est maintenant égale à 3D, ainsi que certaines erreurs qui peuvent être présentes dans

l'intervalle allant de Tsk à (Tsk +Ici.

Bien entendu diverses modifications peuvent être apportées par l'homme de l'art aux dispositifs ou procédés qui viennent d'être décrits uniquement à titre d'exemples non

limitatifs, sans sortir du cadre de l'invention.

42 -

Claims (30)

1. REVENDICATIONS

   l. Procédé de transmission d'une séquence de mots d'information numérique en assemblant les mots en un bloc d'émission, caractérisé en ce qu'on sépare (2, 3) ces mots d'information en une séquence de mots d'information impairs et une séquence de mots d'information pairs; on décale mutuellement dans le temps (5), d'une durée prédéterminée, les mots d'information pairs et impairs séparés; on code (4B) les mots d'information impairs selon un code correcteur d'erreur; on code séparément (4A) les mots d'information pairs selon un code correcteur d'erreur; et on combine dans le bloc d'émission les mots d'information pairs et impairs décalés dans le temps et codés (SWQ, SW12, SP1O, SQ10, SW1,

   SW13, SPl, SQ11)-
2. 2. Procédé selon la revendication 1, dans lequel la séquence de mots d'information numérique est formée de 2N mots d'information, et chacune des séquences de mots

   d'information pairs et impairs est formée de N mots d'infor-

   mation, caractérisé en ce que chaque opération de codage des mots d'information pairs et impairs respectifs selon un code correcteur d'erreur s'effectue en engendrant un mot de

   correction d'erreur (P; Q) à partir des N mots d'informa-

   tion, en entrelaçant (16; 17) les N mots d'information et le mot de correction d'erreur, et en introduisant les mots

   entrelacés dans le bloc d'émission.
3. 3. Procédé selon la revendication 2, caractérisé en ce que l'opération d'entrelacement s'effectue en retardant de durées différentes prédéterminées (161, 162; 171, 172, 173) des mots respectifs parmi les N mots d'information et

   le mot de correction d'erreur.
4. 4. Procédé selon la revendication 2, caractérisé en ce que l'opération qui consiste à engendrer un mot de correction d'erreur s'effectue en engendrant un mot de parité

   (P; Q) à partir des N mots d'information.
5. 5. Procédé selon la revendication 2, caractérisé en ce que l'opération de codage des mots d'information pairs et impairs respectifs selon un code correcteur d'erreur

   s'effectue en engendrant en outre un second mot de correc-

   tion d'erreur (Q) à partir des N mots d'information entrela-

   cés et du mot de correction d'erreur mentionné en premier (P); en entrelaçant à nouveau (171, 172, 173).les N mots d'information et les premier (P) et second (Q) mots de correction d'erreur; et en introduisant dans le bloc

   d'émission les mots entrelacés à nouveau.
6. 6. Procédé selon la revendication 5, caractérisé en ce que l'opération consistant à entrelacer les mots à nouveau s'effectue en retardant (17., 172, 173) de durées différentes prédéterminées [(D-d), 2(D-d), 3(D-d)] des mots respectifs parmi les N mots d'information et le premier mot de correction d'erreur (P) entrelacés, ainsi que le second

   mot de correction d'erreur (Q).
7. 7. Procédé selon la revendication 5, caractérisé en ce que l'opération qui consiste à engendrer les seconds mots de correction d'erreur (Q) s'effectue en engendrant

   (18) un second mot de parité (Q) à partir des N mots d'in-

   formation et du premier mot de correction d'erreur (P)

   entrelacés.
8. 8. Procédé selon la revendication 1, caractérisé en ce que chaque opération consistant à coder les mots d'information pairs et impairs respectifs selon un code correcteur d'erreur s'effectue en engendrant (24) un mot

   de parité P et un mot de parité Q, à partir des mots d'infor-

   mation impairs ou pairs respectifs, le mot de parité Q étant une fonction d'une matrice génératrice de dimensions (b x b), en désignant par b le nombre de bits de chaque mot; en entrelaçant (171, 172, 173) les N mots d'information et les mots de parité P et de parité Q; et en introduisant les

   mots entrelacés dans le bloc d'émission.
9. 9. Procédé selon la revendication 1, comprenant en outre les opérations qui consistent à recevoir le bloc d'émission afin de récupérer l'information d'origine qui est représentée par les mots d'information, caractérisé en ce qu'on décode (8A, 8B) les mots d'information impairs et pairs pour corriger les erreurs qu'ils contiennent; on supprime (9) le décalage temporel entre les mots d'information impairs et pairs décodés; on calcule une approximation (10, 11, 11')

   d'un mot d'information correct (<'a' E'b) si ce mot d'infor-

   mation contient une erreur non corrigée, en procédant par interpolation entre des mots d'information impairs décodés adjacents pour obtenir une approximation d'un mot d'informa-

   tion pair correct, et par interpolation entre des mots d'in-

   formation pairs décodés adjacents pour obtenir une approxima-

   tion d'un mot d'information impair correct; et on récupère (12) une séquence corrigée de mots d'information formés par

   les mots d'information décodés et obtenus par approximation.
10. 10. Procédé selon la revendication 9, dans lequel le bloc d'émission reçu comprend un mot de code détecteur d'erreur (CRC), caractérisé en ce qu'on détecte (7) les erreurs dans les mots d'information impairs et pairs reçus, en se basant sur le mot de code détecteur d'erreur et sur les mots d'information, et on utilise (20, 22) la détection

    des erreurs pour corriger les-mots d'information erronés.
11. 11. Procédé selon la revendication 10, dans lequel le bloc d'émission reçu comprend un mot de correction d'erreur impair (SP1i; SQ11) qui est entrelacé avec les mots d'information impairs et un mot de correction d'erreur

    pair (SP 1; SQ10) qui est entrelacé avec les mots d'infor-

    mation pairs; caractérisé en ce que le décodage s'effectue en supprimant l'entrelacement (19., 192, 193; 211, 212) des mots de correction d'erreur impairs et pairs qui proviennent du bloc d'émission, et en utilisant (20; 22) les mots de correction d'erreur impairs et pairs pour corriger les mots d'information impairs et pairs qui ont été détectés comme

    étant erronés.
12. 12. Procédé selon la revendication 11, dans lequel les mots d'information impairs et pairs qui figurent dans le bloc d'émission reçu sont arrangés sous la forme de mots d'information impairs (SW1, SW13) et de correction d'erreur (SP1l) entrelacés, et de mots d'information pairs (SW0, S12) et de correction d'erreur (SP10) entrelacés, caractérisé en ce que l'opération de décodage s'effectue en supprimant l'entrelacement (191, 192, 211, 212) des mots d'information impairs entrelacés et en supprimant l'entrelacement des mots

    d'information pairs entrelacés.
13. 13. Procédé selon la revendication 12, dans lequel le bloc d'émission reçu comprend en outre un second mot de correction d'erreur impair (SQ11) qui est entrelacé avec les mots d'information (SW1, SW13) et de correction d'erreur mentionné en premier (SQl) impairs entrelacés, et un second mot de correction d'erreur pair (SQ10) qui est entrelacé avec les mots d'information (SW0, SW12) et de correction d'erreur

    mentionné en premier (SP10) pairs entrelacés, les mots d'in-

    formation et de correction d'erreur impairs entrelacés formant un sousbloc entrelacé impair tandis que les mots d'information et de correction d'erreur pairs entrelacés forment un sous-bloc entrelacé pair; caractérisé en ce que

    l'opération de décodage s'effectue en supprimant l'entrelace-

    ment (191, 192, 193) du sous-bloc entrelacé impair et du sous-bloc entrelacé pair, afin de récupérer le second mot de correction d'erreur impair (SQl) et les mots d'information (SWil, Sw103) ainsi que le premier mot de correction d'erreur (SP101) impairs entrelacés, et afin de récupérer le second mot de correction d'erreur pair (SQ10) ainsi que les mots d'information (SW10, SW102) et le premier mot de correction d'erreur (SP1OO) pairs entrelacés; en utilisant (20) le second mot de correction d'erreur impair pour corriger au moins un mot ayant été détecté comme erroné, parmi les mots d'information impairs et le premier mot de correction d'erreur impair; et en utilisant (20) le second mot de correction d'erreur pair pour corriger au moins un mot ayant été détecté comme erroné, parmi les mots d'information pairs

    et le premier mot de correction d'erreur pair.
14. 14. Procédé selon la revendication 14, dans lequel le bloc d'émission reçu est reproduit à partir d'un support d'enregistrement qui comporte un point de montage tel que les mots d'information qui sont enregistrés de part et d'autre de ce point de montage proviennent de sources différentes, et dans lequel l'opération de calcul d'une approximation de mots d'information impairs ou pairs corrects s'effectue lorsque ces mots sont reproduits à partir d'une plage prédéterminée (TS-"9 Tsk+0) englobant le point de montage (Ts), caractérisé

    24675 10

    en ce qu'on effectue un fondu enchaÂné entre les mots d'in-

    formation qui sont reproduits à partir d'un côté du point de montage et les mots d'information qui sont reproduits à partir de l'autre côté du point de montage, dans la plage prédéterminée.
15. 15. Dispositif destiné à la mise en oeuvre du pro-

    cédé de la revendication 1, comprenant un circuit réparti-

    teur qui répartit la séquence de mots d'information numéri-

    que en une séquence de mots d'information impairs et une séquence de mots d'information pairs, caractérisé en ce qu'il comporte un circuit de décalage temporel (5) qui produit un décalage temporel relatif entre les mots d'information impairs et pairs; et des codeurs à correction d'erreur

    impair et pair (4A, 4B) destinés à coder les mots d'informa-

    tion impairs et pairs décalés dans le temps, selon des codes correcteurs d'erreur, les mots d'information impairs et pairs codés et décalés dans le temps étant émis sous la forme d'un

    bloc d'émission.
16. 16. Dispositif selon la revendication 15, caracté-

    risé en ce qu'il comporte un générateur de code détecteur d'erreur (6) qui reçoit les mots d'information impairs et pairs codés et décalés dans le temps, pour former un mot de détection d'erreur (CRC) à partir de ces derniers, et ce mot de détection d'erreur est émis dans le bloc d'émission

    (figure 7).
17. 17. Dispositif selon la revendication 16, caracté-

    risé en ce que les codeurs à correction d'erreur impair et pair sont formés par des circuits de codage séparés, chacun d'eux comportant un générateur de mot de correction d'erreur

    (15, 18; 24) destiné à produire au moins un mot de correc-

    tion d'erreur <P; Q), à partir des mots d'information qui lui sont appliqués, et des circuits de retard (16., 162; 171, 172, 173) destinés à retarder sélectivement les mots d'information et au moins un mot de correction d'erreur,

    pour former un sous-bloc constitué par des mots d'informa-

    tion et des mots de correction d'erreur entrelacés (SW0, SW12' SP 108 SQ posi; SWtsr SW13t Splla SQ io)a
18. 18. Dispositif selon la revendication 17, caracté-

    2 4 6 7510

    risé en ce que le générateur de mot de correction d'erreur

    est un générateur de parité qui engendre un mot de parité.
19. 19. Dispositif selon la revendication 17 caracté-

    risé en ce que le générateur de mot de correction d'erreur et les circuits de retard comprennent un générateur de pari- té P (15) qui est destiné à produire un mot de parité P. les mots d'information (SW0, SW2; SW1, SW3) qui sont appliqués au générateur de parité P et le mot de parité P formant un sous-bloc P; un premier circuit de retard (161, 162) qui retarde sélectivement (d, 2d) les mots du sous-bloc P pour entrelacer les mots d'information (W4n, W4(nd) + 2; W4(nK) + 1' 4(n-d-K) + 3) et les mots de parité P

    (P4(n-2d); P4(n-2d-K) + 1) dans ce sous-bloc; un généra-

    teur de parité Q (18) destiné à engendrer un mot de parité Q à partir des mots entrelacés du sous-bloc P, les mots entrelacés du sous-bloc P et le mot de parité Q formant un sous-bloc Q; et un second circuit de retard (171, 172, 173) destiné à retarder sélectivement les mots du sous-bloc Q afin d'entrelacer les mots d'information (W4n, W4(nD) + 2; W4(n-K) + 1' W4(n-D-K) + 3)' les mots de parité P (P 4(n-2D); P4(n-2D-K) + 1) et les mots de parité Q

    (Q4(n-3D-3d) ' Q4(n-3D-3d-K) + 1) dans ce sous-bloc.
20. 20. Dispositif selon la revendication 19, caracté-

    risé en ce que le circuit de décalage temporel (51, 52) est placé en amont de l'un des générateurs de parité P afin de communiquer un décalage temporel (K) aux mots d'information

    qui sont appliqués à ces générateurs.
21. 21. Dispositif selon la revendication 19, caracté-

    risé en ce que le circuit de décalage temporel (51-53) est placé en aval du second circuit de retard pour communiquer un décalage temporel aux mots entrelacés d'un sous-bloc Q correspondant.
22. 22. Dispositif selon la revendication 15, dans lequel le circuit répartiteur comporte au moins des première

    et seconde sorties, chacune d'elles fournissant alternative-

    ment des mots d'information impairs et pairs en synchronisme; caractérisé en ce que les codeurs à correction d'erreur impair et pair comportent un générateur de mot de correction d'erreur (15; 18) qui est branché aux première et seconde sorties pour engendrer au moins un mot de correction d'erreur impair (P4n+l; Q4n+l)' sous l'effet des mots d'information impairs qui apparaissent sur ces sorties et pour engendrer au moins un mot de correction d'erreur pair (P4n; Q4n) sous l'effet des mots d'information pairs qui apparaissent sur ces sorties; un circuit de retard (161-162; 171-173) qui retarde sélectivement (d, D-d; 2d, 2D-2d; 3D-3d) les mots d'information qui apparaissent sur ces sorties et le mot de correction d'erreur qui est engendré à partir de ces mots d'information, pour former un sous-bloc constitué par des mots d'information et de correction d'erreur entrelacés; et un circuit de commutation (23) destiné à recevoir chaque sous-bloc, ce circuit de commutation comportant des premier et second jeux de bornes de sortie et ayant pour action d'appliquer un sous-bloc impair (SW1, SW13, SP11, SQ11) sur

    le premier jeu de bornes de sortie, lorsque des mots d'in-

    formation impairs sont présents sur les sorties du circuit répartiteur, et d'appliquer un sous-bloc pair (SW0, SW12, SP10, SQ10) sur le second Jeu de bornes de sortie lorsque des mots d'information pairs sont présents sur les sorties

    du circuit répartiteur.
23. 23. Dispositif selon la revendication 22, caracté-

    risé en ce que le générateur de mot de correction d'erreur et les. circuits de retard sont formés par un générateur de parité P (15) destiné à produire un mot de parité P, les

    mots d'information (SW01, SW23) qui sont appliqués au géné-

    rateur de parité P et le mot de parité P formant un sous-

    bloc P; un' premier circuit de retard (161, 162) qui retarde

    sélectivement (d, 2d) les mots du sous-bloc P, pour entrela-

    cer les mots d'information (W4n, W4(nd) + 2; W4n + 1' W4(nd) + 3) et les mots de parité P (P4n', P4n+l) dans ce sous-bloc; un générateur de parité Q (18) qui produit un mot de parité Q à partir des mots entrelacés du sous-bloc P, lesmots entrelacés du sous-bloc P et le mot de parité Q formant un sous-bloc Q; et un second circuit de retard (171, 172, 173) qui retarde sélectivement (D-d, 2D-2d, 3D-3d)

    les mots du sous-bloc Q pour entrelacer les mots d'informa-

    tion (W4n, W4(n-D) + 2; W4n + 1' W4(n-D) + 3)' les mots de parité P (P 4(n-2D); P4(n-2D) + 1) et les mots de parité Q (Q4(n-3D-3d); Q4(n-3D-3d) + 1) dans ce sous-bloc, chaque

    sous-bloc Q étant appliqué au circuit de commutation.
24. 24. Dispositif selon la revendication 17, caracté- risé en ce que le générateur de mot de correction d'erreur comprend un codeur à code adjacent d'ordre b (24) qui réagit aux mots d'information (W4n, W4n+2; W4(nK) + 1' W4(nK) + 3) qui lui sont appliqués en engendrant des premier et second mots de parité, l'un de ces mots de parité (Q) étant exprimé par T Wn (3 TWn+2, en désignant par Wn un mot d'information formé de b bits, tandis que T est produit par

    une matrice génératrice de dimensions (b x b).
25. 25. Dispositif destiné à la mise en oeuvre du pro-

    cédé de la revendication 9, dans lequel le bloc d'émission est formé par des sous-blocs impairs et pairs constitués respectivement par des mots d'information impairs et pairs, les sous-blocs impairs et pairs étant codés selon un code correcteur d'erreur tandis que les mots d'information impairs et pairs sont mutuellement décalés dans le temps, ce dispositif comportant un récepteur qui reçoit chaque bloc d'émission; caractérisé en ce qu'il comporte des décodeurs

    à correction d'erreur impair et pair séparés (8A, 8B) desti-

    nés à décoder les mots d'information impairs et pairs corrects, à partir des sous-blocs impairs et pairs reçus, un

    circuit de mise en coïncidence temporelle (9) qui fait dis-

    paraitre le décalage temporel entre les mots d'information impairs et pairs corrigés; et un circuit de compensation d'erreur (11; 11') destiné à remplacer un mot d'information impair (W4n+l) ou pair (W4n+2) erroné et non corrigible par

    un mot d'information correct approximatif qui est respective-

    ment obtenu par interpolation entre des mots d'information pairs (W4n, W4n+2) ou impairs (W4n+1, W4n+3) adjacents; et

    un convertisseur (12) qui reforme une séquence de mots d'in-

    formation impairs et pairs corrects.
26. 26. Dispositif selon la revendication 25, dans lequel le bloc d'émission reçu comprend en outre un mot de détection d'erreur, caractérisé-en ce qu'il comporte un détecteur d'erreur (7) qui réagit à ce mot de détection d'erreur (CRC) et aux mots contenus dans les sous-blocs impairs et pairs en détectant si les mots contenus dans ces

    sous-blocs sont erronés.
27. 27. Dispositif selon la revendication 26, dans lequel chaque sous-bloc impair et pair reçu est constitué par plusieurs mots d'information (SW0, SW12; SW1, sw13) et au moins un mot de correction d'erreur (SP10; SQ1O; SPl SQl), ces mots d'information et de correction d'erreur étant mutuellement entrelacés; caractérisé en ce que chaque décodeur à correction d'erreur impair et pair comprend un circuit de suppression d'entrelacement (191-193; 21i-21 2) destiné à supprimer l'entrelacement des mots d'information et de correction d'erreur dans le sous-bloc respectif, et un décodeur (20; 22) destiné à utiliser le ou les mots de correction d'erreur (P; Q) dont l'entrelacement a été

    supprimé, pour corriger les mots d'information erronés.
28. 28. Dispositif selon la revendication 26, dans lequel chaque sous-bloc impair et pair reçu comprend un sous-bloc Q comportant un mot de parité Q (SQ10; SQ11) entrelacé avec un sous-bloc P, ce dernier comprenant plusieurs mots d'information (SW101, SW102; SW'1l, SW102)

    entrelacés avec un mot de parité P (SP100; SP101); carac-

    térisé en ce que chaque décodeur à correction d'erreur

    impair et pair comprend un premier circuit de retard (19 -

    193) destiné à retarder sélectivement les mots du sous-bloc pour supprimer l'entrelacement entre le mot de parité Q et les mots qui forment le sous-bloc P, un décodeur de parité

    Q (20) destiné à utiliser le mot de parité Q dont l'entrela-

    cement a été supprimé pour corriger les mots erronés qui appartiennent au sous-bloc P, un second circuit de retard

    (21î-212) destiné à retarder sélectivement les mots du sous-

    bloc P corrigé pour supprimer l'entrelacement entre le mot de parité P et les mots d'information, et un décodeur de parité P (22) destiné à utiliser le mot de parité P dont

    l'entrelacement a été supprimé pour corriger les mots erronés.
29. 29. Dispositif selon la revendication 27, dans lequel chaque sous-bloc comprend des premier et second mots de parité (P, Q), l'un de ces mots de parité (Q) s'exprimant

    sous la forme T Wn( TWn+2, en désignant par Wn un mot d'in-

    formation formé de b bits, tandis que T est produit par une matrice génératrice de dimensions (b x b); caractérisé en ce que le décodeur est un décodeur de code adjacent d'ordre

    b (25).
30. 30. Dispositif destiné à la mise en oeuvre du pro-

    cédé de la revendication 14, comprenant une tête de reproduc-

    tion destinée à reproduire des blocs d'émission à partir du support d'enregistrement, caractérisé en ce qu'il comporte des décodeurs à correction d'erreur impair et pair (8A, 8B) destinés à décoder les mots d'information impairs et pairs corrects qui proviennent des sous-blocs impairs et pairs

    reçus, un circuit de mise en coïncidence temporele(9) desti-

    né à faire disparaître le décalage temporel entre les mots

    d'information impairs et pairs corrigés; un circuit de com-

    pensation d'erreur (11, 11') destiné à remplacer un mot d'information impair (W4n+l) ou pair (W4n+2) erron et non corrigible, reproduit dans une plage prédéterminée (Ts -U à Tsk +0) par rapport au point de montage (Ts), par un mot d'information correct approximatif (0'a ou E'b), obtenu par interpolation entre des mots d'information pairs (W4n, W4n+2) adjacents, et un circuit de fondu enchaîné destiné à effectuer une opération de fondu enchaîné entre

    les mots d'information remplacés et corrigés qui sont repro-

    duits à partir d'un côté ([Ea], 0'a) du point de montage et

    les mots d'information remplacés et corrigés qui sont repro-

    duits à partir de l'autre côté (E'b, [ob]) du point de mon-

    tage (Ts), dans la plage prédéterminée, une séquence corrigée de mots d'information étant ainsi récupérée à partir des mots d'information corrigés et soumis à l'opération de fondu enchaîné.