ES2882168T3 - Sensor de imagen de estado sólido con capacidad de carga y rango dinámico mejorados - Google Patents

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Abstract

Un sistema de procesamiento de imágenes que comprende: una pluralidad de píxeles configurados para convertir la luz en una carga; uno o más transistores de amplificación (SF_AMP) configurados para convertir una carga de una pluralidad de píxeles; uno o más transistores de selección (SEL) configurados para seleccionar una fila o columna de la pluralidad de píxeles a leer; uno o más transistores de restablecimiento (RST) configurados para restablecer al menos uno de la pluralidad de píxeles; una pluralidad de transistores de puerta de transferencia (TG1, TG2), en el que cada uno de la pluralidad de transistores de puerta de transferencia (TG1, TG2) corresponde a uno de la pluralidad de píxeles; una matriz de píxeles que incluye la pluralidad de píxeles dispuestos en una o más arquitecturas de píxeles compartidos (105, 110), en el que cada uno de la pluralidad de píxeles comprende: un condensador de almacenamiento (CS1, CS2) conectado para que se cargue mediante un fotodiodo (PD1, PD2), teniendo el condensador de almacenamiento (CS1, CS2) una capacitancia adaptada para almacenar una carga acumulada que representa una pluralidad de descargas de la carga del fotodiodo conectado (PD1, PD2), comprendiendo cada una de la pluralidad de descargas de la carga, una carga representativa de la luz integrada en el fotodiodo conectado (PD1, PD2), en el que el condensador de almacenamiento (CS1, CS2) está dispuesto para que esté en serie con el fotodiodo (PD1, PD2) a través de un transistor de puerta de transferencia (TG1, TG2); y un transistor (TS1, TS2) en comunicación con el condensador de almacenamiento (CS1, CS2) y configurado para controlar el flujo de carga desde el condensador de almacenamiento (CS1, CS2) a un nodo de difusión flotante (FD); la matriz está dispuesta en una pluralidad de filas y columnas; una primera estructura de silicio (460, 505) en un primer plano sobre el que se dispone la pluralidad de píxeles; y una segunda estructura de silicio (470, 506) en un segundo plano en el que se dispone al menos uno de los uno o más transistores de amplificación (SF_AMP), transistores de selección (SEL) y transistores de restablecimiento (RST), el segundo plano es diferente, pero paralelo a y superpuesto al primer plano.

Description

DESCRIPCIÓN
Sensor de imagen de estado sólido con capacidad de carga y rango dinámico mejorados
Campo técnico
Los sistemas y procedimientos divulgados en la presente memoria se dirigen a fotosensores y, con mayor particularidad, a píxeles submicrónicos y sensores de píxeles integrados verticalmente.
Antecedentes
La tendencia en las cámaras digitales y el procesamiento de imágenes digitales es hacia píxeles más pequeños para dirigir el recuento ascendente de megapíxeles o para habilitar áreas de sensores más pequeñas. Al mismo tiempo, se desean mejoras en las velocidades, la detección y el número de píxeles. Sin embargo, es posible que la reducción de tamaño y el aumento del número de píxeles no permitan el aumento deseado de las velocidades y la detección. Los píxeles de menor tamaño pueden sufrir muchos desafíos. Por ejemplo, los píxeles más pequeños pueden tener velocidades de detección más bajas o la resolución y la fidelidad de color degradadas, y pueden tener un rango dinámico limitado en comparación con píxeles más grandes. Particularmente en los sensores móviles, la tendencia a reducir el tamaño de los píxeles y el área del sensor intenta mantener el rendimiento a través de un procesamiento avanzado. La capacidad total de pozo reducida, la eficiencia cuántica reducida y la fotosensibilidad de la matriz de detectores de píxeles submicrónicos reducida, han degradado en gran medida la relación señal y ruido (SNR) y el rango dinámico del sensor de imagen. Además, una mayor distorsión de la reducción del tamaño del píxel da como resultado problemas de calidad de imagen, por ejemplo, deficiencia en la función de transferencia de modulación (MTF) y la fidelidad del color.
En el procesamiento de imágenes digitales, el rango dinámico de un sensor del semiconductor complementario de óxido metálico (CMOS) puede, en ocasiones, ser insuficiente para representar con precisión escenas al aire libre. Esto puede ser especialmente cierto en los sensores más compactos que se pueden usar en dispositivos móviles, por ejemplo, en la cámara de un teléfono móvil. Por ejemplo, un sensor típico que se utiliza en la cámara de un dispositivo móvil puede tener un rango dinámico de aproximadamente 60-70 dB. Sin embargo, una típica escena natural al aire libre puede cubrir fácilmente un rango de contraste de 100 dB entre áreas claras y sombras. Debido a que este rango dinámico es mayor que el rango dinámico de un sensor típico que se utiliza en un dispositivo móvil es posible que se pierdan detalles en las imágenes capturadas por dispositivos móviles. El documento WO 2014/051306 A1 (Eom JW) 3 de abril de 2014, se refiere a un tipo de unidad de píxel de separación de un sensor de imagen. El documento WO 2014/064837 A1 (Olympus Corp) 1 de mayo de 2014, se refiere a un dispositivo de procesamiento de imágenes de estado sólido, un dispositivo de procesamiento de imágenes y un procedimiento de lectura de señales. El documento WO 2009/051379 A2 (Siliconfile Technologies Inc) 23 de abril de 2009 se refiere a una etapa 4T-4S y una unidad de píxel de repetición que se obtiene mediante la combinación cuatro unidades de píxeles en uno solo y un sensor de imagen que tiene el mismo. El documento US 2005/110884 A1 (Altice P y otros) 26 de mayo de 2005 se refiere a la mejora de la capacidad de almacenamiento de un píxel de imagen. El documento US 2014/320718 A1 divulga un chip de fotodiodo apilado con un chip de la matriz de transistores. En el chip de fotodiodo se localizan el fotodiodo y una puerta de transferencia. En el chip de matriz de transistores se localizan una puerta de almacenamiento, un nodo de almacenamiento, otra puerta de transferencia y una difusión flotante. El transistor de selección de fila, el transistor de restablecimiento y el transistor seguidor de fuente también se localizan en el chip de la matriz de transistores. Para asegurar una transferencia de carga múltiple eficiente desde el fotodiodo al nodo de almacenamiento, se adaptan los perfiles de dopaje de las regiones de tipo n que hacen contacto entre los chips.
Sumario
Los sistemas, procedimientos y dispositivos de la invención tienen cada uno varios aspectos, ninguno de los cuales es el único responsable de sus atributos convenientes. Sin limitar el ámbito de la presente invención como se expresa en las reivindicaciones que siguen, ahora se describirán brevemente algunas características.
Cada una de las realizaciones divulgadas en la presente memoria tiene varios aspectos innovadores, ninguno de los cuales es el único responsable de los atributos convenientes de la invención. Sin limitar el ámbito, como se expresa en las reivindicaciones que siguen, las características más destacadas se divulgarán brevemente aquí.
Un aspecto de la divulgación proporciona un sistema de procesamiento de imágenes. El sistema de procesamiento de imágenes incluye una pluralidad de píxeles configurados para convertir la luz en carga. El sistema de procesamiento imágenes incluye además uno o más transistores de amplificación configurados para convertir la carga de una pluralidad de píxeles, uno o más transistores de selección configurados para seleccionar una fila o columna de la pluralidad de píxeles a leer, y uno o más transistores de restablecimiento configurados para restablecer al menos uno de la pluralidad de píxeles. El sistema de procesamiento imágenes también incluye una matriz de píxeles. La matriz de píxeles incluye la pluralidad de píxeles dispuestos en una o más arquitecturas de píxeles compartidos. La matriz de píxeles está dispuesta en una pluralidad de filas y columnas e incluye además una pluralidad de transistores de puerta de transferencia. Cada uno de la pluralidad de transistores de puerta de transferencia corresponde a uno de la pluralidad de píxeles. El sistema de procesamiento imágenes incluye además una primera capa de silicio sobre la que se dispone la pluralidad de píxeles y una segunda capa de silicio sobre la que se dispone al menos uno de los uno o más transistores de amplificación, transistores de selección y transistores de restablecimiento.
Otro aspecto divulgado es otro sistema de procesamiento de imágenes. El otro sistema de procesamiento de imágenes incluye una pluralidad de píxeles, en el que los píxeles se configuran para generar una carga cuando se exponen a la luz. El otro sistema de procesamiento de imágenes también incluye una pluralidad de circuitos de píxeles, comprendiendo cada circuito de píxeles al menos uno de un transistor de restablecimiento, un transistor de selección de filas o una resistencia de amplificación. El otro sistema de procesamiento de imágenes incluye además una pluralidad de arquitecturas de píxeles compartidos, comprendiendo las arquitecturas de píxeles compartidos uno o más píxeles de la pluralidad de píxeles y circuitos de píxeles de la pluralidad de circuitos de píxeles. El otro sistema de procesamiento de imágenes también incluye una matriz de píxeles que incluye la pluralidad de arquitecturas de píxeles compartidos. La matriz de píxeles está dispuesta en una pluralidad de filas y columnas. Finalmente, el otro sistema de procesamiento de imágenes incluye una primera capa de silicio y una segunda capa de silicio colocada sobre la primera capa de silicio.
Otro aspecto divulgado es otro sistema de procesamiento de imágenes. El sistema de procesamiento de imágenes incluye una matriz de píxeles que incluye una pluralidad de píxeles, los píxeles se configuran para generar una carga cuando se exponen a la luz y se disponen en una primera capa. El sistema de procesamiento de imágenes incluye además una pluralidad de circuitos de píxeles para leer la luz integrada en los píxeles acoplados al mismo, comprendiendo cada uno de la pluralidad de circuitos de píxeles uno o más transistores compartidos entre un subconjunto de la pluralidad de píxeles, el uno o más transistores dispuestos en una segunda capa diferente a la primera capa. El sistema de procesamiento de imágenes incluye además una pluralidad de nodos de difusión flotantes que se configuran para acoplar cada uno de la pluralidad de píxeles a la pluralidad de circuitos de píxeles.
Otro aspecto divulgado es un procedimiento para fabricar un sensor de imagen apilado tridimensional (3D). El procedimiento incluye formar una matriz de píxeles que incluye una pluralidad de píxeles dispuestos en una o más arquitecturas de píxeles compartidos. La matriz de píxeles formada está dispuesta en una pluralidad de filas y columnas e incluye además una pluralidad de transistores de puerta de transferencia, en el que cada uno de la pluralidad de transistores de puerta de transferencia corresponde a uno de la pluralidad de píxeles. El procedimiento también incluye disponer la pluralidad de píxeles en una primera capa de silicio y disponer al menos un transistor de amplificación, transistor de selección y transistor de restablecimiento en una segunda capa de silicio diferente de la primera capa de silicio. El procedimiento incluye además acoplar eléctricamente la primera capa de silicio a la segunda capa de silicio.
Breve descripción de los dibujos
Los aspectos divulgados se describirán a continuación junto con los dibujos y apéndices adjuntos, proporcionados para ilustrar y no limitar los aspectos divulgados, en los que designaciones similares denotan elementos similares.
La Figura 1A ilustra una realización de una arquitectura de píxeles compartidos para su uso como un píxel de un sistema de lectura de píxeles, de acuerdo con una realización ejemplar.
La Figura 1B ilustra una realización de una arquitectura de 4 píxeles compartidos de cuatro transistores entrelazados, de acuerdo con una realización ejemplar.
La Figura 1C ilustra una realización de dos arquitecturas de 4 píxeles compartidos de cuatro transistores de la Figura 1B en una matriz de la arquitectura de píxeles entrelazados, de acuerdo con una realización ejemplar.
La Figura 2 representa las arquitecturas de 4 píxeles de compartidos de cuatro transistores de las Figuras 1B y 1C en una matriz de la arquitectura de píxeles entrelazados, de acuerdo con una realización ejemplar.
La Figura 3A ilustra una secuencia de lectura de 4 colores por canal de una arquitectura de 4 píxeles compartidos entrelazados 1x4, de acuerdo con una realización ejemplar.
La Figura 3B ilustra una secuencia de lectura de 4 colores por canal de una arquitectura de 4 píxeles compartidos entrelazados 2x2, de acuerdo con una realización ejemplar.
La Figura 4A ilustra una realización de una arquitectura de 8 píxeles compartidos del sensor de imagen de cuatro transistores entrelazados 400 que tiene un sistema de lectura de píxeles, de acuerdo con una realización ejemplar. La Figura 4B ilustra una primera sección de una realización de una arquitectura de 16 píxeles compartidos del sensor de imagen de cuatro transistores 450 que tiene un sistema de lectura de píxeles, de acuerdo con una realización ejemplar, que tiene puntos de conexión A-B para indicar la continuación de elementos en la Figura 4C. La Figura 4C ilustra una segunda sección de una realización de una arquitectura de 16 píxeles compartidos del sensor de imagen de cuatro transistores 450 que tiene un sistema de lectura de píxeles, de acuerdo con una realización ejemplar, que tiene puntos de conexión A-B para indicar la continuación de elementos en la Figura 4B. La Figura 5A ilustra una realización de un sensor de imagen CMOS apilado en 3D que comprende la arquitectura de píxeles compartidos entrelazados de las Figuras 4A y 4B con enlace híbrido de ajuste preciso a nivel de píxel.
La Figura 5B ilustra otra realización de un sensor de imagen CMOS apilado en 3D que comprende la arquitectura de píxeles compartidos entrelazados de las Figuras 4A y 4B con enlace de fusión a nivel de columna y fila.
La Figura 6A ilustra una primera sección de un diagrama de temporización de la arquitectura de 4 píxeles compartidos del sensor de imagen de cuatro transistores entrelazados de la Figura 1B, de acuerdo con una realización ejemplar, que tiene puntos de conexión A-X para indicar la continuación de elementos en la Figura 6B. La Figura 6B ilustra una segunda sección de un diagrama de temporización de la arquitectura de 4 píxeles compartidos del sensor de imagen de cuatro transistores entrelazados de la Figura 1B, de acuerdo con una realización ejemplar, que tiene puntos de conexión A-X para indicar la continuación de los elementos en la Figura 6A.
La Figura 7 ilustra un ejemplo de un diagrama de bloques de lectura de la arquitectura de 4 píxeles compartidos del sensor de imagen de cuatro transistores entrelazados de la Figura 1B de acuerdo con el diagrama de temporización de las Figuras 6A y 6B.
La Figura 8 ilustra un diagrama esquemático de alto nivel de una realización de un dispositivo de captura de imágenes con capacidades de extensión de la capacidad total de pozo.
Descripción detallada
Introducción
Las realizaciones de la divulgación se relacionan con sistemas y técnicas para generar e implementar píxeles submicrónicos capaces de lectura de bajo ruido y alta ganancia, emisiones de alta resolución y alta fidelidad de color, rango dinámico incrementado mediante el uso de apilado tridimensional (3D), arquitecturas de píxeles integrados verticalmente. A medida que el tamaño de los píxeles continúa disminuyendo, los componentes requeridos dentro del píxel para mantener las cualidades y características deseadas de la captura de imagen (por ejemplo, bajo ruido, alta ganancia, alta resolución y fidelidad de color, etc.) reducen la cantidad de luz disponible para la estructura de detección de luz del píxel, por ejemplo, el fotodetector, fotodiodo o estructura o dispositivo similar. Por ejemplo, a medida que se reduce el tamaño del píxel, hay menos área física en el píxel porque los componentes no se pueden eliminar y el tamaño de los componentes solo se puede reducir un cierto grado en base a las limitaciones de fabricación y de la tecnología general. En consecuencia, se pueden desarrollar arquitecturas adicionales que mantengan el número y el tamaño de los componentes en cada píxel mientras se aumenta el área con la cual el fotodetector, fotodiodo o estructura o dispositivo similar es capaz de absorber luz y generar una carga en respuesta a la luz absorbida. La arquitectura de lectura, que incluye un condensador de almacenamiento adicional, puede implementar un esquema de lectura de señal para permitir la extensión de la capacidad total de pozo, para aumentar la relación de señal y ruido (SNR) y el rango dinámico. La arquitectura de lectura asociada se puede implementar, en varias realizaciones, con 4 píxeles compartidos CIS de cuatro transistores, 8 compartidos, 16 compartidos u otras configuraciones de píxeles adecuadas. Los componentes de lectura de píxeles, que incluyen los transistores de restablecimiento, los transistores de amplificación y un esquema de tiempo y el condensador de almacenamiento pueden cooperar para almacenar las cargas acumuladas de los fotodetectores o fotodiodos para realizar múltiples lecturas de píxeles. Los términos "píxel" y "fotodiodo", "fotodetector", "fotopuerta", etc., se pueden utilizar indistintamente en la presente memoria.
En un ejemplo, cuando se activan todos de, una puerta de transferencia, un circuito de temporización y un transistor de restablecimiento, se pueden reiniciar un fotodiodo y un nodo de difusión flotante. Adicionalmente, la integración de la carga en el condensador de almacenamiento puede ocurrir cuando la puerta de transferencia, el circuito de temporización y el transistor de restablecimiento están todos apagados, lo que permite que la carga de fotones se recoja en un fotodiodo. Después de que la carga se acumule en los fotodiodos.
En algunas realizaciones, el condensador de almacenamiento se puede utilizar para la integración de la carga. El condensador de almacenamiento puede permitir que se almacenen descargas más pequeñas del fotodiodo en el condensador de almacenamiento. En consecuencia, la carga en el condensador de almacenamiento aumenta a medida que se combinan más descargas de los fotodiodos. Cuando el circuito de temporización se enciende una o más veces junto con la puerta de transferencia, la carga del fotodiodo se puede descargar al condensador de almacenamiento. En consecuencia, el condensador de almacenamiento puede contener cargas de múltiples lecturas de un píxel o grupo de píxeles.
En algunos ejemplos, la principal fuente de ruido dentro de un píxel CMOS es el ruido kTC (o restablecimiento) procedente del restablecimiento del condensador de almacenamiento y/o del nodo de difusión flotante capacitivo a través del canal resistivo del transistor de restablecimiento (unas pocas decenas de electrones). Una realización de un modo de lectura que se puede implementar mediante el uso de realizaciones de la arquitectura descrita en la presente memoria puede incluir una primera lectura realizada inmediatamente después de un restablecimiento o antes de que se aplique otro voltaje al condensador de almacenamiento y/o al nodo de difusión flotante capacitivo. Esta primera lectura puede almacenar el ruido kTC en la memoria como línea base. Dicho ruido kTC se puede originar a partir del ruido del restablecimiento de los condensadores, y puede ser conveniente, para mejorar la calidad de la imagen, reducir, eliminar o compensar de otro modo el ruido kTC. En consecuencia, se puede realizar una segunda lectura después de la integración de la carga en el condensador de almacenamiento (por ejemplo, mediante la inclusión de múltiples descargas de la carga de un píxel o píxeles, donde se integran las cargas generadas por fotones) mediante la activación de nuevo del circuito selector. Debido a la capacidad de almacenamiento de carga adicional del condensador de almacenamiento y las múltiples descargas de la carga de los fotodiodos controlados por el esquema de temporización, las dos lecturas pueden proporcionar la multiplicación de la capacidad total de pozo de píxeles proporcional al número de descarga de la carga. Debido a que el ruido kTC se almacenó en la memoria como una línea base en el primer fotograma, este procedimiento de lectura puede compensar el ruido kTC en la segunda lectura. Al realizar dos lecturas, por ejemplo, mediante el muestreo del condensador de almacenamiento o el nodo de difusión flotante después de que se restablezca el condensador de almacenamiento y/o el nodo de difusión flotante, pero antes de que se encienda la puerta de transferencia y después de que se encienda la puerta de transferencia, se puede realizar el muestreo doble correlacionado con un tiempo de muestreo corto, por lo tanto, se elimina el ruido kTC.
Otra realización de un modo de lectura que se puede implementar mediante la utilización de realizaciones de la arquitectura de extensión de la capacidad total del pozo descrita en la presente memoria puede realizar múltiples lecturas y obtener la diferencia de carga entre dos descargas de la carga de un fotodiodo. El fotograma diferencial resultante puede estar libre de ruido kTC. En algunas realizaciones, las lecturas múltiples se pueden realizar en un modo bajo de profundidad de bits para ahorrar energía si no se necesita una alta precisión, por ejemplo, para una imagen de vista previa del visor o para ajustes de exposición automática. En algunas realizaciones, las lecturas múltiples se pueden realizar en el modo normal de profundidad de bits para obtener la información de imagen más precisa. En algunas realizaciones, por ejemplo, el procesamiento de imágenes de alto rango dinámico (HDR), se pueden utilizar dos tiempos de integración diferentes para las descargas de la carga en dos lecturas que se utilizan para generar el fotograma diferencial.
Se puede utilizar un sistema de lectura de píxeles para cualquier CMOS, CCD u otro sensor de imagen. En algunas realizaciones, el sensor puede ser, por ejemplo, un sensor de imagen de 32 MP/30 fps que tiene aproximadamente 0,5 |jm píxeles con aproximadamente 1000 -e de capacidad total de pozo. El sensor de imagen se puede diseñar para tener una velocidad de lectura de 10b/240 -fps. Algunas realizaciones del sensor de imagen pueden ser de un diseño integrado digitalmente con una velocidad de obturación de acumulación de 8 fotogramas, por ejemplo, mediante la implementación de un obturador rodante intercalado sin necesidad de almacenar un fotograma completo. En un ejemplo, los datos se pueden emitir desde una memoria externa, por ejemplo, DRAM, a velocidades de aproximadamente 12b/30 -fps. Un sensor de imagen de este tipo puede dar como resultado una capacidad total de pozo de píxeles equivalentes multiplicados por un factor de ocho, por ejemplo, alcanzando aproximadamente 8000-e capacidad total de pozo por píxel. Estas especificaciones del sensor de imagen representan solo una realización de un sensor de imagen mediante el uso del sistema de lectura de píxeles, y otros sensores de imágenes con especificaciones variables se pueden usar en otras realizaciones.
Una matriz de píxeles puede incluir una pluralidad de píxeles dispuestos en un número predeterminado de filas y columnas (por ejemplo, M filas y N columnas). Cada píxel puede representar un único elemento de detección de carga de la matriz de píxeles. Cada uno de la pluralidad de píxeles puede incluir cada uno un elemento fotosensible, por ejemplo, una fotopuerta, fotoconductor, fotodiodo u otro fotodetector, superpuesto a un sustrato para acumular carga fotogenerada en una parte subyacente del sustrato. La matriz de píxeles puede, en algunas realizaciones, incluir uno o más filtros posicionados para filtrar la luz entrante, por ejemplo, un filtro de corte o un filtro de color. Por ejemplo, el elemento fotosensible de un píxel CMOS puede ser uno de un fotodiodo de unión p-n empobrecido o una región de agotamiento inducida por el campo debajo de una fotopuerta.
Un generador de temporización puede proporcionar señales de temporización para leer valores que representan la luz acumulada en cada uno de los píxeles de la matriz de píxeles. Por ejemplo, el generador de temporización puede ser un controlador de columna y fila. El generador de temporización puede incluir lógica de control para controlar las operaciones de restablecimiento, el tiempo de exposición, el tiempo de recorrido y el tiempo de píxeles para la matriz de píxeles y también puede proporcionar señales de temporización a un convertidor analógico y digital (ADC). El circuito de lectura puede proporcionar el circuito para leer cada uno de los píxeles de la matriz de píxeles. Por ejemplo, el circuito de lectura puede incluir una pluralidad de líneas de filas y columnas proporcionadas para toda la matriz. Las líneas de columna y fila del circuito de lectura se pueden conectar electrónicamente a el circuito de muestreo y retención de columna (S/H), el circuito de píxeles y el circuito de control de filas que operan de acuerdo con la temporización que se proporciona mediante el generador de temporización. En funcionamiento, los píxeles de cada fila en la matriz de píxeles se pueden activar al mismo tiempo mediante una línea de selección de fila y los píxeles de cada columna se pueden emitir de forma selectiva mediante una línea de selección de columna.
Cada píxel puede incluir el circuito para leer una carga recogida en cada uno de la pluralidad de píxeles. Por ejemplo, una realización del circuito de píxeles está conectada a cada píxel e incluye un transistor de efecto de campo de salida formado en el sustrato y una sección de transferencia de carga formada en el sustrato adyacente al píxel que tiene un nodo sensor, típicamente un nodo de difusión flotante, conectado a la puerta de un transistor de salida. La sección de transferencia de carga del circuito de píxeles puede incluir al menos un componente electrónico, por ejemplo, un transistor, para transferir carga desde la parte subyacente del sustrato al nodo de difusión flotante y otro componente electrónico, por ejemplo, un transistor de restablecimiento para restablecer el nodo a un nivel de carga predeterminado antes de la transferencia de carga. La fotocarga se puede amplificar cuando se mueve desde la región de acumulación de carga inicial al nodo de difusión flotante, y la carga en el nodo de difusión flotante se puede convertir en un voltaje de salida de píxeles mediante un transistor de salida del seguidor de fuente. Como se describe con más detalle a continuación, el circuito de píxeles puede incluir además un condensador de almacenamiento u otro dispositivo electrónico de almacenamiento de carga para almacenar múltiples descargas de la carga de un píxel o píxeles en el dominio analógico. El condensador de almacenamiento se puede posicionar más alejado del nodo de difusión flotante en el circuito de píxeles (con respecto a la posición del píxel) en algunas realizaciones, y puede tener una capacitancia mayor que la del nodo de difusión flotante. El condensador de almacenamiento puede estar en el mismo chip sensor o en el chip inferior de una matriz de pila con conexión píxel a píxel en varias realizaciones.
Después de pasar a través del circuito de píxeles, las señales de píxeles pueden pasar a través de un amplificador para aumentar la fuerza de la señal de píxeles (por ejemplo, el voltaje o la corriente). El generador de temporización, la matriz de píxeles, el circuito de píxeles y el amplificador juntos pueden realizar las funciones de: (1) conversión de fotón a carga; (2) acumulación de la carga de imágenes; (3) transferencia de la carga al nodo de difusión flotante acompañada de la amplificación de carga; (4) restablecimiento del nodo de difusión flotante a un estado conocido antes de transferirle la carga; (5) selección de un píxel para lectura; y (6) emisión y amplificación de una señal que representa la carga del píxel. La arquitectura tridimensional apilada (3-D) o de píxeles compartidos descrita en la presente memoria puede realizar estas funciones al tiempo que reduce el tamaño de píxel y aumenta la cantidad de píxeles en la misma área mientras aumenta la velocidad, la sensibilidad, la resolución, el rango dinámico y la fidelidad del color de la matriz de píxeles.
La Figura 1A ilustra una realización de una arquitectura de píxeles compartidos 100 para su uso como un píxel de un sistema de lectura de píxeles, de acuerdo con una realización ejemplar. Algunas realizaciones del sensor de imagen pueden ser de un sensor de imagen de estado sólido, por ejemplo, un sensor de imagen CMOS, que tiene cuatro píxeles de cuatro transistores (4T) que comparten el circuito de píxeles y un diseño compacto. La arquitectura de 4 píxeles compartidos de 4T 100 se puede utilizar como arquitectura de píxeles para píxeles en la matriz de píxeles, en algunas realizaciones. La arquitectura de 4 píxeles compartidos de 4T 100 incluye cuatro píxeles, y aunque existen muchas arquitecturas similares de píxeles compartidos y pueden estar dispuestas en la matriz de manera similar, por simplicidad solo se muestra en mayor detalle una arquitectura de 4 píxeles compartidos de 4T 100.
La arquitectura de 4 píxeles compartidos de 4T 100 incluye cuatro circuitos de fotodiodos en paralelo. Los circuitos de fotodiodos comprenden fotodiodos PD1-PD4 y sus correspondientes puertas de transferencia TG1-TG4. Cada uno de los circuitos de fotodiodos también comprende un circuito de temporización TS1-TS4 y un condensador de almacenamiento CS1-CS4 en serie con los respectivos fotodiodos PD1-PD4 entre los fotodiodos PD1-PD4 y un nodo de difusión flotante. Los condensadores de almacenamiento individuales CS1-CS4 para cada uno de los fotodiodos PD1-PD4 se pueden utilizar para almacenar temporalmente la carga que se absorbe mediante cada uno de los fotodiodos PD1-PD4 antes de que la carga se transfiera al nodo de difusión flotante. El sistema de lectura de píxeles puede comprender un nodo de difusión flotante FD, un transistor de restablecimiento RST, un suministro de voltaje VDD, un amplificador seguidor de fuente SF_AMP, un transistor de selección SEL, un nodo de voltaje de salida Vcol y una fuente de corriente Ibias. Estos elementos pueden realizar funciones similares a las descritas anteriormente. Compartir el nodo de difusión flotante FD, el amplificador seguidor de fuente SF_AMP, el transistor de selección de fila SEL y el transistor de restablecimiento RST entre los fotodiodos adyacentes PD1-PD4 y las puertas de transferencia TG1-TG4 ayuda a aumentar el factor de relleno de la arquitectura de píxeles, el factor de relleno representa el porcentaje del área de píxeles que es sensible a la luz. El factor de relleno aumenta porque el intercambio de componentes entre múltiples arquitecturas de píxeles reduce el número total de transistores, condensadores y otros componentes, acoplados a un mayor número de píxeles compartidos en la arquitectura de píxeles compartidos 100. Por tanto, el intercambio de componentes entre una pluralidad de píxeles reduce el área del píxel lleno de transistores y otros componentes y, por tanto, aumenta el área del píxel que es sensible a la luz. La arquitectura ilustrada 100 da como resultado aproximadamente 2,0 transistores por píxel. Los componentes se pueden compartir en cuatro fotodiodos separados y puertas de transferencia asociadas. En algunas realizaciones, los componentes compartidos se pueden compartir en ocho fotodiodos separados o 16 fotodiodos separados o más fotodiodos separados.
En algunas realizaciones, los fotodiodos PD1-PD4 pueden incluir un fotodiodo utilizado para detectar un componente rojo de la luz entrante, dos fotodiodos utilizados para detectar un componente verde de la luz entrante y un fotodiodo utilizado para detectar un componente azul de la luz entrante. Aunque no se muestra en esta figura, la representación de color descrita puede seguir el patrón de color de Bayer, en el que una arquitectura compartida comprende dos píxeles verdes en diagonal y un píxel rojo en diagonal con un píxel azul en una arquitectura de cuatro píxeles. En algunas realizaciones, el nodo de difusión flotante FD de la Figura 1A puede representar uno o más nodos de difusión flotantes. Por ejemplo, cada circuito de fotodiodos puede tener un nodo de difusión flotante individual (no se muestra en esta figura). En algunas realizaciones, dos o más circuitos de fotodiodos pueden compartir uno o más nodos de difusión flotantes (no se muestran en esta figura). Sin embargo, como se representa en la presente memoria, el uno o más nodos de difusión flotantes se pueden combinar en un único nodo de difusión flotante FD en las figuras para simplificar los esquemas.
La carga se puede recoger mediante cada uno de los fotodiodos PD1-PD4 siempre que las puertas de transferencia correspondientes TG1-TG4 estén apagadas. Una vez que las cargas se han acumulado en los fotodiodos PD1-PD4, las cargas acumuladas en cada uno de los fotodiodos PD1-PD4 se pueden transferir temporalmente a los respectivos condensadores de almacenamiento CS1-CS4. Por ejemplo, la carga que se acumula en el fotodiodo PD1 cuando se cierra la puerta de transferencia TG1 y el fotodiodo se expone a la luz del color especificado se puede transferir al condensador de almacenamiento CS1 cuando se abre la puerta de transferencia TG1. Una vez que las cargas se colocan en los condensadores de almacenamiento CS1-CS4, las puertas de transferencia TG1-TG4 se pueden cerrar. En algunas realizaciones, los condensadores de almacenamiento CS1-CS4 pueden tener capacidades de carga mayores que los fotodiodos PD1-PD4, y los condensadores de almacenamiento CS1-CS4 pueden recibir múltiples descargas de la carga de sus respectivos fotodiodos PD1-PD4 antes que las cargas en los condensadores de almacenamiento CS1-CS4 se transfieran al nodo de difusión flotante FD. Además, las cargas se pueden transferir al nodo de difusión flotante FD cuando se activan los circuitos de temporización respectivos TS1-TS4 mientras que las puertas de transferencia TG1-TG4 están cerradas. En algunas realizaciones, tanto las puertas de transferencia TG1-TG4 como los circuitos de temporización TS1-TS4 se pueden abrir al mismo tiempo, para permitir así que tanto las cargas acumuladas en los fotodiodos PD1-PD4 como las cargas en los condensadores de almacenamiento CS1-CS4 se acumulen en el nodo de difusión flotante FD. Los condensadores de almacenamiento individuales CS1-CS4 y los circuitos de temporización TS1-TS4 permiten que las cargas de los fotodiodos correspondientes PD1-PD4 se transfieran al nodo de difusión flotante Fd individualmente.
El almacenamiento intermedio de la carga en los condensadores de almacenamiento CS1-CS4 entre los fotodiodos PD1-PD4 y el nodo de difusión flotante FD puede ser útil para discernir las contribuciones de la carga de los fotodiodos individuales PD1-PD4. Sin los condensadores de almacenamiento individuales CS1-CS4, en algunas realizaciones, un único condensador de almacenamiento compartido o un nodo de difusión flotante FD puede tener dificultades para soportar múltiples transferencias de carga desde múltiples fotodiodos PD1-PD4 sin perder señal y crear artefactos. Cuando la carga se transfiere directamente desde los fotodiodos PD1-PD4 al nodo de difusión flotante FD después del tiempo de carga e integración, es posible que el nodo de difusión flotante FD, que puede comprender un condensador parásito dentro de la oblea de silicio de los fotodiodos PD1-PD4, no mantenga carga suficiente para extender el rango dinámico de un sensor con píxeles pequeños. En consecuencia, la carga de los fotodiodos PD1-PD4 se puede descargar varias veces a sus respectivos condensadores de almacenamiento CS1-CS4 antes de que las cargas de cada uno de los condensadores de almacenamiento CS1-CS4 se lean individualmente a través del nodo de difusión flotante FD al circuito de lectura descrito anteriormente. Los condensadores de almacenamiento CS1-CS4, como se describió anteriormente, se pueden configurar con una capacitancia efectiva suficientemente grande para almacenar múltiples descargas de la carga de sus respectivos fotodiodos PD1-PD4, por ejemplo, ocho o más descargas de la carga. En algunas realizaciones, la capacidad total de pozo de un píxel se puede multiplicar efectivamente en el dominio analógico por el número de descargas de la carga almacenada en los condensadores de almacenamiento CS1-CS4. En algunas realizaciones, los condensadores de almacenamiento CS1-CS4 y los circuitos de temporización TS1-TS4 se forman en la misma capa que los fotodiodos PD1-PD4 en la arquitectura de píxeles compartidos 100. En algunas realizaciones, los condensadores de almacenamiento CS1-CS4 y los circuitos de temporización TS1-TS4 se pueden formar en la segunda capa, junto con los componentes restantes del circuito de lectura.
En un ejemplo, cuando una o más de las puertas de transferencia TG1-TG4, los circuitos de temporización TS1-TS4 y el transistor de restablecimiento RST están todos encendidos, el correspondiente uno o más fotodiodos PD1-PD4, el uno o más condensadores de almacenamiento CS1-CS4, y el nodo de difusión flotante FD se pueden restablecer, dependiendo de qué TG1-TG4 y TS1-TS4 estén activadas. En algunas realizaciones, los fotodiodos PD1-PD4 y los condensadores de almacenamiento CS1-CS4 se pueden restablecer cada uno antes de que se expongan a la fuente de luz. La integración de la carga en los fotodiodos PD1-PD4 puede ocurrir cuando las respectivas puertas de transferencia TG1-TG4 están apagadas, lo que permite que la carga de los fotones se recolecte en el correspondiente fotodiodo PD1-PD4. La integración de la carga en los condensadores de almacenamiento CS1-CS4 puede ocurrir cuando los respectivos circuitos de temporización TS1-TS4 están apagados y las respectivas puertas de transferencia TG1-TG4 están abiertas para permitir que la carga de los fotodiodos PD1-PD4 se acumule en los condensadores de almacenamiento CS1-CS4.
En algunas realizaciones, la integración de la carga en los fotodiodos PD1-PD4 puede ocurrir cuando las respectivas puertas de transferencia TG1-TG4, los circuitos de temporización TS1-TS4 y el transistor de restablecimiento RST están todos apagados, lo que permite que la carga de los fotones se recoja en el correspondiente fotodiodo PD1-PD4. Al encender selectivamente la puerta de transferencia TG1-TG4, la carga en el fotodiodo correspondiente PD1-PD4 (por ejemplo, el uno o más fotodiodos PD1-PD4 que tienen una puerta de transferencia asociada encendida) se transfiere al nodo de difusión flotante FD a través de los condensadores de almacenamiento CS1-CS4 y los circuitos de temporización TS1-TS4. En algunas realizaciones, una o más puertas de transferencia TG1-TG4 y los circuitos de temporización TS1-TS4 se pueden encender simultáneamente para transferir carga directamente desde los fotodiodos asociados PD1-PD4 directamente al nodo de difusión flotante FD sin almacenarla en los condensadores de almacenamiento CS1- CS4. Cuando se selecciona una fila o columna de los fotodiodos PD1-PD4 para leer mediante la activación del transistor SEL, la carga almacenada en el nodo de difusión flotante FD se convierte en voltaje a través del amplificador SF_AMP. Este voltaje de lectura se puede transferir a la salida Vcol. En algunas realizaciones, la carga almacenada en uno de los condensadores de almacenamiento CS1-CS4 se puede convertir en un voltaje a través del amplificador SF_AMP cuando se encienden los respectivos circuitos de temporización TS1-TS4, y este voltaje de lectura se puede transferir a la salida Vcol. En algunas realizaciones, si se desea, la carga almacenada en uno de los fotodiodos PD1-PD4 se puede convertir en un voltaje a través del amplificador SF_AMP cuando se encienden las respectivas puertas de transferencia TG1-TG4 y los circuitos de temporización TS1-TS4.
En algunas realizaciones, los circuitos de temporización TS1-TS4 pueden incluir lógica de alta velocidad para regular el número de descargas de la carga enviadas desde los fotodiodos PD1-PD4 a los condensadores de almacenamiento CS1-CS4 y para determinar cuándo abrir para permitir que la carga en los respectivos condensadores de almacenamiento CS1-CS4 se lea a través del nodo de difusión flotante. En algunas realizaciones, sólo un condensador de almacenamiento de los condensadores de almacenamiento CS1-CS4 se puede leer mediante el circuito de lectura a la vez. Por tanto, los circuitos de temporización TS1-TS4 se pueden coordinar de modo que no haya dos abiertos juntos. Al acumular múltiples descargas de la carga de los fotodiodos PD1-PD4 en el dominio analógico, se puede ahorrar energía del dispositivo en comparación con la acumulación de múltiples descargas de la carga de los fotodiodos PD1-PD4 en el dominio digital. La lectura secuencial de los fotodiodos PD1-PD4 mediante la utilización de los circuitos de temporización TS1-TS4 y los circuitos de lectura pueden controlar la lectura de los fotodiodos PD1-PD4 para aumentar la resolución en comparación con el escaneo paralelo. Debido a la lógica de alta velocidad de los circuitos de temporización TS1-TS4, aún se pueden lograr altas velocidades de fotogramas de video (por ejemplo, 30 fps a 8 MP de resolución completa) mientras se muestrea cada fotodiodo PD1-PD4 en la matriz de píxeles varias veces en el dominio analógico, por ejemplo, ocho lecturas por píxel por cuadro. En algunas realizaciones, el esquema de temporización puede ser un transistor con un ancho de línea de aproximadamente 20 nm.
La Figura 1B ilustra una realización de una arquitectura de 4 píxeles compartidos de cuatro transistores entrelazados, generalmente designada como una primera arquitectura 105, de acuerdo con una realización ejemplar. Como se muestra en la Figura 1B, hay cuatro fotodiodos PDR1, PDR2, PDG1 y PDG3 (o estructuras o dispositivos similares), con un par de fotodiodos para un primer color, por ejemplo, rojo (PDR1 y PDR2), y un segundo par de los fotodiodos para un segundo color, por ejemplo, verde (PDG1 y PDG3). Estos fotodiodos p DR1, PDR2, PDG1 y PDG3 pueden corresponder a los fotodiodos PD1-PD4 como se hace referencia en la Figura 1A. Como se describió anteriormente, cada uno de los fotodiodos PDR1, PDR2, PDG1 y PDG3 tienen una puerta de transferencia TG1-TG4 dedicada a controlar el tiempo de integración de las cargas en cada uno de los respectivos fotodiodos PDR1, PDR2, PDG1 y PDG3. Por tanto, la puerta de transferencia TG1 controla la integración y transferencia de carga en el fotodiodo PDR1, mientras que la puerta de transferencia TG2 controla la integración y transferencia de carga en el fotodiodo PDR2. De manera similar, las puertas de transferencia TG3 y TG4 de la Figura 1B controlan la integración y transferencia de carga en los fotodiodos PDG1 y PDG3, respectivamente. Como se describió anteriormente, los tres transistores mostrados entre los pares de fotodiodos PDR1-PDR2 y PDG1-PDG3 se comparten entre los cuatro fotodiodos PDR1, PDR2, PDG1 y PDG3. El transistor en la parte superior de esta columna de transistores es el transistor de amplificación SF_AMP, el transistor del medio es el transistor de selección SEL y el transistor inferior es el transistor de restablecimiento RST. Se muestran dos nodos de difusión flotantes FD1 y FD2, se localiza FD1 entre los fotodiodos PDR1 y PDG1 y el transistor de amplificación SF_AMP y se localiza FD2 entre los fotodiodos PDR2 y PDG3 y el transistor de amplificación SF_AMP. En algunas realizaciones, los dos nodos de difusión flotantes FD1 y FD2 se pueden combinar en un único nodo de difusión flotante o dividir en nodos de difusión flotantes adicionales. En el circuito de píxeles compartidos no se muestra el circuito de temporización TS y el condensador de almacenamiento CS, aunque en algunas realizaciones, estos dos componentes se pueden incluir en el circuito de píxeles compartidos.
Los fotodiodos PDR1 y PDR2 son los dos fotodiodos en la columna más a la izquierda del esquema de la Figura 1B. Los fotodiodos PDR1 y PDR2 están configurados para detectar la luz roja. Por tanto, cuando se detecta luz roja, los fotodiodos PDR1 y PDR2 generan cada uno una carga en respuesta a la cantidad de luz roja detectada durante un período de tiempo. De manera similar, los fotodiodos PDG1 y PDG3 son los dos fotodiodos en la columna más a la derecha y cada uno está configurado para detectar la luz verde, cada uno genera una carga cuando se detecta la luz verde. La columna central comprende los transistores compartidos SF_AMP, SEL y RST y los puntos de difusión flotantes compartidos FD1 y FD2. El SF_AMP, como se describió anteriormente, se puede configurar para convertir la entrada de carga de uno de los fotodiodos PDR1, PDR2, PDG1 y PDG3 en las señales de voltaje correspondientes que se emiten durante una secuencia de lectura. El transistor de selección SEL se puede configurar para seleccionar una sola fila de la matriz de píxeles para leer (o para emitir), como se describió anteriormente y puede permitir que el transistor de amplificación SF_AMP convierta la carga en voltaje cuando se selecciona una fila o columna determinada. Finalmente, el transistor de restablecimiento RST se puede configurar para borrar (o establecer en un punto de referencia) la carga de cada uno de los fotodiodos PDR1, PDR2, PDG1 y PDG3 y los nodos de difusión flotante FD1 y FD2. Para restablecer los fotodiodos PDR1, PDR2, PDG1 y PDG3, es posible que sea necesario encender el transistor de restablecimiento RST junto con las puertas de transferencia TG1, TG2, TG3 y TG3, respectivamente.
La Figura 1C ilustra una realización de dos arquitecturas de 4 píxeles compartidos de cuatro transistores de la Figura 1B en una matriz de arquitectura de píxeles entrelazados, de acuerdo con una realización ejemplar. Una primera arquitectura de 4 píxeles compartidos de cuatro transistores puede corresponder a la primera arquitectura 105 de la Figura 1B. Una segunda arquitectura de 4 píxeles compartidos de cuatro transistores se puede representar como una segunda arquitectura 110. Como se describió anteriormente en relación con la Figura 1B, la primera arquitectura de 4 píxeles compartidos de cuatro transistores 105 a la izquierda comprende los fotodiodos PDR1, PDR2, PDG1 y PDG3 junto con los transistores SF_AMP, SEL y RST y los nodos de difusión flotantes FD1 y FD2. De manera similar, la segunda arquitectura de 4 píxeles compartidos de cuatro transistores 110 a la derecha comprende los fotodiodos PDB1, PDB2, PDG2 y PDG4 junto con los transistores SF_AMP1, SEL1 y RST1 y los nodos de difusión flotantes FD3 y FD4. Los componentes de la segunda arquitectura de 4 píxeles compartidos de cuatro transistores 110 funcionan igual que los componentes descritos anteriormente en relación con las Figuras 1A y 1B, con los fotodiodos PDB1 y PDB2 configurados para generar una corriente en respuesta a la luz azul detectada. Los PDG2 y PDG4 de la segunda arquitectura de 4 píxeles compartidos de cuatro transistores generan señales de corriente en respuesta a la exposición a la luz verde además de las que se generan mediante los PDG1 y PDG3. El nodo de difusión flotante FD3 se puede ubicar entre los fotodiodos PDB1 y PDG1 y el transistor de amplificación SF AMP1 y el FD4 se puede ubicar entre los fotodiodos PDB2 y PDG4 y el transistor de amplificación SF_AMP 1.
La combinación de las dos arquitecturas de 4 píxeles compartidos de cuatro transistores 105 y 110 puede proporcionar una representación de color siguiendo el patrón de color de Bayer, donde cada unidad completa comprende dos píxeles verdes (por ejemplo, un píxel verde impar y un píxel verde par) en diagonal emparejado con el píxel azul y el píxel rojo en diagonal. En consecuencia, en algunas realizaciones, los PDG1 y PDG3 se pueden denominar fotodiodos verdes impares mientras que los PDG2 y PDG4 se pueden denominar fotodiodos verdes pares. En algunas realizaciones, se pueden usar otros patrones de color en una matriz entrelazada; la selección entre los diversos patrones de color puede depender al menos de una aplicación de la matriz de píxeles.
Los componentes compartidos en la columna central de la segunda arquitectura 110 comprenden los transistores SF_AMP1, SEL1 y RST1 y los puntos de difusión flotantes FD3 y FD4. El SF_AMP1, como se describió anteriormente, se puede configurar para convertir la entrada de la carga de uno de los fotodiodos PDB1, PDB2, PDG2 y PDG4 en las correspondientes señales de voltaje a leer. El transistor de selección SEL2 se puede configurar para seleccionar una única fila de la matriz de píxeles de la segunda arquitectura 110 a leer (o a emitir), como se describió anteriormente. Finalmente, el transistor de restablecimiento RST1 se puede configurar para eliminar la carga de cada fotodiodo PDB1, PDB2, PDG2 y PDG4 y los nodos de difusión flotante FD3 y FD4. Para eliminar la carga de cada uno de los fotodiodos PDB1, PDB2, PDG2 y PDG4, las respectivas puertas de transferencia TG1_1, TG2_1, TG3_1 y TG4_1 se pueden activar junto con el transistor de restablecimiento RST1.
La Figura 2 representa las arquitecturas de 4 píxeles compartidos de cuatro transistores 105 y 110 de las figuras 1B y 1C en una matriz de arquitectura de píxeles entrelazados designada la matriz entrelazada 200, de acuerdo con una realización ejemplar. La Figura 2 puede representar cómo las arquitecturas entrelazadas 105 y 110 de las figuras 1B y 1C se pueden alinear físicamente. Por ejemplo, las arquitecturas de 4 píxeles compartidos de cuatro transistores 105 y 110 de la Figura 1C se muestran formando la matriz entrelazada 200 de seis arquitecturas de 4 píxeles compartidos de cuatro transistores (tres de cada par 105 y 110). Por ejemplo, la primera fila de arquitecturas de 4 píxeles compartidos pueden ser arquitecturas de píxeles 105, mientras que la segunda fila de arquitecturas de 4 píxeles compartidos pueden ser arquitecturas de píxeles 110. Aunque no se etiquetan individualmente como tales en esta figura, cada una de las seis arquitecturas de 4 píxeles compartidos de cuatro transistores comprende los componentes descritos anteriormente en relación con las Figuras 1B y 1C (por ejemplo, cada una comprende cuatro fotodiodos (no etiquetados individualmente en esta figura), cuatro transistores de puerta de transferencia (no etiquetados individualmente en esta figura) y transistores compartidos de restablecimiento, selección y amplificación (no etiquetados individualmente en esta figura). Los transistores de puerta de transferencia y los transistores de restablecimiento y selección de cada arquitectura de 4 píxeles compartidos de cuatro transistores están acoplados además a los buses indicados en el lado izquierdo de la Figura 2. La realización ilustrada en la Figura 2 representa doce buses asociados con seis señales, cada una de las seis señales se comunica en dos buses separados.
Los dos buses separados para cada señal se pueden usar para que se comunique con las arquitecturas de píxeles compartidos separadas debido al diseño entrelazado en la matriz, en el que los fotodiodos y los transistores de las arquitecturas de píxeles adyacentes que forman la matriz entrelazada 200 no están todos alineados en una sola dirección horizontal. Por ejemplo, los transistores para cada arquitectura de 4 píxeles compartidos 105 pueden no estar en una sola fila horizontalmente a través de la matriz, sino que están separados en filas alternas de los fotodiodos pares rojo y verde PDRm y PDGn, donde m representa el número del fotodiodo PDX que se representa y, n representa el número del fotodiodo PDX que se representa, respectivamente, y los fotodiodos impares azul y verde PDBm y PDGn, respectivamente. Por tanto, debido a la matriz entrelazada 200, los transistores TG1_m de las dos arquitecturas de 4 píxeles compartidos adyacentes 105 y 110 pueden no estar en una sola fila, sino en dos filas desplazadas entre sí. En consecuencia, se utilizan dos buses para comunicar la señal TG_1 a todos los transistores TG1_m de una fila dada de las arquitecturas de 4 píxeles compartidos adyacentes entrelazados 105 y 110. De manera similar, se utilizan dos buses para comunicar las señales TG_2, TG_3, TG_4, SEL y RES a todos los transistores respectivos de una "fila" dada de las arquitecturas de 4 píxeles compartidos adyacentes, en las que, como se describió anteriormente, las arquitecturas de píxeles compartidos adyacentes 105 y 110 de la matriz entrelazada 200 están desplazadas entre sí. Esta arquitectura de buses horizontales puede alternar verticalmente a través de la matriz de modo que cada arquitectura de píxeles compartidos 105 y 110 de la matriz entrelazada 200 se puede conectar a cada uno de los buses para los transistores respectivos. En consecuencia, las puertas de transferencia de las Figuras 1B y 1C anteriores están acopladas a las líneas de bus TG_1 y TG_2 de la Figura 2, respectivamente. De manera similar, las puertas de transferencia de las Figuras 1B y 1C anteriores están acopladas a las líneas de bus TG_3 y TG_4 de la Figura 2, respectivamente. Los transistores de restablecimiento de las arquitecturas de 4 píxeles compartidos de cuatro transistores 105 y 110 de la Figura 2 están acoplados cada uno a la línea de bus de restablecimiento RST. De manera similar, los transistores de selección de las arquitecturas de 4 píxeles compartidos de cuatro transistores 105 y 110 de la Figura 2 están acoplados cada uno a la línea de bus de selección SEL.
Adicionalmente, los transistores de amplificación y los transistores de selección están acoplados cada uno a uno de los canales verticales indicados en la parte superior e inferior de la Figura 2. La Figura 2 representa los canales de lectura que leen un voltaje correspondiente a la carga almacenada en los fotodiodos. Los canales de lectura se alternan en direcciones verticales ascendentes y descendentes, en los que cada uno de los fotodiodos de una arquitectura de cuatro píxeles compartidos de cuatro transistores 105 y 110 dada, está conectado a un solo canal. Por ejemplo, la arquitectura compartida 105 está conectada al canal de lectura 205, mientras que la arquitectura compartida 110 está acoplada al canal de lectura 210. El canal de lectura 205 comprende pbus_yl y pvh_yl, en el que el voltaje de pbus_yl se transfiere a pvh_yl a través del transistor de selección y el transistor de amplificación en base a la carga dentro del fotodiodo que se lee cuando el transistor de selección de fila está activo y el transistor de puerta de transferencia está activo para el fotodiodo particular. Cada uno de estos canales de lectura se puede acoplar a los transistores compartidos de amplificación y selección de las arquitecturas de píxeles compartidos de modo que las cargas de los fotodiodos de las arquitecturas de píxeles compartidos 105 y 110 a través de la matriz entrelazada 200 se emitan a través de los canales de lectura 205 y 210. Por tanto, cada par de canales de lectura se puede configurar para emitir señales a partir de dos columnas de las arquitecturas de píxeles compartidos 105 y 110 de la matriz entrelazada 200.
Cada uno de los canales de señales de lectura del par de canales de lectura descritos anteriormente se puede dedicar a un par específico de colores. Por ejemplo, en la Figura 2, el canal de lectura pvh_y1/pbus_y1 se puede dedicar a leer las señales de los fotodiodos rojos y los fotodiodos verdes-pares, mientras que el canal de lectura pvh_y2/pbus_y2 se puede dedicar a leer las señales de los fotodiodos azul y los fotodiodos verdes impares. En algunas realizaciones, los canales de lectura se pueden disponer a lo largo de la matriz entrelazada 200 de manera que se mantenga la correlación de color del canal de lectura y fotodiodo. Además, para obtener una lectura de 1 color por canal donde los canales, como se describió anteriormente, están dedicados a una arquitectura de píxeles compartidos que tiene fotodiodos de dos colores, los colores individuales de la arquitectura de píxeles compartidos acoplados se leen en momentos específicos. Por lo tanto, cada canal de lectura del par de canales de lectura se puede configurar para leer de acuerdo con un esquema de temporización, que alterna entre los dos colores de fotodiodo de la arquitectura de píxeles compartidos acoplados 105 o 110, de modo que se lee un solo color en el canal en un momento particular. Dicho esquema de temporización se describe con más detalle a continuación con referencia a las Figuras 3A, 3B, 6A y 6B.
En la matriz entrelazada en funcionamiento 200, cada fotodiodo de cada arquitectura de píxeles compartidos 105 y 110 puede generar una carga cuando se expone a sus respectivos colores de luz. Sin embargo, mientras que la puerta de transferencia respectiva asociada con el fotodiodo que genera la carga está cerrada, la carga no se transfiere fuera del fotodiodo. Por ejemplo, cuando el fotodiodo PD1 de la Figura 1A se expone a luz roja, el fotodiodo PD1 puede generar una carga. Mientras la puerta de transferencia TG1 está cerrada, la carga no se transfiere fuera del fotodiodo PD1 y, en cambio, se integra (por ejemplo, se acumula) en el fotodiodo PD1. Cuando la puerta de transferencia TG1 recibe una señal en el bus t G_1, la puerta de transferencia TG1 se puede abrir, para permitir que la carga del fotodiodo PD1 se transfiera al nodo de difusión flotante FD1. El nodo de difusión flotante FD1 puede almacenar la carga recibida del PD1 a lo largo del tiempo. El nodo de difusión flotante FD1 se puede restablecer si el transistor de restablecimiento RST recibe una señal de restablecimiento del bus RST, o alternativamente puede emitir la carga integrada a través del transistor de amplificación SF_AMP en respuesta al transistor de selección SEL que recibe una señal de selección del bus SEL. En algunas realizaciones, aunque no se muestra, el nodo de difusión flotante FD1 puede transferir la carga almacenada en el mismo a un condensador de almacenamiento CS1. Cuando el transistor de selección SEL recibe una señal de selección, el transistor de amplificación SF_AMP puede convertir la carga integrada para que se emita en el canal de lectura pvh_y1/pbus_y1. Este proceso se puede aplicar de manera similar a cada fotodiodo PD de la arquitectura de píxeles compartidos 105 y 110 de manera que el canal de lectura se pueda dedicar a un solo color en cualquier momento dado.
La arquitectura de píxeles compartidos 105 y 110 representada en las Figuras 1B-2 puede proporcionar varias ventajas con respecto al diseño y la arquitectura representados. Por ejemplo, los canales de lectura verticales pueden proporcionar una lectura de 1 color por canal cuando se realizan las lecturas de acuerdo con un esquema de temporización. En una lectura de 1 color por canal, cada color tiene un canal dedicado en un momento dado. Como se muestra en la Figura 2, la primera arquitectura de cuatro píxeles compartidos puede comprender fotodiodos rojos PDR1 y PDR2 con fotodiodos verdes impares PDG1 y PDG3. Por tanto, el canal de lectura vertical 205 se puede dedicar a un solo color cuando se empareja con un esquema de temporización que alterna entre la lectura de los fotodiodos rojos PDR1 y PDR2 y los fotodiodos verdes impares PDG1 y PDG3. Por lo tanto, los colores verde impar y rojo tienen un canal dedicado cuando se leen. Lo mismo se aplica a los fotodiodos verde pares y azul PDG2, PDG4, PDB1 y PDB2.
La lectura de un color por canal disponible mediante la arquitectura de 4 píxeles compartidos integrados 105 y 110 puede tener sus propias ventajas, incluida la capacidad de entregar señales con menor ruido y mayor ganancia que las señales entregadas por canales compartidos por más de un color. Esto puede resultar en que cada canal esté completamente separado de los otros canales, lo que permite que los cambios de una señal se mantengan independientes de las otras señales. Además, un color por canal puede proporcionar un ruido de patrón fijo más bajo que las realizaciones en las que varios colores comparten un canal, porque los fotodiodos no se combinan en un solo canal, y las correcciones de error de compensación y ganancia se pueden aplicar independientemente del color. Además, la lectura de un color por canal puede dar como resultado un control de fila compartido y áreas más pequeñas para la arquitectura de píxeles compartidos 105 y 110 y, por lo tanto, la matriz entrelazada 200. Los canales separados por color también pueden proporcionar capacidades de procesamiento paralelo, de modo que los dispositivos de alta resolución (por ejemplo, cámaras HD y cámaras SLR digitales) puedan procesar las altas resoluciones a una alta velocidad de datos. Además, los canales separados pueden reducir el ruido temporal porque se pueden utilizar condensadores más pequeños (por ejemplo, condensadores de almacenamiento), que contribuyen al ruido temporal.
La Tabla 1 a continuación compara la arquitectura de píxeles compartidos entrelazados divulgada en la presente memoria con las arquitecturas de píxeles compartidos no entrelazados.
Tabla 1:
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Como se muestra en la Tabla 1, las arquitecturas compartidas anteriores eran más limitadas que las arquitecturas compartidas integradas que se divulgan en la presente memoria. Como se muestra en la Tabla 1, una arquitectura de píxeles compartidos 2x2 puede proporcionar un promedio de 3 líneas horizontales por píxel, una línea vertical promedio por píxel, sin lectura de píxeles vertical, 0,5 colores de salida por columna, un circuito de lectura por columna y sin capacidad de un solo canal por color. Una arquitectura de píxeles compartidos de puerta de transferencia de 2x2 puede proporcionar un promedio de 2 líneas horizontales por píxel, una línea vertical promedio por píxel, sin lectura de píxeles vertical, 0,5 colores de salida por columna, un circuito de lectura por columna y sin capacidad de un solo canal por color. Una arquitectura de píxeles compartidos 4x1 puede proporcionar un promedio de 1,5 líneas horizontales por píxel, 2 líneas verticales promedio por píxel, lectura de píxeles vertical, 1 color de salida por columna, un circuito de lectura por columna y sin capacidad de un solo canal por color. Una arquitectura de píxeles compartidos integrada puede proporcionar un promedio de 3 líneas horizontales por píxel, 2 líneas verticales promedio por píxel, lectura de píxeles vertical, 1 color de salida por columna, 2 circuitos de lectura por columna y capacidad de un solo canal por color. Una arquitectura de píxeles compartidos de puerta de transferencia integrada puede proporcionar un promedio de 2 líneas horizontales por píxel, 2 líneas verticales promedio por píxel, lectura de píxeles vertical, 1 color de salida por columna, 2 circuitos de lectura por columna y capacidad de un solo canal por color.
La Figura 3A ilustra una secuencia de lectura de 4 colores por canal de una arquitectura de 4 píxeles compartidos entrelazados 1x4, de acuerdo con una realización ejemplar. La Figura 3A representa un ejemplo de una matriz de píxeles rojos, azules y verdes en una configuración de Bayer. Se puede hacer referencia a cada uno de los píxeles de la matriz de acuerdo con su respectivo número de fila y columna, [r,c], donde 'r' representa el número de fila y 'c' representa el número de columna. Por ejemplo, el píxel [0,0] puede corresponder al píxel Gr en la esquina superior izquierda de la matriz, donde la fila superior es la fila 0 y la columna más a la izquierda es la columna 0. Cada columna y fila de los píxeles de la matriz comprende dos colores de píxeles de forma alterna. Por ejemplo, la fila [0] comprende píxeles verdes Gr y píxeles rojos R, mientras que la fila [1] comprende píxeles azules B y píxeles verdes Gb. De manera similar, la columna [0] comprende píxeles verdes Gr y píxeles azules B, mientras que la columna [1] comprende píxeles rojos R y píxeles verdes Gb. Además, cada píxel está acoplado a un canal de lectura vertical de la pluralidad de canales de lectura verticales 305 (ascendente) y 310 (descendente). Los canales de lectura verticales 305a-305c pueden corresponder a los canales de lectura verticales 205, mientras que el canal de lectura vertical 310a-310c puede corresponder a los canales de lectura verticales 210, como se hace referencia en la Figura 2. En la arquitectura de 4 píxeles compartidos entrelazados 1x4 como se muestra, los píxeles verdes Gr y verdes Gb están acoplados a los mismos canales de lectura descendentes 310a-310c, mientras que los píxeles rojos R y azules B están acoplados a los mismos canales de lectura ascendentes 305a- 305c. En el lado izquierdo de la matriz de píxeles se muestran las señales representativas TG_1, TG_2, TG_3 y TG_4, cada una correspondiente a una de las filas 0, 1, 2 y 3, respectivamente. Las señales TG_1, TG_2, TG_3 y TG_4 pueden corresponder a las señales recibidas en los buses de la misma designación que se hace referencia en la Figura 2. En consecuencia, cuando el bus TG_1 indica una señal a las puertas de transferencia TG1, los píxeles de la fila a la que están conectadas las puertas de transferencia TG1 (aquí, fila 0) se leen verticalmente.
El diagrama muestra cómo se leen las cargas de los píxeles de colores de la arquitectura de píxeles compartidos y se "descargan" en condensadores de muestreo y retención en paralelo y luego se desplazan secuencialmente en base a la señal de selección SEL (no se muestra en esta figura) y las señales de la puerta de transferencia TG_1-TG_4. Como se muestra en la realización en la Figura 3A, cada color se lee como un canal de color separado cuando se lee de acuerdo con un esquema de temporización, lo que permite que cada canal de color tenga una ganancia diferente aplicada para alcanzar la fidelidad de color deseada y/o el balance de blanco (por ejemplo, se dispone de un procesamiento de color diferente por canal, como se describió anteriormente). Cuando la señal TG_1 se recibe mediante la puerta de transferencia respectiva TG1, los píxeles de la fila 0 se pueden leer en sus canales de lectura correspondientes 305 y 310. Por lo tanto, una lectura de los píxeles en la fila 0 puede dar como resultado que el canal de lectura descendente 310a lea el píxel Gr [0,0], el canal de lectura ascendente 305b lea el píxel R [0,1], el canal de lectura descendente 310b lea el píxel Gr [0,2], el canal de lectura ascendente 305c lea el píxel R [0,3], y el canal de lectura descendente 310c lea el píxel Gr [0,4]. De manera similar, las filas 1-3 restantes se pueden leer en los condensadores de muestreo y retención. En algunas realizaciones, cada canal de lectura 305a-305c y 310a-310c se puede alimentar dentro de un condensador de muestreo y retención separado. En algunas otras realizaciones, los condensadores de muestreo y retención se pueden compartir entre dos o más canales de lectura 305a-305c y 310a-310c.
El diagrama muestra además la secuencia de lecturas de canales separados por los números de fila correspondientes, denominados bancos 306 y 311. Por ejemplo, en el banco 306, el primer canal de lectura ascendente 305a recoge las cargas de los píxeles azules de la columna 0, como se muestra en la primera columna de cargas de lectura {descarte, B [1,0], descarte, B [3,0] }. Las cargas de "descarte" son cargas que se ignoran porque no hay píxel para leer. Por ejemplo, la lectura de la fila 0 para el canal de lectura ascendente 305a se puede descartar porque no hay una columna de píxeles a la izquierda del canal de lectura ascendente 305a, por lo que el canal de lectura ascendente 305a lee un valor que no corresponde a una carga de un píxel existente. En consecuencia, los valores que se leen que no corresponden a las cargas de los píxeles existentes se pueden simplemente descartar o ignorar. Las cargas B [1,0] y B [3,0] representan las cargas de los dos píxeles azules en la columna 0 en las filas 1 y 3, respectivamente.
De manera similar, el canal de lectura ascendente 305b lee las cargas {R [0,1], B [1,2], R [2,1], B [3,2]}, que reúnen las cargas de rojo y azul de las columnas 1 y 2, y el canal de lectura ascendente 305c reúne las cargas de rojo y azul de las columnas 3 y 4, lo que da como resultado {R [0,3], B [1,4], R [2,3], B [3,4] }. Por lo tanto, la secuencia de lecturas de canales separados por los números de fila correspondientes indica qué píxel se leyó por un canal en particular. Por ejemplo, como se indica en la Figura 3A, para la fila [0], el canal de lectura 305a tuvo un valor de carga descartado, el canal de lectura 305b tuvo una carga del píxel rojo en [0,1], el canal de lectura 305c tuvo la carga del píxel rojo en [0,3], y el canal de lectura 305d (no se muestra en esta figura) tuvo la carga del píxel rojo en [0,5]. La secuencia de lecturas de canales para las filas 1-3 restantes para los canales de lectura ascendente 305a-305d y las filas 0-3 para los canales de lectura descendente 310a-310c representan fuentes de carga de una manera similar. La secuencia de lecturas de canales para los canales de lectura descendente 310a-310c se puede mostrar en el banco 311.
Como se muestra en la Figura 3A, las cargas en los píxeles se pueden leer en paralelo a través de cada columna, ya que cada columna de una fila determinada solo recibe una carga de un píxel de un solo color para que se almacene en los respectivos condensadores de muestreo y retención. Posteriormente, las cargas en los condensadores de muestreo y retención se desplazan secuencialmente. Para mantener el grupo de patrones de Bayer en las cargas de lectura, los datos se deben alinear correctamente o leer de acuerdo con un patrón o secuencia de tiempo determinados. Por ejemplo, las filas impares del banco 306 se pueden retrasar en un reloj "horizontal" (por ejemplo, un píxel de tiempo), mientras que las filas pares e impares del banco 311 también se pueden retrasar m un reloj "horizontal". Una vez que la carga se desplaza secuencialmente desde los condensadores de muestreo y retención, el proceso de lectura restante es similar al de una estructura lineal de 1x4.
El intercambio vertical, como se muestra en la Figura 3A, es similar al de la arquitectura tradicional de píxeles compartidos entrelazados verticales. Además, la arquitectura compartida es capaz de cargar la lectura de píxeles tanto en dirección horizontal como vertical. La lectura de píxeles de carga puede ser importante porque permite que la carga en más de un píxel/ fotodiodo se combine en una o ambas direcciones horizontal y vertical en el dominio analógico. Esta lectura de píxeles de carga puede, por tanto, aumentar la capacidad de carga (por ejemplo, la carga total disponible) que se puede ahorrar de los fotodiodos. La lectura de píxeles a nivel de píxeles que ofrece la arquitectura de píxeles compartidos entrelazados puede proporcionar mejor rendimiento con poca luz, donde la captura y visualización de una imagen a resolución completa puede resultar difícil. La lectura de píxeles de carga puede aumentar el nivel de salida al combinar las salidas de píxeles horizontales y verticales. Por ejemplo, con respecto a la arquitectura de píxeles compartidos entrelazados 105 y 110 que se muestran en las Figuras 1B-2, los fotodiodos adyacentes rojo, azul, verde impar y verde par que se muestran en cada arquitectura de cuatro píxeles compartidos de cuatro transistores 105 y 110 se pueden combinar en una salida de un solo píxel cuando se combinan con esquemas de temporización adecuados (por ejemplo, lectura de píxeles horizontal) y luego se combinan verticalmente con salidas de otras arquitecturas de cuatro píxeles compartidos de cuatro transistores (por ejemplo, lectura de píxeles vertical). Tal agrupación puede ser útil en "modos de vista previa" como se proporciona en varios dispositivos de procesamiento de imágenes, donde, debido a que los modos anteriores tienden a mostrar una imagen con una resolución reducida, el modo de vista previa que se genera mediante una matriz de arquitecturas de píxeles compartidos entrelazados puede ser de una resolución superior que los que se generan mediante arquitecturas de píxeles compartidos no entrelazados.
La Figura 3B ilustra una secuencia de lectura de 4 colores por canal de una arquitectura de 4 píxeles compartidos entrelazados 2x2, de acuerdo con una realización ejemplar. La Figura 3B representa un ejemplo de una matriz de píxeles rojos, azules y verdes en una configuración de Bayer. Se puede hacer referencia a cada uno de los píxeles de la matriz de acuerdo con su respectivo número de fila y columna, [r, c], donde 'r' representa el número de fila y 'c' representa el número de columna. Por ejemplo, el píxel [0,0] puede corresponder al píxel Gr en la esquina superior izquierda de la matriz, donde la fila superior es la fila 0 y la columna más a la izquierda es la columna 0. Cada píxel puede estar acoplado a un canal de lectura vertical de la pluralidad de canales de lectura verticales 355 (ascendente) y 360 (descendente). Los canales de lectura verticales pueden corresponder a los canales de lectura verticales 205 y 210 como se hace referencia en la Figura 2. En la arquitectura de 4 píxeles compartidos entrelazados de 2x2 como se muestra, los píxeles verdes Gr y rojos R están acoplados a los mismos canales de lectura ascendente 355a-355d, mientras que los píxeles verdes Gb y azules B están acoplados a los mismos canales de lectura descendentes 360a- 360c. En el lado izquierdo de la matriz de píxeles se muestran las señales representativas TG_1, TG_2, TG_3 y TG_4, cada una correspondiente a una de las filas 0, 1, 2 y 3, respectivamente. Las señales TG_1, t G 2, TG 3 y TG 4 pueden corresponder a las señales recibidas en los buses de la misma designación que se hace referencia en la Figura 2. En consecuencia, cuando el bus TG_1 indica una señal a las puertas de transferencia TG1, los píxeles de la fila a la que están conectadas las puertas de transferencia TG1 (aquí, fila 0) se leen verticalmente.
El diagrama muestra cómo se leen las cargas de los píxeles de colores de la arquitectura de píxeles compartidos y se "descargan" en condensadores de muestreo y retención en paralelo y luego se desplazan secuencialmente en base a la señal de selección SEL (no se muestra en esta figura) y las señales de puerta de transferencia TG_1-TG_4, de acuerdo con un esquema de temporización (no se muestra en esta figura). Cuando la señal TG_1 se recibe mediante la puerta de transferencia respectiva TG1, los píxeles de la fila 0 se pueden leer en sus canales de lectura correspondientes 355 y 360. Por lo tanto, una lectura de los píxeles en la fila 0 puede resultar en que el canal de lectura ascendente 355a lea el píxel Gr [0,0], el canal de lectura ascendente 355b lea el píxel R [0,1], el canal de lectura ascendente 355b lea el píxel Gr [0,2], el canal de lectura ascendente 355c lea el píxel R [0,3], y el canal de lectura ascendente 355c lea el píxel Gr [0,4]. De manera similar, las filas 1-3 restantes se pueden leer en los condensadores de muestreo y retención ascendentes y descendentes. En algunas realizaciones, cada canal de lectura 355a-355d y 360a-360c se puede alimentar dentro de un condensador de muestreo y retención separado. En algunas otras realizaciones, los condensadores de muestreo y retención se pueden compartir entre dos o más canales de lectura 355a-355d y 360a-360c. En consecuencia, en la estructura de 4 píxeles compartidos entrelazados de 2x2, cada fila de píxeles se lee en canales de lectura alternos. El canal único por color se puede mantener leyendo píxeles de colores específicos y en momentos específicos, de modo que solo los píxeles rojos se pueden leer verticalmente en un momento dado, mientras que los píxeles Gr verdes se leen verticalmente en el mismo canal en un momento diferente.
El diagrama muestra además la secuencia de lecturas de canales separados por los números de fila correspondientes, denominados bancos 356 y 361. Por ejemplo, en el banco 356, el primer canal de lectura ascendente 355a recoge las cargas de los píxeles verdes Gr de la columna 0, como se muestra en la primera columna de cargas de lectura {descarte, Gr [0,0], descarte, Gr [2,0]}. Las cargas de "descarte" son cargas que se ignoran porque no hay píxel para leer. Por ejemplo, la lectura de la fila 0 para el canal de lectura ascendente 305a se puede descartar porque no hay una columna de píxeles a la izquierda del canal de lectura ascendente 305a, por lo que el canal de lectura ascendente 305a lee un valor que no corresponde a una carga de un píxel existente. En consecuencia, los valores que se leen que no corresponden a las cargas de los píxeles existentes se pueden simplemente descartar o ignorar. Las cargas Gr [0,0] y Gr [2,0] representan las cargas de los dos píxeles verdes Gr en la columna 0 en las filas 0 y 2, respectivamente.
De manera similar, el canal de lectura ascendente 305b lee las cargas {R [0,1], Gr [0,2], R [2,1], Gr [2,2]}, que reúnen las cargas de rojo y verde Gr de ambas columnas 1 y 2, y el canal de lectura ascendente 305c reúne las cargas de rojo y verde Gr de las columnas 3 y 4, lo que da como resultado {R [0,3], Gr [0,4], R [2,3], Gr [2, 4]}. Por tanto, la secuencia de lecturas de canales separados por los números de fila correspondientes indica que el píxel(s) se leyeron por un canal en particular. Por ejemplo, como se indica en la Figura 3B, para la fila [0], el canal de lectura 305a tuvo un valor de carga descartado, el canal de lectura 305b tuvo una carga del píxel rojo en [0,1], el canal de lectura 305c tuvo la carga del píxel rojo en [0,3], y el canal de lectura 305d (no se muestra en esta figura) tuvo la carga del píxel rojo en [0,5]. La secuencia de lecturas de canales para las filas restantes 1-3 para los canales de lectura ascendente 305a-305d y las filas 0-3 para los canales de lectura descendente 310a-310c representan fuentes de carga de una manera similar. La secuencia de lecturas de canales para los canales de lectura descendente 310a-310c se puede mostrar en el banco 361.
Como se muestra en la Figura 3B, las cargas en los píxeles se pueden leer en paralelo a través de cada columna, ya que cada columna de una fila determinada recibe una carga de píxeles de dos colores para que se almacene en los respectivos condensadores de muestreo y retención. Posteriormente, las cargas en los condensadores de muestreo y retención se desplazan secuencialmente. Para mantener el grupo de patrones de Bayer en las cargas de lectura, los datos se deben alinear correctamente o leer de acuerdo con un patrón o secuencia de tiempo determinado. Por ejemplo, las filas impares del banco 356 se pueden retrasar en un reloj "horizontal", mientras que las filas pares e impares del banco 361 también se pueden retrasar en un reloj "horizontal". Una vez que la carga se desplace secuencialmente desde los condensadores de muestreo y retención, el proceso de lectura restante es similar al de una estructura cuadrada (no entrelazada) de 2x2.
Los esquemas y secuencias de restablecimiento y lectura para las dos arquitecturas mostradas en las Figuras 3A y 3B son similares, aunque se aplican a diferentes diseños físicos de ubicación y enrutamiento de buses y componentes de control de píxeles (por ejemplo, el transistor de puertas de transferencia, el transistor de restablecimiento, el transistor de selección y el transistor de amplificación).
La Figura 4A ilustra una realización de una arquitectura de 8 píxeles compartidos del sensor de imagen de cuatro transistores entrelazados 400 que tiene un sistema de lectura de píxeles, de acuerdo con una realización ejemplar. Algunas realizaciones del sensor de imagen pueden ser de un sensor de imagen de estado sólido, por ejemplo, un sensor de imagen CMOS, que tiene ocho píxeles de cuatro transistores (4T) que comparten circuitos de píxeles y un diseño compacto. La arquitectura de 8 píxeles compartidos de 4T 400 se puede utilizar como arquitectura de píxeles para píxeles en la matriz de píxeles, en algunas realizaciones. La arquitectura de 8 píxeles compartidos de 4T 400 incluye ocho píxeles, y aunque muchos de estos píxeles pueden estar dispuestos en la matriz, por simplicidad sólo se muestra con mayor detalle una arquitectura de 8 píxeles compartidos de 4T 400.
La arquitectura de 8 píxeles compartidos de 4T 400 incluye ocho circuitos de fotodiodos, un nodo de difusión flotante FD, un transistor de restablecimiento RST, un suministro de voltaje VDD, un amplificador seguidor de fuente SF_AMP, un transistor de selección SEL, un nodo de voltaje de salida Vcol y una fuente de corriente Ibias. En algunas realizaciones, los circuitos de fotodiodo pueden comprender cada uno un fotodiodo PD1-PD8, una puerta de transferencia TG1-TG8, un condensador de almacenamiento CS1-CS8 y un circuito de temporización TS1-TS8. Como se mencionó anteriormente, en algunas realizaciones el nodo de difusión flotante FD puede representar uno o más puntos de difusión flotantes dedicados a un circuito de fotodiodo o compartido entre múltiples circuitos de fotodiodo. Los componentes del circuito de lectura representados en la Figura 4A pueden realizar funciones similares a las descritas anteriormente con respecto a las Figuras 1A-2. Estos componentes se pueden compartir en los ocho circuitos de fotodiodo separados que tienen sus fotodiodos asociados PD1-PD8, las puertas de transferencia TG1-TG8, los condensadores de almacenamiento CS1-CS8 y los circuitos de temporización TS1-TS8. Compartir el nodo de difusión flotante FD, el amplificador seguidor de fuente SF_AMP, el transistor de selección de fila SEL y el transistor de restablecimiento RST entre los circuitos de fotodiodo adyacentes (por ejemplo, en serie) ayuda a aumentar el factor de relleno de la arquitectura de píxeles, el factor de relleno representa el porcentaje del área de píxeles que es sensible a la luz. La arquitectura ilustrada 400 da como resultado aproximadamente 1,5 transistores por píxel. En algunas realizaciones de los fotodiodos PD1-PD8, se pueden usar dos fotodiodos para detectar un componente rojo de la luz entrante, se pueden usar cuatro fotodiodos para detectar un componente verde de la luz entrante, y se pueden usar dos fotodiodos para detectar un componente azul de la luz entrante, de acuerdo con un patrón de color de Bayer.
Como se describió anteriormente, en algunas realizaciones los circuitos de temporización TS1-TS8 de los circuitos de fotodiodo pueden incluir lógica de alta velocidad para regular el número de descargas de la carga enviados desde los fotodiodos PD1-PD8 a los condensadores de almacenamiento CS1-CS8 y para determinar cuándo abrir para permitir la lectura de la carga en los respectivos condensadores de almacenamiento CS1-CS8 a través del nodo de difusión flotante. En algunas realizaciones, sólo un condensador de almacenamiento de los condensadores de almacenamiento CS1-CS8 se puede leer mediante el circuito de lectura a la vez. Por lo tanto, los circuitos de temporización TS1-TS8 se pueden coordinar de modo que no haya dos abiertos juntos. Al acumular múltiples descargas de la carga de los fotodiodos PD1-PD8 en el dominio analógico, se puede ahorrar energía del dispositivo en comparación con la acumulación de múltiples descargas de la carga de los fotodiodos PD1-PD8 en el dominio digital. La carga acumulada se puede leer desde los condensadores de almacenamiento CS1-CS8 a través del nodo de difusión flotante FD, a través del seguidor de fuente SF_AMP y a través del transistor de selección SEL hasta el nodo de voltaje de salida Vcol.
La Figura 4A también ilustra una realización de la división de la matriz de píxeles y el circuito de píxeles en estructuras apiladas separadas (por ejemplo, obleas de silicio). Se puede desear una estructura apilada donde el número de componentes y el diseño general de la arquitectura de píxeles compartidos limiten el área disponible para la absorción de luz. Por ejemplo, con referencia a las Figuras 1B y 2, todos los componentes representados se pueden colocar en la misma capa (por ejemplo, la misma pieza de silicio). Como se puede ver, el área limitada se puede llenar fácilmente con los componentes compartidos y los fotodiodos individuales PD, las puertas de transferencia TG, los condensadores de almacenamiento CS y los circuitos de temporización TS. Como se describió anteriormente, la gran cantidad de componentes reduce la cantidad de luz que se puede absorber mediante los fotodiodos PD porque parte de la luz se puede reflejar o se puede bloquear por estos componentes y estructuras que acoplan los componentes en el área del fotodiodo PD. Además, a medida que se introducen más componentes (por ejemplo, transistores, contactos o buses) en la arquitectura de matriz entrelazada de píxeles compartidos coplanares con los fotodiodos PD, puede haber menos espacio disponible y más luz se puede bloquear para que no llegue a los fotodiodos PD donde no se utiliza el apilamiento.
Alternativamente, los componentes de la arquitectura de píxeles compartidos se pueden separar en diferentes capas en una estructura de píxeles apilados. Por ejemplo, una primera parte que incluye los fotodiodos PD1-PD8, las puertas de transferencia correspondientes TG1-TG8, los condensadores de almacenamiento correspondientes CS1-CS8, los circuitos de temporización correspondientes TS1-TS8 y el nodo de difusión flotante FD se pueden colocar en una oblea de fotodiodo 410 configurada para integrar la carga de la luz entrante. Una segunda parte que incluye el transistor de restablecimiento RST, el suministro de voltaje VDD, el amplificador seguimiento de fuente SF_AMP, el transistor selector SEL, el nodo de voltaje de salida Vcol y la fuente de corriente Ibias se pueden colocar en una oblea de circuito de píxeles 420. En algunas realizaciones, la oblea de circuito de píxeles 420 se puede construir encima de la oblea de fotodiodo 410 opuesta al lado expuesto a la luz entrante. En consecuencia, el espacio de la superficie para detectar la luz entrante se puede aumentar tanto mediante el diseño de ahorro de espacio de la arquitectura de píxeles compartidos como también mediante la separación de los fotodiodos y el circuito de píxeles en diferentes obleas. Cuando los componentes y estructuras del circuito de píxeles están ubicados en una capa individual (por ejemplo, la oblea del circuito de píxeles 420), se hace disponible más espacio para absorber la luz entrante en la oblea de fotodiodo 410.
En dependencia de la arquitectura de píxeles compartidos utilizada, la división de componentes puede cambiar y/o el(los) punto(s) de conexión entre las diversas capas pueden cambiar. Por ejemplo, en la arquitectura de píxeles compartidos entrelazados, los puntos de conexión entre las capas inferior y superior pueden ser los nodos de difusión flotantes. Por ejemplo, en algunas realizaciones, los circuitos de temporización TS y el amplificador seguidor de fuente SF_AMP de la oblea del circuito de píxeles 420 se pueden conectar al nodo de difusión flotante FD de la oblea de fotodiodo. En algunas otras realizaciones, por ejemplo, la arquitectura de píxeles compartidos de 2x2, los puntos de conexión pueden ser las interconexiones de fila y columna.
La separación o particionamiento de la arquitectura compartida en la configuración de pila tridimensional no es un asunto trivial. La reubicación de componentes entre las diversas capas se puede limitar por la tecnología actual (por ejemplo, la determinación entre enlaces de fusión o enlaces híbridos de ajuste preciso, como se describirá a continuación), y el particionamiento y ubicación de los diversos componentes puede afectar el rendimiento de la arquitectura de píxeles compartidos. Por ejemplo, la relación señal y ruido, la capacidad de carga o qué tan bien se puede suprimir el ruido de fondo se pueden ver afectados por el particionamiento de los componentes entre las diversas capas 3-D.
En una realización, la oblea de fotodiodo 410 se puede configurar como un sensor de imagen iluminado por la parte posterior (BSI), en la que los fotodiodos PD1-PD8, las puertas de transferencia TG1-TG8, los condensadores de almacenamiento CS1-CS8 y los circuitos de temporización TS1-TS8 descritos anteriormente están integrados en el sensor de imagen BSI. El sensor de imagen BSI puede tener una estructura adherida al mismo para proporcionar soporte al sensor de imagen BSI, que puede tener una integridad estructural más baja debido a restricciones de fabricación y diseño (por ejemplo, debido a que el sensor de imagen BSI tiene que ser muy delgado para permitir la entrada de luz para penetrar en el sustrato de silicio, la oblea del sensor de imagen BSI puede ser frágil y susceptible a daños). En algunas realizaciones, la estructura que soporta la oblea del sensor de imagen BSI puede ser una oblea de silicio "de relleno" o "en forma preliminar"; por consiguiente, los componentes colocados en la oblea del circuito de píxeles 420 se pueden integrar en la oblea de soporte utilizada para proporcionar soporte estructural para el sensor de imagen BSI. Por tanto, el sensor de imagen BSI se puede diseñar para ser más sensible a la luz, en el que los componentes eléctricos utilizados para generar y leer señales en respuesta a la luz detectada se pueden ubicar estructuralmente de manera más eficiente. En algunas realizaciones, los componentes como se indica en la oblea de fotodiodo 410 o la oblea del circuito de píxeles 420 se pueden manipular o cambiar de manera que diferentes componentes estén en diferentes obleas así como se muestra en la Figura 4A. Por ejemplo, en algunas realizaciones, los componentes de la arquitectura de píxeles compartidos se pueden separar entre la oblea de fotodiodo 410 y la oblea del circuito de píxeles 420 en base a tener características eléctricas, técnicas de fabricación, restricciones operativas similares o cualquier otra característica que pueda afectar el diseño, fabricación u operación del sensor de procesamiento de imágenes que se diseña o los componentes integrados en el sensor de procesamiento de imágenes.
En algunas realizaciones, se pueden implementar tecnologías o varios otros diseños apilados en 3D y pueden dividir componentes de circuitos, elementos y bloques mediante diversas tecnologías y características apiladas (por ejemplo, paso de relleno o densidad). Dichos diseños e implementaciones pueden entregar un rendimiento de detección superior que las configuraciones del sensor 2D pueden no cumplir.
En algunas realizaciones, los componentes integrados en la capa superior (por ejemplo, la oblea del circuito de píxeles 420) se pueden conectar con los componentes integrados en la capa inferior (por ejemplo, la oblea de fotodiodo 410) a través de una conexión en uno o más puntos de conexión. En algunas realizaciones, el nodo de difusión flotante FD se puede configurar para funcionar como punto de conexión entre la capa superior (la capa del circuito de píxeles 420) y la capa inferior (la oblea de fotodiodo 410) a través de un enlace híbrido de ajuste preciso. En algunas realizaciones, los nodos de difusión flotantes se pueden configurar para funcionar como el punto de conexión entre la capa superior y la capa inferior a través de una unión por fusión. El transistor de restablecimiento RST y el amplificador seguidor de fuente SF_AMP de la oblea del circuito de píxeles 420 se pueden conectar al nodo de difusión flotante FD de la oblea de fotodiodo 410. Se proporcionarán más detalles sobre los enlaces híbridos de ajuste preciso a continuación en relación con la Figura 5a , mientras que se proporcionarán detalles adicionales sobre los enlaces de fusión en relación con la Figura 5B. Se pueden utilizar varios otros tipos de enlaces para acoplar las capas superior e inferior de las obleas.
La Figura 4B y la Figura 4C ilustran dos secciones de una realización de una arquitectura de 16 píxeles compartidos del sensor de imagen de cuatro transistores 450 que tiene un sistema de lectura de píxeles, de acuerdo con una realización ejemplar, en la que los puntos de conexión A-B indican la continuación de elementos entre las Figuras 4B y 4C. Algunas realizaciones del sensor de imagen pueden ser de un sensor de imagen de estado sólido, por ejemplo, un sensor de imagen CMOS, que tiene dieciséis píxeles de 4T que comparten circuitos de píxeles y un diseño compacto. La arquitectura de 16 píxeles compartidos de 4T 450 se puede utilizar como arquitectura de píxeles para píxeles en la matriz de píxeles. La arquitectura de 16 píxeles compartidos de 4T 450 incluye dieciséis píxeles, y aunque muchos de estos píxeles están dispuestos en la matriz, por simplicidad sólo se muestra con mayor detalle una arquitectura de 16 píxeles compartidos de 4T 450.
La arquitectura de 16 píxeles compartidos de 4T 450 incluye dieciséis circuitos de fotodiodos, un nodo de difusión flotante FD, un transistor de restablecimiento RST, un suministro de voltaje VDD, un amplificador seguidor de fuente SF_AMP, un transistor de selección SEL, un nodo de voltaje de salida Vcol y una fuente de corriente Ibias. Como se mencionó anteriormente, en algunas realizaciones el nodo de difusión flotante FD puede representar uno o más puntos de difusión flotantes dedicados a un circuito de fotodiodo o compartido entre múltiples circuitos de fotodiodo. Los componentes de las Figuras 4B y 4C pueden realizar funciones similares a las descritas anteriormente con respecto a las Figuras 1A y 4A. Los componentes del circuito de lectura se pueden compartir en dieciséis circuitos de fotodiodo separados. Los circuitos de fotodiodo, como se describió anteriormente en relación con las Figuras 1A y 4A, pueden comprender los fotodiodos PD1-PD16, las puertas de transferencia TG1-TG16, los condensadores de almacenamiento CS1-CS16 y los circuitos de temporización TS1-TS16. Compartir el nodo de difusión flotante FD, el amplificador seguidor de fuente SF_AMP, el transistor de selección de fila SEL y el transistor de restablecimiento RST entre los circuitos de fotodiodo adyacentes puede ayudar a aumentar el factor de relleno de la arquitectura de píxeles, el factor de relleno representa el porcentaje de la zona del píxel sensible a la luz. La arquitectura ilustrada 450 da como resultado aproximadamente 1,25 transistores por píxel. En algunas realizaciones, de los fotodiodos PD1-PD16, se pueden usar cuatro fotodiodos para detectar un componente rojo de la luz entrante, se pueden usar ocho fotodiodos para detectar un componente verde de la luz entrante y se pueden usar cuatro fotodiodos para detectar un componente azul de la luz entrante. Como se puede ver al comparar las arquitecturas de 4 píxeles compartidos, 8 compartidos y 16 píxeles compartidos, cuanto mayor sea el número de píxeles compartidos, menores serán los resultados efectivos de los transistores por píxel.
Como se describió anteriormente, en algunas realizaciones los circuitos de temporización TS1-TS16 de los circuitos de fotodiodo pueden incluir lógica de alta velocidad para regular el número de descargas de la carga enviados desde los fotodiodos PD1-PD16 a los condensadores de almacenamiento CS1-CS16 y para determinar cuándo abrir para permitir la lectura de la carga en los respectivos condensadores de almacenamiento CS1-CS16 a través del nodo de difusión flotante. En algunas realizaciones, solo un condensador de almacenamiento de los condensadores de almacenamiento CS1-CS16 se puede leer mediante el circuito de lectura a la vez. Por lo tanto, los circuitos de temporización TS1-TS16 se pueden coordinar de modo que no haya dos abiertos juntos. Al acumular múltiples descargas de la carga de los fotodiodos PD1-PD16 en el dominio analógico, se puede ahorrar energía del dispositivo, en comparación con la acumulación de múltiples descargas de la carga de los fotodiodos PD1-PD16 en el dominio digital. La carga acumulada se puede leer desde los condensadores de almacenamiento CS1-CS16 a través del nodo de difusión flotante FD, a través del seguidor de fuente SF_AMP y a través del transistor de selección SEL hasta el nodo de voltaje de salida Vcol.
Las Figuras 4B y 4C también ilustran una realización de la división de la matriz de píxeles y el circuito de píxeles en estructuras apiladas separadas (por ejemplo, obleas de silicio), similar a la descrita anteriormente en relación con la Figura 4A. Por ejemplo, una primera parte que incluye los fotodiodos PD1-PD16, las puertas de transferencia correspondientes TG1-TG16, los condensadores de almacenamiento correspondientes CS1-CS16, los circuitos de temporización correspondientes TS1-TS16 y el nodo de difusión flotante FD se pueden colocar en una oblea de fotodiodo 460 configurada para integrar la carga de la luz entrante. Una segunda parte que incluye el transistor de restablecimiento RST, el suministro de voltaje VDD, el amplificador seguidor de fuente SF_AMP, el transistor de selección SEL, el nodo de voltaje de salida Vcol y la fuente de corriente Ibias se pueden colocar en una oblea del circuito de píxeles 470. En algunas realizaciones, uno o más de estos componentes se pueden colocar en una tercera oblea del circuito de píxeles, no se muestra en esta figura. En consecuencia, el espacio de la superficie para detectar la luz se puede aumentar tanto mediante el diseño de ahorro de espacio de la arquitectura de píxeles compartidos como también mediante la separación de los circuitos de fotodiodo y el circuito de píxeles en diferentes obleas. El espacio de superficie para detectar luz puede aumentar porque cuando las estructuras del circuito de píxeles y los componentes que forman los mismos se ubican en la misma capa que los circuitos de fotodiodo, por ejemplo, la oblea de fotodiodo 460, el espacio disponible para absorber la luz se reduce (por ejemplo, la luz se refleja o bloquea por los componentes o las conexiones entre ellos y, por lo tanto, no se absorbe mediante los fotodiodos PD1-PD16).
Cuando los componentes y estructuras del circuito de píxeles se encuentran en una capa individual (por ejemplo, la oblea del circuito de píxeles 470), se hace disponible más espacio para absorber luz en la oblea de fotodiodo 460 mediante los fotodiodos PD1-PD16. Por ejemplo, la oblea de fotodiodo 460 se puede configurar como un sensor de imagen iluminado por el lado posterior (BSI), en el que los componentes descritos anteriormente mientras se colocan en la oblea de fotodiodo 460 se integran en el sensor de imagen BSI. Un sensor de imagen BSI puede tener una estructura adherida al mismo para proporcionar soporte al sensor de imagen BSI, que puede tener una integridad estructural más baja debido a limitaciones de fabricación y diseño (por ejemplo, debido a que el sensor de imagen BSI tiene que ser muy delgado para permitir que la luz penetre en el sustrato de silicio, la oblea del sensor de imagen BSI puede ser frágil y susceptible a daños). En algunas realizaciones, esta estructura que soporta la oblea del sensor de imagen BSI puede ser una oblea de silicio "de relleno" o "en forma preliminar"; por consiguiente, los componentes colocados en la oblea del circuito de píxeles 470 se pueden integrar en la oblea de soporte utilizada para proporcionar soporte estructural para el sensor de imagen BSI. Por lo tanto, el sensor de imagen BSI se puede diseñar para ser más sensible a la luz, en el que los componentes eléctricos utilizados para generar y leer señales en respuesta a la luz detectada se pueden ubicar estructuralmente de manera más eficiente de manera que aumente el área con la que el fotodiodo PD puede absorber la luz. En algunas realizaciones, los componentes indicados mientras están en la oblea de fotodiodo 460 o la oblea del circuito de píxeles 470 se pueden manipular o cambiar de manera que diferentes componentes estén en diferentes obleas, así como se muestra en las Figuras 4B y 4C. Por ejemplo, en algunas realizaciones, los componentes de la arquitectura de píxeles compartidos se pueden separar entre la oblea de fotodiodo 460 y la oblea del circuito de píxeles 470 en base a tener similares características eléctricas, técnicas de fabricación, restricciones operativas o cualquier otra característica que pueda afectar el diseño, fabricación u operación del sensor de procesamiento de imágenes que se diseña o los componentes integrados en el sensor de procesamiento de imágenes.
En algunas realizaciones, los componentes integrados en la capa superior (por ejemplo, la oblea del circuito de píxeles 470) se pueden conectar con los componentes integrados en la capa inferior (por ejemplo, la oblea de fotodiodo 460) a través de una conexión en uno o más puntos de conexión. En algunas realizaciones, el nodo de difusión flotante FD se puede configurar para funcionar como punto de conexión entre la capa superior (la capa del circuito de píxeles 470) y la capa inferior (la oblea de fotodiodo 460) a través un enlace híbrido de ajuste preciso. En algunas realizaciones, las capas superior e inferior se pueden conectar a través de una unión por fusión en el mismo punto de conexión o en un punto de conexión diferente al del nodo de difusión flotante FD. El enlace de fusión se puede utilizar para las interconexiones de filas o columnas, en el que la lectura de una fila o columna completa se transfiere a la capa superior. En algunas realizaciones, el tipo de enlaces entre las capas superior e inferior puede determinar, en parte, la división de componentes entre la capa superior y la capa inferior. Por ejemplo, cuando se utilizan enlaces de fusión para acoplar la capa superior e inferior, se pueden integrar más componentes en la capa inferior. El transistor de selección SEL y el amplificador seguidor de fuente SF_AMP de la oblea del circuito de píxeles 470 se pueden conectar al nodo de difusión flotante FD de la oblea de fotodiodo 460. Se proporcionarán más detalles sobre los enlaces híbridos de ajuste preciso a continuación en relación con la Figura 5A, mientras que se proporcionarán detalles adicionales sobre los enlaces de fusión en relación con la Figura 5B. En algunas realizaciones, la oblea de fotodiodo 460 puede comprender una oblea de matriz de detectores y la oblea del circuito de píxeles puede comprender una oblea ASIC de modo mixto Pixel FET/AFE/ADC, como se muestra en las Figuras 4B y 4C.
La Figura 5A ilustra una realización de un sensor de imagen CMOS apilado en 3D que comprende la arquitectura de píxeles compartidos entrelazados de las figuras 4A, 4B y 4C con enlace híbrido de ajuste preciso a nivel de píxel. El sensor de imagen CMOS apilado en 3D representa tres capas distintas del sensor de imagen CMOS apilado en 3D. La primera capa (inferior) 505 puede comprender la capa inferior descrita anteriormente como la oblea de fotodiodo 410, 460. Como se muestra en la Figura 5A, la primera capa 505 puede comprender una capa del sensor BSI. La capa del sensor BSI 505, como se muestra, ilustra una muestra de tres fotodiodos PD1-PD3 de las arquitecturas de píxeles compartidos de las Figuras 1A-1C. Los fotodiodos PD1-PD3 se muestran con las puertas de transferencia TG1-TG3, respectivamente, al conectar los fotodiodos PD1-PD3 a los nodos de difusión flotantes individuales FD1-FD3. Los nodos de difusión flotantes FD1-FD3 se muestran conectados cada uno a la capa intermedia 506 a través de los enlaces híbridos de ajuste preciso individuales.
La segunda capa (intermedia) 506 puede comprender la capa superior descrita anteriormente como la oblea del circuito de píxeles 470. La segunda capa 506 puede comprender la interfaz analógica (AFE), el circuito de conversión A/D y el circuito de píxeles descritos anteriormente. Por ejemplo, la segunda capa 506 puede comprender el transistor de restablecimiento RST, el transistor de selección SEL, el transistor de amplificación SF_AMP y el circuito de temporización TS con el condensador de almacenamiento CS. Para los sensores BSI como se muestra en la primera capa 505, la segunda capa 506 puede comprender previamente la oblea de soporte que proporcionó soporte estructural para las capas del sensor BSI pero no proporcionó ninguna capacidad funcional. Como se muestra en la Figura 5A y como se describió anteriormente en relación con las Figuras 4A y 4B, la segunda capa 506 se puede configurar para proporcionar soporte estructural y soporte funcional a través de los componentes del circuito de píxeles integrado en la segunda capa 506.
La tercera capa (superior) 507 se puede configurar como procesador de señal de imagen o capa de procesamiento de señal digital o capa del circuito de lectura. Por ejemplo, la tercera capa 507 puede comprender los chips lógicos u otro circuito configurado para realizar el procesamiento final y/o la lectura de las señales generadas por el sensor BSI y convertidas a forma digital por el circuito de lectura. En algunas realizaciones, la tercera capa 507 se puede excluir de la estructura apilada CMOS 3D, y los componentes configurados para procesar adicionalmente la señal del circuito de píxeles se pueden integrar en la segunda capa 506.
Como se muestra en la Figura 5A, una luz entrante 510 a la que están expuestos los fotodiodos PD1-PD3 se puede emitir ascendente desde la parte inferior de la figura, lo que permite que la mayoría de la luz generada incida sobre los fotodiodos PD1-PD3 sin tener que pasar a través la oblea del circuito de píxeles 470. Como se describió anteriormente, la reubicación de los componentes del circuito de píxeles a la segunda capa 506 despeja el área de la primera capa 505 que puede no proporcionar más exposición de los fotodiodos PD1-PD3 a la luz. En consecuencia, los fotodiodos PD1-PD3 pueden ser más eficientes, más rápidos, en base a la luz a la que están expuestos, los fotodiodos PD1-PD3 pueden generar señales de corriente que se pueden transferir a los nodos de difusión flotantes cuando la respectiva puerta de transferencia TG1-TG3 se active a través de una señal de los buses de la puerta de transferencia (no se muestra en esta figura). Entonces, las señales de corriente en los nodos de difusión flotantes FD1-FD3 se pueden transferir al circuito de píxeles de la segunda capa 506 a través de los enlaces híbridos de ajuste preciso. El circuito de píxeles puede entonces configurar las señales de corriente recibidas a través de los enlaces híbridos de ajuste preciso para que se lean a 1 color por canal como se describe anteriormente en relación con las Figuras 2 y 3.
La Figura 5B ilustra otra realización de un sensor de imagen CMOS apilado en 3D que comprende la arquitectura de píxeles compartidos entrelazados de las Figuras 4A y 4B con unión por fusión a nivel de columna y fila. En la realización representada en la Figura 5B, hay cuatro niveles estructurales. El primer nivel (inferior) 555 se identifica como la capa del sensor BSI, mientras que el segundo nivel 556 se identifica como la capa de la interfaz analógica (AFE) y la capa de conversión digital analógica (ADC), el tercer nivel 557 se identifica como el ISP/DSP, y la cuarta capa (superior) es el sustrato de la placa PC (PCB), por ejemplo F/R4. La estructura y los componentes integrados de las diversas capas pueden ser similares a los de las capas 505-507 de la Figura 5A. En algunas realizaciones, la estructura y los componentes integrados de las diversas capas pueden ser diferentes a los de las capas 505-507 de la Figura 5A. Si bien la división de componentes entre la primera capa 505 y la segunda capa 506 de la Figura 5A se correspondió con la división de componentes como se muestra en las Figuras 4A y 4B, la división de componentes entre la primera capa 555 y la segunda capa 556 de la Figura 5B puede corresponden a una división donde la mayoría de los componentes del circuito de fotodiodo y el circuito de píxeles están en la misma capa. Por ejemplo, mientras que las Figuras 4A y 4B representan los fotodiodos PD1-PD3 y las puertas de transferencia TG1-TG3 mientras están en una oblea de la matriz de detectores 410, 460, mientras que el circuito de píxeles compartidos se separó en la oblea del circuito de píxeles 420, 470, la sección transversal 3D que se muestra en la Figura 5B representa un diseño donde todos los componentes de las Figuras 4A y 4B están integrados en la misma capa de silicio excepto la fuente de corriente Ibias y en el que la capa inferior está acoplada a la capa intermedia a través de uno o más enlaces de fusión.
Por ejemplo, en la primera capa 555, los fotodiodos PD1-PD3 se pueden configurar para convertir la energía luminosa recibida a través de la luz 560 que fluye ascendente desde la parte inferior de la página en señales de corriente. Las señales de corriente convertidas se pueden transferir desde los fotodiodos PD1-PD3 a los nodos de difusión flotantes FD1-FD3 asociados con cada uno de los fotodiodos PD1-PD3 a través de los transistores de puerta de transferencia TG1-TG3 en respuesta a la recepción de la señal en los respectivos buses TG_1-TG_3 como se hace referencia en las Figuras 4A y 4B.
La segunda capa 556 puede comprender una capa analógica. La segunda capa 556 puede comprender la interfaz analógica (AFE) y el circuito de conversión A/D descritos anteriormente. Por ejemplo, la segunda capa 556 puede comprender los componentes configurados para realizar la manipulación analógica de las señales recibidas desde la capa de sensor BSI (primera capa 555). Para los sensores BSI como se muestra en la primera capa 555, la segunda capa 556 puede comprender previamente la oblea de soporte que proporcionó soporte estructural para las capas del sensor BSI, pero no proporcionó ninguna capacidad funcional. Como se muestra en la Figura 5B, la segunda capa 556 se puede configurar para proporcionar soporte estructural y soporte funcional a través de los componentes analógicos integrados en la segunda capa 556. En algunas realizaciones, los componentes del circuito de lectura se pueden integrar en la segunda capa 556. Este circuito puede incluir los condensadores de muestreo y retención descritos anteriormente y otros componentes utilizados para leer los valores de la carga de los píxeles.
La tercera capa 557 se puede configurar como el procesador de señal de imagen o la capa de procesamiento de señal digital o la capa de circuito de lectura. Por ejemplo, la tercera capa 557 puede comprender los chips lógicos u otro circuito configurado para realizar el procesamiento final y/o la lectura de las señales generadas por el sensor BSI y convertidas a forma digital por el circuito de lectura. En algunas realizaciones, la tercera capa 557 se puede excluir de la estructura apilada CMOS 3D, y los componentes configurados para procesar adicionalmente la señal del circuito de lectura se pueden integrar en la tercera capa 557.
La Figura 6A y la Figura 6B ilustran dos secciones de un diagrama de temporización de la arquitectura de 4 píxeles compartidos del sensor de imagen de cuatro transistores entrelazados de la Figura 1B, de acuerdo con una realización ejemplar, que tiene puntos de conexión A-X para indicar la continuación de los elementos entre las Figuras 6A y 6B. Las figuras 6A y 6B muestran un diagrama de temporización con el aumento del tiempo a lo largo del eje-x, y con las activaciones de encendido y apagado de varias señales a lo largo del eje-y. Las diversas señales a lo largo del eje-y pueden corresponder a transistores u otros componentes del circuito de píxeles descrito anteriormente o el circuito de lectura descrito anteriormente. La mitad superior del diagrama de temporización muestra los tiempos de activación para el transistor de restablecimiento (referido como RES en las Figuras 1A-2; etiquetado como "restablecer" en las Figuras 6A y 6B), las puertas de transferencia (referidas como TG1-TG4 en las Figuras 1A- 2; etiquetadas TG_P1, TG_P2, TG_P3, Tg_P4 en las Figuras 6A y 6B), y el tiempo para la activación del transistor de selección de fila (referido como SEL en las Figuras 1A-2; etiquetado Row_Sel en las Figuras 6A y 6B). La mitad inferior del diagrama de temporización muestra los tiempos de activación para los componentes que alimentan varios condensadores de muestreo y retención (etiquetados SM11, SM21, SM12 y SM22 en las Figuras 6A y 6B) y conmutadores de amplificación de columna (etiquetados Phi21 y Phi22 en las Figuras 6A y 6B).
Por tanto, los tiempos de activación de los transistores y otros componentes se muestran junto con los tiempos de activación de los componentes de muestreo y retención SM11, SM21, SM12 y SM22 y los componentes de amplificación de columna Phi21 y Phi22. El diagrama de temporización ilustra que el transistor de restablecimiento se activa periódicamente. Cuando cualquiera de las puertas de transferencia TG_P1-TG_P4 se activa al mismo tiempo que el transistor de restablecimiento, los fotodiodos (referidos como PD1-PD4 en las Figuras 1A-2; etiquetados P1-P4 en las Figuras 6A y 6B) se restablecen a un valor de voltaje predeterminado al que está acoplado el transistor de restablecimiento. Por ejemplo, en el tiempo t0, el transistor de restablecimiento y la puerta de transferencia TG_P1 se muestran activados al mismo tiempo. Por tanto, en el tiempo t0, el fotodiodo acoplado a la puerta de transferencia TG_P1 (por ejemplo, el fotodiodo PD1) se restablece al voltaje acoplado. Cada una de las puertas de transferencia TG_P1-TG_P4 se activa simultáneamente con el transistor de restablecimiento en diferentes tiempos, de modo que solo una única puerta de transferencia TG_P1-TG_P4 se activa simultáneamente con el transistor de restablecimiento. Además, cuando el transistor de restablecimiento está activo, pero ninguna de las puertas de transferencia TG_P1-TG_P4 está activa, el condensador de almacenamiento o el nodo de difusión flotante se restablece al voltaje acoplado.
El período de tiempo entre las activaciones para una puerta de transferencia TG_P1-TG_P4 asociada con un fotodiodo PD puede representar el período de integración del fotodiodo acoplado al TG_P1-TG_P4 particular. Por ejemplo, entre el tiempo t0 y el tiempo t6, el fotodiodo acoplado a la puerta de transferencia TG_P1 (por ejemplo, PD1) puede integrar luz y generar una carga correspondiente a la luz integrada. En el tiempo t0, el fotodiodo PD1 se puede restablecer cuando tanto el transistor de la puerta de transferencia TG_P1 como el transistor de restablecimiento Reset se activan al mismo tiempo. En el tiempo t6, la carga acumulada en el PD1 se puede transferir a un condensador de almacenamiento y a un nodo de difusión flotante. Como se muestra, cada una de las puertas de transferencia TG_P1-TG_P4 tiene un tiempo de integración asociado a ellas entre las activaciones posteriores de las respectivas puertas de transferencia TG_P1-TG_P4. El transistor de selección de fila Row_Sel indica cuándo se activa el transistor de selección de fila para una lectura de una combinación de puerta de transferencia TG_P1-TG_P4 y fotodiodo en particular. Los fotodiodos pueden integrar la luz hasta que se active la puerta de transferencia TG_P1-TG_P4 asociada con el fotodiodo para transferir la carga integrada al condensador de almacenamiento.
Como se indica en las Figuras 6A y 6B, un "tiempo de una fila" puede indicar la cantidad de tiempo que transcurre durante el cual se lee una única fila de píxeles. Como se muestra en las Figuras 6A y 6B, la lectura de una fila puede comprender la lectura de más de un píxel. Por ejemplo, en la Figura 2, cada una de las cuatro filas que se muestran puede comprender dos píxeles diferentes. De manera similar, la cantidad de tiempo que pasa entre el comienzo de una primera lectura P1 y una segunda lectura posterior P1 se puede definir como el "tiempo de un fotograma", en el que se leen cada uno de los píxeles de un fotograma dado. El tiempo "t_pix" que se muestra en el diagrama de temporización puede indicar el tiempo del píxel, que completó una muestra de los niveles de restablecimiento y señal de un solo píxel durante el período de lectura. Al leer todos los píxeles de una fila, el período de tiempo se refiere como tiempo de una fila.
Como se indica en las Figuras 6A y 6B, el transistor de selección de fila Row Sel realiza dos lecturas para cada fotodiodo PD1-PD4. Las dos lecturas separadas de cada fotodiodo PD1-PD4 pueden proporcionar compensación y/o reducción de ruido. Por ejemplo, en el tiempo t5, el transistor de selección de fila Row_Sel se activa para una primera lectura del condensador de almacenamiento y/o del nodo de difusión flotante. Esta lectura inicial se produce poco después de que el condensador de almacenamiento y/o el nodo de difusión flotante se restablezcan mediante el transistor de restablecimiento Reset que se activa en el tiempo t4; esta lectura inicial puede proporcionar la línea base para el ruido asociado con la lectura. Posteriormente, la puerta de transferencia TG_P1 se puede activar en el tiempo t6 para transferir la carga del fotodiodo PD 1 acoplado al transistor de la puerta de transferencia TG_P1 al condensador de almacenamiento y/o al nodo de difusión flotante. Entonces, después de que la TG_P1 se activa en el tiempo t6, el transistor de selección de fila Row_Sel se activa en el tiempo t7 para una segunda lectura del condensador de almacenamiento y/o del nodo de difusión flotante. Esta segunda lectura puede proporcionar un valor de lectura que se puede corregir en base al valor de lectura de la línea base. Las dos lecturas indicadas pueden corresponder a las medidas de reducción de ruido descritas anteriormente. Al realizar dos lecturas, por ejemplo, mediante el muestreo del condensador de almacenamiento antes y después de que se encienda la puerta de transferencia TG_P1-TG_P4, se puede realizar un muestreo doble correlacionado con un tiempo de muestreo corto, por lo tanto, se elimina al menos el ruido kTC. Además, otros tipos de ruido se pueden eliminar o compensar al implementar técnicas similares de lectura múltiple.
En algunas realizaciones, el circuito de lectura de columna puede comprender un condensador de muestreo y retención por columna. En algunas realizaciones, el circuito de lectura de columna para un sistema de procesamiento de imágenes puede comprender un par de condensadores de muestreo y retención por columna. En cualquier caso, el(los) condensador(es) de muestreo y retención se pueden utilizar para reducir un de ruido de lectura del sistema de procesamiento de imágenes, como se describió anteriormente. Las señales SM11, SM21, SM12 y SM22 pueden representar las señales utilizadas para obtener la línea base (referencia) y la lectura (muestra). Por ejemplo, la señal de restablecimiento de muestreo y retención SM11 se puede utilizar para obtener la línea base del condensador de almacenamiento o del nodo de difusión flotante antes de las "descargas" de la carga de uno de los fotodiodos PD1-PD4 al condensador de almacenamiento o nodo difusión flotante, como se muestra en el tiempo t5. Luego, después de que la carga del fotodiodo P1 se transfiera al condensador de almacenamiento o al nodo de difusión flotante en el tiempo t6, la señal de muestreo y retención SM21 se puede utilizar para obtener la carga transferida desde el fotodiodo P1. Entonces, la carga que se lee en el tiempo t5 se puede restar de la carga que se lee en el tiempo t7 para obtener el valor de lectura sin el ruido que es común entre la línea base y los valores muestreados. La columna ampSW-1/SW-2 puede representar los componentes de amplificación que amplifican los valores de lectura de los canales de lectura de la columna superior e inferior, como se representa en la Figura 7.
La Figura 7 ilustra un ejemplo de un diagrama de bloques de lectura de la arquitectura de 4 píxeles del sensor de imagen compartida de cuatro transistores entrelazados de la Figura 1B de acuerdo con el diagrama de temporización de las Figuras 6A y 6B. Como se representa, hay dos circuitos de lectura, uno para las cargas que se leen mediante el canal de lectura ascendente y otro para las cargas que se leen mediante el canal de lectura descendente. Los diversos componentes por encima y por debajo de la matriz de píxeles comprenden los conmutadores de muestreo, los condensadores de muestreo, los multiplexores de direccionamiento de columna y buses de señal y restablecimiento, y el amplificador de ganancia variable. Estos componentes, en combinación, pueden recibir señales de la matriz de píxeles, amplificar las señales y multiplexar las señales en una o más señales de vídeo.
Descripción general del dispositivo de procesamiento de Imágenes del ejemplo
La Figura 8 ilustra un diagrama esquemático de alto nivel de una realización de un dispositivo de captura de imágenes 700, teniendo el dispositivo 700 un conjunto de componentes que incluyen un procesador de imágenes 720 conectado a una cámara 701 (sensor de imagen). El procesador de imágenes 720 también está en comunicación con una memoria de trabajo 765, la memoria 730 y el procesador de dispositivo 755, que a su vez está en comunicación con el almacenamiento 770 y una pantalla electrónica opcional 760.
El dispositivo 700 puede ser un dispositivo informático personal portátil, por ejemplo, un teléfono móvil, una cámara digital, una tableta, un asistente digital personal o similar. El dispositivo 700 también puede ser un dispositivo informático estacionario o cualquier dispositivo. Puede haber una pluralidad de aplicaciones disponibles para el usuario en el dispositivo 700. Estas aplicaciones pueden incluir aplicaciones fotográficas y de vídeo tradicionales, por ejemplo, aplicaciones relacionadas con la gestión de usuarios del número de descargas la de carga, número de fotogramas diferenciales, aplicaciones de procesamiento de imágenes HDR y similares.
El dispositivo de captura de imágenes 700 incluye una cámara 701 para capturar imágenes externas. La cámara 701 puede incluir una matriz de píxeles 710 y un circuito de lectura con un condensador de almacenamiento adicional 715 como se describió anteriormente. De acuerdo con las arquitecturas descritas anteriormente, los condensadores de almacenamiento pueden tener la capacidad para almacenar una serie de descargas de la carga del píxel asociado. La cámara 701 se puede configurar para la captura continua o intermitente de fotogramas de vista previa, así como también para la captura de las imágenes finales de resolución completa.
El procesador de imágenes 720 se puede configurar para realizar diversas operaciones de procesamiento en los fotogramas de vista previa recibidos. El procesador 720 puede ser una unidad de procesamiento de propósito general o un procesador especialmente diseñado para aplicaciones de procesamiento de imágenes. Los ejemplos de operaciones de procesamiento de imágenes incluyen generación de datos AWB y AEC, cálculo de corriente LED, recorte, escalado (por ejemplo, para una resolución diferente), unión de imágenes, conversión de formato de imagen, interpolación de color, procesamiento de color, filtrado de imágenes (por ejemplo, filtrado de imágenes espaciales), artefactos del lente o corrección de defectos, etc. El procesador 720 puede, en algunas realizaciones, comprender una pluralidad de procesadores. El procesador 720 puede ser uno o más procesadores de señales de imágenes (ISP) dedicados o una implementación de software de un procesador.
Como se muestra, el procesador de imágenes 720 está conectado a una memoria 730 y una memoria de trabajo 765. En la realización ilustrada, la memoria 730 almacena el módulo de control de captura 735, el módulo de extensión de la capacidad total de pozo 740, el módulo de compensación de ruido 780 y el sistema operativo 750. Los módulos de la memoria 730 incluyen instrucciones que configuran el procesador de imágenes 720 del procesador de dispositivos 755 para realizar diversas tareas de procesamiento de imágenes y gestión de dispositivos. La memoria de trabajo 765 se puede utilizar mediante el procesador de imágenes 720 para almacenar un conjunto de instrucciones de trabajo del procesador contenidas en los módulos de la memoria 730. Alternativamente, la memoria de trabajo 765 también se puede utilizar mediante el procesador de imágenes 720 para almacenar datos dinámicos creados durante el funcionamiento del dispositivo 700.
El módulo de extensión de la capacidad total del pozo 740 puede almacenar el módulo de esquema de temporización de submódulos 742 y el módulo controlador del número de descarga la de carga 744. Juntos, estos módulos pueden cooperar para realizar las tareas relacionadas con la determinación del tiempo de integración de cada píxel y múltiples descargas de la carga desde el píxel al condensador de almacenamiento en la arquitectura de lectura.
El módulo de compensación de ruido 780 puede almacenar el módulo de captura de fotogramas de submódulos 782 y el módulo de agregación digital 784. En algunas realizaciones, el módulo de captura de fotogramas 782 se puede proporcionar con instrucciones que configuran el procesador 720 para realizar el proceso 500 descrito anteriormente que proporciona instrucciones al circuito de lectura del sensor de imagen. En algunas realizaciones, el módulo de agregación digital 784 se puede proporcionar con instrucciones que configuran el procesador 720 para realizar el proceso 600 descrito anteriormente para agregar múltiples cargas en el dominio digital.
Como se mencionó anteriormente, el procesador de imágenes 720 está configurado por varios módulos almacenados en las memorias. El módulo de control de captura 735 puede incluir instrucciones que configuran el procesador de imágenes 720 para ajustar la posición de enfoque de la cámara 701. El módulo de control de captura 735 puede incluir además instrucciones que controlen las funciones generales de captura de imágenes del dispositivo 700. Por ejemplo, el módulo de control de captura 735 puede incluir instrucciones que llaman a subrutinas para configurar el procesador de imágenes 720 para capturar los datos de la imagen de vista previa o los datos de la imagen de resolución completa que incluyen uno o más fotogramas de una escena de la imagen de destino utilizando la cámara 701.
El módulo del sistema operativo 750 configura el procesador de imágenes 720 para administrar la memoria de trabajo 765 y los recursos de procesamiento del dispositivo 700. Por ejemplo, el módulo del sistema operativo 750 puede incluir controladores de dispositivo para administrar recursos de hardware, por ejemplo, la cámara 701. Por lo tanto, en algunas realizaciones, las instrucciones contenidas en los módulos de procesamiento de imágenes descritas anteriormente pueden no interactuar con estos recursos de hardware directamente, sino que interactúan a través de subrutinas estándar o API ubicadas en el componente del sistema operativo 750. Las instrucciones dentro del sistema operativo 750 pueden entonces interactuar directamente con estos componentes de hardware. El módulo del sistema operativo 750 puede configurar además el procesador de imágenes 720 para compartir información con el procesador del dispositivo 755.
El procesador del dispositivo 755 se puede configurar para controlar la pantalla 760 para mostrar a un usuario la imagen capturada, o una vista previa de la imagen capturada. La pantalla 760 puede ser externa al dispositivo de procesamiento de imágenes 200 o puede ser parte del dispositivo de procesamiento de imágenes 200. La pantalla 760 también se puede configurar para proporcionar un visor que muestre una vista previa de la imagen para un uso antes de capturar una imagen, por ejemplo, presentar al usuario una representación visual del rango dinámico de la escena de la imagen o con una interfaz de usuario para ajustar manualmente el número de descargas de la carga analógicas y/o fotogramas diferenciales acumulados digitalmente. La pantalla 760 puede comprender una pantalla LCD o LED y puede implementar tecnologías sensibles al tacto.
El procesador del dispositivo 755 puede escribir datos en el módulo de almacenamiento 770, por ejemplo, datos que representan fotogramas diferenciales acumulados digitalmente. Si bien el módulo de almacenamiento 770 se representa gráficamente como un dispositivo de disco tradicional, los expertos en la técnica comprenderán que el módulo de almacenamiento 770 se puede configurar como cualquier dispositivo de almacenamiento de contenido multimedia. Por ejemplo, el módulo de almacenamiento 770 puede incluir una unidad de disco, por ejemplo, una unidad de disquete, una unidad de disco duro, una unidad de disco óptico o una unidad de disco magnetoóptico, o una memoria de estado sólido, por ejemplo, una memoria FLASH, RAM, ROM y/o EEPROM. El módulo de almacenamiento 770 también puede incluir múltiples unidades de memoria, y cualquiera de las unidades de memoria se puede configurar para estar dentro del dispositivo de captura de imágenes 700, o puede ser externa al dispositivo de captura de imágenes 700. Por ejemplo, el módulo de almacenamiento 770 puede incluir una memoria ROM que contiene las instrucciones del programa del sistema almacenadas dentro del dispositivo de captura de imágenes 700. El módulo de almacenamiento 770 también puede incluir tarjetas de memoria o memorias de alta velocidad configuradas para almacenar imágenes capturadas que pueden ser extraíbles de la cámara. El módulo de almacenamiento 770 también puede ser externo al dispositivo 700 y, en un ejemplo, el dispositivo 700 puede transmitir datos de forma inalámbrica al módulo de almacenamiento 770, por ejemplo, a través de una conexión de red.
Aunque la Figura 8 representa un dispositivo que tiene componentes separados para incluir un procesador, un sensor de procesamiento de imágenes y una memoria, un experto en la técnica reconocería que estos componentes separados se pueden combinar en una variedad de formas para lograr objetivos de diseño particulares. Por ejemplo, en una realización alternativa, los componentes de la memoria se pueden combinar con los componentes del procesador, por ejemplo, para ahorrar costes y/o mejorar el rendimiento.
Además, aunque la Figura 8 ilustra dos componentes de memoria, que incluye el componente de memoria 720 que comprende varios módulos y una memoria separada 765 que comprende una memoria de trabajo, un experto en la técnica reconocería varias realizaciones que utilizan diferentes arquitecturas de memoria. Por ejemplo, un diseño puede utilizar la memoria ROM o la memoria RAM estática para el almacenamiento de las instrucciones del procesador que implementan los módulos contenidos en la memoria 730. Las instrucciones del procesador se pueden cargar en la RAM para facilitar la ejecución mediante el procesador de imágenes 720. Por ejemplo, la memoria de trabajo 765 puede comprender una memoria RAM, con instrucciones cargadas en la memoria de trabajo 765 antes de la ejecución en el procesador 720.
Implementación de los sistemas y terminología
Las implementaciones divulgadas en la presente memoria proporcionan sistemas, procedimientos y aparatos para aumentar la absorción de luz mediante los píxeles de fotodiodo y permitir lecturas de bajo ruido y alta ganancia, emisiones de alta resolución y alta fidelidad de color, y rango dinámico incrementado mediante la utilización de apilados tridimensionales (3D), arquitecturas de píxeles integrados verticalmente. Un experto en la técnica reconocerá que estas realizaciones se pueden implementar en el hardware, programa informático, programa de control de dispositivos o cualquier combinación de los mismos.
En algunas realizaciones, los circuitos, procesos y sistemas descritos anteriormente se pueden utilizar en un dispositivo de comunicación inalámbrica. El dispositivo de comunicación inalámbrica puede ser un tipo de dispositivo electrónico utilizado para que se comunique de forma inalámbrica con otros dispositivos electrónicos. Los ejemplos de dispositivos de comunicación inalámbrica incluyen teléfonos celulares, teléfonos inteligentes, asistentes personales digitales (PDA), lectores electrónicos, sistemas de juegos, reproductores de música, netbooks de tamaño reducido, módems inalámbricos, ordenadores portátiles, tabletas, etc.
El dispositivo de comunicación inalámbrica puede incluir uno o más sensores de imagen, dos o más procesadores de señales de imagen, una memoria que incluye instrucciones o módulos para llevar a cabo el proceso CNR descrito anteriormente. El dispositivo también puede tener datos, un procesador que carga instrucciones y/o datos de la memoria, una o más interfaces de comunicación, uno o más dispositivos de entrada, uno o más dispositivos de salidas, por ejemplo, un dispositivo de visualización y una interfaz de la fuente de energía. El dispositivo de comunicación inalámbrica puede incluir adicionalmente un transmisor y un receptor. El transmisor y el receptor se pueden denominar conjuntamente como transceptor. El transceptor puede estar acoplado a una o más antenas para transmitir y/o recibir señales inalámbricas.
El dispositivo de comunicación inalámbrica se puede conectar de forma inalámbrica a otro dispositivo electrónico (por ejemplo, una estación base). Alternativamente, un dispositivo de comunicación inalámbrica se puede denominar como un dispositivo móvil, una estación móvil, una estación de abonado, un equipo de usuario (UE), una estación remota, un terminal de acceso, un terminal móvil, un terminal, un terminal de usuario, una unidad de abonado, etc. Los ejemplos de dispositivos de comunicación inalámbrica incluyen ordenadores portátiles o de escritorio, teléfonos celulares, teléfonos inteligentes, módems inalámbricos, lectores electrónicos, tabletas, sistemas de juegos, etc. Los dispositivos de comunicación inalámbrica pueden funcionar de acuerdo con uno o más estándares de la industria, por ejemplo, el Proyecto de Asociación de 3ra Generación (3GPP). Por tanto, el término general "dispositivo de comunicación inalámbrica" puede incluir dispositivos de comunicación inalámbrica descritos con diferentes nomenclaturas de acuerdo con los estándares de la industria (por ejemplo, terminal de acceso, equipo de usuario (UE), terminal remoto, etc.).
Las funciones descritas en la presente memoria se pueden almacenar como una o más instrucciones en un medio legible por procesador o legible por ordenador. El término "medio legible por ordenador" se refiere a cualquier medio disponible al que se pueda acceder mediante un ordenador o procesador. A modo de ejemplo, y no de limitación, tal medio legible por ordenador puede comprender RAM, ROM, EPROM, EEPROM, memoria flash, CD-ROM u otro dispositivo de almacenamiento óptico, de almacenamiento en disco magnético u otros dispositivos de almacenamiento magnéticos, o cualquier otro medio que se puede utilizar para almacenar el código de programa deseado en forma de instrucciones o estructuras de datos y que se pueden acceder mediante un ordenador. El disco magnético y disco óptico, como se usa en la presente memoria, incluye el disco compacto (CD), el disco de láser, el disco óptico, el disco digital versátil (DVD), el disquete, y el disco Blu-ray® donde los discos magnéticos usualmente reproducen los datos de manera magnética, mientras que otros discos reproducen los datos de manera óptica con láseres. Se debe señalar que un medio legible por ordenador puede ser tangible y no transitorio. El término "producto de programa de informático" se refiere a un dispositivo informático o procesador en combinación con código o instrucciones (por ejemplo, un "programa") que se puede ejecutar, procesar o calcular mediante el dispositivo informático o el procesador. Como se utiliza en la presente memoria, el término "código" se puede referir a programas informáticos, instrucciones, código o datos que son ejecutables mediante un dispositivo o procesador informático.
El software o las instrucciones también se pueden transmitir a través de un medio de transmisión. Por ejemplo, si el programa se transmite desde un sitio web, servidor, u otra fuente remota que utiliza un cable coaxial, un cable de fibra óptica, un par trenzado, una línea de abonado digital (DSL), o las tecnologías inalámbricas por ejemplo infrarrojos, radio y microondas, entonces el cable coaxial, el cable de fibra óptica, el par trenzado, el DSL o las tecnologías inalámbricas, por ejemplo, los infrarrojos, la radio y el microondas se incluyen en la definición de medio.
Los procedimientos divulgados en la presente memoria comprenden una o más etapas o acciones para lograr el procedimiento descrito. Las etapas y/o acciones del procedimiento se pueden intercambiar entre sí sin apartarse del ámbito de las reivindicaciones. En otras palabras, a menos que se requiera un orden específico de etapas o acciones para la operación adecuada del procedimiento que se describe, el orden y/o utilización de etapas y/o acciones específicas se pueden modificar sin apartarse del ámbito de las reivindicaciones.
Se debe señalar que los términos "acoplar", "acoplamiento", "acoplado" u otras variaciones de la palabra acoplar como se usa en la presente memoria pueden indicar una conexión indirecta o una conexión directa. Por ejemplo, si un primer componente está "acoplado" a un segundo componente, el primer componente se puede conectar indirectamente al segundo componente o conectar directamente al segundo componente. Como se utiliza en la presente memoria, el término "pluralidad" denota dos o más. Por ejemplo, una pluralidad de componentes indica dos o más componentes.
El término "determinar" abarca una amplia variedad de acciones y, por lo tanto "determinar" puede incluir calcular, computarizar, procesar, derivar, investigar, buscar (por ejemplo, buscar en una tabla, una base de datos u otra estructura de datos), verificar y similares. Además, "determinar" puede incluir recibir (por ejemplo, recibir información), acceder (por ejemplo, acceder a los datos en una memoria) y similares. Además, "determinar" puede incluir resolver, seleccionar, elegir, establecer, y similares.
La expresión "en base a" no significa "en base solamente a", a menos que se especifique expresamente de cualquier otra manera. En otras palabras, la expresión "en base a" describe tanto "en base solamente a" como "en base al menos a".
En la descripción anterior, se dan detalles específicos para proporcionar una comprensión completa de los ejemplos. Sin embargo, se entenderá por un experto en la técnica que los ejemplos se pueden llevar a la práctica sin estos detalles específicos. Por ejemplo, los dispositivos y componentes eléctricos se pueden mostrar en diagramas de bloques para no oscurecer los ejemplos con detalles innecesarios. En otros casos, dichos componentes, otras estructuras y técnicas se pueden mostrar en detalle para explicar mejor los ejemplos.
Los encabezados se incluyen en la presente memoria como referencia y para ayudar a localizar varias secciones. Estos encabezados no pretenden limitar el ámbito de los conceptos descritos al respecto. Estos conceptos pueden tener aplicabilidad en toda la memoria descriptiva.
También se observa que los ejemplos se pueden describir como un proceso, que se representa como un esquema que flujo, un diagrama de flujo, un diagrama de estados finitos, un diagrama de estructura o un diagrama de bloques. Aunque un esquema de flujo puede describir las operaciones como un proceso secuencial, muchas de las operaciones se pueden realizar en paralelo o simultáneamente, y el proceso se puede repetir. Además, se puede reordenar el orden de las operaciones. Un proceso finaliza cuando se completan sus operaciones. Un proceso puede corresponder a un procedimiento, una función, un procedimiento, una subrutina, un subprograma, etc. Cuando un proceso corresponde a una función de software, su terminación puede corresponder a una devolución de la función a la función de llamada o la función principal.

Claims (8)

REIVINDICACIONES
1. Un sistema de procesamiento de imágenes que comprende:
una pluralidad de píxeles configurados para convertir la luz en una carga;
uno o más transistores de amplificación (SF_AMP) configurados para convertir una carga de una pluralidad de píxeles;
uno o más transistores de selección (SEL) configurados para seleccionar una fila o columna de la pluralidad de píxeles a leer;
uno o más transistores de restablecimiento (RST) configurados para restablecer al menos uno de la pluralidad de píxeles;
una pluralidad de transistores de puerta de transferencia (TG1, TG2), en el que cada uno de la pluralidad de transistores de puerta de transferencia (TG1, TG2) corresponde a uno de la pluralidad de píxeles;
una matriz de píxeles que incluye la pluralidad de píxeles dispuestos en una o más arquitecturas de píxeles compartidos (105, 110), en el que cada uno de la pluralidad de píxeles comprende: un condensador de almacenamiento (CS1, CS2) conectado para que se cargue mediante un fotodiodo (PD1, PD2), teniendo el condensador de almacenamiento (CS1, CS2) una capacitancia adaptada para almacenar una carga acumulada que representa una pluralidad de descargas de la carga del fotodiodo conectado (PD1, PD2), comprendiendo cada una de la pluralidad de descargas de la carga, una carga representativa de la luz integrada en el fotodiodo conectado (PD1, PD2), en el que el condensador de almacenamiento (CS1, CS2) está dispuesto para que esté en serie con el fotodiodo (PD1, PD2) a través de un transistor de puerta de transferencia (TG1, TG2); y un transistor (TS1, TS2) en comunicación con el condensador de almacenamiento (CS1, CS2) y configurado para controlar el flujo de carga desde el condensador de almacenamiento (CS1, CS2) a un nodo de difusión flotante (FD);
la matriz está dispuesta en una pluralidad de filas y columnas;
una primera estructura de silicio (460, 505) en un primer plano sobre el que se dispone la pluralidad de píxeles; y una segunda estructura de silicio (470, 506) en un segundo plano en el que se dispone al menos uno de los uno o más transistores de amplificación (SF_AMP), transistores de selección (SEL) y transistores de restablecimiento (RST), el segundo plano es diferente, pero paralelo a y superpuesto al primer plano.
2. El sistema de procesamiento de imágenes de la reivindicación 1, en el que el nodo de difusión flotante está dispuesto en la primera estructura de silicio en un primer plano y acoplado eléctricamente a uno o más transistores de amplificación dispuestos en la segunda estructura de silicio en un segundo plano.
3. El sistema de procesamiento de imágenes de la reivindicación 2, en el que el nodo de difusión flotante dispuesto en la primera estructura de silicio en un primer plano está acoplado eléctricamente a uno o más transistores de amplificación dispuestos en la segunda estructura de silicio en un segundo plano a través de un enlace híbrido de ajuste preciso.
4. El sistema de procesamiento de imágenes de la reivindicación 2, en el que el nodo de difusión flotante dispuesto en la primera estructura de silicio en un primer plano está acoplado eléctricamente a uno o más transistores de amplificación dispuestos en la segunda estructura de silicio en un segundo plano a través un enlace de fusión.
5. El sistema de procesamiento de imágenes de la reivindicación 1, en el que una o más arquitecturas de píxeles compartidos que forman la matriz de píxeles están dispuestas de manera entrelazada y comprenden uno o más transistores de amplificación, uno o más transistores de selección y uno o más transistores de restablecimiento compartidos mediante un subconjunto de píxeles de la pluralidad de píxeles.
6. El sistema de procesamiento de imágenes de la reivindicación 1, en el que cada una de las una o más arquitecturas de píxeles compartidos se comparte entre al menos dos píxeles de la pluralidad de píxeles.
7. El sistema de procesamiento de imágenes de la reivindicación 6, en el que el nodo de difusión flotante de cada una o más arquitecturas de píxeles compartidos está conectado entre el transistor (TS1, TS2) en comunicación con el condensador de almacenamiento (CS1, CS2) de cada uno de los al menos dos píxeles y el transistor de restablecimiento, el transistor de restablecimiento está configurado para restablecer uno o más del nodo de difusión flotante, uno o más condensadores de almacenamiento asociados con cada píxel de la pluralidad de píxeles, y cada píxel de la pluralidad de píxeles a un nivel de carga predeterminado antes de la pluralidad de descargas de la carga.
8. El sistema de procesamiento de imágenes de la reivindicación 1, en el que cada una de las una o más arquitecturas de píxeles compartidos comprende, además:
un amplificador seguidor de fuente configurado para recibir la carga acumulada del condensador de almacenamiento; y
un transistor de selección de fila configurado para activar el amplificador seguidor de fuente de una fila seleccionada de la pluralidad de píxeles.
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