ES2126877T4 - Metodo de conversion de serie de palabras de informacion de "m" bits en señal modulada, metodo de produccion de soporte de grabacion, dispositivo de codificacion, dispositivo de decodificacion, dispositivo de grabacion, dispositivo de lectura señal, asi como soporte de grabacion. - Google Patents
Metodo de conversion de serie de palabras de informacion de "m" bits en señal modulada, metodo de produccion de soporte de grabacion, dispositivo de codificacion, dispositivo de decodificacion, dispositivo de grabacion, dispositivo de lectura señal, asi como soporte de grabacion.Info
- Publication number
- ES2126877T4 ES2126877T4 ES95905746T ES95905746T ES2126877T4 ES 2126877 T4 ES2126877 T4 ES 2126877T4 ES 95905746 T ES95905746 T ES 95905746T ES 95905746 T ES95905746 T ES 95905746T ES 2126877 T4 ES2126877 T4 ES 2126877T4
- Authority
- ES
- Spain
- Prior art keywords
- words
- information
- word
- code
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/12—Formatting, e.g. arrangement of data block or words on the record carriers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
- H03M5/145—Conversion to or from block codes or representations thereof
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Dc Digital Transmission (AREA)
- Document Processing Apparatus (AREA)
Abstract
LA PATENTE SE REFIERE A UN METODO PARA CONVERTIR UNA SEÑAL DE PALABRAS DE INFORMACION DE M BITS (1) EN UNA SEÑAL MODULADA (7). PARA CADA PALABRA DE INFORMACION DE LA SERIE SE SUMINISTRA UNA PALABRA DE CODIGO DE M BITS (4). LAS PALABRAS DE CODIGO SUMINISTRADAS (4) SE CONVIERTEN EN LA SEÑAL MODULADA (7). LAS PALABRAS DE CODIGO (4) SE DISTRIBUYEN SOBRE AL MENOS UN GRUPO (G11, G12) DE UN PRIMER TIPO Y SOBRE AL MENOS UN GRUPO (G2) DE UN SEGUNDO TIPO. PARA EL SUMINISTRO DE CADA UNA DE LAS PALABRAS DE CODIGO QUE PERTENECEN AL GRUPO (G11, G12) DEL PRIMER TIPO EL GRUPO ASOCIADO ESTABLECE UN ESTADO DE CODIFICACION (S1, S4) DEL PRIMER TIPO. CUANDO SE SUMINISTRA CADA UNA DE LAS PALABRAS DE CODIGO (4) QUE PERTENECEN AL GRUPO (G2) DEL SEGUNDO TIPO SE ESTABLECE UN ESTADO DE CODIFICACION (S2, S3) DEL SEGUNDO TIPO QUE SE DETERMINA POR UNA PALABRA DE INFORMACION QUE PERTENECE A LA PALABRA DE CODIGO SUMINISTRADA. CUANDO UNA DE LAS PALABRAS DE CODIGO (4) SE ASIGNA A LA PALABRA DE INFORMACION RECIBIDA (1), ESTAPALABRA DE CODIGO SE SELECCIONA ENTRE UN CONJUNTO (V1, V2, V3, V4) DE PALABRAS DE CODIGO QUE DEPENDE DE LOS ESTADOS DE CODIFICACION (S1, S2, S3, S4). LOS CONJUNTOS DE PALABRAS DE CODIGO (V2, V3) QUE PERTENECEN A LOS ESTADOS DE CODIFICACION (S1, S2) DEL SEGUNDO TIPO SON DISGREGADOS. EN ESTE METODO DE CODIFICACION SE AGRANDA EL NUMERO DE COMBINACION DE BITS UNICAS QUE PUEDEN ESTABLECERSE MEDIANTE LAS PALABRAS DE CODIGO EN LAS SERIES. LA SEÑAL MODULADA (7) ASI OBTENIDA PUEDE RECONVERTIRSE EN PALABRAS DE INFORMACION (4) MEDIANTE UNA PRIMERA CONVERSION DE LA SEÑAL MODULADA (7) EN UNA SERIE DE PALABRAS DE CODIGO (4) Y ASIGNANDO ENTONCES UNA PALABRA DE INFORMACION (1) A CADA UNA DE LAS PALABRAS DE CODIGO DE LA SERIE DEPENDIENDO DE LA PALABRA DE CODIGO A SER CONVERTIDA Y TAMBIEN DEPENDIENDO DE LOS VALORES LOGICOS DE LOS BITS DE LAS CADENAS DE BITS QUE ESTAN SITUADOS EN POSICIONES PREDETERMINADAS CON RELACION A LA PALABRA DE CODIGO. ADEMAS, SE PRESENTAN UN DISPOSITIVO DE GRABACION Y UN DISPOSITIVODE LECTURA.
Description
Método de conversión de una serie de palabras de
información de "m" bits en una señal modulada, método de
producción de un soporte de grabación, dispositivo de codificación,
dispositivo de decodificación, dispositivo de grabación, dispositivo
de lectura, señal, así como un soporte de grabación.
La invención se refiere a un método de conversión
de una serie de palabras de información de "m" bits en una
señal modulada, siendo "m" un número entero, método en el que
se entrega una palabra de código de "n" bits por cada palabra
de información recibida, siendo "n" un número entero mayor de
"m", y las palabras de código entregadas se convierten en una
señal modulada, y en la que la serie de palabras de información se
convierte en una serie de palabras de código de acuerdo con las
reglas de conversión, de forma que la señal modulada correspondiente
satisfaga un criterio predeterminado.
La invención además se refiere a un método para
obtener un soporte de grabación en el que se graba una señal
obtenida de acuerdo con dicho método.
La invención además se refiere a un dispositivo
de codificación para realizar el método reivindicado, comprendiendo
el dispositivo un convertidor de "m" bits a "n" bits para
convertir las palabras de información de "m" bits a palabras de
código de "n" bits, y medios para convertir las palabras de
código de "n" bits en una señal modulada.
La invención además se refiere a un dispositivo
de grabación en el que se usa un dispositivo de codificación de este
tipo.
La invención además se refiere a una señal.
La invención además se refiere a un soporte de
grabación en el que se graba la señal.
La invención además se refiere a un dispositivo
de decodificación para convertir la señal en una serie de palabras
de información de "m" bits. comprendiendo este dispositivo
medios de conversión para convertir la señal en una secuencia de
bits que tienen un primer o un segundo valor lógico, conteniendo
esta secuencia de bits palabras de código de "n" bits que
corresponden a las partes de la señal de información, y
comprendiendo este dispositivo medios de conversión para convertir
la serie de palabras de código en la serie de palabras de
información, mientras que se asigna a cada una de las palabras de
código a convertir una palabra de información dependiente de la
palabra de código.
Finalmente, la invención se refiere a un
dispositivo de lectura en el que se usa un dispositivo decodificador
de este tipo.
Tales métodos, tales dispositivos, tal soporte de
grabación y tal señal han sido publicadas por K.A. Schouhamer Immink
en el libro titulado "Coding Techniques for Digital Recorders"
(ISBN
0-13-140047-9). En
dicho título, por ejemplo, se describe el sistema de modulación
llamado EFM que se usa para grabar información en los llamados
Discos Compactos. La señal modulada EFM se obtiene convirtiendo una
serie de palabras de información de 8 bits en una serie de palabras
de código de 14 bits, insertándose tres bits mezclados en las
palabras de código. Las palabras de código se seleccionan de forma
que el número mínimo de bits "0" situados entre los bits
"1" es "d" (2) y el número máximo es "k" (10). A la
restricción se hace referencia como restricción "dk". La serie
de palabras de código se convierte, por una operación de integración
de módulo-2, en la señal correspondiente formada por
celdas de bit que tienen un valor de señal alto o bajo, estando
representado un bit "1" en la señal modulada por un cambio del
valor alto al bajo de la señal o viceversa. Un bit "0" se
representa por la falta de cambio en el valor de la señal como
transición entre dos celdas de bit. Los bits que se mezclan se
seleccionan de forma tal que incluso en las regiones de transición
entre dos palabras de código se satisface la restricción "dk" y
que en la señal correspondiente el llamado valor de suma digital en
curso permanece básicamente constante. El valor de suma digital en
curso en un instante especifico se entiende como la diferencia entre
el número de celdas de bit con valor de señal alto y el número de
celdas de bit con valor de señal bajo, calculada con respecto a la
parte de la señal modulada situada antes de ese instante. Un valor
de suma digital en curso básicamente constante significa que el
espectro de frecuencia de la señal no comprende componentes de
frecuencia en la zona de baja frecuencia. Tal señal se referencia
como señal libre de corriente continua C.C. (DC). La falta de
componentes de baja frecuencia en la señal es altamente conveniente
cuando se lee la señal desde un soporte de grabación en el que se
graba la señal en la pista, porque entonces es posible un control de
pista continuo no afectado por la señal grabada. El registro de la
información tiene una necesidad constante de mejorar la densidad de
información en el soporte de grabación.
Una solución posible a esto es una reducción en
el número de celdas de bit por palabra de información en la señal
modulada. Sin embargo, el problema que entonces aparece es que como
resultado de la reducción de este número de celdas de bit por
palabra de información el número de combinaciones de bits únicas que
pueden representar las palabras de información disminuirá, debido a
lo cual se podrán imponer menos restricciones estrictas en la señal
modulada, por ejemplo, restricciones con respecto al contenido de
baja frecuencia de la señal modulada.
Debe tenerse en cuenta que el documento
EP-A-392506 revela un método de
conversión de "m" bits a "n" bits. Para cada posible
palabra de información de "m" bits se dispone de unas pocas
palabras de código de "n" bits. Para la palabra de información
de "m" bits actual se seleccionará una de las palabras de
código de "n" bits disponibles dependiendo de la configuración
de bits de cola de la palabra de código previa para cumplir con las
restricciones de longitud en curso y para controlar el valor de la
suma digital en curso. Para cada una de las configuraciones de cola
posibles se da una serie de partes frontales permisibles para
permitir la selección. En la conversión siguiente se debe
seleccionar una palabra de código que tiene una de las partes
frontales permisibles.
Es un objetivo de esta invención el disponer de
medios para reducir el número de celdas de bit por palabra de
información y contrarrestar la reducción en el número de
combinaciones de bits únicas.
De acuerdo con un primer aspecto de la invención
este objetivo se consigue con un método de conversión como se define
en la reivindicación 1.
De acuerdo con un segundo aspecto de la invención
se dispone de un dispositivo de codificación de acuerdo con la
reivindicación 12.
En el método y el dispositivo de codificación de
acuerdo con la invención, la combinación de la misma palabra de
código con palabras de código de series disgregadas de palabras de
código (= series sin palabras de código comunes) establece varias
combinaciones de bits únicas, de forma que se puede representar de
forma única más de una palabra de información por la misma palabra
de código en combinación con la siguiente palabra de código. La
palabra de código del grupo del segundo tipo siempre es seguida para
esa materia por una palabra de código de la cual siempre es posible
establecer sin ambigüedad a qué serie pertenece esta siguiente
palabra de código. Entonces es posible establecer con las palabras
de código de cada una de las series disgregadas un número suficiente
de combinaciones de bits únicas para representar todas las palabras
de información.
Así pues, estas medidas aportan una posibilidad
de establecer un gran número de combinaciones de bits únicas con
palabras de código que tienen un número relativamente pequeño de
bits por palabra de código. En el caso en que las palabras de código
se seleccionan para distribuirse en las series y grupos, de forma
que el número de combinaciones de bits únicas excedan del número de
diferentes palabras de información, es posible usar las
combinaciones de bits restantes para influenciar las propiedades
predeterminadas de la señal modulada.
Alternativamente es posible usar sólo tantas
combinaciones de bits como palabras de información. En ese caso las
combinaciones de bits restantes permiten establecer requisitos
adicionales específicos en las palabras de código.
Sin embargo, para una o más series existe una
preferencia para asignar un par de palabras de código de la serie
asociada a cada una de un número de palabras de información, y
luego, al hacer la conversión, seleccionar cualquiera de las
palabras de código disponibles de un par de acuerdo con un criterio
específico para influenciar una propiedad específica de la señal
modulada. En un método en el que se hace esto, la serie de las
palabras de información se convierte, de acuerdo con las reglas de
conversión, en una serie de palabras de código, de forma que la
señal modulada correspondiente básicamente no presenta componentes
de frecuencia en una zona de baja frecuencia en el espectro de
frecuencias y en el que la señal modulada es cualquier número de
celdas de bit sucesivas que tienen el mismo valor mínimo de señal
d+1 y el valor máximo de señal k+1, conteniendo las series de
palabras de código un par de palabras de código para cada una de, al
menos, un número de palabras de información, mientras que se evitan
los componentes de baja frecuencia en la señal modulada haciendo
selecciones de las palabras de código de los pares de palabras de
código cuando se convierten las palabras de información.
Esta realización presenta ventajas ya que a pesar
de la reducción en el número de celdas de bit por palabra de
información, se puede evitar en gran medida la presencia de
componentes de baja frecuencia en la señal modulada.
Una realización adicional se caracteriza en que
las palabras de sincronización (sincronismo) se insertan en la serie
de palabras de código, mostrando las palabras de sincronismo
configuraciones de bits que no pueden aparecer en la secuencia de
bits formada por las palabras de código, si bien se usan las
palabras de sincronismo que tienen diferentes configuraciones de
bits y la palabra de sincronismo usada depende del estado de
codificación, estableciéndose un estado de codificación
predeterminado para la conversión de la siguiente palabra de
información después de haber insertado una palabra de sincronismo,
mientras que las palabras de sincronismo son diferenciables entre sí
sobre la base de los valores lógicos de bits en unas posiciones de
bit predeterminadas de forma correspondiente a la manera en que las
series de palabras de código pertenecientes a estados de
codificación del segundo tipo son diferenciables entre sí.
Esta realización presenta ventajas porque en el
caso en que una palabra de código del grupo del segundo tipo es
seguida por una palabra de sincronismo, se establece una palabra de
información mediante una combinación de bits formada por la palabra
de código y la palabra de sincronismo en forma similar al caso en
que la palabra de código del grupo del segundo tipo pudiera ir
seguida de una palabra de código.
Esta última realización es aún más ventajosa ya
que se establece un estado de codificación cada vez después de haber
entregado una palabra de sincronismo, de forma que siempre se podrán
cumplir las restricciones impuestas en la secuencia de bits en la
transición de la palabra de sincronismo a la palabra de código
siguiente.
La señal obtenida por el dispositivo de
codificación de acuerdo con la invención presenta ventajas porque
puede decodificarse de forma extremadamente sencilla.
Una realización de un dispositivo decodificador
por el que se lleva a cabo lo anterior, se caracteriza porque los
medios de conversión se disponen para convertir la palabra de
información dependiendo asimismo de los valores lógicos de los bits
en la secuencia de bits situada en posiciones predeterminadas con
respecto a la palabra de código.
La invención se explicará más en detalle con
referencia a las figuras 1 a 17, en las que:
La figura 1 muestra una serie de palabras de
información, una serie correspondiente de palabras de código y una
señal modulada;
las figuras 2 y 3 muestran tablas en las que se
establece la relación entre las palabras de información y las
palabras de código;
la figura 4 muestra como quedan los valores de
varios parámetros cuando una serie de palabras de información se
convierte en una serie de palabras de código;
las figuras 5a y 5b muestran las partes de baja
frecuencia de los espectros de frecuencia de varias señales;
las figuras 6 y 8 muestran varias realizaciones
de dispositivos de codificación;
la figura 7 muestra una realización de un
circuito de selección para ser utilizado en el dispositivo de
codificación mostrado en la figura 6;
la figura 9 muestra configuraciones de bits
posibles de palabras de sincronismo adecuadas;
la figura 10 muestra una adaptación del
dispositivo de codificación de la figura 6 para la inserción de
palabras de sincronismo;
la figura 11 muestra un dispositivo
decodificador;
la figura 12 muestra un soporte de grabación;
la figura 13 muestra una parte considerablemente
ampliada del soporte de grabación de la figura 12;
la figura 14 muestra un dispositivo de
grabación;
la figura 15 muestra un dispositivo de
lectura;
la figura 16 muestra una parte de una señal
modulada y sus palabras de código correspondientes, y
la figura 17 muestra una representación
esquemática de la distribución de palabras de código sobre grupos y
series.
La figura 1 muestra tres palabras de información
de "m" bits consecutivas, en este caso, las palabras de
información de 8 bits se referencian como (1). Las tres palabras de
información (1) tienen los valores de palabra "24", "121"
y "34" respectivamente. Esta serie de 3 palabras de información
(1) se convierte en tres palabras de código de "n" bits
consecutivas, en este caso, palabras de código de 16 bits
referenciadas como (4). Las palabras de código (4) forman una
secuencia de bits que tienen un valor "0" lógico y bits que
tienen un valor "1" lógico. La conversión de las palabras de
información es tal que en la secuencia de bits el número mínimo de
bits que tienen un valor "0" lógico posicionado entre dos bits
que tienen un valor "1" lógico es "d" y el máximo es
"k", donde "d" es igual a 2 y "k" es igual a 10. Tal
secuencia de bits se llama con frecuencia secuencia RLL (RLL =
Longitud Limitada en curso) con una restricción "dk". Los bits
individuales de las palabras de código se referenciarán como x1, x2
...x16, donde x1 es el primer bit (desde la izquierda) de la palabra
de código y x16 es el último bit de la palabra de código.
La secuencia de bits formada por las palabras de
código (4) se convierte en una señal modulada (7) por medio de una
operación de integración de módulo-2. Esta señal
modulada comprende tres partes de señal de información (8) que
representan las palabras de código (4). Las partes de señal de
información comprenden celdas de bit (11) que pueden tener un valor
alto de señal "H" o un valor bajo de señal "L". El número
de celdas de bit por una parte de la señal de información es igual
al número de bits de la palabra de código asociada. Cada bit de la
palabra de código que tiene un valor "1" lógico se indica en la
señal modulada (7) por una transición desde una celda de bit que
tiene el valor alto de señal a una celda bit que tiene el valor bajo
de señal, o viceversa. Cada bit de palabra de código que tiene el
valor "0" lógico se indica en la señal modulada (7) por la
ausencia de un cambio en el valor de la señal en una transición de
celda de bit.
Adicionalmente, se requiere que el espectro de
frecuencia de la señal modulada (7) no incluya fundamentalmente
componentes de baja frecuencia. En otras palabras, que la señal
modulada (7) esté libre de corriente continua C.C. (DC).
A continuación se describirá en detalle una
realización del método de acuerdo con la invención por el que se
puede obtener una señal modulada.
Primero existe un requisito con respecto a las
palabras de código que dentro de las palabras de código se cumpla la
restricción "dk". La figura 17 muestra esquemáticamente la
serie de todas las palabras posibles que satisfacen dicha
restricción "dk" en la zona encerrada por el marco (170). Las
palabras de código se dividen al menos en un grupo de un primer tipo
y al menos un grupo de un segundo tipo. Cuando se entrega una
palabra de código de uno de los grupos del primer tipo, se establece
un estado de codificación el cual depende exclusivamente del grupo
del primer tipo al que pertenece la palabra de código entregada.
Cuando se entrega una de las palabras de código del grupo del
segundo tipo se establece un estado de codificación que depende
tanto del grupo del segundo tipo como de la palabra de información
representada por la palabra de código entregada. En la realización
antes descrita, se pueden diferenciar dos grupos del primer tipo, es
decir un primer grupo G11 que comprende palabras de código que
terminan en "a" bits que tienen un valor "0" lógico, donde
"a" es un número entero igual a 0 ó 1, y un segundo grupo G12
de palabras de código que terminan en "b" bits que tienen un
valor "0" lógico donde "b" es un número entero menor o
igual a 9 y mayor o igual a 6.
En la figura 17 las palabras de código
pertenecientes al grupo G11 quedan en el marco (171). Las palabras
de código pertenecientes al grupo G12 quedan en el marco (172).
El estado de codificación establecido por el
primer grupo G11 del primer tipo será referenciado de aquí en
adelante como S1. El estado de codificación establecido por el
segundo grupo G12 del primer tipo será referenciado de aquí en
adelante como S4. La realización que se describirá en este caso sólo
conoce un grupo del segundo tipo. Este grupo comprende las palabras
de código que terminan en "c" bits que tienen un valor "0"
lógico, donde "c" es un número entero mayor o igual a 2 y menor
o igual a 5. Este grupo será referenciado de aquí en adelante como
G2. En la figura 17 las palabras de código del grupo G2 quedan en el
marco (173). En el ejemplo que se va a describir en este caso se
pueden establecer dos estados de codificación, es decir, S2 y S3
mediante la combinación de una palabra de código y la palabra de
información asociada.
Cuando las palabras de información se convierten
en palabras de código, se asigna a la palabra de información a
convertir una palabra de código que pertenece a una serie de
palabras de código que dependen del estado de codificación. Las
series de palabras de código pertenecientes a los estados de
codificación S1, S2, S3 y S4 serán referenciados de aquí en adelante
como V1, V2, V3 y V4 respectivamente. Las palabras de código de las
series V1, V2, V3 y V4 quedan en los marcos (174), (175), (176) y
(177). Las palabras de código en las series se seleccionan de forma
que cada secuencia de bits que pueda formarse por una palabra de
código desde el grupo que ha establecido un estado de codificación y
una palabra de código arbitrario de la serie establecida por este
estado de codificación satisface la restricción "dk". En el
caso en que se establece el estado de codificación S4 mediante la
entrega de la palabra de código entregada previamente y de esta
manera el estado de codificación indica que la palabra de código
previa termina en una secuencia de bits que tienen un valor "0"
lógico mayor o igual a 6 y menor o igual a 9, la serie de palabras
de código V4 que está establecida por el estado de codificación S4
se deja sólo para comprender palabras de código que empiezan con un
máximo de 1 bit que tiene el valor "0" lógico. Por eso, las
palabras de código que empiezan con un número mayor de bits que
tienen el valor "0" lógico tendrán zonas de transición entre la
palabra de código entregada previamente y la palabra de código a
entregar, en cuyas zonas el número de bits sucesivos que tienen el
valor "0" lógico no será siempre menor o igual a 10 y por tanto
no satisfará la restricción "dk". Por razones similares, la
serie V1 comprende sólo palabras de código que empiezan con un
número de bits que tienen el valor "0" lógico que es mayor o
igual a 2 y menor o igual a 9.
Las series V2 y V3 de palabras de código
pertenecientes a los estados de codificación S2 y S3 contienen sólo
palabras de código que empiezan con un número de bits que tienen un
valor "0" lógico mayor o igual a 0 y menor o igual a 5. Las
palabras de código que satisfacen esta condición se distribuyen
sobre las dos series V2 y V3, de forma que las series V2 y V3 no
contengan ninguna palabra de código común en absoluto. Las series V2
y V3 serán referenciadas de aquí en adelante como series
disgregadas. La distribución de las palabras de código sobre las
series V2 y V3 es preferiblemente tal que en base a los valores
lógicos de un número limitado de "p" bits se podrá determinar a
qué serie de palabras de código pertenece. En el ejemplo descrito
antes la combinación de bits x1.x13 se emplea para ese propósito.
Las palabras de código de la serie V2 se reconocen a partir de la
combinación de bits x1.x13 = 0.0. Las palabras de código de la serie
V3 se reconocen entonces a partir de la combinación x1.x13 que no es
igual a 0.0. Se hace una distinción entre las palabras de código que
establecen el estado de codificación S1 (grupo G11) a la entrega,
las palabras de código que establecen el estado de codificación S2 o
S3 (grupo G2) a la entrega, y las palabras de código que establecen
el estado de codificación S4 (grupo G12) a la entrega. La serie V1
comprende 138 palabras de código del grupo G11, 96 palabras de
código del grupo G2 y 22 palabras de código del grupo G12. Será
evidente que el número de palabras de código diferentes en la serie
V1 es menor que el número de palabras de información diferentes de 8
bits.
Como las palabras de código del grupo G2 siempre
van seguidas de una palabra de código de la serie V2 o una palabra
de código de la serie V3 y, además, en base a la palabra de código
que sigue a una palabra de código del grupo G2 se puede establecer a
qué serie pertenece esta palabra de código, una palabra de código
del grupo G2 seguida de una palabra de código de la serie V2 puede
ser diferenciada de forma inequívoca de la misma palabra de código
del grupo G2, pero seguida por una palabra de código de la serie V3.
En otras palabras, cuando se asignan palabras de código a una
palabra de información, cada palabra de código del grupo G2 se puede
utilizar dos veces. Cada palabra de código del grupo G2 junto con
una palabra de código aleatoria de la serie V2 forma una combinación
de bits única que es inseparable de la combinación de bits formada
por la misma palabra de código y una palabra de código aleatoria de
la misma serie V3. Esto significa que 138 combinaciones de bits
únicas (palabras de código) del grupo G11 se pueden emplear para la
serie V1, 22 combinaciones de bits únicas (palabras de código) del
grupo G12 y 2*96 combinaciones de bits únicas (palabras de código
del grupo G2 combinadas con palabras de código siguientes) del grupo
G2. Esto hace que el número total de combinaciones de bits útiles
únicas sea 352. El número de combinaciones de bits únicas formadas
con las palabras de código de las series V2, V3 y V4 son 352, 351 y
415 respectivamente.
La figura 17 muestra, con una ilustración, una
palabra de código (178) perteneciente al grupo G2. Esto significa
que la siguiente palabra de código pertenece bien a la serie V2 o a
la serie V3. La palabra de código (178) y la siguiente palabra de
código son pues capaces de establecer sin ambigüedades dos
diferentes palabras de información. En la figura 17 la palabra de
código (178) seguida por una palabra de código de la serie V2, por
ejemplo, la palabra de código (179), establece una palabra de
información diferente de la establecida por la palabra de código
(178) seguida por una palabra de código de la serie V3, por ejemplo,
la palabra de código (180). La palabra de código (179) pertenece al
grupo G11, resultando que la palabra de código (179) siempre va
seguida por una palabra de código de la serie V1, independientemente
de la palabra de información siguiente a codificar, de forma que la
palabra de código (179) es capaz de establecer no más de una única
palabra de información. Lo mismo ocurre con la palabra de código
(180). La conversión de las palabras de código tiene lugar como
sigue: supongamos que la última palabra de código entregada es la
palabra de código (178) del grupo G2, la siguiente palabra de código
pertenecerá entonces a la serie V2 o a la serie V3, dependiendo de
la palabra de información que debe convertirse. Suponiendo que esta
palabra de información establece la palabra de código (179), esto
significa que la siguiente palabra de código pertenecerá a la serie
V1. Qué palabra de código de la serie V1 se usa vendrá determinado
por la palabra de información que se debe convertir. En este ejemplo
se trata de la palabra de código (181). La palabra de código (181)
pertenece al grupo G12, de forma que la siguiente palabra de código
pertenecerá a la serie V4. De qué palabra de código se tratará, de
nuevo vendrá determinado por la palabra de información que se debe
convertir. En este ejemplo se trata de la palabra de código (182).
La palabra de código (182) pertenece al grupo G2. Esto significa
que, dependiendo de la palabra de información correspondiente a la
palabra de código (182), la siguiente palabra de código procede bien
de la serie V2 o de la serie V3. Cual de las palabras de código de
la serie V2 o V3 se usará depende de la palabra de información que
se debe convertir. En este ejemplo la palabra de código (182) es
seguida por la palabra de código (183). La palabra de código (183)
también pertenece al grupo G2, de forma que, dependiendo de la
palabra de información correspondiente a la palabra de código (183),
la siguiente palabra de código procederá bien de la serie V2 o de la
V3. Cuál de las palabras de código en la serie se usa de nuevo
depende de la palabra de información que se debe convertir. En este
caso se trata de la palabra de código (184). En la forma descrita
anteriormente, cualquier serie aleatoria de palabras de información
puede convertirse de forma única en una serie de palabras de
código.
En lo precedente se ha dado una explicación del
número de palabras de código disponibles ampliadas por una
subdivisión de las palabras de código en grupos de un primer y un
segundo tipos que establecen un estado de codificación, cuyos
estados de codificación establecen de por sí una serie de palabras
de código de las cuales se selecciona una palabra de código para la
conversión de la siguiente palabra de información. Es por tanto
fundamental que las series de palabras de código de las que se hace
una selección no contengan palabras de código en común en el caso de
estados de codificación establecidos por palabras de código de un
grupo del segundo tipo. Como resultado de ello, es posible asignar
la misma palabra de código de una serie de palabras de código a
diferentes palabras de información, siempre que se tenga cuidado de
que las palabras de código que siguen a la misma palabra de código
pertenecen a series diferentes que no tienen palabras de código en
común. Resultará obvio para una persona experta en la materia que
dicha subdivisión de palabras de código en series y grupos para
obtener palabras de código a las que se puede asignar más de una
palabra de información se puede también aplicar a palabras de código
que tienen un número aleatorio diferente de bits. Tampoco es
necesario que las series de palabras de código cumplan con una
restricción "dk" específica. Son posibles otras restricciones,
por ejemplo, como se describe en el documento EP-A
0.319.101.
Como se ha explicado aquí antes, surge un número
más grande de combinaciones de bits únicas disponibles por el hecho
de que se puede establecer más de una única combinación de bits con
palabras de código del grupo o grupos del segundo tipo (G2).
Normalmente, la subdivisión de palabras de código en grupos y series
se seleccionará de tal forma que el número de combinaciones de bits
únicas disponibles sea mayor que el número de palabras de
información diferentes. Este exceso de combinaciones de bits únicas
proporciona la posibilidad de imponer restricciones adicionales a la
conversión.
Una posibilidad es utilizar sólo tantas
combinaciones de bits únicas disponibles como diferentes palabras de
información. En ese caso el exceso de combinaciones de bits únicas
permite el imponer restricciones específicas adicionales sobre las
palabras de código.
Sin embargo, se debe preferir para una o más de
las series el asignar un par formado por dos palabras de código de
la serie asociada a cada una de un número de palabras de
información, y luego seleccionar cualquiera de las palabras de
código disponibles del par de acuerdo con un cierto criterio de
conversión, para influenciar una propiedad específica de la señal
modulada.
Una posibilidad altamente atractiva es
influenciar el componente de baja frecuencia en la señal modulada.
Esta influencia consiste preferiblemente en minimizar las
componentes de corriente continua C.C. (DC). Esto puede hacerse
determinando el valor de la suma digital al final de cada parte de
la señal de información y seleccionar tales palabras de código
cuando se convierte la información, de forma que el valor de la suma
digital determinado al final de cada parte de información continúa
estando en la proximidad de un cierto valor de referencia. Esto
puede hacerse asignando a un número de palabras de información un
par de palabras de código que realizan diferentes cambios en el
valor de la suma digital. Preferiblemente cada par de palabras de
código comprende no más de dos palabras de código para las que los
cambios en los valores de suma digital tienen signos opuestos. Para
un nivel de señal dado al final de la última parte de la señal de
información, la palabra de código puede entonces ser seleccionada
por lo que el valor de la suma digital quedará más próximo al valor
de referencia una vez que se ha entregado la palabra de código.
Otra posibilidad de seleccionar las palabras de
código es seleccionar la palabra de código para la que, para el
nivel de señal dado al final de la última palabra de código
entregada, el signo del cambio de valor de la suma digital causado
por la palabra de código asociada será el opuesto al de la
diferencia entre el valor de la suma digital antes de la entrega de
la palabra de código y el valor de referencia. La selección de la
palabra de código a entregar cuando es posible hacer una selección
de dos palabras de código que tienen una influencia opuesta en el
valor de la suma digital puede entonces hacerse simplemente sobre la
base del valor de la señal al final de cada parte de la señal de
información y el signo de la diferencia entre el valor de la suma
digital asociado a este final y el valor de referencia.
La figura 2 muestra con una ilustración para cada
una de las series V1, V2, V3 y V4 una palabra de código asignada a
cada una de las palabras de información posibles. En esta figura la
primera columna (izquierda) muestra los valores de palabras de todas
las palabras de información posibles. Las columnas segunda, cuarta,
sexta y octava muestran las palabras de código asignadas a las
palabras de información de las series respectivas V1, V2, V3 y V4.
Las columnas tercera, quinta, séptima y novena muestran por medio de
los respectivos dígitos (1), (2), (3) y (4) cuál de los estados de
codificación S1, S2, S3 y S4 es establecido por la palabra de código
asociada. En la figura 2 no más de 256 de las palabras de código
disponibles se usan para cada una de las series V1, V2, V3 y V4. La
figura 3 muestra, de forma parecida a la figura 2, las palabras de
código de las series no mostradas en la tabla de la figura 2 para 88
palabras de información a las que se asigna un par de dos palabras
de código. Las palabras de código representadas en la figura 3 serán
referenciadas de aquí en adelante como palabras de código
alternativas. La asignación de palabras de código a las palabras de
información es tal que el cambio del valor de la suma digital
originado por las palabras de código alternativas es el opuesto al
cambio del valor de la suma digital originado por las palabras de
código de la figura 2 que se asignan a los valores de palabras
"0" a "87" inclusive.
Se tendrá en cuenta que todas las series de la
figura 3 contienen igualmente muchas palabras de código. Es obvio
para un experto en la materia que esto no es necesario. Es
igualmente posible que estas series no tengan igual magnitud.
Adicionalmente, se observa que la asignación de
palabras de código a las palabras de información se hace de tal
forma que la relación entre, por una parte, la combinación de una
palabra de código y los bits x1 y x13 de la siguiente palabra de
código y, por otra parte, las palabras de información, es única, de
forma que se puede hacer la decodificación exclusivamente en base a
una palabra de código recibida y los bits x1 y x13 de la siguiente
palabra de código. Por asignación de palabra de código se entiende
que si aparece una palabra de código en series diferentes, las
mismas palabras de código en series diferentes representan las
mismas palabras de información. Por ejemplo, la palabra de
información que tiene el valor de palabra "2" está representada
por "0010000000100100" en las series V0 y V2 mostradas en la
figura 2 y por "1000000000010010" en las series V2 y V3.
Es obvio observar que no es necesario que las
palabras de código de series diferentes representen las mismas
palabras de información. Sin embargo, esto significa que el estado
de codificación debe recuperarse al decodificar para reconstituir la
palabra de información original.
La conversión de una serie de palabras de
información en una serie de palabras de código se explicará además
con referencia a la figura 4.
La columna IW muestra de arriba abajo los valores
de palabras de una serie de sucesivas palabras de información de
"m" bits. Para cada una de las palabras de información para las
que se incluye un valor de palabra en la columna IW se muestra una
cantidad de datos. La columna SW representa el estado de
codificación establecido cuando se entregó la palabra de código, la
cual se obtuvo como resultado de la conversión de la palabra de
información precedente. Esta palabra de código será referenciada de
aquí en adelante como palabra de código precedente. El estado de
codificación en la columna SW indica cual de las series V1, V2, V3 y
V4 de las palabras de código debe usarse en la conversión de la
palabra de información. La columna LB muestra el valor de señal de
la señal modulada al final de la parte de la señal de información
cuya parte se corresponde con la palabra de código obtenida cuando
se convirtió la palabra de información precedente. Este valor de
señal será referenciado de aquí en adelante como valor de la señal
de información en curso. En la columna D S V se muestra el valor de
la suma digital que pertenece al valor de la señal en curso de la
señal modulada, el valor de la señal modulada en curso.
La columna CW muestra las palabras de código
asignadas a las palabras de información de la columna IW de acuerdo
con las columnas de las figuras 2 y 3. En el caso en que se asigna
un par de palabras de código a la palabra de información, se
muestran las dos palabras de código del par, correspondiendo la
palabra de código superior del par a la tabla de la figura 2 y
correspondiendo la palabra de código inferior a la tabla de la
figura 3. La columna dDSV muestra el cambio en el valor de la suma
digital originado por la palabra de código, suponiendo que el valor
de la señal modulada en curso habría tenido el valor "H".
La columna DSVN muestra el nuevo valor de suma
digital para la palabra de código asociada tal como este valor
debería ser para el caso donde se entrega la palabra de código
asociada. La columna L B N representa por un "1" lógico que el
valor de la señal al comienzo y al final de la parte de la señal de
información que pertenece a la palabra de código son diferentes. Un
"0" lógico indica que los valores de señal al comienzo y al
final de la parte de la señal de información asociada son iguales.
El valor de la señal al comienzo y al final de una parte de la señal
de información son diferentes si la palabra de código asociada
contiene un número impar de bits "1", que corresponde a un
número impar de cambios de los niveles de señal en la parte de la
señal de información. Con un número par de bits "1" en la
palabra de código, el valor de la señal al comienzo y al final de la
parte de la señal de información es el mismo. En la columna SWN se
muestra el estado de codificación que se establecería en el caso en
que se entregase la palabra de código relevante.
Adicionalmente, la columna CS muestra mediante un
asterisco "*" qué palabra de código se entrega realmente para
la palabra de información asociada.
La primera (superior) palabra de la serie de
palabras de código mostradas en la columna IW tiene un valor de
palabra de "2". Supongamos que el estado de codificación
(columna SW) es S1 cuando se inicia la conversión de la serie de
palabras de información y que la señal modulada comienza con el
nivel "H" de señal y que el valor de la suma digital D S V es
igual a 0. En ese caso el valor DSVN asociado es igual a -6 para la
palabra de código superior, mientras que el valor DSVN es + 10 para
la palabra de código inferior del par. Cuando se aplica el criterio
de que se entrega la palabra de código para la que el valor DSVN es
el más próximo posible al valor de referencia de 0, la mayor de las
dos palabras de código se entrega para la palabra de información que
tiene el valor de "2". Esto significa que el estado de
codificación para la siguiente palabra de información (valor de
palabra "8") se hace S2. Al final de la parte de la señal de
información correspondiente a la palabra de código entregada, el
valor de la señal es "L" y el valor de la señal al comienzo de
la siguiente parte de información es, por tanto, "L" como se
muestra en la columna LB. El valor de dDSV para la palabra de código
superior del par que pertenece a la palabra de información que tiene
el valor de palabra "8" es igual a -6. Este valor de -6 es
aplicable al caso en que el valor de la señal al comienzo de la
parte de la señal de información asociada fuera "H". Como el
valor de la señal es "L" en la situación mostrada, el cambio de
valor de la suma digital originada por la palabra de código no es de
-6 sino de +6. Esto significa que DSVN se hace 0. Para la palabra de
código inferior del par, DSVN es igual a -18. El valor de DSVN para
la palabra de código superior es próximo al valor de 0, de forma que
se entrega la palabra de código superior. Por consiguiente, se debe
convertir la palabra de información que tiene el valor de palabra de
"100". No se asigna más de una palabra de código a esta palabra
de información, de forma que es imposible hacer una selección que
dependa de DSVN para esta palabra de información. De forma similar a
la manera descrita antes, se convierten las palabras de información
que tienen los valores "230", "0", "61" y "255".
Cada vez que se va a hacer la conversión de una palabra de
información a la que se asigna un par de palabras de código, se
selecciona esa palabra de código concreta del par para el que el
valor de DSVN es más próximo a cero. De esta forma el nivel de
tensión de corriente continua C.C. (DC) de la señal modulada se
mantiene en un nivel básicamente constante y el espectro de
frecuencia de la señal modulada no presentará ningún componente de
baja frecuencia. Aunque no se dispone de una serie de palabras de
código para cada palabra de información, sin embargo será posible
una influencia del valor de la suma digital para 88/256 de todas las
palabras de información que se han de convertir en promedio. En la
práctica esto parece ser ampliamente suficiente para procurar que el
componente de baja frecuencia esté ausente en la señal modulada. Se
preferirá incluir en los pares de palabras de código aquellas
palabras de código para las que el cambio originado en el valor de
suma digital es mayor. Por una parte esto presenta la ventaja de que
el valor de suma digital puede cambiarse a su máximo. Por otra
parte, esto significa que el cambio causado en el valor de suma
digital es relativamente pequeño para palabras de código que no
pertenecen al par y que la influencia de estas palabras de código en
el valor de suma digital es relativamente pequeña.
La figura 5a muestra con una ilustración la parte
de baja frecuencia del espectro de frecuencia de una señal modulada
obtenida mediante la implementación del método de acuerdo con la
invención. En la figura 5b se ha dibujado la parte correspondiente
de baja frecuencia del espectro de frecuencia de una señal modulada
EFM. Como se ve en las figuras 5a y 5b, los espectros de frecuencias
para las dos señales son básicamente el mismo. La restricción
"dk" para la señal modulada EFM y la señal modulada obtenida
mediante la implementación del método de acuerdo con la invención
también es básicamente igual. El número de celdas de bit por palabra
de información en una señal modulada EFM es igual a 17, mientras que
éste es igual a 16 en una señal modulada de acuerdo con la
invención. Esto significa que si se implementa el método de acuerdo
con la invención, se obtiene un aumento de la densidad de
información de aproximadamente un 7% en relación con la señal
modulada EFM, sin ser esto a costa de un aumento del contenido de
baja frecuencia y sin ninguna concesión a la restricción
"dk".
La figura 6 muestra una realización de un
dispositivo de codificación (140) de acuerdo con la invención por el
que puede realizarse el método descrito anteriormente. El
dispositivo de codificación se dispone para convertir las palabras
de información (1) de "m" bits en palabras de código (4) de
"n" bits y el número de estados de codificación diferentes
puede indicarse por "s" bits. El dispositivo de codificación
comprende un convertidor (60) para convertir señales de entrada
binarias (m+s+1) en señales de salida binarias (n+s+t). De las
entradas del convertidor se conectan "m" entradas a un bus (61)
para recibir las palabras de información de "m" bits. De las
salidas del convertidor se conectan "n" salidas a un bus (62)
para la entrega de palabras de código de "n" bits.
Adicionalmente, "s" entradas están conectadas a un bus (63) de
"s" bits para recibir una palabra de estado que indica el
estado de codificación actual. Una palabra de estado es entregada
por una memoria intermedia (64), por ejemplo en forma de "s"
biestables o básculas electrónicas. La memoria intermedia (64) tiene
"s" entradas conectadas a un bus (58) para recibir una palabra
de estado para ser almacenada en la memoria intermedia. Para la
entrega de las palabras de estado para ser almacenadas en la memoria
intermedia, se usan las "s" salidas del convertidor (60) las
cuales van conectadas al bus (58).
El bus (62) está conectado a las entradas
paralelas de un convertidor paralelo a serie (66) que convierte las
palabras de código (4) recibidas en el bus (62) en una secuencia de
bits en serie para ser suministrados por medio de una línea de
señales (67) a un circuito modulador (68) que convierte la secuencia
de bits en la señal modulada (7) para ser entregada por medio de la
línea de señal (70). El circuito modulador (68) puede ser de un tipo
habitual, por ejemplo, el llamado integrador de
módulo-2.
Además de las palabras de código y de las
palabras de estado, el convertidor es aplicable a un bus (75) para
cada combinación recibida de palabras de información y de
información de palabras de estado que:
- indica, para la palabra de estado asociado, si
se asigna la palabra de código o un par de palabras de código a la
palabra de información asociada,
- indica para cada una de estas palabras de
código asignada el cambio dDSV del valor de suma digital originado
por la palabra de código como si este cambio fuese para un valor
alto de señal al comienzo de una parte de la señal de información
correspondiente a esta palabra de código,
- indica si el número de bits "1" en la
palabra de código es impar o par.
Para la transferencia de información a un
circuito de selección (76) el bus (75) está conectado a las entradas
del circuito de selección (76).
Basado en esta información el circuito de
selección (76) envía una señal de selección que indica si la palabra
de código a introducir en el bus (62) con la palabra de información
presentada debe convertirse de acuerdo con las relaciones
establecidas en las tablas de la figura 2, o de acuerdo con las
relaciones indicadas en las tablas de la figura 3. Esta señal de
selección se aplica al convertidor (60) por la línea de señal
(77).
El convertidor (60) puede comprender una memoria
ROM en la que las tablas de palabras de código mostradas en las
figura 2 y 3 se almacenan en direcciones determinadas por la
combinación de palabra de estado y palabra de información aplicadas
a las entradas del convertidor. Como respuesta a la señal de
detección, las direcciones de las posiciones de memoria se
seleccionan con las palabras de código correspondientes a la tabla
mostrada en la figura 2 o las direcciones de las posiciones de
memoria con las palabras de código correspondientes a la tabla
mostrada en la figura 3.
En la realización mostrada en la figura 6 las
palabras de estado se almacenan en la memoria (60). Alternativamente
es posible establecer, por un circuito de puertas, sólo las palabras
de estado de las palabras de código enviadas al bus (62).
En vez de comprender una memoria ROM, el
convertidor puede también comprender un circuito lógico combinatorio
formado por circuitos de puertas. La sincronización de las
operaciones realizadas en la disposición puede hacerse de forma
típica con señales de reloj sincronizadas que se pueden establecer
mediante un circuito generador de una señal de reloj (no mostrado)
típico. La figura 7 muestra una posible realización del circuito de
selección (76). Las líneas de señal que forman el bus (75) se
dividen a un sub-bus (80) y un
sub-bus (81). El valor de dDSV se transfiere por el
sub-bus (80) para una palabra de código desde la
tabla mostrada en la figura 2 que se asigna en respuesta a la
combinación recibida de palabra de estado y palabra de información.
Por el sub-bus (81) se transfiere el valor de dDSV
para la palabra de código desde la tabla mostrada en la figura 3 en
el caso en que esta tabla contenga una palabra de código para la
combinación asociada de palabra de estado y palabra de información.
El sub-bus (80) se conecta a una primera entrada de
un circuito aritmético (82). Una segunda entrada del circuito
aritmético (82) recibe, por un bus (85), el valor de DSV almacenado
en una memoria intermedia (83). Además, una entrada de control del
circuito aritmético recibe una señal de control por una línea de
señal (84), cuya señal indica si el valor de la señal al comienzo de
la parte de la señal de información correspondiente a la palabra de
código asociada tiene el valor alto "H" o el valor bajo
"L". La señal en la línea de señal (84) se obtiene por medio
de, por ejemplo, un biestable cuyo estado es adaptado constantemente
cuando se entrega una palabra de código, cuya adaptación tiene lugar
en respuesta a una señal que indica si el número de bits que tienen
un valor "1" lógico en la palabra de código entregada es impar
o par.
Esta señal es entregada por el convertidor (60) y
suministrada por una de las líneas de señal que forman el bus (75).
El circuito aritmético (82) es del tipo habitual que resta o suma el
valor dDSV recibido a través del bus (80) respectivamente, desde o
al valor de DSV recibido a través de el bus (85) en respuesta a la
señal de control.
El circuito de selección (76) comprende un
circuito aritmético (86) adicional que, de forma similar al circuito
aritmético (82), suma el valor dDSV recibido a través del bus (81)
al valor de DSV recibido a través del bus (85) o lo resta del mismo
en respuesta a la señal de control de la línea de señal (84). Los
resultados de las operaciones realizadas por los circuitos
aritméticos (82) y (86) se aplican a través de un bus (87), (88)
respectivamente, a un circuito de decisión (89) y a un circuito
multiplex (90). Estos resultados representan, si un par de palabras
de código se ha asignado a la palabra de estado presentada, los
nuevos cambios DSVN de valores de suma digital que se obtendrían a
la entrega de las dos palabras de código diferentes del par. El
circuito de decisión (89) es del tipo habitual que determina, en
respuesta a los valores de DSVN recibidos través de los buses (87) y
(88), cual de los dos valores recibidos está más próximo a un valor
de referencia, y qué circuito (89) aporta una señal de decisión
correspondiente a este resultado a una línea de señal (91). En el
caso de una selección entre dos palabras de código de un par de
palabras de código, la señal de decisión indica cual de las dos
palabras de código debe entregarse. Esta señal de decisión se aplica
a la línea de señal (77) a través de una puerta "Y" (92). En el
caso en que se dispone sólo de una palabra de código en vez de un
par de palabras de código, la señal en la línea de señal (77) es
para indicar que se debe convertir la palabra de información
entregada de acuerdo con las tablas mostradas en la figura 2. Para
realizar esto, se suministra a una segunda entrada de la puerta
"Y" (92) una señal procedente del bus (75) cuya señal indica si
se dispone de no más de una única palabra de código o de un par de
palabras de código para la combinación presentada de palabra de
estado y palabra de información.
La línea de señal (77) también se conecta a una
entrada de control del circuito multiplex (90). Dependiendo de la
señal en su entrada de control el circuito multiplex (90) pasa los
valores de DSVN recibidos a través de los buses (87) y (88) a una
salida perteneciente a la palabra de código entregada. La salida del
circuito multiplex (90) se conecta a la entrada de la memoria
intermedia (83). La carga de la memoria intermedia se controla de
forma típica, de forma que el valor del DSVN transmitido por el
circuito multiplex se almacena en la memoria intermedia (83) cuando
se entrega la palabra de código seleccionada.
En el caso en que se disponga de una serie de
palabras de código por una palabra de información presentada en
dicha realización para el dispositivo de codificación, la palabra de
código se selecciona del par para el que el valor de suma digital es
más próximo a un valor de referencia predeterminado cuando se
entrega la palabra de código asociada. Otra posibilidad de
seleccionar palabras de código del par de palabras de código es
seleccionar aquella palabra de código para la que el signo del valor
de suma digital cambia, cuyo cambio es originado por la entrega de
la palabra de código, es opuesto al signo del valor de suma digital
al comienzo de la entrega de la palabra de código.
La figura 8 muestra una realización de un
dispositivo de codificación de acuerdo con la invención en el que
las palabras de código se seleccionan sobre la base de dicho
criterio. El dispositivo de codificación está dispuesto a su vez
para convertir las palabras de información de "m" bits (1) en
las palabras de código de "n" bits (4), mientras que el número
de diferentes estados de codificación se puede representar por
"s" bits. El dispositivo de codificación comprende un
convertidor (50) para convertir las señales de entrada binaria
(m+s+1) en señales de salida binaria (n+s). De las entradas del
convertidor se conectan "m" entradas a un bus (51) para recibir
las palabras de información de "m" bits. De las salidas del
convertidor se conectan "n" salidas a un bus (52) para entregar
palabras de código de "n" bits. Además, se conectan "s"
entradas a un bus (53) de "s" bits para recibir una palabra de
estado que indica el estado de codificación instantáneo. La palabra
de estado es entregada por una memoria intermedia que comprende, por
ejemplo, "s" biestables. La memoria intermedia (54) tiene
"s" entradas conectadas a un bus para recibir una palabra de
estado para ser cargada en la memoria intermedia. Para entregar las
palabras de estado que han de ser cargadas en la memoria intermedia
se usan "s" salidas del convertidor (50).
El bus (52) se conecta a las entradas paralelas
de un convertidor paralelo/serie (56) que convierte las palabras de
código suministradas a través del bus (52) a una secuencia de bits
en serie para su aplicación, a través de una línea de señal (57), a
un circuito modulador (58) que convierte la secuencia de bits en una
señal modulada (7) para ser entregada a través de una línea de señal
(40). El circuito modulador (58) puede ser de tipo habitual, por
ejemplo, un integrador módulo-2. La señal modulada
(7) se aplica a un circuito típico para establecer el valor de la
suma digital en curso de la señal modulada (7). El circuito (59)
entrega una señal Sdsv que depende del valor de suma digital
determinado, cuya señal Sdsv indica si se debe convertir una palabra
de código de acuerdo con las relaciones establecidas en la figura 2
o si se debe convertir una palabra de información presentada de
acuerdo con las relaciones establecidas en la figura 3. El
convertidor (50) puede ser de tipo similar al convertidor (60) salvo
por el hecho de que en el convertidor (50) sólo las palabras de
código y las palabras de estado asociadas necesitan ser almacenadas.
La información suministrada al circuito de decisión (76) por el
convertidor (60) a través del bus (75) es redundante en la
realización mostrada en la figura 8.
Con el propósito de sincronización de las
operaciones a realizar, el dispositivo comprende un circuito
generador de una señal de reloj (41) de tipo habitual que genera
señales de reloj para el control del convertidor paralelo/serie (58)
y para el control de la carga de la memoria intermedia (54).
Preferiblemente, la señal modulada (7) comprende
partes de la señal de sincronismo que tienen una forma de señal que
no puede aparecer en una secuencia aleatoria de partes de señal de
información. La suma se podrá efectuar insertando palabras de
sincronismo en la secuencia de palabras de código de "n" bits.
La figura 9 muestra dos palabras de sincronismo de 26 bits (100) y
(101) que son adecuadas de manera preeminente para usar en
combinación con las palabras de código mostradas en las figuras 2 y
3. Las palabras de sincronismo contienen cada una dos series de 10
bits que tienen un valor "0" lógico separado por un bit que
tiene un valor "1" lógico. Sólo el valor lógico del bit en la
primera posición en la palabra de código (x1) es diferente para las
dos palabras de sincronismo (100) y (101). Cual de las dos palabras
de código se inserta depende del estado de codificación determinado
por la palabra de código situada inmediatamente antes de la palabra
de sincronismo insertada. En el caso en que se determina el estado
de código S1, se inserta la palabra de sincronismo (101) comenzando
con 3 bits que tienen el valor "0" lógico. Ya que las palabras
de código que determinan el estado de código S1 terminan en 1 bit
que tiene un valor "0" lógico como máximo, la restricción
"dk" con d=2 y k=10 se satisface cuando se realiza una
transición desde la palabra de código a la palabra de
sincronismo.
En el caso en que se establezca el estado de
código S4, se inserta la palabra de sincronismo (100). Puesto que
las palabras de código que establecen el estado de código S4
terminan en un mínimo de 6 y un máximo de 9 bits que tienen el valor
"0" lógico, la restricción "dk" con d=2 y k=10 se
satisface de nuevo en la transición desde la palabra de código a la
palabra de sincronismo.
En el caso en que se establezca el estado de
código S2, se inserta la palabra de sincronismo (101). En esta
palabra de sincronismo la combinación de bits x1.x13 es igual a 0.0.
En el caso en que se establezca el estado de código S3, se inserta
la palabra de sincronismo (100). En esta palabra de sincronismo la
combinación de bits x1.x13 es igual a 1.0. En la palabra de
sincronismo que sigue a una palabra de código que establece el
estado de código S2, esta combinación de bits x1.x13 es siempre 0.0
y para una palabra de sincronismo que sigue a una palabra de código
que establece el estado de código S3, esta combinación de bits
x1.x13 es siempre 1.0, de forma que una palabra de información
asociada siempre se establece sin ambigüedad sobre la base de una
palabra de código y la palabra de código siguiente.
Las palabras de sincronismo (100) y (101)
terminan ambas en un bit que tiene el valor "1" lógico, que
significa que la palabra de código que sigue a cualquiera de estas
palabras de sincronismo debe seleccionarse de la serie V1 para hacer
que en la transición de la palabra de sincronismo a la siguiente
palabra de código siempre se cumpla la restricción "dk" con d =
2 y k = 10. Esto significa que el estado de codificación S1 se
establece con cada entrega de una palabra de código.
La figura 10 muestra una modificación del
dispositivo de codificación mostrado en la figura 6 por el que las
palabras de sincronismo se pueden insertar en la forma descrita
anteriormente. En la figura 10 los componentes similares a los de la
figura 6 se designan con caracteres de referencia iguales. La
modificación se refiere a una memoria (103) que tiene dos posiciones
de memoria que almacenan cada una cualquiera de las dos palabras de
sincronismo (100) y (101). La memoria (103) comprende un circuito de
direccionamiento para direccionar cualquiera de las dos posiciones
de memoria dependiendo de la palabra de estado aplicada a las
entradas de dirección de la memoria (103) a través del bus (63). La
palabra de sincronismo en la posición de la memoria direccionada se
aplica a un convertidor paralelo/serie (105) a través de un bus
(104). La salida en serie del convertidor (105) se aplica a una
primera entrada de una unidad de conmutación (106) accionada
electrónicamente. La línea de señal (67) se conecta a una segunda
entrada de la unidad de conmutación (106). El dispositivo de
codificación se controla por un circuito de control (107) de tipo
habitual que alternativamente lleva al dispositivo de codificación a
un primero o a un segundo estado. En el primer estado un número
predeterminado de palabras de información se convierten en palabras
de código que se aplican en modo serie al integrador (68) de
módulo-2 a través de la unidad de conmutación (106).
En la transición del primero al segundo estado, la conversión de
palabras de información se interrumpe y la palabra de sincronismo
determinada por la palabra de estado es entregada por la memoria
(103) y aplicada al integrador (68) de módulo-2 a
través del convertidor paralelo/serie (104) y la unidad de
conmutación. Además en la transición del segundo al primer estado y
bajo el control del circuito de control (107) la memoria intermedia
se carga con la palabra de estado que corresponde al estado de
codificación S1 y, por consiguiente, la conversión de las palabras
de información a palabras de código se acaba hasta que el
dispositivo de codificación es llevado de nuevo al segundo estado
por el circuito de control (107).
Para la inserción de palabras de sincronismo, el
dispositivo de codificación mostrado en la figura 8 puede adaptarse
de forma similar a la adaptación mostrada en la figura 10.
La figura 11 muestra una realización de un
dispositivo decodificador (150) de acuerdo con la invención para
reconvertir las señales moduladas obtenidas con uno de los métodos
descritos anteriormente en una secuencia de palabras de información.
El circuito decodificador comprende un diferenciador (110) de
módulo-2 para convertir la señal modulada en una
secuencia de bits en la que un bit que tiene un valor "1"
lógico representa una transición de una celda de bit que tiene un
valor de señal "L" a una celda de bit que tiene un valor de
señal "H" o viceversa y en la que cada celda de bit que tiene
el valor "0" lógico representa dos celdas de bit sucesivas que
tienen el mismo valor de señal. La secuencia de bits así obtenida se
aplica a dos registros de desplazamiento conectados en serie que
tienen cada uno una longitud correspondiente a la longitud de una
palabra de código de "n" bits. Los contenidos de los registros
de desplazamiento (111) y (112) se suministran a los respectivos
buses (113) y (114) a través de salidas paralelas. El dispositivo
decodificador comprende un convertidor (115) de (n+p) a "m"
bits. Todos los "n" bits presentes en el registro de
desplazamiento (112) se aplican a entradas del convertidor (115) a
través del bus (114). De los "n" bits presentes en el registro
de desplazamiento (111), "p" bits se aplican al convertidor
(115) cuyos "p" bits, junto con los "n" bits en el
registro de desplazamiento (114), establecen de forma única, una
palabra de información. El convertidor (115) puede comprender una
memoria con una tabla de observación que, contiene una palabra de
información de "m" bits para cada combinación de bits permitida
formada por los "n" bits de una palabra de código de "n"
bits y los "p" bits predeterminados de una parte de una
secuencia de bits que sigue a esta palabra de código. El
convertidor, sin embargo, puede también estar constituido por
circuitos de puertas.
Las conversiones realizadas por el convertidor
(115) pueden sincronizarse de forma habitual por medio de un
circuito de sincronización (117), de forma que cada vez que se
cargue una palabra de código completa en el registro de
desplazamiento (112), la palabra de información se presente en las
salidas del convertidor cuya palabra de información corresponde a la
combinación de bits aplicada a las entradas del convertidor
(115).
Preferiblemente, un detector de palabras de
sincronismo (116) conectado a los buses (113) y (114) y que detecta
una configuración de bits correspondiente a las palabras de
sincronismo es utilizado para la sincronización.
Con una ilustración, la figura 16 muestra una
señal que se puede obtener de acuerdo con el método de la invención
descrito anteriormente. La señal comprende una secuencia de partes
de señal de información sucesivas "q" (160), donde "q" es
un número entero, cuyas partes de señal representan "q"
palabras de información. Entre las partes de señal de información se
insertan partes de señal de sincronismo, una de las cuales es
designada como (161) en la figura 16. Se muestra en detalle un
número de partes de señal de información. Cada una de las partes de
señal de información (160) comprende "n" celdas de bit, en este
caso 16, que tienen un primer valor de señal (bajo) "L" o un
segundo valor de señal (alto) "H". Puesto que la secuencia de
bits formada por las palabras de código y representada por la señal
modulada satisface una restricción "dk", el número de celdas de
bit sucesivas que tienen el mismo valor de señal será al menos igual
a d+1 y como mucho igual a k+1. Debido a la selección de las
palabras de código que dependen del valor de suma digital, el valor
en curso de la diferencia entre el número de celdas de bit que
tienen el primer valor de señal y las celdas de bit que tienen el
segundo valor de señal en un punto arbitrario de la señal es
básicamente constante en la parte de la señal que precede a ese
punto. Cada parte de la señal de información correspondiente a una
palabra de código de un grupo del primer tipo establece únicamente
una palabra de información. En la figura 16 esto es, por ejemplo,
una parte de la señal de información (160c) que corresponde a la
palabra de código "0100000001000010". Esta palabra de código
establece únicamente la palabra de información que tiene el valor de
palabra "121". Cada parte de la señal de información que
representa una palabra de código del grupo del segundo tipo
representa únicamente, junto con una parte adyacente de señal, una
palabra de información.
La parte de la señal de información (160a)
mostrada en la figura 16 corresponde a la palabra de código
"00010000000100100". Esta palabra de código puede establecer
tanto la palabra de información que tiene el valor de palabra
"24" como la palabra de información que tiene el valor de
palabra "34". Qué información se establece realmente por esta
palabra de código se determina por los valores lógicos de las
posiciones de bits primera y decimotercera de la parte
inmediatamente siguiente de la secuencia de bits. Si los valores
lógicos de estos bits son ambos igual a 0, se establece la palabra
de información que tiene el valor de palabra "24". Si estos
bits son diferentes de "0", se establece la palabra de
información que tiene el valor de palabra "34". En la figura 16
los valores de los bits en las posiciones primera y decimotercera
detrás de la palabra de código establecida por la parte de la señal
de información (160a) son ambos iguales a "0", de forma que se
establece la palabra de información que tiene el valor de palabra
"24". La palabra de código establecida por la parte de la señal
de información (160b) es idéntica a la palabra de código establecida
por la parte de la señal de información (160a). La palabra de código
representada por la parte de la señal de información (160b), sin
embargo, es seguida inmediatamente por una palabra de sincronismo en
la cual el primer bit tiene el valor "1" lógico, de forma que
ahora se establece la palabra de información que tiene el valor de
palabra "34".
La figura 12 muestra, a título de ejemplo, un
soporte de grabación (120) de acuerdo con la invención. El soporte
de grabación mostrado es de un tipo que es detectable ópticamente.
El soporte de grabación puede también ser de un tipo diferente, por
ejemplo, de un tipo que se puede leer magnéticamente. El soporte de
grabación comprende configuraciones de información dispuestas en
pistas (121). La figura 13 muestra una parte (122) muy ampliada de
una de las pistas (121). La configuración de información en la parte
de la pista (121) mostrada en la figura 13 comprende unas primeras
secciones (123), por ejemplo, en forma de marcas detectables
ópticamente y unas segundas secciones (124), por ejemplo, zonas
intermedias situadas entre las marcas. Las secciones primera y
segunda se alternan en la dirección de la pista (125). Las primeras
secciones (123) presentan unas primeras propiedades detectables y
las segundas secciones (124) presentan unas segundas propiedades
detectables que se distinguen de las primeras propiedades
detectables. Las primeras secciones (123) representan celdas de bit
(12) de la señal binaria modulada (7) que tienen un nivel de señal,
por ejemplo, el nivel bajo de señal "L". Las segundas secciones
(124) representan celdas de bit (11) que tienen el otro nivel de
señal, por ejemplo, el nivel alto de señal "H". El soporte de
grabación (12) puede obtenerse generando primero la señal modulada y
luego dotando al soporte de grabación de la configuración de la
información. Si el soporte de grabación es de un tipo que es
detectable ópticamente, él mismo puede pues ser obtenido mediante
técnicas de duplicación y de reproducción conocidas de por sí
basadas en la señal modulada (7).
La figura 14 muestra un dispositivo de grabación
para grabar información, en el que se emplea el dispositivo de
codificación de acuerdo con la invención, por ejemplo, el
dispositivo de codificación (140) mostrado en la figura 6. En el
dispositivo de grabación la línea de señal para entregar la señal
modulada se conecta a un circuito de control (141) para un cabezal
de escritura (142) a lo largo del cual se desplaza un soporte de
grabación (143) de un tipo que se puede escribir. El cabezal de
escritura (142) es de tipo habitual capaz de introducir marcas que
tienen cambios detectables en el soporte de grabación (143). El
circuito de control (141) puede también ser de tipo habitual que
genera una señal de control para el cabezal de escritura en
respuesta a la señal modulada aplicada al circuito de control (141),
de forma que el cabezal de escritura (142) introduzca una
configuración de marcas que corresponda a la señal modulada.
La figura 15 muestra un dispositivo lector en el
que se emplea un dispositivo decodificador de acuerdo con la
invención, por ejemplo, el dispositivo decodificador (153) mostrado
en la figura 11. El dispositivo lector comprende un cabezal lector
de tipo habitual para la lectura de un soporte de grabación de
acuerdo con la invención, cuyo disco contiene una configuración de
información que corresponde a la señal modulada. El cabezal lector
(150) entonces produce una señal de lectura analógica modulada de
acuerdo con la configuración de información leída por el cabezal
lector (150). El circuito de detección (152) convierte esta señal de
lectura de forma habitual en una señal binaria que se aplica al
circuito decodificador (153).
Claims (38)
1. Método de conversión de palabras de
información (1) en una señal modulada (7), en cuyo método una serie
de palabras de información de "m" bits se convierte en una
serie de palabras de código de "n" bits (4) de acuerdo con unas
reglas de conversión, y las series de palabras de código se
convierten en la señal modulada, siendo "m" y "n" números
enteros, con "n" mayor que "m", siendo las reglas de
conversión tales que la señal modulada satisface un criterio
predeterminado, y en cuyo método una palabra de código (4) se
entrega por una palabra de información recibida (1), cuya palabra de
código se selecciona a partir de una de una pluralidad de series
(V1,V2,V3,V4) de palabras de código, en la que una serie está
asociada con un estado de codificación (S1,S2,S3,S4) establecido
cuando se entregó la palabra de código precedente,
caracterizado porque las palabras de código (4) se
distribuyen sobre al menos un grupo de un primer tipo (G11,G12) y al
menos un grupo de un segundo tipo (G2), y porque la entrega de cada
una de las palabras de código que pertenecen a un grupo del primer
tipo (G11,G12) establece un estado de codificación (S1,S4) de un
primer tipo determinado por dicho grupo del primer tipo y la entrega
de cada una de las palabras de código que pertenecen a un grupo del
segundo tipo (G2) establece un estado de codificación (S2,S3) de un
segundo tipo determinado por dicho grupo del segundo tipo y por la
palabra de información recibida (1), mientras que cualquier serie
(V2,V3) de palabras de código asociadas con un estado de
codificación (S2,S3) del segundo tipo no contiene palabras de código
comunes con cualquier otra serie (V2,V3) de palabras de código
asociadas con cualquier otro estado de codificación (S2,S3) del
segundo tipo, y mientras al menos una serie (V1,V2,V3,V4) de
palabras de código comprende una palabra de código de un grupo del
segundo tipo que está asociada con una pluralidad de palabras de
información, estableciendo cada palabra de información de dicha
pluralidad un estado de codificación diferente del segundo tipo,
permitiendo por tanto distinguir la palabra de información
correspondiente a partir de dicha pluralidad mediante la detección
de la siguiente palabra de código.
2. Método, como el reivindicado en la
reivindicación 1, caracterizado porque la secuencia de las
palabras de información se convierte en la secuencia de las palabras
de código de acuerdo con las reglas de conversión de tal manera que
la correspondiente señal modulada no presenta básicamente
componentes de frecuencia en una zona de baja frecuencia en el
espectro de frecuencia y en el que cada número de celdas de bit
sucesivas que tienen el mismo valor de señal en la señal modulada es
al menos d+1 y como máximo k+1, las series (V1,V2,V3,V4) de palabras
de código para cada una, al menos, de un número de palabras de
información, que comprenden, al menos, un par de palabras de código,
siendo evitados los componentes de baja frecuencia en la señal
modulada (7) cuando las palabras de información se convierten por
palabras de código seleccionadas de los pares de palabras de
código.
3. Método, como se reivindica en la
reivindicación 2, caracterizado porque se establece un valor
de suma digital en curso como una medida del contenido de corriente
continua C.C., cuyo valor se determina a través de una parte
precedente de la señal modulada (7) e indica para esta parte el
valor actual de una diferencia entre el número de celdas de bit que
tienen un primer valor y el número de celdas de bit que tienen un
segundo valor, mientras que los pares que comprenden dos palabras de
código muestran efectos opuestos sobre el valor de suma digital y
las palabras de código se seleccionan de entre los pares en
respuesta a ciertos valores de suma digital de forma que el valor de
suma digital continúa estando limitado.
4. Método, como se reivindica en la
reivindicación 2 ó 3 caracterizado porque las palabras de
información se convierten en una secuencia de palabras de código que
establece una secuencia de bits que tiene bits de un primer valor
lógico y bits de un segundo valor lógico, teniendo un numero
sucesivo de bits el primer valor lógico y situado entre bits que
tienen el segundo valor lógico siendo al menos "d" y como
máximo "k", y siendo la secuencia de bits convertida a la señal
modulada (7), en la que transiciones de celdas de bit que tienen el
primer valor de señal a celdas de bit que tienen el segundo valor de
señal o viceversa corresponden a los bits que tienen el segundo
valor lógico en la secuencia de bits.
5. Método, como se reivindica en una de las
reivindicaciones precedentes, caracterizado porque las series
(V2,V3) de palabras de código que pertenecen a los estados de
codificación (S2,S3) del segundo tipo pueden distinguirse entre sí
sobre la base de los valores lógicos de bits para "p"
posiciones de bits predeterminadas en las palabras de código, donde
"p" es un número entero menor que "n".
6. Método, como se reivindica en la
reivindicación 5, caracterizado porque las palabras de
sincronización (de sincronismo) (100, 101) se insertan en las series
de palabras de código, mostrando las palabras de sincronismo
configuraciones de bits que no pueden aparecer en la secuencia de
bits formada por las palabras de código, mientras que son utilizadas
palabras de sincronismo que tienen diferentes configuraciones de
bits y la palabra de sincronismo utilizada depende del estado de
codificación, porque se establece un estado de codificación
predeterminado para la conversión de la siguiente palabra de
información después de haber insertado una palabra de sincronismo,
mientras que las palabras de sincronismo son distinguibles entre sí
sobre la base de los valores lógicos de bits en posiciones de bits
predeterminadas en la forma correspondiente a la manera en que las
series de palabras de código que pertenecen a estados de
codificación del segundo tipo son diferenciables entre sí.
7. Método, como se reivindica en una de las
reivindicaciones precedentes, caracterizado porque "d"
es igual a 2 y "k" es igual a 10 y porque la relación entre
"n" y "m" es 2:1.
8. Método, como se reivindica en la
reivindicación 7, caracterizado porque "m" es igual a 8
y "n" es igual a 16.
9. Método, como se reivindica en una de las
reivindicaciones precedentes 4,5,6,7 u 8, caracterizado
porque "p" es igual a 2.
10. Método, como se reivindica en las
reivindicaciones 6,7,8 ó 9, caracterizado porque un primer
grupo (G11) del primer tipo de palabras de código está formado por
palabras de código que terminan en "a" bits que tienen el
primer valor lógico, donde "a" es igual a 0 ó 1, porque un
segundo grupo (G12) del primer tipo de palabras de código está
formado por palabras de código que terminan en "b" bits
sucesivos que tienen el primer valor lógico, donde "b" es un
número entero mayor o igual a 6 y menor o igual a 9, estando el
grupo (G2) del segundo tipo formado por palabras de código que
terminan en "c" bits que tienen el primer valor lógico, donde
"c" es un número entero mayor o igual a 2 y menor o igual a 5,
y las series (V1,V2,V3,V4) relacionadas con el estado de
codificación (S1,S2,S3,S4) de palabras de código de las que se
seleccionan las palabras de código asignadas a las palabras de
información, están formadas por palabras de código que empiezan con
un número de bits del primer valor lógico, cuyo número de bits
depende del estado de codificación relacionado con la serie, de
forma que el número de bits sucesivos que tienen el primer valor
lógico en la secuencia de bits formada por dos palabras de código
sucesivas es al menos igual a "d" y como máximo igual a
"k".
11. Método para proveer un soporte de grabación
(120) en el que se genera una señal modulada (7) por el método
reivindicado en una de las reivindicaciones precedentes y el soporte
de grabación (120) está entonces provisto de una configuración de
información (123, 124) que representa a esta señal.
12. Dispositivo de codificación (140) para poner
en práctica el método reivindicado, comprendiendo el dispositivo un
convertidor de "m" a "n" bits (60) para convertir las
palabras de información de "m" bits en palabras de código de
"n" bits mediante la entrega de una palabra de código por una
palabra de información recibida, y medios de establecimiento de
estado (60,64) para establecer un estado de codificación
(S1,S2,S3,S4) a la entrega de la palabra de código, cuyo convertidor
comprende medios para seleccionar la palabra de código de una de
entre una pluralidad de series (V1,V2,V3,V4) de palabras de código,
cuya serie está asociada con un estado de codificación establecido
cuando se entregó la palabra de código precedente, y medios (66,68)
para convertir las palabras de código de "n" bits en una señal
modulada, caracterizado porque los medios de establecimiento
de estado están en disposición de establecer un estado de
codificación (S1,S4) de un primer tipo para cada una de las palabras
de código entregadas que pertenecen a un grupo (G11, G12) del primer
tipo, cuyo estado viene determinado por dicho grupo del primer tipo,
y para establecer un estado de codificación (S2,S3) de un segundo
tipo para cada una de las palabras de código entregadas que
pertenecen a un grupo (G2) del segundo tipo, cuyo estado viene
determinado por dicho grupo del segundo tipo y por la palabra de
información recibida, y porque cualquier serie (V2,V3) de palabras
de código asociadas con un estado de codificación (S2, S3) del
segundo tipo no contiene palabras en común con ninguna otra serie
(V2, V3) de palabras de código asociadas con cualquier otro estado
de codificación (S2,S3) del segundo tipo, y porque al menos una
serie (V1,V2,V3,V4) de palabras de código comprende una palabra de
código de un grupo del segundo tipo asociado con una pluralidad de
palabras de información, estableciendo cada palabra de información
de dicha pluralidad un estado de codificación diferente del segundo
tipo, permitiendo así distinguir la palabra de información
correspondiente de dicha pluralidad mediante la detección de la
siguiente palabra de código.
13. Dispositivo, como el reivindicado en la
reivindicación 12, para convertir la serie de palabras de
información en una señal modulada (7) que no presenta básicamente
componentes de frecuencia en una zona de baja frecuencia en el
espectro de frecuencia y en el que cada número mínimo de celdas de
bit sucesivas que tienen el mismo valor de señal es d+1 y cada
número máximo k+1, comprendiendo el convertidor (60) medios para
generar un par de palabras de código para cada uno de al menos un
número de palabras de información y comprendiendo el dispositivo
medios de selección (76) para seleccionar, mediante la entrega de la
palabra de código, cualquiera de las palabras de código de los pares
de acuerdo con un criterio predeterminado relacionado con el
contenido de baja frecuencia de la señal modulada.
14. Dispositivo, como el reivindicado en la
reivindicación 13, caracterizado porque el dispositivo
comprende medios (82,83,86) para determinar un valor de suma digital
en curso que indica para una parte precedente de la señal modulada
(7) el valor en curso de una diferencia entre el número de celdas de
bit que tienen un primer valor y el número de celdas de bit que
tienen un segundo valor, comprendiendo los pares de palabras de
código cada una, al menos, dos palabras de código que tienen efectos
opuestos sobre el valor de suma digital, y comprendiendo los medios
de selección (76) unos medios (89) para seleccionar de acuerdo con
un criterio que depende del valor de suma digital, aquellas palabras
de código de las series para las que el valor de suma digital de
acuerdo con este criterio sigue estando limitado.
15. Dispositivo, como el reivindicado en la
reivindicación 13 ó 14, caracterizado porque el dispositivo
está preparado para convertir palabras de información en una serie
de palabras de código que establecen una secuencia de bits que
tienen un primer valor lógico y bits que tienen un segundo valor
lógico, siendo el mínimo número de bits sucesivos que tienen el
primer valor lógico situado entre bits que tienen el segundo valor
lógico igual a "d" y el número máximo igual a "k",
incluyendo además el dispositivo un integrador de
módulo-2 (58) para convertir la secuencia de bits en
la señal modulada.
16. Dispositivo, como el reivindicado en una de
las reivindicaciones 12, 14 ó 15, caracterizado porque las
series (V2,V3) de palabras de código que pertenecen a los estados de
codificación (S2,S3) del segundo tipo pueden distinguirse entre sí
sobre la base de los valores lógicos de bits en "p" posiciones
de bits predeterminadas en las palabras de código, donde "p" es
un número entero menor que o igual a "n".
17. Dispositivo, como el reivindicado en la
reivindicación 15 ó 16, caracterizado porque el dispositivo
comprende medios (103,105,106,107) para insertar palabras de
sincronismo en la secuencia de bits, mostrando las palabras de
sincronismo configuraciones de bits que no pueden aparecer en la
secuencia de bits formada por las palabras de código, comprendiendo
el dispositivo medios (103) para seleccionar palabras de sincronismo
que se deben insertar las cuales presentan diferentes
configuraciones de bits en dependencia del estado de codificación
determinado, siendo las palabras de sincronismo distinguibles entre
sí sobre la base de los valores lógicos de bits para posiciones de
bits predeterminadas de una forma que corresponda a la manera en que
las series de palabras de código que pertenecen a estados de
codificación del segundo tipo pueden diferenciarse entre sí.
18. Dispositivo, como el reivindicado en la
reivindicación 17, caracterizado porque el dispositivo
comprende medios (107) para conseguir un estado de codificación
predeterminado una vez que se ha insertado una palabra de
sincronismo.
19. Dispositivo, como el reivindicado en una de
las reivindicaciones 12 a 18, caracterizado porque "d"
es igual a 2 y "k" es igual a 10 y porque la relación entre
"n" y "m" es 2:1.
20. Dispositivo, como el reivindicado en la
reivindicación 19, caracterizado porque "m" es igual a 8
y "n" es igual a 16.
21. Dispositivo, como el reivindicado en una de
las reivindicaciones 16 a 20, caracterizado porque "p"
es igual a 2.
22. Dispositivo, como el reivindicado en una de
las reivindicaciones 19, 20 ó 21, caracterizado porque un
primer grupo (G11) del primer tipo de palabras de código está
formado por palabras de código que terminan en "a" bits que
tienen el primer valor lógico, donde "a" es igual a 0 ó 1,
porque un segundo grupo (G12) del primer tipo de palabras de código
está formado por palabras de código que terminan en "b" bits
sucesivos que tienen el primer valor lógico, donde "b" es un
número entero mayor o igual a 6 y menor o igual a 9, estando formado
el grupo del segundo tipo (G2) por palabras de código que terminan
en "c" bits que tienen el primer valor lógico, donde "c"
es un número entero mayor o igual a 2 y menor o igual a 5 y las
series relacionadas con el estado de codificación (V1,V2,V3,V4) de
las palabras de código, de las que se seleccionan las palabras de
código asignadas a las palabras de información, están formadas por
palabras de código que empiezan con un número de bits del primer
valor lógico, cuyo número de bits depende del estado de codificación
relacionado con la serie, de forma que el número de bits sucesivos
que tienen el primer valor lógico en la secuencia de bits formada
por dos palabras de código sucesivas es al menos igual a "d" y
como máximo igual a "k".
23. Dispositivo para grabar información, cuyo
dispositivo comprende un dispositivo de codificación (140), como se
reivindica en una de las reivindicaciones 12 a 22, para convertir
una serie de palabras de información que representan la información
a una señal modulada y unos medios (141,142) para grabar en un
soporte de grabación (143) una configuración de información
correspondiente a la señal.
24. Señal, que comprende una secuencia de partes
de la señal de información sucesivas (160) cada una representando
una palabra de información, en cuya señal cada una de las partes de
la señal de información (160) comprende "n" celdas de bit que
tienen un primer o un segundo valor lógico, caracterizada
porque las partes de la señal de información se distribuyen sobre,
al menos, un grupo (G11,G12) de un primer tipo y al menos un grupo
(G2) de un segundo tipo, mientras que cada parte de la señal de
información que pertenece a un grupo del primer tipo representa
únicamente una palabra de información y cada parte de la señal de
información que pertenece a un grupo del segundo tipo en combinación
con los valores lógicos de "p" celdas de bit en posiciones
predeterminadas en la parte de la señal de información que sigue
representa una palabra de información única, permitiendo así que una
parte de la señal de información que pertenece a un grupo del
segundo tipo represente una pluralidad de palabras de información
entre las que la palabra de información correspondiente se distingue
por dichos valores lógicos.
25. Señal, como se reivindica en la
reivindicación 24, caracterizada porque cada número de celdas
de bit sucesivas que tienen el mismo valor de señal es como mínimo
d+1 y como máximo k+l, y en cualquier punto arbitrario de la señal
el valor en curso de la diferencia entre el número de celdas de bit
que tienen el primer valor lógico y las celdas de bit que tienen el
segundo valor lógico en la parte de la señal que precede a este
punto está limitada.
26. Señal, como se reivindica en la
reivindicación 25, caracterizada porque "n" es igual a
16, "d" es igual a 2 y "k" es igual a 10.
27. Señal, como se reivindica en la
reivindicación 24, 25 ó 26, caracterizada porque la señal (7)
comprende partes de señal de sincronismo (161) que presentan
configuraciones de celdas de bit que no aparecen en la secuencia de
partes de la señal de información sucesivas (160), mientras que se
establece una única palabra de información por cada una de las
partes de la señal de información del segundo grupo (G2) combinadas
con cualquiera de las partes de la señal de sincronismo adyacente
(161) o una parte de la señal de información adyacente (160).
28. Señal, como se reivindica en la
reivindicación 24, 25, 26 ó 27, caracterizada porque la
presencia o ausencia de cambios en el valor lógico entre pares de
celdas de bit sucesivas para "p" transiciones de celdas de bit
predeterminadas en cada una de las partes de la señal adyacentes
(160), en combinación con la parte de información asociada del
segundo grupo (G2) de partes de la señal de información, establece
la palabra de información asociada, donde "p" es un número
entero menor que "n".
29. Señal, como se reivindica en la
reivindicación 28, caracterizada porque "p" es igual a
2.
30. Señal, como se reivindica en una de las
reivindicaciones 24 a 29, caracterizada porque las partes de
la señal de información (160) terminan en "s" celdas de bit que
tienen el mismo valor lógico, y porque las partes de la señal de
información del segundo grupo (G2) terminan en "t" celdas de
bit que tienen el mismo valor lógico, donde "s" puede adoptar
un número de diferentes valores y donde "t" puede adoptar un
número de diferentes valores, y donde "s" y "t" son
diferentes.
31. Señal, como se reivindica en la
reivindicación 30, caracterizada porque "t" es mayor
que, o igual a 2 y menor que, o igual a 5.
32. Soporte de grabación (120) sobre el que la
señal (7), como se reivindica en una de las reivindicaciones 24 a
31, se graba en una pista (121) en la que unas configuraciones de
información (123, 124) representan las partes de la señal (160),
cuyas configuraciones de información comprenden las partes primera y
segunda (123, 124) que alternan en la dirección de la pista, las
primeras partes presentan propiedades detectables y las segundas
partes presentan segundas propiedades que se pueden distinguir de
las primeras propiedades, y las partes que tienen las primeras
propiedades representan celdas de bit que tienen el primer valor
lógico, y las partes que tienen las segundas propiedades representan
las celdas de bit que tienen el segundo valor lógico.
33. Dispositivo decodificador para convertir la
señal (7) como se reivindica en una de las reivindicaciones 24 a 31
en una serie de palabras de información de "m" bits (1),
comprendiendo este dispositivo los medios (110) para convertir la
señal en una secuencia de bits que tienen un primer o un segundo
valor lógico, conteniendo esta secuencia de bits palabras de código
de "n" bits (4) que corresponden a las partes de la señal de
información (160) y cuyo dispositivo comprende medios de conversión
(113,114,115) para convertir la serie de palabras de código en una
serie de palabras de información, siendo asignada una palabra de
información a una palabra de código que se ha de convertir y en
dependencia de ella, caracterizado porque los medios de
conversión (113,114,115) están preparados para convertir la palabra
de código también dependiente de los valores lógicos de bits en la
secuencia de bits que está situada en "p" posiciones
predeterminadas en una palabra de código siguiente para diferenciar
una palabra de información correspondiente de entre una pluralidad
de palabras de información representada por una palabra de código
perteneciente a un grupo (G2) del segundo tipo.
34. Dispositivo decodificador, como se reivindica
en la reivindicación 33, caracterizado porque "n" es
igual a 16 y "m" es igual a 8 y donde "p" es igual a
2.
35. Dispositivo decodificador, como se reivindica
en la reivindicación 34, caracterizado porque las "p"
posiciones de bit predeterminadas son las posiciones de bit primera
y décimo tercera más allá del final de la palabra de código
asociada.
36. Dispositivo decodificador, como se reivindica
en una de las reivindicaciones 33 a 35, caracterizado porque
el dispositivo comprende medios de detección (116) para detectar
palabras de sincronismo que tienen configuraciones de bits que no
pueden formarse por las palabras de código sucesivas en la serie, o
por parte de la palabra de sincronismo en combinación con una
palabra de código adyacente.
37. Dispositivo decodificador, como se reivindica
en la reivindicación 36, caracterizado porque los medios de
detección (116) están preparados para detectar palabras de
sincronismo de 26 bits correspondientes a una configuración de bits
de "10010000000000100000000001" o a una configuración de bits
de "00010000000000100000000001", donde "0" representa un
primer valor lógico y donde "1" representa un segundo valor
lógico.
38. Dispositivo lector para leer un soporte de
grabación (151) sobre el que se graba información de una
configuración de información, comprendiendo este dispositivo medios
(150,152) para convertir la configuración de información en la
correspondiente señal de lectura binaria, comprendiendo el
dispositivo lector un dispositivo decodificador (153) como se
reivindica en una de las reivindicaciones 33 a 37 para convertir la
señal de lectura binaria en una serie de palabras de información de
"m" bits.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP94200387 | 1994-02-15 | ||
| EP94200387 | 1994-02-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| ES2126877T3 ES2126877T3 (es) | 1999-04-01 |
| ES2126877T4 true ES2126877T4 (es) | 2005-06-16 |
Family
ID=8216644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| ES95905746T Expired - Lifetime ES2126877T4 (es) | 1994-02-15 | 1995-02-01 | Metodo de conversion de serie de palabras de informacion de "m" bits en señal modulada, metodo de produccion de soporte de grabacion, dispositivo de codificacion, dispositivo de decodificacion, dispositivo de grabacion, dispositivo de lectura señal, asi como soporte de grabacion. |
Country Status (29)
| Country | Link |
|---|---|
| US (2) | US5696505A (es) |
| EP (1) | EP0745254B1 (es) |
| JP (4) | JP3408256B2 (es) |
| KR (1) | KR100467125B1 (es) |
| CN (4) | CN101577133B (es) |
| AT (1) | ATE173110T1 (es) |
| AU (1) | AU692822B2 (es) |
| BG (1) | BG62106B1 (es) |
| BR (2) | BR9510740B1 (es) |
| CA (2) | CA2456968C (es) |
| CZ (1) | CZ290751B6 (es) |
| DE (1) | DE69505794T2 (es) |
| DK (1) | DK0745254T3 (es) |
| ES (1) | ES2126877T4 (es) |
| FI (3) | FI117311B (es) |
| HK (1) | HK1012767A1 (es) |
| HU (1) | HU221085B1 (es) |
| MY (1) | MY112136A (es) |
| NO (3) | NO322948B1 (es) |
| NZ (1) | NZ278137A (es) |
| PL (1) | PL192729B1 (es) |
| RO (2) | RO119099B1 (es) |
| RU (1) | RU2153707C2 (es) |
| SI (1) | SI0745254T1 (es) |
| SK (1) | SK283798B6 (es) |
| TW (1) | TW294862B (es) |
| UA (1) | UA42757C2 (es) |
| WO (1) | WO1995022802A2 (es) |
| ZA (1) | ZA951115B (es) |
Families Citing this family (57)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100644599B1 (ko) * | 2000-09-06 | 2006-11-13 | 삼성전자주식회사 | 개선된 ｄｃ 억압 능력을 갖는 ｒｌｌ 코드 변복조 방법 |
| HU221085B1 (hu) * | 1994-02-15 | 2002-07-29 | Koninklijke Philips Electronics N.V. | Eljárás m-bites adatszavak modulált jellé való átalakítására, valamint kódoló és dekódoló készülékek, megfelelő jellel és adathordozóval |
| EP1139338A3 (en) * | 1994-03-19 | 2006-10-11 | Sony Corporation | Optical disk and method and apparatus for recording and then playing information back from that disc |
| USRE38802E1 (en) | 1994-03-19 | 2005-09-27 | Sony Corporation | Method for reproducing compressed information data from a disk using a spatial frequency less than the track pitch |
| MY114518A (en) | 1994-03-19 | 2002-11-30 | Sony Corp | Optical disk and method and apparatus for recording and then playing information back from that disk |
| TW267279B (es) * | 1994-04-05 | 1996-01-01 | Philips Electronics Nv | |
| JP3541439B2 (ja) * | 1994-07-08 | 2004-07-14 | ソニー株式会社 | 信号変調方法及び装置、並びに信号復調装置及び方法 |
| MX9703161A (es) * | 1995-09-01 | 1997-07-31 | Philips Electronics Nv | Metodo de convertir una serie de palabras de informacion de bits m a una señal modulada, metodo de producir un portador de registro, dispositivo de codificacion, dispositivo, dispositivo de registro, señal, asi como un portador de registro. |
| WO1997029483A1 (fr) | 1996-02-08 | 1997-08-14 | Matsushita Electric Industrial Co., Ltd. | Disque optique, dispositif pour disque optique et procede pour reproduire une information sur un disque optique |
| JP4090501B2 (ja) * | 1996-02-16 | 2008-05-28 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴイ | 情報担体に記録する装置及び方法並びにそのための情報担体 |
| TW362305B (en) * | 1996-10-18 | 1999-06-21 | Koninkl Philips Electronics Nv | Apparatus and method for converting a sequence of m-bit information words into a modulated signal |
| WO1999059251A2 (en) * | 1998-05-13 | 1999-11-18 | Koninklijke Philips Electronics N.V. | Encoding of an input information signal |
| CN1289480A (zh) | 1998-10-01 | 2001-03-28 | 皇家菲利浦电子有限公司 | 游程受限制的数字信息信号的产生 |
| US6233718B1 (en) | 1998-10-19 | 2001-05-15 | Dolby Laboratories Licensing Corporation | Avoiding forbidden data patterns in coded audio data |
| US6297753B1 (en) * | 1999-01-29 | 2001-10-02 | Victor Company Of Japan, Ltd. | Eight-to-fifteen modulation using no merging bit and optical disc recording or reading systems based thereon |
| KR100294893B1 (ko) * | 1999-03-09 | 2001-07-12 | 윤종용 | 개선된 ｄｃ 억압 능력을 갖는 ｒｌｌ 코드 생성 방법 과 생성된 ｒｌｌ 코드 변복조 방법 |
| HUP0102508A2 (hu) * | 1999-03-23 | 2001-11-28 | Koninklijke Philips Electronics N.V. | Információhordozó, kódolóberendezés, kódoló eljárás, dekódolóberendezés és dekódoló eljárás |
| ATE246391T1 (de) * | 1999-03-23 | 2003-08-15 | Koninkl Philips Electronics Nv | Verfahren zur dekodierung von einem strom von kanalbits |
| US6344807B1 (en) * | 1999-09-24 | 2002-02-05 | International Business Machines Corporation | Packet-frame generator for creating an encoded packet frame and method thereof |
| TW538372B (en) * | 1999-10-02 | 2003-06-21 | Mediatek Inc | Zero digital sum value control device and method |
| US6967597B1 (en) * | 2000-11-08 | 2005-11-22 | Lg Electronics, Inc. | Method and apparatus for coding information, method and apparatus for decoding information, method of fabricating a recording medium, the recording medium and modulated signal |
| US6700509B1 (en) * | 1999-11-12 | 2004-03-02 | Koninklijke Philips Electronics N.V. | Device and method for processing a digital information signal |
| JP2003520471A (ja) * | 2000-01-07 | 2003-07-02 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | バイナリ情報のデータビットストリームを拘束付きバイナリチャネル信号のデータビットストリームに変換する方法、拘束付きバイナリチャネル信号のデータビットストリームを備える信号、記録キャリア、符号化装置、及び復号化装置 |
| TWI268047B (en) * | 2000-03-22 | 2006-12-01 | Lg Electronics Inc | Method and apparatus for coding information, method and apparatus for decoding coded information, method of fabricating a recording medium, the recording medium and modulated signal |
| IL147498A0 (en) | 2000-05-10 | 2002-08-14 | Koninkl Philips Electronics Nv | Method of converting a stream of databits of a binary information signal into a stream of databits of a constrained binary channel signal, device for encoding, signal comprising a stream of databits of a constrained binary channel signal, record carrier, method for decoding, device for decoding |
| KR100355998B1 (ko) * | 2000-07-04 | 2002-10-12 | 대우전자주식회사 | 홀로그래픽 디지털 저장 및 재생 시스템과 데이터코딩/디코딩 방법 |
| CN100474782C (zh) * | 2000-11-11 | 2009-04-01 | Lg电子株式会社 | 信息编码和解码的方法和设备,记录介质及其制作方法 |
| DE60121463T2 (de) | 2000-11-14 | 2007-02-15 | Koninklijke Philips Electronics N.V. | Aufzeichnungsträger mit wasserzeichen |
| KR100370223B1 (ko) * | 2001-02-05 | 2003-02-05 | 삼성전자 주식회사 | 데이터 기록/재생 장치 및 그 방법과 데이터 부호화 방법 |
| JP2002237036A (ja) | 2001-02-08 | 2002-08-23 | Hitachi Ltd | 情報記録方法、再生方法及び情報記録装置 |
| KR100669623B1 (ko) * | 2001-03-12 | 2007-01-15 | 엘지전자 주식회사 | 디지털 데이터 변환방법 |
| DE10134472B4 (de) * | 2001-07-16 | 2005-12-15 | Infineon Technologies Ag | Sende- und Empfangsschnittstelle und Verfahren zur Datenübertragung |
| US7075547B2 (en) * | 2001-08-15 | 2006-07-11 | Regents Of The University Of Minnesota | Hyperplane symbol detection |
| EP1472792A2 (en) * | 2002-01-23 | 2004-11-03 | Koninklijke Philips Electronics N.V. | System of converting information words to a signal |
| JP3950021B2 (ja) * | 2002-07-31 | 2007-07-25 | 株式会社東芝 | ラン長制限符号生成方法、ラン長制限符号記録再生装置、及びラン長制限符号記録再生方法 |
| JP2004134018A (ja) * | 2002-10-11 | 2004-04-30 | Hitachi Ltd | 情報記録方法及び再生方法 |
| WO2004042729A1 (en) | 2002-11-06 | 2004-05-21 | Koninklijke Philips Electronics N.V. | Method for writing a label on an optical disc |
| EP1420395A1 (en) * | 2002-11-15 | 2004-05-19 | Deutsche Thomson-Brandt Gmbh | Method for storing data on an optical recording medium |
| JP3634842B2 (ja) * | 2002-12-27 | 2005-03-30 | 株式会社東芝 | デジタル信号復号装置及びデジタル信号復号方法 |
| GB2414337B (en) * | 2004-05-19 | 2008-10-29 | Macrovision Europ Ltd | The copy protection of optical discs |
| JP2006127679A (ja) * | 2004-10-29 | 2006-05-18 | Toshiba Corp | 光ディスク装置及び光ディスク再生方法 |
| TWI256198B (en) * | 2005-02-03 | 2006-06-01 | Ind Tech Res Inst | Method and apparatus of converting data words into code words |
| DE102005012069A1 (de) * | 2005-03-16 | 2006-09-21 | Robert Bosch Gmbh | Verfahren zur Fehlerbehandlung |
| US7423561B2 (en) * | 2005-09-06 | 2008-09-09 | Mediateck Inc. | Modulation methods and systems |
| US7142135B1 (en) * | 2005-09-06 | 2006-11-28 | Media Tek Inc. | Modulation methods and systems |
| EP1966895A2 (en) * | 2005-12-19 | 2008-09-10 | Koninklijke Philips Electronics N.V. | A coder and a method of coding for codes with a parity-complementary word assignment having a constraint of d=1, r=2 |
| JP2007200516A (ja) * | 2006-01-30 | 2007-08-09 | Toshiba Corp | 情報再生装置および情報再生方法 |
| US7378994B1 (en) * | 2007-01-08 | 2008-05-27 | Mediatek, Inc. | EFM/EFM+ encoder and method thereof |
| CN101897195B (zh) | 2007-12-14 | 2013-03-06 | 皇家飞利浦电子股份有限公司 | 用于视频重放的3d模式选择机制 |
| JP2011254445A (ja) | 2010-05-06 | 2011-12-15 | Sony Corp | 符号化装置、符号化方法、記録装置、記録方法、復号装置、復号方法 |
| JP2011253605A (ja) | 2010-05-06 | 2011-12-15 | Sony Corp | 符号化装置、符号化方法、記録装置、記録方法、復号装置、復号方法 |
| JP2011238301A (ja) | 2010-05-06 | 2011-11-24 | Sony Corp | 符号化装置、符号化方法、記録装置、記録方法、光記録媒体、復号装置、復号方法 |
| JP5450857B2 (ja) * | 2013-03-07 | 2014-03-26 | 株式会社日立製作所 | 情報処理装置 |
| US9547333B2 (en) | 2013-10-10 | 2017-01-17 | General Electric Company | System and method for synchronizing networked components |
| US11146433B2 (en) * | 2020-03-11 | 2021-10-12 | Nxp B.V. | High data rate transmission using minimum energy coding with ultra wide band modulation |
| CN111913473B (zh) * | 2020-07-31 | 2021-10-22 | 深圳市元征科技股份有限公司 | 一种编码调整方法、车辆诊断设备及系统 |
| US11967973B2 (en) | 2021-05-06 | 2024-04-23 | Samsung Display Co., Ltd. | Low overhead transition encoding codes |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176866A (en) * | 1981-04-24 | 1982-10-30 | Sony Corp | Encoder of binary signal |
| JPS57195308A (en) * | 1981-05-26 | 1982-12-01 | Sony Corp | Block coding method |
| NL8400630A (nl) * | 1984-02-29 | 1985-09-16 | Philips Nv | Decodeerinrichting voor een stroom van codesymbolen die woordsgewijze beschermd zijn door een dubbele reed-solomon-code met een minimum hamming-afstand van 5 over de codesymbolen en een verbladeringsmechanisme tussen de beide codes, alsmede speler voorzien van zo een decodeerinrichting. |
| EP0193153B1 (en) * | 1985-02-25 | 1991-11-13 | Matsushita Electric Industrial Co., Ltd. | Digital data recording and reproducing method |
| US4833470A (en) * | 1986-07-15 | 1989-05-23 | Matsushita Electric Industrial Co., Ltd. | Code conversion apparatus |
| NL8603164A (nl) * | 1986-12-12 | 1988-07-01 | Optical Storage Int | Werkwijze voor het overdragen van n-bit informatiewoorden, informatieoverdrachtsysteem voor het uitvoeren van de werkwijze, alsmede een kodeerinrichting en dekodeerinrichting voor toepassing in het informatieoverdrachtsysteem. |
| NL8702905A (nl) * | 1987-12-03 | 1989-07-03 | Philips Nv | Werkwijze en inrichting voor het optekenen van informatie, een registratiedrager, een inrichting voor het uitlezen van de opgetekende informatie, alsmede een codeer- en decodeerschakeling voor toepassing in de opteken- en uitleesinrichting. |
| US4988999A (en) * | 1989-04-12 | 1991-01-29 | Nippon Hoso Kyokai | Digital modulation method |
| DE69227795T2 (de) * | 1991-03-30 | 1999-05-27 | Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa | Kodiereinrichtung für digitale Signale mit verbesserter Kanal-Blockkodierung |
| DE4121505A1 (de) * | 1991-06-28 | 1993-01-07 | Sonopress Prod | Plattenfoermiger speicher fuer binaere informationen |
| JP2710704B2 (ja) * | 1991-07-08 | 1998-02-10 | シャープ株式会社 | 光記録媒体駆動装置 |
| JP2693289B2 (ja) * | 1991-08-09 | 1997-12-24 | シャープ株式会社 | 光メモリ |
| JPH05166229A (ja) * | 1991-12-11 | 1993-07-02 | Sony Corp | 光ディスク |
| HU221085B1 (hu) * | 1994-02-15 | 2002-07-29 | Koninklijke Philips Electronics N.V. | Eljárás m-bites adatszavak modulált jellé való átalakítására, valamint kódoló és dekódoló készülékek, megfelelő jellel és adathordozóval |
-
1995
- 1995-02-01 HU HU9602247A patent/HU221085B1/hu unknown
- 1995-02-01 KR KR10-2003-7004922A patent/KR100467125B1/ko not_active IP Right Cessation
- 1995-02-01 AT AT95905746T patent/ATE173110T1/de active
- 1995-02-01 RO RO96-01653A patent/RO119099B1/ro unknown
- 1995-02-01 NZ NZ278137A patent/NZ278137A/en not_active IP Right Cessation
- 1995-02-01 ES ES95905746T patent/ES2126877T4/es not_active Expired - Lifetime
- 1995-02-01 BR BRPI9510740-1A patent/BR9510740B1/pt not_active IP Right Cessation
- 1995-02-01 SI SI9530188T patent/SI0745254T1/xx unknown
- 1995-02-01 UA UA96083269A patent/UA42757C2/uk unknown
- 1995-02-01 CA CA002456968A patent/CA2456968C/en not_active Expired - Lifetime
- 1995-02-01 DK DK95905746T patent/DK0745254T3/da active
- 1995-02-01 CZ CZ19962389A patent/CZ290751B6/cs not_active IP Right Cessation
- 1995-02-01 CN CN2009101261775A patent/CN101577133B/zh not_active Expired - Lifetime
- 1995-02-01 CN CN200910117964.3A patent/CN101546567B/zh not_active Expired - Lifetime
- 1995-02-01 JP JP52169395A patent/JP3408256B2/ja not_active Expired - Lifetime
- 1995-02-01 CN CN2009101179658A patent/CN101547009B/zh not_active Expired - Lifetime
- 1995-02-01 PL PL319407A patent/PL192729B1/pl unknown
- 1995-02-01 EP EP95905746A patent/EP0745254B1/en not_active Expired - Lifetime
- 1995-02-01 WO PCT/IB1995/000070 patent/WO1995022802A2/en active IP Right Grant
- 1995-02-01 CA CA002183355A patent/CA2183355C/en not_active Expired - Lifetime
- 1995-02-01 DE DE69505794T patent/DE69505794T2/de not_active Expired - Lifetime
- 1995-02-01 CN CN2003101026532A patent/CN1722283B/zh not_active Expired - Lifetime
- 1995-02-01 BR BR9506787A patent/BR9506787A/pt active IP Right Grant
- 1995-02-01 SK SK1051-96A patent/SK283798B6/sk not_active IP Right Cessation
- 1995-02-01 RU RU96118250/09A patent/RU2153707C2/ru active
- 1995-02-01 RO ROA200100059A patent/RO119260B1/ro unknown
- 1995-02-01 AU AU14240/95A patent/AU692822B2/en not_active Expired
- 1995-02-08 US US08/385,533 patent/US5696505A/en not_active Expired - Lifetime
- 1995-02-10 ZA ZA951115A patent/ZA951115B/xx unknown
- 1995-02-14 MY MYPI95000357A patent/MY112136A/en unknown
- 1995-02-15 TW TW084101360A patent/TW294862B/zh not_active IP Right Cessation
-
1996
- 1996-08-09 BG BG100774A patent/BG62106B1/bg unknown
- 1996-08-12 FI FI963151A patent/FI117311B/fi not_active IP Right Cessation
- 1996-08-14 NO NO19963388A patent/NO322948B1/no not_active IP Right Cessation
-
1997
- 1997-07-25 US US08/900,275 patent/US5920272A/en not_active Expired - Lifetime
-
1998
- 1998-12-19 HK HK98114079A patent/HK1012767A1/xx not_active IP Right Cessation
-
2002
- 2002-12-16 JP JP2002363762A patent/JP2004005901A/ja active Pending
-
2004
- 2004-09-13 NO NO20043831A patent/NO20043831L/no not_active Application Discontinuation
- 2004-09-13 NO NO20043830A patent/NO20043830L/no not_active Application Discontinuation
-
2005
- 2005-07-12 JP JP2005203694A patent/JP2005339792A/ja active Pending
- 2005-07-12 JP JP2005203695A patent/JP3892020B2/ja not_active Expired - Lifetime
-
2006
- 2006-02-21 FI FI20060170A patent/FI121357B/fi not_active IP Right Cessation
- 2006-02-21 FI FI20060169A patent/FI121558B/fi not_active IP Right Cessation
Also Published As
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| ES2126877T4 (es) | Metodo de conversion de serie de palabras de informacion de "m" bits en señal modulada, metodo de produccion de soporte de grabacion, dispositivo de codificacion, dispositivo de decodificacion, dispositivo de grabacion, dispositivo de lectura señal, asi como soporte de grabacion. | |
| ES2159040T4 (es) | Metodo de conversion de una serie de palabras de informacion de m bits en una señal modulada, metodo para la fabricacion de un soporte de grabacion, dispositivo de codificacion, dispositivo, dispositivo de grabacion, señal, asi como un soporte de grabacion. | |
| ES2246943T3 (es) | Metodo de modulacion de señal y metodo de desmodulacion de señal. | |
| US6639525B2 (en) | Method of converting a stream of databits of a binary information signal into a stream of databits of a constrained binary channel signal, device for encoding, signal comprising a stream of databits of a constrained binary channel signal, record carrier, and device for decoding | |
| EP0868785B1 (en) | Conversion of a sequence of m-bit information words into a modulated signal | |
| KR100529807B1 (ko) | m비트정보워드들의시퀀스를변조신호로변환하는방법,레코드캐리어생성방법,코딩장치,디코딩장치,기록장치,판독장치,신호및레코드캐리어 | |
| JP5108867B2 (ja) | 付加的同期カラーパターンを有する記録担体およびその記録担体を使用する方法と装置 | |
| US6545615B2 (en) | Device for encoding a stream of databits of a binary source signal into a stream of databits of a binary channel signal, memory means, device for recording information, record carrier, device for coding and device for playing back | |
| KR100477168B1 (ko) | 정보워드들을변조된신호로변환하는방법,코딩장치,기록캐리어,디코딩장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FG2A | Definitive protection |
Ref document number: 745254 Country of ref document: ES |