ES2246943T3 - Metodo de modulacion de señal y metodo de desmodulacion de señal. - Google Patents
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Abstract
Un método de modulación de señales para convertir una palabra de datos de entrada basada en M bits en una palabra de código basada en N bits, en donde M y N son números enteros que tiene una relación de M < N, y para conectar una palabra de código de N bits a una palabra de código siguiente de N bits sin emplear bits de fusión, comprendiendo el método: un primer paso de recibir la palabra de datos de entrada basada en M bits, un segundo paso de convertir la palabra de datos de entrada basada en M bits en la palabra de código basada en bits de acuerdo con una tabla de conversión, en donde la tabla de conversión comprende varios grupos de códigos (T1, T2, T3, T4) que proporcionan palabras de código diferentes para la misma palabra de datos de entrada, se selecciona uno de los grupos de códigos en respuesta a un valor de estado de modo que se satisfaga la restricción RLL, cada grupo de códigos consiste en una primera y una segunda subtablas, se duplexan las palabras de datos de entrada de la segunda subtabla sin una parte de las palabras de datos de entrada de la primera subtabla, y se selecciona una de la primera subtabla y la segunda subtabla para reducir una DSV acumulativa cuando se dispone una palabra de datos de entrada en una porción duplexada.
Description
Método de modulación de señal y método de
desmodulación de señal.
Esta invención se refiere a un método de
modulación de señales y a un método de desmodulación de señales que
se utilizan para registrar o reproducir señales digitales, tales
como señales de voz digitales, señales de vídeo digitales y datos
digitales, en un medio de registro, y, por ejemplo, al método de
modulación de señales y al método de desmodulación de señales que
pueden adaptarse a un dispositivo maestro para un disco óptico de
sólo lectura o un dispositivo de registro/reproducción para un disco
óptico reescribible.
Cuando se registran señales digitales, tales como
señales de voz digitales, señales de vídeo digitales o datos
digitales, se agregan primero datos de código de corrección de
errores a las señales digitales, y los datos resultantes son
encaminados a un circuito de modulación en donde son convertidos por
codificación de canal en el código adecuado a las características de
un sistema de registro/reproducción.
Un disco óptico, tal como un disco compacto (CD),
es un medio de registro que tiene un amplio campo de aplicación como
medio de empaquetamiento para información de imagen o como
dispositivo de almacenaje para un ordenador. El sistema de disco
óptico reproduce señales grabadas sobre una superficie reflectante
del disco a través de un substrato transparente que tiene un espesor
del orden 1,2 mm. Sobre el disco compacto se registra información,
tal como señales de audio digitalizadas, señales de vídeo
digitalizadas o datos digitales. En este caso, se agregan los datos
de código de corrección de errores a las señales digitales, y los
datos resultantes son encaminados a un circuito de modulación en
donde son convertidos por una denominada codificación de canal en
datos de código adecuados a las características del sistema de
registro/reproducción.
El formato de señal del sistema de disco compacto
(CD) antes mencionado se resume en la forma siguiente:
frecuencia de muestreo | 44,1 kHz |
número de bits cuantizadores | 16 (lineal) |
sistema de modulación | EFM |
tasa de bits de canal | 4,3218 Mb/s |
sistema de corrección de error | CIRC |
tasa de transmisión de datos | 2,034 Mb/s. |
El sistema de modulación empleado es un sistema
de conversión 8-14 o sistema EFM.
Con el EFM, un código de entrada de 8 bits,
denominado seguidamente símbolo, se convierte en un código de 14
bits de canal, al cual se agregan una señal de sincronización de
trama de 24 bits de canal y un subcódigo de 14 bits de canal, y los
códigos contiguos se interconectan por medio de bits de fusión de 3
bits de canal. Los datos resultantes son registrados por el sistema
de modulación NRZI.
La figura 1 muestra una estructura de trama del
sistema CD.
Haciendo referencia a la figura 1, datos de 24
símbolos (señales musicales) y paridad de 8 símbolos, que entran en
un circuito de modulación desde un codificador de código
Reed-Solomon de entrelazamiento cruzado (CIRC)
durante una trama de sincronismo (dominios de valor de seis
muestras, con seis muestras en cada uno de los canales L y R, siendo
cada muestra datos de 16 bits) se transforman en 14 bits de canal y
se conectan por medio de bits de fusión de tres bits de canal para
dar 588 bits de canal por trama. Los datos resultantes son
registrados por el sistema NRZI a una tasa de bits de canal de
4,3218 Mbps.
Los símbolos respectivos que entran en el
circuito de modulación son transformados, con referencia a una tabla
de búsqueda compuesta de una ROM, en un patrón de bits de canal en
el que el número de "0s" entre "1" y "1" no es menor
que 2 ni mayor que 10. El patrón de bits de canal de una señal de
sincronización de trama Sf es "100000000001000000000010" en
expresión binaria. En cuanto al patrón de bits de fusión, se
selecciona uno de entre "000", "001", "010" y
"100". Cada trama de subcodificación está constituida por 98
tramas. Como subcódigo para los tramas cero y primera, se agregan
las señales de sincronismo de subcódigo SO (= "00100000000001"
y S1
(= "00000000010010") (véase la figura 2).
(= "00000000010010") (véase la figura 2).
La figura 3 muestra, para un valor de muestra
típico de datos de entrada, un patrón de bits de canal después de
EFM y una variación de suma digital (DSV).
Cada muestra de 16 bits se divide en 8 bits
superiores y 8 bits inferiores, cada uno de los cuales se introduce
en el circuito de modulación a través de un codificador CIRC para
conversión 8-14 a fin de producir bits de
información de 14 bits de canal. No menos de 2 ni más de 10
"0s" están interpuestos entre "1" y "1" de los bits
de información, tal como se ha descrito anteriormente. Se selecciona
uno de los bits de fusión "000", "001", "010" y
"100". Se observa esta regla en todo momento en las porciones
de conexión de los 14 bits de información, con lo que se generan
señales EFM basadas en 17 bits de canal y se da salida a estas
señales desde el circuito de modulación a 4,3218 Mbps. El número de
bits de canal es 27 en el caso de la señal de sincronización de
cuadro
Sf.
Sf.
Dado que no menos de 2 y no más de 10 bits de
canal están interpuestos entre un bit de canal opcional "1" y
el siguiente bit de canal "1", el período durante el cual
continúa el nivel alto o el nivel bajo de la forma de onda de
registro NRZI, es decir, la longitud de onda de registro, es
necesariamente no menor que 3T y no mayor que 11T (véase la figura
3).
En este caso, la longitud de onda de registro más
corta es 3T y la longitud de onda de registro más larga es 11T,
siendo T un período de un reloj de canal de 4,3218 MHz. Esto se
denomina seguidamente regla 3T \sim 11T de la regulación de
modulación EFM.
El valor o variación de suma digital (DSV) se
considera ahora como un índice del equilibrio de cc de la forma de
onda de registro NRZI. La DSV se da como una integral de tiempo de
la forma de onda de registro. Es decir, la variante de la DSV,
cuando el nivel alto de la forma de onda de registro ha continuado
durante un tiempo unidad T, es +1, mientras que la variante de la
DSV, cuando el nivel bajo de la forma de onda de registro ha
continuado durante un tiempo unidad T, es -1.
El cambio de tiempo de DSV, cuando el valor
inicial de DSV en el instante t_{0} se supone igual a cero, se da
en la porción más inferior de la figura 3. La señal modulada durante
el tiempo desde t_{1} hasta t_{2} no queda determinado de forma
singular por el patrón de 17 bits de canal "01000001000001001",
sino que depende del nivel de señales moduladas en el instante
t_{1}, es decir, del nivel último de la forma de onda de señal
modulada durante el intervalo de tiempo desde el instante t_{0}
hasta el instante t_{1} (denominado seguidamente CWLL).
Así, la forma de onda de señal modulada ilustrada
es aquella para la que el CWLL en el instante t_{0} está a un
nivel bajo (CWLL = "0"). La forma de onda de señal modulada
para CWLL = "1" (nivel alto) se invierte respecto del patrón
para CWLL = "0", de modo que los niveles alto y bajo se
invierten a niveles bajo y alto, respectivamente.
Análogamente, la DSV se incrementa o decrementa
también dependiendo del CWLL, de tal manera que si CWLL = "0"
en el instante t_{0}, la variante de DSV con el patrón de
información "01000100100010" (denominado seguidamente 14 NWD),
es decir, la variante de DSV durante el período de tiempo desde
t_{0} hasta t_{0}+14, es +2, como se muestra en la figura 3.
Recíprocamente, si CWLL = "1" en el instante t_{0}, 14 NWD =
-2. La variante de DSV desde el instante t_{0}+14 hasta t_{1}+14
se denomina 17 NWD.
Se explican ahora los bits de fusión insertados
desde el instante t_{0}+14 hasta el instante t_{1}. De los
cuatro bits de margen "000", "001", "010" y
"100" no pueden insertarse "001" o "100" conforme a
la regla 3T \sim 11T antes mencionada, de tal manera que solamente
puede insertarse "010" o "000". Es decir, si el número de
"0s" en el extremo trasero del patrón de bits de información
anterior, emitido antes del bit de fusión es B, y el número de
"0s" en el extremo delantero del patrón de bits de información
en curso subsiguientemente emitido es A, se tiene que, dado que B =
1 y A = 1, los extremos delantero y trasero del bit de fusión han de
ser "0" y "0", de tal manera que el patrón de bits de
fusión que puede insertarse pasa a ser "0X0", en donde X es
arbitrario (no importa).
En la porción más inferior de la figura 3 se
muestra la DSV con los bits "010" insertados como bits de
fusión por medio de una línea continua, mientras que se muestra la
DSV con los bits "000" insertados como bits de fusión por medio
de una línea de trazos.
En general, los bits de fusión a insertar en un
punto de conexión necesitan seleccionarse de modo que satisfagan la
regla 3T \sim 11T de la regulación de modulación. Análogamente,
están prohibidos aquellos bits de fusión que, cuando se insertan,
producirán una repetición por dos veces de un patrón 11T que es
igual que el patrón de sincronización de tramas 11T.
De los bits de fusión que satisfacen los
requisitos anteriores, se seleccionan tales bits de fusión como bits
de fusión óptimos que, cuando se insertan, producirán el menor valor
absoluto de la DSV acumulativa desde el bit de fusión hasta el final
del siguiente patrón de bit de información conectado a la DSV
acumulativa prevalente.
En el ejemplo de la figura 3, la DSV en el
instante t_{1}+14, cuando se insertan los bits de fusión
"010", es +3, mientras que la DSV en el mismo instante, cuando
se insertan los bits de fusión "000", es -1, de modo que se
seleccionan los bits de fusión "000".
Los bits de fusión, encontrados por el algoritmo
anteriormente descrito, satisfacen la regla 3T \sim 11T de la
regulación de modulación en la porción de conexión entre dos datos
de 14 bits, mientras que prohíben la generación de una señal de
sincronismo de trama errónea y aproximan la DSV acumulativa de la
señal EFM a un valor tan próximo a cero como sea posible.
Mientras tanto, con el sistema EFM convencional,
dado que la longitud de secuencia más corta está limitada a dos,
serán suficientes dos bits de fusión para la finalidad de hacer
frente a limitaciones de longitud de secuencia. Si el número de bits
de fusión puede ser reducido a dos, la densidad de registro de datos
puede incrementarse en un factor de 17/16 sin alterar el tamaño
físico, tal como la longitud de onda de registro.
Sin embargo, hay solamente tres clases de bits de
fusión de dos bits. Además, ocurre frecuentemente que sólo una de
las tres clases de bits de fusión puede insertarse debido a
limitaciones tales como las impuestas por longitud de secuencia.
Así, con el sistema de control de DSV convencional existe un gran
número de dominios en los que es imposible controlar la DSV. En
consecuencia, componentes de baja frecuencia de las señales
moduladas no pueden suprimirse en grado suficiente para afectar a la
servoestabilidad o a la tasa de errores de datos en la desmodulación
de datos.
Un método de convertir una serie de palabras de
información de M bits en una señal modulada se describe en
WO-A-9522802 como estado de la
técnica de acuerdo con el artículo 54(3) CPE.
Además, se conoce por
EP-A-0 392 506 un método de
modulación para modular datos de 8 bits en códigos de modulación de
14 bits.
El documento EP 0 392 506 describe un método de
modulación digital para modular datos digitales de 8 bits en códigos
de modulación digitales de 14 bits. En primer lugar, selecciona
hasta cuatro códigos de modulación digitales de 14 bits para cada
dato digital ingresado de 8 bits. Seguidamente, selecciona el código
de modulación digital corriente de 14 bits en respuesta a los datos
de 8 bits, la DSV al final del código de modulación precedente y el
patrón final del código de modulación precedente. Se usan clases
para seleccionar códigos de modulación de entre varios grupos de
códigos.
El documento EP 0 506 446 describe un método de
modulación en el que se producen una pluralidad de primeros pares de
palabras de código (+3, -1), cada uno de los cuales incluye una
palabra de código de 15 bits, cuya suma digital de palabra de código
(CDS) es igual a +3, y una palabra de código de 15 bits, cuya CDS es
igual a -1, y una pluralidad de segundos pares de códigos (+1, -3),
cada uno de los cuales incluye una palabra de código de 15 bits,
cuya CDS es igual a +1, y una palabra de código de 15 bits, cuya CDS
es igual a -3. Se asignan uno de la pluralidad de primeros pares de
códigos (+3, -1) y uno de la pluralidad de segundos pares de códigos
(+1, -3) a cada palabra de datos de 8 bits, y se selecciona uno de
los primeros y segundos pares de códigos asignados a cada palabra de
datos de 8 bits de modo que el número de bits idénticos continuos en
una secuencia de palabras de código de 15 bits no sea de menos de 2
ni de más de 8. Se selecciona una de dos palabras de código de 15
bits incluidas en el par de códigos seleccionados de modo que varíe
periódicamente la DSV en el último bit de cada palabra de código de
15 bits.
El documento EP 0 493 044 describe un método de
modulación en el que se convierten datos de entrada de 8 bits en
palabras de código de 16 bits. La conversión de código se hace de
modo que el código de modulación resultante de 16 bits tenga dos o
más números consecutivos entre los bits primero y décimosexto,
cuatro o menos números consecutivos entre los bits décimotercero y
décimosexto, la CDS de la totalidad de 16 bits en el bloque de
código de modulación no sea más de cuatro y la DSV desde el bit
delantero hasta un bit arbitrario en el bloque de código de
modulación no sea más de cinco, con lo que el número de números
consecutivos en cualquier porción de los datos digitales no es menos
de dos ni más de cinco y el valor absoluto de la DSV no es más de
tres. Se proporcionan varias tablas de conversión para seleccionar
los códigos de conversión correspondientes a los datos de entrada
que responden a estados.
En ambos métodos se utiliza una tabla de
conversión, que incluye varios grupos de códigos, como una tabla de
conversión para convertir datos basados en M bits en un código
basado en N bits, incluyendo cada uno de estos varios grupos de
códigos una lista completa de diferentes palabras de código para los
mismos datos de entrada.
En vista de lo anterior, un objeto principal de
la presente invención es proporcionar un método de modulación de
señales y un método de desmodulación de señales con los cuales los M
bits de entrada, tales como una cadena de códigos de entrada de 8
bits, se transforman directamente en N bits de canal, tal como 16
bits de canal, sin emplear los bits de fusión anteriormente
mencionados en el momento de la modulación de la señal, reduciendo
así efectos nocivos sobre el control de DSV y permitiendo también
una supresión suficiente de las componentes de baja frecuencia.
La invención se expone en las reivindicaciones
independientes.
Otras características de la invención se exponen
en las reivindicaciones subordinadas.
Con esta invención, dado que en las porciones
duplexadas de las tablas de conversión los juegos de códigos
correspondientes tienen variantes de variaciones de suma digital
(DSV) que son opuestas en signo y están próximas una a otra en valor
absoluto, se puede conseguir control de DSV seleccionando una de las
porciones duplexadas sin utilizar un bit de margen usado en la
modulación convencional. Además, dado que se utiliza la tabla de
conversión en la que se asignan secuencialmente códigos - que tienen
mayores valores absolutos de variantes de los valores de suma
digital -
a la porción duplexada, se suprimen suficientemente componentes de baja frecuencia de las señales moduladas
a la porción duplexada, se suprimen suficientemente componentes de baja frecuencia de las señales moduladas
La figura 1 muestra una construcción de trama de
una señal de salida modulada convencional.
La figura 2 muestra una estructura de trama de
subcodificación de una señal de salida modulada convencional.
La figura 3 ilustra valores de muestra
convencionales y la forma de onda modulada en EFM.
La figura 4 muestra una tabla de conversión
empleada en una realización de la presente invención.
La figura 5 es un diagrama de flujo que muestra
un ejemplo de un algoritmo que constituye la tabla de
conversión.
La figura 6 muestra un ejemplo de una tabla de
unidades en la que el valor de estado es 1.
La figura 7 muestra un ejemplo de una tabla de
unidades en la que el valor de estado es 2.
La figura 8 muestra un ejemplo de una tabla de
unidades en la que el valor de estado es 3.
La figura 9 muestra un ejemplo de una tabla de
unidades en la que el valor de estado es 4.
La figura 10 es un diagrama de flujo que muestra
un ejemplo de un algoritmo que se utiliza con el método de
modulación de señales que materializa la presente invención.
La figura 11 es un diagrama de flujo que muestra
una construcción ilustrativa de un aparato de modulación de señales
que materializa la presente invención.
La figura 12 es un gráfico que muestra el modo en
que componentes de baja frecuencia en la señal modulada pueden ser
decrementadas en la realización de la presente invención en
contraste con el sistema convencional.
La figura 13 es un diagrama de flujo que muestra
un ejemplo del algoritmo que se utiliza con el método de modulación
de señales como una realización de la presente invención.
La figura 14 es un diagrama de bloques que
muestra una construcción ilustrativa de un aparato de desmodulación
de señales que materializa la presente invención.
Se describirán ahora realizaciones preferidas del
método de modulación de señales y del método de desmodulación de
señales con referencia a los dibujos.
El método de modulación de señales de acuerdo con
la presente invención se efectúa basándose en el supuesto de
convertir una cadena de datos de entrada basada en M bits en una
cadena de códigos basada en N bits, siendo M y N unos números
enteros en una relación de M < N, y conectar el código de N bits
al siguiente código de N bits. La tabla de conversión para convertir
la cadena de datos basada en M bits en la cadena de códigos basada
en N bits anteriormente mencionada está parcialmente duplexada. Las
porciones duplexadas están configuradas de modo que las variantes de
la variación de suma digital (valor de suma digital) de los códigos
de cada uno de dos juegos de códigos mutuamente asociados son
opuestas en signo y están próximas una a otra en valor absoluto.
La figura 4 muestra un ejemplo de la tabla de
conversión.
La tabla de conversión está constituida por una
pluralidad de, por ejemplo, cuatro clases diferentes de tablas de
unidades T_{1}, T_{2}, T_{3} y T_{4}, teniendo cada tabla de
unidades una porción duplexada, como se muestra en la figura 4. Es
decir, si se denota como Ta una tabla de juegos de códigos (patrones
de bits de canal) para la totalidad de los valores de señales de
entrada para una tabla de unidades, parte de ésta se encuentra
duplexada para formar una tabla Tb. Con el ejemplo ilustrativo de la
figura 4 se tiene que 88 códigos con valores de señal de entrada de
0 a 87 están duplexados. En la presente memoria, la tabla Ta y la
tabla Tb se denominan tabla del lado frontal y tabla del lado
dorsal, respectivamente.
Así, con el ejemplo ilustrativo de la figura 4,
la tabla de conversión está constituida por cuatro clases de tablas
T_{1a}, T_{2a}, T_{3a}, T_{4a} para 256 códigos de 16 bits o
256 patrones de 16 bits de canal, asociados con valores de señal de
entrada de 8 bits de 0 a 255, constituyendo la tabla del lado
frontal, y cuatro tablas T_{1b}, T_{2b}, T_{3b}, T_{4b} que
están duplexadas para 88 patrones de 16 bits de canal de las tablas
T_{1a}, T_{2a}, T_{3a}, T_{4a} que tienen los valores de
señal de entrada de 0 a 87, constituyendo la tabla del lado
posterior. En la presente realización, las porciones duplexadas de
la tabla de conversión, es decir, los códigos de 16 bits para los
valores de señal de entrada de 0 a 87 de las tablas T_{1a},
T_{2a}, T_{3a}, T_{4a} y los códigos de 16 bits para los
valores de señal de entrada de 0 a 87 de las tablas T_{1b},
T_{2b}, T_{3b}, T_{4b}, están configuradas de modo que las
variantes del valor o variación de suma digital de los juegos de
códigos asociados son opuestas en polaridad y están próximas una a
otra en magnitud.
Se explica una realización del método de
modulación de señales que materializa la tabla de conversión de la
figura 4.
Con la presente realización, mostrada en la
figura 4, la señal (datos) de entrada de 8 bits es convertida en un
código de 16 bits. En el sistema EFM convencional, la señal de
entrada de 8 bits es convertida en un patrón de bits de información
de 14 bits que se conecta a un patrón de bits de información de 14
bits contiguo a través de bits de fusión de 3 bits. En el presente
sistema, la señal de entrada de 8 bits se convierte directamente en
un código de 16 bits sin emplear los bits de fusión. El presente
sistema de modulación se denomina seguidamente sistema de modulación
de 8-16. La modulación de 8-16
satisface también la condición para EFM de que el número de
"0s" entre "1" y "1" no deberá ser menor que 2 ni
mayor que 10, es decir, la regla 3T \sim 11T.
En el sistema EFM está prevista solamente una
tabla para convertir la señal de entrada de 8 bits en un código de
14 bits. Con el sistema de modulación de 8-16 están
previstas varias clases de tablas para convertir la señal de entrada
de 8 bits en un código de 16 bits. En la realización mostrada en la
figura 4 se emplean cuatro clases de tablas de unidades T_{1},
T_{2}, T_{3} y T_{4}.
Se explican los "valores de estado"
empleados en la clasificación de las tablas de unidades.
Los valores de estado desempeñan el cometido de
índices para juzgar cuál de las tablas de conversión ha de emplearse
al convertir la señal (datos) de entrada de 8 bits en el código de
16 bits. Así, el tipo de los valores de estado es igual al de las
diferentes clases de las tablas de unidades de la tabla de
conversión. Es decir, en la presente realización hay cuatro tipos de
valores de estado [1] a [4] en asociación con las cuatro clases de
tablas de unidades T_{1}, T_{2}, T_{3} y T_{4}.
Los valores de estado experimentan una transición
cada vez que un símbolo de 8 bits se convierte en un código de 16
bits. Si el código de 16 bits termina con "1" o "10", el
valor de estado experimenta una transición a [1]. Si el código de 16
bits termina con no menos de 2 y no más de 5 "0s" consecutivos,
el valor de estado experimenta una transición a [2] o [3]. Si el
código de 16 bits termina con no menos de 6 y no más de 9 "0s"
consecutivos, el valor de estado experimenta una transición a [4].
Cuando un código que experimenta una transición al valor de estado
"2" y un código que experimenta una transición al valor de
estado "3" pueden manejarse como códigos perfectamente
diferentes, el que el valor de estado sea [2] o [3] puede
determinarse arbitrariamente al producir la tabla.
La tabla de conversión para convertir la señal de
entrada de 8 bits en el código de 16 bits tiene las características
siguientes.
La tabla de unidades T1 empleada cuando el valor
de estado es [1] está constituida por códigos de 16 bits que
empiezan con al menos 2 "0s" a fin de satisfacer la condición
de que el número de "0s" entre "1" y "1" deberá ser
no menor que 2 y no mayor que 10 (regla 3T \sim 11T). La razón es
que el código de 16 bits modulado antes de la transición del valor
de estado a [1] termina con "1" o "10".
Por la misma razón, las tablas de unidades
T_{2} o T_{3}, empleadas para los valores de estado de [2] o
[3], respectivamente, están constituidas por códigos de 16 bits que
empiezan con 0 a 5 "0s" consecutivos. Se hace notar que la
tabla de unidades T_{2} empleada para el valor de estado igual a
[2] esta constituida por códigos que tienen tanto el primer bit como
el 13º bit (es decir, el cuarto bit a partir del LSB) iguales a
"0", siendo el MSB el primer bit, mientras que la tabla de
unidades T_{3} empleada para el valor de estado igual a [3] está
constituida por códigos que tienen uno o ambos del primer bit y el
13º bit (el cuarto bit a partir del LSB) iguales a "1", siendo
nuevamente el MSB el primer bit.
La tabla de unidades T_{4} empleada cuando el
valor de estado es [4] está constituida por códigos de 16 bits que
empiezan con "1" o con "01".
Existen códigos de 16 bits que pueden emplearse
en común para los dos valores de estado diferentes. Por ejemplo, un
código de 16 bits que empiece con tres "0s" consecutivos y que
tenga el primer bit y el 13º bit iguales a "0" puede emplearse
tanto con el valor de estado igual a [1] como con el valor de estado
igual a [2]. Con el fin de evitar una posible confusión durante la
descodificación, la tabla tiene que configurarse de modo que los
códigos de valores de estado diferentes estén asociados con el mismo
valor de señal (datos) de entrada de 8 bits.
Por otra parte, el código de 16 bits del tipo en
el que el valor de estado experimenta seguidamente una transición a
[2] o [3] puede asociarse con dos clases totalmente diferentes de
las señales de entrada de 8 bits. Aunque los códigos de 16 bits no
pueden descodificarse de forma singular por sí mismos, pueden ser
descodificados de manera correcta fijando necesariamente el
siguiente valor de estado producido en [2] o [3]. Se explicará
seguidamente este método.
Está prevista otra tabla para indicar, para
códigos respectivos de las tablas de unidades, a cuál de [1] a [4]
se transfieren los siguientes valores de estado cuando las señales
de entrada de 8 bits se conviertan en los códigos. Si los códigos de
16 bits terminan con no menos de 2 y no más 5 "0s"
consecutivos, no es posible determinar si los valores de estado se
transfieren seguidamente a [2] o [3] por las propias características
del código. Sin embargo, los siguientes valores de estado pueden
determinarse de forma singular haciendo referencia a esta tabla.
Mientras tanto, el valor de estado es necesariamente [1] siguiendo
el patrón de sincronización.
En el ejemplo de la figura 4, el siguiente valor
de estado está indicado por S para constituir la tabla consistente
en los valores de estado S que indican la dirección de
transición.
Utilizando las tablas anteriores, un modulador
modula símbolos de entrada de 8 bits en códigos de 16 bits. Los
valores de estado en curso se almacenan en la memoria interna y la
tabla a considerar se identifica a partir de los valores de estado.
Las señales de entrada de 8 bits con convertidas por la tabla
efectuando la modulación. Simultáneamente, se encuentran los valores
de estado siguientes de la tabla y se mantienen estos en memoria,
con lo que se identificará la tabla a considerar durante la
siguiente conversión. Se explicará seguidamente la configuración
práctica del hardware.
La variación de suma digital o valor de suma
digital (DSV) se controla de la manera siguiente.
Se verifica para cada valor de estado cuántos
códigos de 16 bits existen que satisfagan las limitaciones de
longitud de secuencia (regla 3T \sim 11T) y que puedan utilizarse
satisfactoriamente. Para inhibir la aparición de dos patrones
repetitivos de 11T que sean iguales que el patrón de sincronización
de tramas, se elimina previamente el código de 16 bits en el que
diez "0s" están ordenados y van seguidos por "1", seguido
a su vez por cinco "0s". La razón es que, si se conecta el
código al patrón de códigos de 16 bits que comienza con cinco
"0s" consecutivos, se producen dos patrones repetitivos de 11T.
Si, después de la conversión a un código de 16 bits, el valor de
estado experimenta una transición a [2] o [3], el código puede ser
utilizado de dos maneras, con lo que estos códigos se cuentan dos
veces.
Los resultados de cálculos indican que pueden
utilizarse 344 códigos de 16 bits con el valor de estado de [1], 345
códigos de 16 bits con el valor de estado de [2], 344 códigos de 16
bits con el valor de estado de [3] y 411 códigos de 16 bits con el
valor de estado de [4]. Dado que la señal de entrada es una señal de
8 bits, serán suficientes 256 códigos, de modo que hay al menos 88
códigos superfluos para los respectivos valores de estado. Estos 88
códigos superfluos se utilizan para fines de control de DSV. Es
decir, utilizando estos códigos superfluos se proporciona por
separado una tabla con el número de 88 entradas como tabla del lado
posterior. Esta tabla del lado posterior está prevista en la
presente realización para las señales de entrada de 8 bits que van
de "0" a "87".
Para conseguir un eficaz control de DSV con el
presente sistema de control de DSV, las tablas del lado frontal y
del lado dorsal se constituyen según el principio siguiente.
Existen códigos de 16 bits que pueden emplear dos
valores de estado diferentes en común, como se ha descrito
anteriormente. Dado que la tabla tiene que formularse de modo que
los mismos valores de señal (datos) de entrada de 8 bits estén
asociados con estos códigos en todo momento, los métodos de
formulación de tablas en este caso son complicados debido a estas
limitaciones. Dado que se pretende indicar aquí el método de
formular la tabla con miras a un control de DSV eficaz, la
descripción siguiente se hace basándose en el supuesto de que se
toman independientemente los respectivos valores de estado, y los
códigos de 16 bits que pueden utilizarse para los respectivos
valores de estado pueden asignarse libremente a valores respectivos
de las señales de entrada de 8 bits.
El diagrama de flujo de la figura 5 está
destinado a ilustrar el método para formular la tabla de conversión
anteriormente mencionada, más específicamente el método para
formular una opcional de las cuatro clases de tablas de unidades de
la tabla de conversión.
Haciendo referencia a la figura 5, la totalidad
de patrones de los códigos de 16 bits se encuentran en el paso S101.
En el paso siguiente S102 se seleccionan los patrones o códigos de
bits que satisfarán la condición de la limitación de longitud de
secuencia (3T \sim 11T). En el paso siguiente S103 se clasifican
los códigos en códigos que seguirán las condiciones basadas en
valores de estado anteriormente mencionadas. El número de códigos de
16 bits que pueden emplearse para estos valores de estado es de 344
a 411, como se ha explicado anteriormente. Por ejemplo, el número de
códigos de 16 bits que pueden emplearse para el valor de estado de
[1] es 344.
En el paso siguiente S104 se calcula para cada
código, por cada uno de los valores de estado, la cantidad de
variación de la DSV para el nivel directamente anterior a cada
código (= CWLL) que es bajo. Dado que la longitud de código es 16
bits, la cantidad de variación de la DSV por código es -10 en el
mínimo y +10 en el máximo. Si, como ejemplo, el valor de estado es
[1], la cantidad de variación de DSV es -10 en el mínimo y +6 en el
máximo.
En el paso siguiente S105 se ordenan
secuencialmente los 344 códigos de 16 bits que tienen el valor de
estado igual a [1], empezando a partir del código que tiene la mayor
variante de DSV en el lado positivo hasta el código que tiene la
mayor variante de DSV en el lado negativo, efectuando para ello la
clasificación.
En el paso siguiente S106 se seleccionan 88
códigos de 16 bits en orden de cantidad decreciente de variación de
DSV en el lado positivo y se asignan secuencialmente a "0" a
"87" de la señal de entrada de 8 bits en la tabla del lado
frontal T_{1a} de la figura 6 para el valor de estado de [1].
Cuanto mayor sea el valor absoluto de la variación de DSV de los 88
códigos de 16 bits seleccionados, tanto menor será el valor de la
señal de entrada de 8 bits a la que se asigna el código de 16 bits.
Por otra parte, se seleccionan 88 códigos de 16 bits en orden de
cantidad decreciente de variación de DSV en el lado negativo y se
asignan secuencialmente a "0" a "87" de las señales de
entrada de 8 bits en la tabla del lado dorsal T_{1b} de la figura
6. Cuanto mayor sea el valor absoluto de la variación de DSV de los
88 códigos de 16 bits seleccionados, tanto menor será el valor de la
señal de entrada de 8 bits a la que se asigna el código de 16 bits.
Finalmente, se seleccionan 168 códigos de 16 bits en orden de
pequeño valor absoluto de la variación de DSV y se asignan a
"88" a "255" de la señal de entrada de 8 bits en la tabla
del lado frontal T_{1a} de la figura 6.
Si el valor de estado es [1], el número de
códigos de 16 bits que pueden emplearse es 344, de modo que la
totalidad de códigos que pueden emplearse puede seleccionarse en
esta etapa, como se muestra en la figura 6.
Las figuras 7, 8 y 9 muestran ejemplos de
asignación de valores de señal de entrada en las tablas de unidades
de la tabla de conversión, que se emplean para los valores de estado
de [2], [3] y [4], respectivamente.
En las figuras 6 a 9 se cambia la secuencia de
las señales de 16 bits que tienen la misma cantidad de variación de
DSV con respecto a la del ejemplo de la figura 4 durante la
clasificación. Sin embargo, cualquiera de estas tablas puede
emplearse sin ningún inconveniente.
Si las tablas Ta, Tb del lado frontal y del lado
dorsal se formulan con arreglo al principio anteriormente descrito,
uno de los dos códigos de 16 bits con signos opuestos y con el mayor
valor absoluto de la variante de DSV puede seleccionarse para la
señal de entrada de 8 bits con un valor entre "0" y "87",
permitiendo así un control de DSV eficaz. Si la señal de entrada de
8 bits tiene un valor entre "88" y "255", se fijan
singularmente los códigos de 16 bits de tal manera que no pueda
realizarse un control de DSV. Sin embargo, dado que estos códigos de
16 bits son del menor valor absoluto de la variante de DSV, resulta
posible mantener el menor valor absoluto de la DSV acumulativa en
todo momento.
La tabla Tb del lado dorsal con 88 entradas,
definidas como se ha descrito anteriormente, tiene las mismas
características que las de la tabla del lado frontal Ta con 256
entradas, excepto que el número de entradas es pequeño.
El control de DSV se realiza utilizando tanto la
tabla del lado frontal Ta como la tabla del lados dorsal Tb. Si la
señal de entrada de 8 bits tiene un valor entre "0" y
"87", se puede seleccionar adaptativamente cuál de entre la
tabla del lado frontal Ta o la tabla del lado dorsal Tb deberá
emplearse en el momento de la conversión de la señal de entrada de 8
bits en los códigos de 16 bits. Así, con la presente realización se
calcula la DSV acumulativa en todo momento, se calculan la DSV
acumulativa en caso de que se realice la conversión utilizando la
tabla del lado frontal Ta y la DSV acumulativa en caso de que se
realice la conversión utilizando la tabla del lado dorsal Tb, y se
selecciona para efectuar la conversión aquélla de las tablas que
reducirá el valor absoluto de la DSV acumulativa más cercano a
cero.
Haciendo referencia a la figura 10, se explica el
algoritmo del sistema de modulación de señales de la presente
realización empleando la tabla de conversión anteriormente
descrita.
Cuando se introduce una señal (dato) de 8 bits en
el paso S1, se adquiere el valor de estado actual en el paso S2. Se
verifica entonces en el paso S3 si la señal de entrada de 8 bits es
o no mayor de 87.
Si el resultado del juicio en el paso S3 es SI,
es decir, si se encuentra que el valor de la señal de entrada es 87
o menos, el programa transfiere al paso S4 para remitir a la tabla
del lado frontal Ta en respuesta al valor de estado actual a fin de
adquirir un código de 16 bits correspondiente al valor de señal de
entrada y calcular un valor xa de DSV acumulativa. En el paso
siguiente S5 se remite a la tabla del lado dorsal Tb en respuesta al
valor de estado actual con el fin de adquirir un código de 16 bits
correspondiente al valor de señal de entrada y calcular un valor xb
de DSV acumulativa. En el paso siguiente S6 se juzgan las magnitudes
relativas de los valores xa y xb de DSV acumulativa, es decir, si se
cumple o no que |xa| \leq |xb|.
Si el resultado del juicio en el paso S3 es NO,
es decir, si se encuentra que la señal de entrada es mayor que 87,
el programa transfiere al paso S7 con el fin de remitir a la tabla
del lado frontal Ta en respuesta al valor de estado actual para
adquirir un código de 16 bits correspondiente al valor de la señal
de entrada, antes del que el programa transfiera al paso S10. Si el
resultado de la decisión en el paso S6 es SI, es decir, si |xa|
\leq |xb|, se remite a la tabla del lado frontal Ta para adquirir
un código de 16 bits antes de que el programa prosiga al paso S10.
Si el resultado de la decisión en el paso S6 es NO, es decir, si se
encuentra que el valor absoluto del valor xb de DSV acumulativa de
la tabla del lado dorsal Tb es menor, se remite a la tabla del lado
dorsal Tb con el fin de adquirir un código de 16 bits antes de que
el programa prosiga al paso S10.
En el paso S10 se calcula y actualiza la DSV
acumulativa.
En el paso S11 se remite a la tabla para el
siguiente valor de estado, es decir, la tabla que muestra
colectivamente los siguientes valores de estado S de la figura 4,
con el fin de actualizar el valor de estado. En el paso siguiente
S12 se emite el código de 16 bits adquirido.
La figura 11 muestra, en un diagrama de circuito
de bloques, una construcción típica de un aparato de modulación de
señales para realizar un sistema de modulación de señales que
materializa la presente invención.
Haciendo referencia a la figura 11, se introduce
una señal de entrada de 8 bits en un circuito comparador 10 y en un
circuito generador de direcciones 21.
El comparador 10 compara la señal de entrada de 8
bits con un valor "88". Si el valor de la señal de entrada de 8
bits es menor que "88", resulta factible el control de DSV
antes mencionado. Así, el comparador 10 da a los selectores 11 y 12
la instrucción de introducir el modo de control de DSV.
Si recibe del comparador 10 la instrucción de
introducir el modo de control de DSV, el selector 11 transmite la
señal de entrada de 8 bits a los generadores de direcciones 14 y 17.
Si la señal de entrada de 8 bits no es inferior a "88", se
emite una instrucción desde el comparador 10 al efecto de que no sea
factible ni se realice un control de DSV. Así, la señal de entrada
de 8 bits no se transmite a los generadores de direcciones.
Una memoria 13 de almacenaje de valores de estado
es una memoria para almacenar el valor de estado actual de [1] a
[4].
Una memoria 25 de almacenaje de DSV acumulativa
es una memoria para almacenar el valor actual de la DSV
acumulativa.
Una ROM 23 de tabla de conversión para los
códigos de 16 bits es una ROM de tabla para almacenar códigos de 16
bits en los que han de convertirse los valores de la señal de
entrada de 8 bits. Existen las cuatro tablas de unidades T_{1},
T_{2}, T_{3} y T_{4} asociadas con los respectivos valores de
estado. Además, los códigos de 16 bits están duplexados en lo que
concierne a los valores de señal de entrada de "0" a "87",
de tal manera que existen los códigos incluidos en la tabla del lado
frontal Ta y los incluidos en la tabla del lado dorsal Tb. Así,
existen ocho clases de tablas T_{1a} a T_{4b}. Utilizando estas
tablas T_{1a} a T_{4b}, resulta posible recibir una dirección
determinada a partir de tres parámetros, es decir, la señal de
entrada de 8 bits, el valor de estado y un valor que indica cuál de
la tabla del lado frontal o la tabla del lado dorsal ha de
utilizarse, y resulta también posible encontrar el código de 16 bits
asociado.
Una ROM 27 de la tabla de decisión de valor de
estado siguiente es una ROM de tabla para almacenar el siguiente
valor de estado que prevalece después de la conversión del valor de
la señal de entrada de 8 bits en un código de 16 bits. Existen
cuatro tablas para los respectivos valores de estado, mientras que
las tablas están duplexadas en lo que concierne a los valores de la
señal de entrada de "0" a "87", de tal manera que existe
la tabla del lado dorsal además de la tabla del lado frontal. Es
decir, las tablas de decisión de valor de estado siguientes
T_{1a-s}, T_{1b-s},
T_{2a-s}, T_{2b-s},
T_{3a-s}, T_{3b-s},
T_{4a-s} y T_{4b-s} en
asociación con las tablas de códigos T_{1a}, T_{1b}, T_{2a},
T_{2b}, T_{3a}, T_{3b}, T_{4a} y T_{4b}. respectivamente.
Estas tablas T_{1a-s} a T_{4b-s}
reciben direcciones determinadas a partir de los tres parámetros, es
decir, los valores de señal de entrada de 8 bits, los valores de
estado actuales y el valor que indica cuál de la tabla del lado
frontal o la tabla del lado dorsal ha de emplearse, y encuentran el
siguiente valor de estado asociado.
El circuito generador de direcciones 14 adquiere
la señal de entrada de 8 bits y el valor de estado actual
suministrado desde la memoria de almacenaje de valores de estado 13
con el fin de generar una dirección para producir a partir de la ROM
23 de la tabla de códigos de 16 bits una dirección para adquirir el
código de 16 bits en caso de emplear una tabla Ta (denominada aquí
la primera tabla) para transmitir la dirección a un circuito de
lectura 15.
El circuito de lectura 15 recibe la señal de
dirección procedente del circuito generador de direcciones 14 y,
utilizando la señal de dirección, adquiere un código 16 bits de la
ROM 23 de la tabla de códigos de 16 bits. Este código se transmite a
un circuito 16 de cálculo de la DSV acumulativa.
El circuito 16 de cálculo de la DSV acumulativa
calcula, a partir del código de 16 bits recibido del circuito de
lectura 15 y a partir del valor de la DSV acumulativa actual
recibido de la memoria 25 de almacenaje de DSV acumulativa, el valor
de la DSV acumulativa resultante de emplear el código de 16 bits, y
transmite el valor de DSV acumulativa calculado a un circuito
comparador 20.
El circuito generador de direcciones 17 recibe la
señal de entrada de 8 bits y el valor de estado actual de la memoria
13 de almacenaje de valores de estado. El circuito generador de
direcciones 17 genera también una dirección resultante de emplear la
segunda tabla a partir de la ROM 22 de la tabla de códigos de 16
bits y encamina la dirección hacia un circuito de lectura 18.
El circuito de lectura 18 recibe la señal de
dirección del circuito generador de direcciones 17 y, utilizando la
señal de dirección, produce un código de 16 bits a partir de la ROM
23 de la tabla de códigos de 16 bits. Este código es encaminado
hacia un circuito 19 de cálculo de DSV acumulativa.
El circuito 19 de cálculo de DSV acumulativa
calcula, a partir del código de 16 bits recibido del circuito de
lectura 16 y el valor de la DSV actual recibido de la memoria 25 de
almacenaje de DSV acumulativa, el valor de la DSV acumulativa
resultante de emplear el código de 16 bits, y transmite el valor
calculado a un circuito comparador 20.
El comparador 20 adquiere, a partir del circuito
16 de cálculo de DSV acumulativa y el circuito 19 de cálculo de DSV
acumulativa, el valor de la DSV acumulativa en caso de efectuar la
conversión utilizando la primera tabla y el valor de la DSV
acumulativa en caso de efectuar la conversión utilizando la segunda
tabla, y compara los valores absolutos correspondientes uno con
otro. Se determina cuál de las tablas da el menor valor absoluto de
la DSV acumulativa y se transmite al selector 12 una señal indicando
qué tabla ha de emplearse.
Si recibe del comparador 10 la instrucción de
introducir el modo de control de DSV, el selector 12 encamina hacia
el generador de dirección 21 una señal que indica cuál de las tablas
primera y segunda ha de emplearse. Si recibe del comparador 10 la
instrucción de no efectuar el control de DSV, el selector 12 emite
una señal hacia el generador de dirección 21 para darle a este
generador 21 la instrucción de utilizar la primera tabla en
cualquier caso.
Utilizando el valor de la señal de entrada de 8
bits, el valor de estado actual recibido de la memoria 13 de
almacenaje de valores de estado y la señal del selector 12 indicando
cuál de las tablas primera o segunda ha de emplearse, el generador
de direcciones 21 genera una dirección para adquirir el código de 16
bits de la ROM 23 de la tabla de códigos de 16 bits y una dirección
para adquirir el siguiente valor de estado de la ROM de la tabla de
decisión de valor de estado siguiente, y transmite las direcciones a
unos circuitos de lectura 22 y 26.
El circuito de lectura 22 recibe una señal de
dirección del generador de direcciones 21 y, utilizando la señal de
dirección, adquiere el código de 16 bits de la ROM 23 de la tabla de
códigos de 16 bits. Este código es la salida de código de 16 bits
que se emite desde el presente modulador. El circuito de lectura 22
transmite también el código de 16 bits a un circuito 24 de cálculo
de DSV acumulativa.
El circuito 24 de cálculo de DSV acumulativa
calcula, para el código de 16 bits recibido del circuito de lectura
22 y la DSV acumulativa recibida de la memoria 25 de almacenaje de
DSV acumulativa, el valor de la DSV acumulativa que prevalecerá
después de utilizar el código de 16 bits, y actualiza el contenido
de la memoria 25 de almacenaje de DSV acumulativa con el valor
calculado.
El circuito de lectura 26 recibe la señal de
dirección del circuito generador de direcciones 21 y, utilizando la
señal de dirección, adquiere el siguiente valor de estado de la ROM
27 de la tabla de decisión de valor de estado siguiente. El circuito
de lectura 26 emite el valor de estado siguiente hacia la memoria 13
de almacenaje de valores de estado para actualizar su contenido de
almacenaje.
En la figura 12, una curva A muestra componentes
de baja frecuencia - encontradas por transformada de Fourier - de
una forma de onda de registro producida al modular señales de
muestreo de entrada de 8 bits utilizando el método y el aparato de
modulación de señales anteriormente descritos de la presente
invención.
Por otra parte, una curva B en la figura 12
muestra componentes de baja frecuencia de una forma de onda de
registro producida al modular las mismas señales de muestreo
utilizando un sistema EFM convencional y sometiendo la forma de onda
de registro generada a una transformada de Fourier, mientras que una
curva C en la figura 12 muestra componentes de baja frecuencia de
una forma de onda de registro producida al modular las mismas
señales de muestreo utilizando un sistema correspondiente al sistema
EFM convencional con dos bits de fusión y sometiendo la forma de
onda de registro generada a una transformada de Fourier.
Se ve por las curvas A, B y C de la figura 12
que, con la presente realización, las componentes de baja frecuencia
pueden ser bajadas hasta un nivel sustancialmente igual al
conseguido con el sistema EFM convencional, a pesar del hecho de que
la eficacia de modulación es equivalente a la del sistema EFM
convencional con los dos bits de fusión, esto es, igual a 17/16
veces la del sistema EFM convencional.
Se explicará ahora el método de recibir la señal
modulada con el sistema de modulación de la presente invención y de
desmodular las señales recibidas para obtener la señal original de 8
bits.
Con el sistema EFM convencional en el que los
bits de información de 14 bits están asociados con la señal de
entrada de 8 bits en una relación completa de uno a uno, se puede
conseguir sin ningún inconveniente una reconversión de los bits de
información de 14 bits a las señales de 8 bits.
Con la realización de la presente invención, hay
ocasiones en las que se asignan las mismas señales de 16 bits a
diferentes señales de entrada de 8 bits, de modo que el desmodulador
no puede efectuar la reconversión al recibir simplemente los códigos
de 16 bits. Así, si el desmodulador de la presente invención no
puede efectuar una reconversión al recibir un código de 16 bits,
recibe otro símbolo sucesivo, es decir, otro código sucesivo de 16
bits, con el fin de efectuar la reconversión basándose en los dos
símbolos. En la figura 13 se muestra el algoritmo del sistema de
desmodulación de la presente realización.
Se explica ahora la suma del algoritmo de
desmodulación mostrado en la figura 13.
El código de 16 bits que puede asignarse en común
a dos valores totalmente diferentes de las señales de entrada de 8
bits está restringido necesariamente al código en el que se cambia
el valor de estado la siguiente vez a [2] o [3], según se ha
explicado anteriormente. Además, si el valor de estado al que
transfiere seguidamente uno de tales códigos de 16 bits es [2], el
valor de estado al cual transfiere seguidamente el otro de los
códigos de 16 bits es necesariamente [3]. La tabla empleada para el
valor de estado de [2] está constituida por códigos que tienen cada
uno de ellos el primer bit y el 13º bit iguales a 0, siendo el MSB
el primer bit, mientras que la tabla empleada para el valor de
estado de [3] está constituida por códigos que tienen cada uno de
ellos uno o ambos del primer bit y el 13º bit iguales a 1, siendo el
MSB el primer bit.
Partiendo de estas condiciones, si el valor de
estado del código de 16 bits a punto de ser reconvertido se
transfiere a [2], el código de 16 bits subsiguiente tiene tanto el
primer bit como el 13º bit iguales a 0, mientras que, si el valor de
estado del código de 16 bits a punto de ser reconvertido se
transfiere a [3], el código de 16 bits subsiguiente tiene uno o
ambos del primer bit y el 13º bit iguales a 1. Así, si el
desmodulador al recibir un código de 16 bits es incapaz de efectuar
la reconversión, recibe otro símbolo subsiguiente (código de 16
bits) en el paso S25 de la figura 13 para verificar el primer bit y
el 13º bit en el paso S26. Así, se verifica en el paso S27 si ambos
de estos bits son "0". Si el resultado del juicio en el paso
S27 es SI, es decir, si los dos bit son "0", el código de 16
bits a punto de ser reconvertido es el código cuyo valor de estado
se transfiere seguidamente a [2]. Si el resultado del juicio en el
paso S27 es NO, es decir, si uno o ambos de los bits son "1",
el código de 16 bits a punto de ser reconvertido es el código cuyo
valor de estado se transfiere seguidamente a [3]. Esto permite que
se efectúe la reconversión de forma singular.
Tomando un ejemplo ilustrativo, se explica esta
operación haciendo referencia a la tabla de conversión de la figura
4.
En el caso de la tabla del lado frontal T_{1a}
de la tabla de unidades T_{1} de la tabla de conversión de la
figura 4, siendo el valor de estado igual a 1, los códigos de 16
bits para las señales de entrada "5" y "6" de 8 bits son
ambos "0010000000100100". Así, el desmodulador al recibir el
código "0010000000100100" no puede efectuar la reconversión. En
tal caso, el desmodulador lee otro símbolo subsiguiente. Si el
código siguiente así leído es, por ejemplo, "0010000000001001",
este código es un código que se ha convertido para el valor de
estado [3] debido a que el 13º bit del código es "1". Si el
código actual es el mismo código, aquí "0010000000100100", el
valor de estado se transfiere seguidamente a [2] o [3] si el valor
de la señal de entrada es "5" o "6", respectivamente; el
desmodulador puede efectuar una descodificación correcta, es decir,
puede juzgar que la señal de entrada es aquella señal cuyo valor de
estado se transfiere la siguiente vez a [3], es decir, "6".
En el diagrama de flujo de la figura 13 se
introduce el código de 16 bits en el paso S21. Se hace referencia a
la tabla de reconversión en el paso S22. Se juzga en el paso S23 si
puede conseguirse una descodificación de una forma singular. Si es
así, el programa puede proseguir naturalmente al paso S24 para
entregar la señal de 8 bits descodificada.
La figura 14 muestra, en un diagrama de bloques,
una construcción alternativa de un desmodulador de señales que
materializa la presente invención.
En la figura 14, un código de entrada de 16 bits
es encaminado a un circuito de retardo 31 de un símbolo y una puerta
Y 34.
El circuito de retardo 321 de un símbolo retarda
el código de entrada de 16 bits en un símbolo. El código de 16 bits,
así retardado en un símbolo, es encaminado a una ROM 32 de tabla de
descodificación que tiene una primera tabla para descodificar ITa en
ella y a una ROM 33 de tabla de descodificación que tiene una
segunda tabla para descodificar ITb en ella.
La ROM 32 de la primera tabla de descodificación,
que tiene la primera tabla para descodificar ITa en ella, recibe el
código de 16 bits para efectuar una reconversión a fin de
suministrar una señal de 8 bits. Si el código es el código de 16
bits del tipo que no permite por sí mismo una reconversión de forma
singular, el desmodulador, después de suministrar el código de 16
bits, suministra una señal de 8 bits cuyo valor de estado se
transfiere a [2]. El valor de la señal de salida de 8 bits es
encaminado a un circuito de enjuiciamiento 35.
Análogamente a la ROM 32 de la primera tabla de
descodificación, la ROM 33 de la segunda tabla de descodificación,
que tiene la segunda tabla para descodificar ITb en ella, recibe el
código de 16 bits y efectúa una reconversión para suministrar una
señal de 8 bits. Si el código de entrada de 16 bits es un código tal
que permita una reconversión monística, no suministra nada o
suministra datos especiales. Si el código de 16 bits es un código
tal que no permita por sí sólo una reconversión monística, el
modulador, después de suministrar el código, suministra un valor de
señal de 8 bits cuyo valor de estado se transfiere a [3]. La señal
de 8 bits, así suministrada por el modulador, es encaminada al
circuito de enjuiciamiento 35.
El circuito Y 34 toma la función Y del código de
entrada de 16 bits y un código de 16 bits "1000 0000 0000 1000"
de un circuito 36 generador de valores de comparación, que en
notación hexadecimal es "8008", con el fin de verificar el
primer bit y el 13º bit del código de entrada de 16 bits, y
suministra "0" y "1" si los bits de las salidas Y de 16
bits son todos "0" y viceversa, respectivamente. Dado que
"8008" es un código en el que solamente el primer bit y el 13º
bit son "1" y los bits restantes son "0", siendo el MSB el
primer bit, la salida de la puerta Y 34 es "0" o "1" si
tanto el primer bit como el 13º bit son "0" o si uno o ambos
del primer bit y el 13º bit son "1", respectivamente.
El circuito de enjuiciamiento 35 recibe la señal
del circuito Y 34 y los valores de señal de 8 bits suministrados
desde la ROM 32 de la primera tabla de descodificación y la ROM 33
de la segunda tabla de descodificación. En primer lugar, si no se
encamina ninguna señal de 8 bits o se encaminan datos especiales
desde la ROM 33 de la segunda tabla de descodificación, ello indica
que el código de entrada de 16 bits ha sido descodificado de forma
singular para obtener la señal de 8 bits, con lo que el circuito de
enjuiciamiento 35 suministra directamente el valor de la señal de 8
bits encaminado desde la ROM 32 de la primera tabla de
descodificación como una señal de salida. Si el valor de la señal de
8 bits es suministrado desde la ROM 33 de la segunda tabla de
descodificación, ello indica que el código de entrada de 16 bits no
ha podido ser descodificado singularmente para dar el valor de la
señal de 8 bits. Dado que los datos alimentados desde la ROM 32 de
la primera tabla de descodificación y la ROM 33 de la segunda tabla
de descodificación han sido hechos pasar por el circuito 31 de
retardo de un símbolo, estas señales son códigos previamente leídos
en un símbolo. Así, si el código de 16 bits que entra en la puerta Y
34 es el código convertido para el valor de estado de [2], es decir,
si la señal de salida de la puerta Y 34 es "0", el circuito de
enjuiciamiento 35 suministra como señal de salida la señal de 8 bits
recibida de la ROM 32 de la primera tabla de descodificación. Por
otra parte, sí el código de 16 bits que entra en la puerta Y 34 es
el código convertido para el valor de estado de [3], es decir, si la
señal de salida de la puerta Y 34 es "1", el circuito de
enjuiciamiento 35 suministra como señal de salida la señal de 8 bits
recibida de la ROM 33 de la segunda tabla de descodificación.
La realización anteriormente descrita de la
presente invención se aplica preferiblemente sobre todo a la
modulación o desmodulación en el registro de voz, vídeo o datos
digitales en un disco óptico de alta densidad. Lo que sigue es un
formato de señal típico en el disco óptico de alta densidad:
sistema de modulación | una clase de conversión 8-16 |
tasa de bits de canal | 24,43 Mbps |
sistema de corrección de error | CIRC |
tasa de transmisión de datos | 12,216 Mbps |
La presente invención no está limitada a las
realizaciones anteriormente descritas. Por ejemplo, el número de
bits N de la señal de entrada o el número de bits de canal M de la
señal de salida convertida no está limitado a N = 8 o M =
16, sino que puede fijarse en valores arbitrarios deseados.
16, sino que puede fijarse en valores arbitrarios deseados.
Con la presente invención, tal como se ha
descrito anteriormente, dado que las porciones duplexadas de la
tabla de conversión están diseñadas de modo que los códigos de cada
uno de dos juegos de códigos asociados sean aquellos códigos en los
que las variantes de DSV son opuestas en signo y se aproximan una a
otra en valor absoluto, se pueden suprimir satisfactoriamente las
componentes de baja frecuencia de la señal modulada.
Asimismo, con la presente invención, la tabla de
conversión está constituida por las subtablas primera y segunda que
incluyen varios grupos de códigos, y el grupo de códigos a utilizar
en la conversión siguiente es conmutado por un código inmediatamente
antes, con lo que puede conectarse cada código de N bits sin
utilizar bits de margen.
Además, con la presente invención, la tabla de
conversión está constituida por dos clases de subtablas que
proporcionan efectos opuestos de tipos positivo y negativo a la DSV
acumulativa, y la modulación se lleva a cabo con las dos subtablas
conmutadas adaptativamente, con lo que se pueden restringir
satisfactoriamente componentes de baja frecuencia de las señales
moduladas.
En contraste con la conversión de
8-14, es decir, EFM, empleada habitualmente en
discos compactos, se pueden convertir señales de entrada de 8 bits
en códigos de 16 bits de canal sin emplear bits de fusión. Es decir,
en contraste con el método convencional en el que se convierte un
patrón de 8 bits en un patrón de bits de información de 14 bits y
tres bits de fusión, totalizando así 17 bits, la densidad de
registro de datos puede elevarse en un factor de 17/16, mientras que
se suprimen las componentes de baja frecuencia.
Para elevar la densidad de registro, puede
contemplarse convertir el símbolo de 8 bits en 14 bits de
información más 2 bits de fusión, totalizando así 16 bits. En
contraste con este método, se pueden suprimir suficientemente las
componentes de baja frecuencia de las señales moduladas debido a que
se prevén dos clases de tablas de conversión que proporcionan
operaciones inversas, es decir, operaciones positivas y negativas,
en la DSV acumulativa, y la modulación se lleva a cabo mientras se
conmutan apropiadamente estas dos clases de tablas.
Además, las señales moduladas de acuerdo con el
presente sistema pueden descodificarse leyendo previamente un
símbolo adicional y realizando la descodificación de la señal en
unión del símbolo adicional.
Claims (30)
1. Un método de modulación de señales para
convertir una palabra de datos de entrada basada en M bits en una
palabra de código basada en N bits, en donde M y N son números
enteros que tiene una relación de M < N, y para conectar una
palabra de código de N bits a una palabra de código siguiente de N
bits sin emplear bits de fusión, comprendiendo el método:
un primer paso de recibir la palabra de datos de
entrada basada en M bits,
un segundo paso de convertir la palabra de datos
de entrada basada en M bits en la palabra de código basada en bits
de acuerdo con una tabla de conversión, en donde
la tabla de conversión comprende varios grupos
de códigos (T1, T2, T3, T4) que proporcionan palabras de código
diferentes para la misma palabra de datos de entrada, se selecciona
uno de los grupos de códigos en respuesta a un valor de estado de
modo que se satisfaga la restricción RLL, cada grupo de códigos
consiste en una primera y una segunda subtablas, se duplexan las
palabras de datos de entrada de la segunda subtabla sin una parte de
las palabras de datos de entrada de la primera subtabla, y se
selecciona una de la primera subtabla y la segunda subtabla para
reducir una DSV acumulativa cuando se dispone una palabra de datos
de entrada en una porción duplexada, pudiendo obtenerse las
subtablas mediante las acciones de
- (1)
- clasificar las palabras de código en un grupo de códigos de modo que haya una progresión general de la variación de suma digital (DSV) para las palabras de código,
- (2)
- asociar sustancialmente todas las palabras de datos basadas en M bits, empezando con la palabra de datos de entrada menos significativa en un orden creciente, a las palabras de código clasificadas del grupo de códigos, empezando con la palabra de código que tiene el mayor valor absoluto de DSV, para formar la primera subtabla,
- (3)
- asociar palabras de código restantes del grupo de códigos, empezando con la palabra de código que tiene un valor absoluto grande de DSV opuesto en signo al de la DSV asociada con las palabras de código de la primera subtabla, a un número respectivo de palabras de datos de entrada consecutivas empezando con la palabra de datos de entrada menos significativa en un orden creciente para formar la segunda subtabla.
2. El método de modulación de señales según la
reivindicación 1, en el que la tabla de conversión incluye el valor
de estado (S) asociado a cada palabra de código y que indica qué
grupo de códigos (T1, T2, T3, T4) ha de utilizarse para obtener la
siguiente palabra de código después de que se utilizó un grupo de
códigos para obtener una palabra de código actual.
3. El método de modulación de señales según la
reivindicación 1 ó 2, en el que el segundo paso comprende los pasos
de:
juzgar (S3) si los datos de entrada son o no
datos incluidos entre primeros datos de entrada y segundos datos de
entrada que están asociados a la primera y segunda subtablas,
comparar (S6) una variación de suma digital
acumulativa calculada por un código obtenido en la primera subtabla
con una variación de suma digital acumulativa calculada por un
código obtenido en la segunda subtabla cuando se juzgue que los
datos de entrada están incluidos entre los primeros datos de entrada
y los segundos datos de entrada,
y
y
seleccionar (S8, S9) un código obtenido en una u
otra de las tablas que tenga la variación de suma digital
acumulativa más pequeña.
4. El método de modulación de señales según la
reivindicación 3, en el que el segundo paso comprende además el paso
(S7) de obtener un código con referencia a la primera subtabla
cuando se juzgue que los datos de entrada no están incluidos entre
los primeros datos de entrada y los segundos datos de entrada.
5. El método de modulación de señales según la
reivindicación 3 ó 4, en el que el segundo paso comprende además el
paso (S11) de actualizar la variación de suma digital
acumulativa.
6. El método de modulación de señales según una
cualquiera de las reivindicaciones 1 a 5, en el que el segundo paso
comprende además el paso de retener el valor de estado (S).
7. El método de modulación de señales según una
cualquiera de las reivindicaciones 1 a 6, en el que cada uno de
dichos grupos de códigos está formado por una tabla tal que la
cadena de códigos de la misma satisface reglas de modulación de una
longitud de onda mínima de 3T y una longitud de onda máxima de 11T,
representado T un ciclo de un reloj de canal,
indicando el valor de estado (S) qué grupo de
códigos ha de seleccionarse para que la cadena de códigos satisfaga
las reglas de modulación.
8. El método de modulación de señales según una
cualquiera de las reivindicaciones 1 a 7, en el que cada una de
dichas subtablas primera y segunda está constituida por cuatro
grupos de códigos con grupos de códigos primero a cuarto, tomando el
valor de estado (S) valores de 1 a 4 en cada una de las
subtablas.
9. El método de modulación de señales según la
reivindicación 8, en el que un primer grupo de códigos (T1) está
constituido por códigos que comienzan con al menos dos
"0s".
10. El método de modulación de señales según la
reivindicación 8 ó 9, en el que un segundo grupo de códigos (T2)
está constituido por códigos que comienzan con un máximo de cinco
"0s", siendo "0" un primer bit a partir del bit más
significativo (MSB) del código y un cuarto bit a partir del bit
menos significativo (LSB) del código.
11. El método de modulación de señales según una
cualquiera de las reivindicaciones 8 a 10, en el que un tercer grupo
de códigos (T3) está constituido por grupos que comienzan con el
máximo de cinco "0s", siendo "1" uno o ambos de un primer
bit a partir del bit más significativo (MSB) del código y un cuarto
bit a partir del bit menos significativo (LSB) del código.
12. El método de modulación de señales según una
cualquiera de las reivindicaciones 8 a 11, en el que un cuarto grupo
de códigos (T4) está constituido por códigos que comienza con
"1" o "01".
13. El método de modulación de señales según la
reivindicación 9, en el que, cuando el código actual termina con
"1" o "10", los valores de estado (S) pasan a ser 1,
seleccionándose un código siguiente en el primer grupo de
códigos.
14. El método de modulación de señales según la
reivindicación 11, en el que, cuando el código actual termina con
dos a cinco "0s", el valor de estado pasa a ser 2 ó 3,
seleccionándose un valor siguiente en el grupo de códigos segundo o
tercero.
15. El método de modulación de señales según la
reivindicación 12, en el que, cuando el código actual termina con
seis a nueve "0s", el valor de estado pasa a ser 4,
seleccionándose un código siguiente en el cuarto grupo de
códigos.
16. El método de modulación de señales según la
reivindicación 13, en el que se selecciona en el primer grupo de
códigos un código que sigue un patrón de sincronismo.
17. El método de modulación de señales según la
reivindicación 7, en el que cada uno de los varios grupos de códigos
tiene una porción a la que se asigna el mismo código para datos de
entrada diferentes, teniendo el mismo código valores de estado
diferentes.
18. El método de modulación de señales según la
reivindicación 7, en el que los varios grupos de códigos tienen
porciones a las que se asigna el mismo código para los mismos datos
de entrada, teniendo el mismo código asignado el mismo valor de
estado.
19. El método de modulación de señales según una
cualquiera de las reivindicaciones 1 a 18, en el que se asigna un
código que tiene un menor valor absoluto de variante de la variación
de la suma digital a datos distintos de datos en la porción
duplexada de la primera subtabla de la tabla de conversión.
20. Un método de desmodulación de señales para
convertir inversamente una palabra de código de entrada basada en N
bits a fin de generar una palabra de datos basada en M bits, en
donde M y N son números enteros que tienen una relación de M < N,
comprendiendo el método:
un primer paso (S21) de recibir la palabra de
código de entrada basada en N bits,
un segundo paso S22..S23) de convertir
inversamente la palabra de código de entrada basada en N bits en la
palabra de datos basada en M bits de acuerdo con una tabla de
conversión inversa, en donde la tabla de conversión inversa
comprende varios grupos de códigos (T1, T2, T3, T4) que proporcionan
la misma palabra de datos para palabras de código de entrada
diferentes, se selecciona uno de los grupos de códigos en respuesta
a un valor de estado de modo que se satisfaga la restricción RLL,
cada grupo de códigos consiste en una primera y una segunda
subtablas, se duplexan las palabras de datos de entrada de la
segunda subtabla sin una parte de las palabras de datos de entrada
de la primera subtabla, y se selecciona una de la primera subtabla y
la segunda subtabla para reducir una DSV acumulativa cuando se
dispone una palabra de datos de entrada en una porción duplexada,
pudiendo obtenerse las subtablas mediante las acciones de
- (1)
- clasificar las palabras de código en un grupo de códigos de modo que haya una progresión general de la variación de suma digital (DSV) para las palabras de código,
- (2)
- asociar sustancialmente todas las palabras de datos basadas en M bits, empezando con la palabra de datos de entrada menos significativa en un orden creciente, a las palabras de código clasificadas del grupo de códigos, empezando con la palabra de código que tiene el mayor valor absoluto de DSV, para formar la primera subtabla,
- (3)
- asociar palabras de código restantes del grupo de códigos, empezando con la palabra de código que tiene un valor absoluto grande de DSV opuesto en signo al de la DSV asociada con las palabras de código de la primera subtabla, a un número respectivo de palabras de datos de entrada consecutivas empezando con la palabra de datos de entrada menos significativa en un orden creciente para formar la segunda subtabla.
21. El método de desmodulación de señales según
la reivindicación 20, en el que las subtablas primera y segunda
incluyen porciones a las que se asignan palabras de datos diferentes
para la misma palabra de código de entrada.
22. El método de desmodulación de señales según
la reivindicación 21, en el que la misma palabra de código de
entrada a la que se asignan palabras de datos diferentes pertenece
al mismo grupo de códigos.
23. El método de desmodulación de señales según
la reivindicación 20 ó 21, en el que el segundo paso comprende los
pasos de:
juzgar (S23) si la palabra de código de entrada
es descodificable o no de forma singular con referencia a la tabla
de conversión inversa,
leer (S25) una palabra de código siguiente a la
palabra de código de entrada que se está descodificando actualmente
y verificar (S26) un estado de la palabra de código siguiente cuando
se juzgue que la palabra de código de entrada no es descodificable
de forma singular, y
juzgar (S27) una palabra de datos de salida para
la palabra de código de entrada que se está descodificando
actualmente de acuerdo con el estado de la palabra de código de
entrada siguiente.
24. El método de desmodulación de señales según
una cualquiera de las reivindicaciones 20 a 23, en el que la palabra
de código de entrada satisface reglas de modulación de una longitud
de onda mínima de 3T y una longitud de onda máxima de 11T,
representando T un ciclo de un reloj de canal.
25. El método de desmodulación de señales según
una cualquiera de las reivindicaciones 20 a 24, en el que cada una
de las subtablas primera y segunda está constituida por cuatro
grupos de códigos con grupos de códigos primero a cuarto (T1, T2,
T3, T4), estando constituido cada uno de los grupos de códigos por
códigos que satisfacen reglas predeterminadas.
26. El método de desmodulación de señales según
la reivindicación 25, en el que algunos códigos incluidos en el
primer grupo de códigos comienzan con al menos dos "0s".
27. El método de desmodulación de señales según
la reivindicación 25, en el que algunos códigos incluidos en el
segundo grupo de códigos comienzan con el máximo de cinco "0s",
siendo "0" un primer bit a partir del bit más significativo
(MSB) del código y un cuarto bit a partir del bit menos
significativo (LSB) del código.
28. El método de desmodulación de señales según
la reivindicación 27, en el que algunos códigos incluidos en el
tercer grupo de códigos comienzan con el máximo de cinco "0s",
siendo "1" uno o ambos de un primer bit a partir del bit más
significativo (MSB) del código y un cuarto bit a partir del bit
menos significativo (LSB) del código.
29. El método de desmodulación de señales según
la reivindicación 25, en el que algunos códigos incluidos en el
cuarto grupo de códigos comienzan con "1" o "01".
30. El método de desmodulación de señales según
una cualquiera de las reivindicaciones 20 a 29, en el que se asigna
un código que tiene un menor valor absoluto de variante de la
variación de la suma digital a datos distintos de datos en la
porción duplexada de la primera subtabla de la tabla de conversión
inversa.
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