EP1929518A1 - Procede de fabrication de circuits en couches minces en silicium amorphe et polycristallin - Google Patents

Procede de fabrication de circuits en couches minces en silicium amorphe et polycristallin

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Publication number
EP1929518A1
EP1929518A1 EP06793054A EP06793054A EP1929518A1 EP 1929518 A1 EP1929518 A1 EP 1929518A1 EP 06793054 A EP06793054 A EP 06793054A EP 06793054 A EP06793054 A EP 06793054A EP 1929518 A1 EP1929518 A1 EP 1929518A1
Authority
EP
European Patent Office
Prior art keywords
amorphous silicon
transistor
gate
layer
silicon
Prior art date
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Withdrawn
Application number
EP06793054A
Other languages
German (de)
English (en)
Inventor
Walid Benzarti
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
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Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA filed Critical Commissariat a lEnergie Atomique CEA
Publication of EP1929518A1 publication Critical patent/EP1929518A1/fr
Withdrawn legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/425—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer having different crystal properties in different TFTs or within an individual TFT
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Definitions

  • the invention relates to the fabrication of thin film transistor electrical circuits (thin film transistor transistors), as used for example for active matrix display flat screens (liquid crystal displays or organic light-emitting diodes).
  • These screens generally use amorphous silicon transistors that are simple and inexpensive to produce.
  • the transistors are generally made according to the technique known as “bottom gate” or “gate at the bottom”, that is to say that the gate of the transistor is located below the channel between source and drain.
  • the manufacturing process uses few masks (3 or 4); it is well controlled and there are few defects; the threshold voltage of the transistors is fairly uniform spatially (from one transistor to another on the same plate); the leakage currents of the transistor in the off state are low.
  • This technology makes it possible to align the source and the drain with respect to the grid and thus gives lower recovery capabilities. It makes it possible to make both NMOS transistors and PMOS transistors.
  • the mobility of electrons in polycrystalline silicon is higher than in amorphous silicon.
  • the threshold voltage is stable during operation.
  • the number of masks is greater than for amorphous silicon transistors; the threshold voltages of the transistors are more spatially dispersed because of the variable particle size of the polycrystalline grains, and the leakage current of the transistor in the off state is larger.
  • polycrystalline silicon transistors for the matrix addressing circuits and especially for high current amplifiers.
  • drivers that drive the lines. They must be able to operate at high current (need for a high electronic mobility) and at high frequency (need for low recovery capabilities).
  • the logic control circuits of the matrix it is advantageous for the logic control circuits of the matrix to use complementary PMOS and NMOS transistors for consumption reasons.
  • the polycrystalline silicon transistors are therefore suitable for this use.
  • the transistor that maintains the charge across a storage capacitor in an individual pixel should preferably be an amorphous silicon transistor. The leakage current is indeed lower and the stored charge can be better preserved during the duration of a frame.
  • the aperture rate of the pixels may be better.
  • the capacitance of the liquid crystal is small, the gate-source or gate-drain overlap capacitance of the amorphous silicon transistor does not penalize the transient operation of the pixel.
  • US Patent 5,864,150, JP2002185005 and IEEE Transactions on Electron Devices, vol.43, No. 5, May 1995 disclose mixed amorphous / polycrystalline technologies; but these technologies have the disadvantage of leading to poorly optimized transistors, in particular because the polycrystalline silicon transistors are made in "bottom-gate” form, gate below the channel, whereas they would have better performances. 'they were made in the form of "top spoils", grid above.
  • the purpose of the invention is to propose a method for manufacturing thin-film transistors (TFTs) which makes it possible, with a particularly small number of masks, to produce both amorphous bottom-gate type silicon transistors and transistors. polycrystalline silicon type "top treats" on the same substrate.
  • a method for manufacturing thin-film transistors in amorphous silicon and in polycrystalline silicon is thus proposed on the same substrate, characterized in that a corresponding polycrystalline silicon island is first formed on the substrate. to a polycrystalline silicon transistor, then depositing a first electrically insulating layer and a first conductive layer, these two layers are etched in the same pattern so as to define simultaneously in the conductive layer a first insulated gate above the island and a second gate outside the island, depositing a second insulating layer forming a passivation layer above the first insulated grid forming gate insulator above the second gate, and then continuing the manufacture of the silicon transistor amorphous by steps comprising, among others, the deposition of intrinsic amorphous silicon to form the channel of the transistor in amorphous silicon above the second gate, the deposition of doped amorphous silicon in contact with the intrinsic amorphous silicon wherever it is present, to define a source and a drain on either side of this channel of the transistor; amorphous silicon, the de
  • an important feature of the manufacturing method according to the invention is that a polycrystalline silicon island is first formed with an insulated gate above the channel, and with the same gate conductive layer, forming the gate of an amorphous silicon transistor having a gate below the channel, before depositing an insulator which will form both a passivation layer for the gate transistor above the channel and an insulator between gate and channel of the transistor to grid below the channel.
  • intrinsic silicon silicon unintentionally doped, or little doped.
  • the source and the drain are in all cases much more heavily doped than the channel.
  • An etching mask is used to define the conductive interconnects; once the interconnections are defined, they serve as a mask to remove the more doped amorphous silicon where it is not protected by an interconnection.
  • the etching used is selective so as not to significantly attack the intrinsic amorphous silicon layer which serves as a channel.
  • An original thin-film circuit comprising on the same substrate at least two thin film transistors, one of which is a polycrystalline silicon transistor with a gate above the channel, and the other is an amorphous silicon transistor with gate below the channel, the grids of the two transistors being formed by two portions of a same conductive layer deposited one above a polycrystalline silicon island from which it is separated by a first portion of electrically insulating layer, the other above the substrate from which it is separated by a second portion of the same insulating layer.
  • the initial polycrystalline silicon deposition is in principle made as follows: intrinsic amorphous silicon deposition and then laser recrystallization.
  • step e the intrinsic amorphous silicon deposit is first made, then the doped amorphous silicon layer is deposited, and then the two layers are etched in the same pattern delimiting a corresponding island. to the amorphous transistor, and finally the vias are engraved in the second insulating layer.
  • step e the vias are first etched in the second insulating layer, followed by the deposition of an intrinsic amorphous silicon layer, then the etching of this layer, and then doped amorphous silicon and a conductive layer, and these two layers are etched in the same pattern defining the interconnections.
  • step e the deposition of the intrinsic amorphous silicon is first carried out, then doped amorphous silicon is deposited, then both these layers and the insulating layer are etched to open vias.
  • the invention is particularly applicable to a liquid crystal display or a light-emitting diode screen whose amorphous silicon transistors constitute an active element of each pixel and whose polycrystalline silicon transistors are used to control the lines of the screen.
  • Each pixel may comprise not only an amorphous silicon transistor for applying and then maintaining an electrical charge on a storage capacitor, but also a polycrystalline silicon transistor serving for example to ensure the passage of a constant current in a light emitting diode associated with this pixel.
  • FIGS. 5 to 9 represent the continuation of the operations in a first variant of implementation
  • FIGS. 15 to 17 represent the operations that follow FIG. 5 in a third variant of implementation.
  • FIG. 1 shows the substrate 10 of a display screen on which it is desired to make at least three types of elements which are respectively a polycrystalline silicon transistor in a zone Zp of the substrate, an amorphous silicon transistor in a zone Za, and a capacity in a zone Zc.
  • the substrate 10 will generally be glass, but it may also be plastic, stainless steel, silicon, etc. It is preferably covered, prior to any other operation, a buffer layer (having a planarization function and / or physical-chemical barrier) not shown, for example silicon oxide.
  • a buffer layer having a planarization function and / or physical-chemical barrier not shown, for example silicon oxide.
  • a silicon layer is uniformly deposited on the substrate, which will be used to manufacture the polycrystalline silicon transistor, and this layer is etched to leave a silicon island 12 in the zone Zp but not in the zones Za and Zc.
  • the silicon is first deposited in amorphous form, for example to a thickness of about 80 nanometers; then it is crystallized by laser and takes the form of polycrystalline silicon; it is then etched through a first mask in the shape of the desired island ( Figure 1). Silicon is little or very little doped, or almost intrinsic.
  • a first insulating layer 14 is then deposited uniformly on the substrate, which will act as a gate insulator for the polycrystalline silicon transistor (FIG. 2); the layer 14 may be of silicon oxide with a thickness of about 100 nanometers. Then a first conductive layer 16, preferably metallic, is deposited which will constitute the gate of the amorphous silicon transistor as well as the gate of the polycrystalline silicon transistor.
  • the layer 16 may be aluminum, about 200 nanometers thick.
  • the first conducting layer 16 is etched through a second mask which defines at the same time: a gate Gp of the polycrystalline silicon transistor, in the zone Zp, above the island 12 and isolated from the island by the oxide layer 14, the island overflowing on either side of this gate ,
  • the first insulating layer 14 is then removed by selective etching where it is no longer protected by the grid pattern.
  • a pattern of grids Gp, Ga, Gc made in the same aluminum layer 16 (FIG. 3) is obtained, the gate Gp being isolated from the polycrystalline silicon by a gate insulator consisting of a portion of silicon oxide layer 14.
  • the source and the drain of the polycrystalline silicon transistor are then formed by doping the island 12 where it is not protected by the gate Gp. Doping is preferably done by ion implantation.
  • the implanted impurity is of type N if one wants to make NMOS transistors, or of type P if one wants to make PMOS transistors.
  • the polycrystalline silicon transistor is at this stage almost complete since it comprises a source and a doped silicon drain, a semiconductor channel in silicon with very little doping between source and drain, and an insulated gate above the channel.
  • a uniform layer of insulator 18 (second insulating layer) which covers the polycrystalline silicon transistor with its gate Gp and which covers the gate Ga and the armature Gc is then deposited (FIG.
  • the insulator layer 18 serves as a protection layer (passivation) for the polycrystalline silicon transistor, and serves as a gate insulator layer (between gate and channel) for the amorphous silicon transistor. It also serves as a dielectric to the Zc zone capacity.
  • the layer 18 may be made of silicon nitride or silicon oxide, or a combination of both, for example with a thickness of about 300 nanometers.
  • these four operations include an intrinsic or slightly doped amorphous silicon layer, the etching of this layer in an area protruding on either side of the Ga gate of the amorphous transistor, the deposition of a doped amorphous silicon layer, and the opening vias through the entire thickness of the second insulating layer
  • An insulating layer 18 is deposited uniformly (FIG. 5) on a first layer of amorphous silicon 20 which is very lightly doped, even intrinsic or quasi-intrinsic (a: Si i). And this deposition is followed by a deposit of a layer 22 of doped N-type silicon (a: Si n +).
  • amorphous silicon continues in the same frame, adding in the precursor gases an N-type impurity (arsenic). Then successively etching these two layers 22 and 20, using a third mask whose pattern defines a silicon island corresponding to the amorphous silicon transistor. The etching of the two layers is done with a product which attacks the silicon and which does not attack the insulator 18.
  • FIG. 6 represents the substrate at this stage, with a silicon island (amorphous silicon having little doping coated with more doped amorphous silicon) above the gate Ga, overflowing sufficiently on either side of the grid for can constitute a source and a drain on both sides of the grid.
  • the amorphous silicon transistor is not realized because the doped silicon layer is uniform throughout the island: there is no channel yet.
  • the following operation (FIG. 7) consists in opening vias 24 in the insulating layer 18, over the entire thickness thereof, mainly for stripping contact pads on the source and the drain of the transistor. polycrystalline silicon. It also takes advantage of this operation to open vias 26 in the form of isolation trenches where the insulation directly covers the substrate 10. These trenches can for example completely surround each of the amorphous transistors to isolate them from other transistors. This is intended to prevent current leakage through the insulation from one transistor to another. Only one via 26 has been shown in Figure 7 to simplify the figure. A fourth mask is used for this operation.
  • a second conductive layer 28 which is in principle metallic, for example made of molybdenum and approximately 300 nanometers thick, is deposited uniformly (FIG. 8).
  • the deposit fills the vias 24 and 26 open in the insulator 18 and comes into contact with the source and the drain of the polycrystalline silicon transistor Zp zone. It also comes into contact with the doped silicon layer 22 over the entire surface thereof, that is to say over the entire surface corresponding to the amorphous silicon transistor.
  • the next step ( Figure 9) is to etch the metal layer
  • the source contact and the drain contact of each transistor are separated; the layer is thus eliminated above the gate Gp and above the gate Ga.
  • the conductive layer 28 is kept above the armature Gc, to constitute the second armature of the capacitance of the zone Zc. , separated from the first by the insulator 18.
  • the last step (FIG. 9 again) consists in forming the channel of the amorphous transistor, by eliminating the doped silicon layer 22 of the N + type where it is not protected by the conducting layer, that is to say above the gate Ga of the amorphous silicon transistor. This elimination is done by selective chemical etching with an etching product that attacks the N + type doped silicon faster than the intrinsic silicon. This makes it possible to keep only the layer 20 of intrinsic amorphous silicon above the gate Ga. It is this layer which serves as a semiconductor channel with little doping between two zones of doped N + silicon, covered with metal 28, which form a source and a drain of the transistor.
  • the gate Ga is located below this channel, and the insulator 18 serves as gate insulator to the amorphous silicon transistor which is now complete.
  • the entire circuit has been realized using five masks if the polycrystalline silicon transistors are of a single type. If NMOS and PMOS transistors are to be provided on the same substrate, an additional mask must be used, but it is a mask that does not require high precision (overall masking of P-type transistors during N implantation and complementary global masking of N type transistors during implantation P).
  • FIG. 10 Second Embodiment
  • the vias are in the same places: they define the areas where it is later necessary to drill or interrupt the insulating layer to replace it with a conductive layer.
  • the vias 24 define the areas of contact with the source and the drain of the polycrystalline silicon transistor Zc zone; the vias 26 define the isolation trenches between transistors ( Figure 10).
  • the mask used in this masking operation is a mask similar to the fourth mask of the first embodiment.
  • the amorphous silicon 20 intrinsic or very weakly doped a: Si (i) is then deposited (FIG. 11). But we do not continue the deposition with doped silicon.
  • the amorphous silicon is etched, through a mask which is the analogue of the third mask of the first embodiment, to define islands of silicon which correspond to the amorphous silicon transistor to be produced (FIG. 12).
  • the amorphous silicon is removed in the zones Zp and Zc.
  • the N-type doped amorphous silicon is deposited in the form of a uniform layer 22a: Si (n +). And this deposition is followed by the deposition of the second conducting layer 28, made of metal, for example molybdenum (FIG. 13).
  • the metallic layer 28 is etched according to the pattern of interconnections to be made, by eliminating this layer, especially above the gate Gp of the transistor.
  • Source contacts and drain contacts are defined for all transistors, higher capacity frames, and interconnections ( Figure 14).
  • the last step (FIG. 14 again) consists in eliminating the N-type doped silicon wherever it is no longer protected by the second conductive layer, that is to say above the Gp gate, above Ga grid, and in all areas that do not correspond to a circuit interconnection.
  • the doped silicon of the layer 22 remains where it is covered by the second conductive layer 28.
  • the elimination of the doped silicon must again be carried out with a selective etching product which does not attack or almost not the undoped amorphous silicon layer where it is present (zone Za) and not protected by the second conductive layer 28.
  • the undoped amorphous silicon layer which remains above the gate Ga constitutes the semiconductor channel of the amorphous silicon transistor between an N + type source and an N + type drain (layer 22); this transistor has its gate located below the channel, and the insulator 18 is the gate insulator. Note that in this embodiment it is not necessary to doping the silicon of the island 12 on either side of the gate Gp in the step shown in FIG. 3, whereas this operation was necessary in FIG. the first embodiment. In the second embodiment, as can be seen in FIGS. 13 and 14, it is sufficient to use the doping of the silicon of the layer 22 as a dopant source for the source and the drain of the polycrystalline silicon transistor since the layer 22 is in contact with the source and the drain, which is not the case in the first embodiment.
  • FIG. 5 which is therefore common to the first and third embodiments, in which double silicon deposition was performed: layer 20 of amorphous silicon undoped or very lightly doped, a: Si (i), followed by a N-type doped silicon layer 22 [a: Si (n +)]
  • the silicon of the layers 20 and 22 remains on both the islands corresponding to the amorphous silicon transistors and in all the areas that are not vias.
  • a trench 26 is shown on each side of the amorphous silicon transistor because in this case it is necessary to have a trench all around the island defining this transistor, unlike the first two modes of implementation. or the trenches 26 and the semiconductor islands of amorphous transistors could be defined separately.
  • the following step consists in uniformly depositing the second conductive layer 28 (FIG. 16) which fills the vias and comes into contact with the source and the drain of the polycrystalline transistor but also with the future source and drain of the amorphous transistor.
  • the metal layer 28 is etched according to the pattern of interconnections to be made, by eliminating this layer, in particular above the gate Gp of the polycrystalline silicon transistor and above the gate Ga of the silicon transistor. amorphous. It is not eliminated above the Gc armature of the capacity. Thus, source contacts and drain contacts are defined for all transistors, higher capacity frames, and interconnections.
  • the last step (FIG. 17 again) consists in eliminating the N-type doped silicon wherever it is no longer protected by the second conducting layer, that is to say above the Gp gate, above grid Ga, and in all areas that do not correspond to an interconnection of circuit.
  • the doped silicon of the layer 22 remains where it is covered by the second conductive layer 28.
  • the undoped amorphous silicon layer which remains above the gate Ga constitutes the semiconductor channel of the amorphous silicon transistor, between an N + type source and an N + type drain, and this transistor has its gate located below the gate.
  • channel and the insulator 18 is the gate insulator.
  • amorphous silicon remains above the passivation layer 18 of the polycrystalline silicon transistor, between the source and drain contacts.
  • This solution assumes that the amorphous silicon of the layer 20 is very lightly doped so that there is the least possible leakage current in this layer between the source and the drain of the polycrystalline silicon transistor.
  • this portion of amorphous silicon must be removed, either after this step or after or before the step of FIG. 15, and this requires a mask that protects the zones Zc at least during this elimination.
  • the invention is particularly applicable to a display screen having at least one amorphous silicon transistor in each pixel and having polycrystalline silicon transistors for controlling the lines of the screen.
  • Liquid crystal (LCD) or light-emitting diode (LED, OLED) screens can advantageously use the invention.
  • It is also applicable to transistors inside the same pixel when the pixel comprises two transistors, one of which is preferably in amorphous silicon because it must preserve as much as possible the charge stored on a capacitor for a duration weft, and the other is polycrystalline silicon because it must provide a constant current or higher.
  • the first transistor has its gate connected to a line selection conductor, its drain connected to a column conductor which applies a potential corresponding to the data to display, and its source connected to the gate of the second transistor.
  • the second transistor has its drain carried to a supply potential, its source connected to a light emitting diode which is also connected to a mass.
  • Storage capacity is connected between the source of the first transistor and the ground. For the lighting of the diode, the storage capacity maintains a sufficient potential level during a frame to make the second transistor conductive.
  • the second transistor supplies the diode with the constant current required for its ignition.
  • the first transistor is then amorphous silicon; the second is polycrystalline silicon; the storage capacity is made by the first conductive layer which forms the gates of the two transistors, by the insulating layer which forms the gate insulator of the amorphous silicon transistor, and by the second conductive layer which forms the source and drain contacts of the two transistors.

Landscapes

  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

L'invention concerne la fabrication de transistors en couche mince en silicium amorphe et en silicium polycristallin sur un même substrat. On forme un îlot de silicium polycristallin (12), on dépose une couche isolante (14) et une première couche conductrice (16), on grave ces deux couches selon un même motif de manière à définir simultanément une première grille isolée au-dessus de l'îlot et une deuxième grille en dehors de l'îlot. On dope le silicium polycristallin pour former la source et le drain d'un premier transistor en silicium polycristallin (grille au-dessus du canal). On dépose une couche isolante (18) formant isolant de grille d'un transistor en silicium amorphe (grille au-dessous du canal). Puis on poursuit la fabrication du transistor en silicium amorphe par des dépôts et gravures de silicium amorphe non dopé (20) et de silicium dopé (22), une gravure de la couche isolante (18), un dépôt et une gravure de métal d'interconnexion (28). Application aux écrans de visualisation (LCD, LED, OLED).

Description

PROCEDE DE FABRICATION DE CIRCUITS EN COUCHES MINCES EN SILICIUM AMORPHE ET POLYCRISTALLIN
L'invention concerne la fabrication de circuits électriques à transistors en couche mince (transistors TFT, de l'anglais thin film transistors), tels qu'on en utilise par exemple pour les écrans plats de visualisation à matrice active (écrans à cristaux liquides ou à diodes électroluminescentes organiques).
Ces écrans utilisent généralement des transistors en silicium amorphe qui sont simples et peu coûteux à réaliser. Les transistors sont réalisés en général selon la technique dite "bottom gâte" ou "grille en bas", c'est-à-dire que la grille du transistor est située au-dessous du canal entre source et drain. Le procédé de fabrication utilise peu de masques (3 ou 4) ; il est bien maîtrisé et il y a peu de défauts ; la tension de seuil des transistors est assez uniforme spatialement (d'un transistor à l'autre sur une même plaque) ; les courants de fuite du transistor dans l'état bloqué sont faibles.
Mais cette technologie présente quelques inconvénients et en particulier la mobilité trop faible des électrons dans le silicium amorphe, les capacités élevées de recouvrement entre grille et drain et entre grille et source, la variation de tension de seuil au cours du fonctionnement du transistor (vieillissement par dégradation de l'isolant de grille), et enfin l'impossibilité de faire des transistors de type PMOS (mobilité trop faible des porteurs des trous dans le silicium amorphe). Ces inconvénients rendent ces transistors difficilement utilisables pour certaines fonctions dans les écrans, notamment les fonctions de commande, mais aussi la fonction de commutation de courant à l'intérieur du pixel pour les écrans à diodes électroluminescentes. Une autre voie technologique a consisté à réaliser des transistors en silicium polycristallin (qui est du silicium amorphe recristallisé par laser), avec la grille au-dessus du canal (en anglais : "top gâte"). Cette technologie permet d'aligner la source et le drain par rapport à la grille et donne donc de plus faibles capacités de recouvrement. Elle permet de faire aussi bien des transistors NMOS que des transistors PMOS. La mobilité des électrons dans le silicium polycristallin est plus élevée que dans le silicium amorphe. La tension de seuil est stable pendant le fonctionnement.
Mais le nombre de masques est plus important que pour les transistors en silicium amorphe ; les tensions de seuil des transistors sont plus dispersées spatialement à cause de la granulométrie variable des grains de polycristal, et le courant de fuite du transistor dans l'état bloqué est plus important.
Les avantages et inconvénients de ces deux types de technologies sont dans une certaine mesure complémentaires et il peut être souhaitable de disposer des deux types de transistors sur un même substrat.
A titre d'exemple, dans le cas d'un écran à cristaux liquides, on peut souhaiter utiliser des transistors en silicium polycristallin pour les circuits d'adressage de la matrice et surtout pour les amplificateurs à fort courant
("drivers") qui pilotent les lignes. Ils doivent pouvoir fonctionner à fort courant (nécessité d'une mobilité électronique importante) et à haute fréquence (nécessité de faibles capacités de recouvrement). De plus, il est avantageux que les circuits logiques de commande de la matrice utilisent des transistors complémentaires PMOS et NMOS pour des raisons de consommation. Les transistors en silicium polycristallin se prêtent donc bien à cette utilisation. Inversement, le transistor qui maintient la charge aux bornes d'une capacité de stockage dans un pixel individuel devrait être de préférence un transistor en silicium amorphe. Le courant de fuite est en effet plus faible et la charge stockée peut être mieux conservée pendant la durée d'une trame. D'ailleurs, si la charge est mieux conservée on peut se contenter d'une capacité de plus petite taille pour stocker cette charge ; par conséquent, comme la capacité de stockage utilise de l'espace au détriment des électrodes qui définissent l'image, le taux d'ouverture des pixels peut être meilleur. Enfin, la capacité du cristal liquide étant faible, la capacité de recouvrement grille-source ou grille-drain du transistor en silicium amorphe ne pénalise pas le fonctionnement transitoire du pixel.
C'est pourquoi on a essayé de proposer de réaliser sur un même substrat à la fois des transistors en silicium amorphe et des transistors en silicium polycristallin, de sorte que les transistors en silicium amorphe soient utilisés pour les fonctions où ils sont plus avantageux et les transistors en silicium polycristallin soient utilisés pour les fonctions où les transistors en silicium amorphe sont moins avantageux.
Le brevet US 5 864 150, le brevet JP2002185005 et l'article IEEE Transactions on Electron Devices, vol.43, N°5, Mai 1995 décrivent des technologies mixtes amorphe/polycristallin ; mais ces technologies ont l'inconvénient d'aboutir à des transistors mal optimisés, notamment du fait que les transistors en silicium polycristallin sont réalisés sous forme "bottom gâte", grille au-dessous du canal, alors qu'ils auraient de meilleures performances s'ils étaient réalisés sous forme "top gâte", grille au-dessus. L'invention a pour but de proposer un procédé de fabrication de transistors en couche mince (TFT) qui permette, avec un nombre de masques particulièrement faible, de réaliser à la fois des transistors en silicium amorphe de type "bottom gâte" et des transistors en silicium polycristallin de type "top gâte" sur le même substrat. Selon l'invention, on propose donc un procédé de fabrication de transistors en couche mince en silicium amorphe et en silicium polycristallin sur un même substrat, caractérisé par le fait que l'on forme d'abord sur le substrat un îlot de silicium polycristallin correspondant à un transistor en silicium polycristallin, puis on dépose une première couche électriquement isolante et une première couche conductrice, on grave ces deux couches selon un même motif de manière à définir simultanément dans la couche conductrice une première grille isolée au-dessus de l'îlot et une deuxième grille en dehors de l'îlot, on dépose une deuxième couche isolante formant couche de passivation au dessus de la première grille isolée et formant isolant de grille au-dessus de la deuxième grille, puis on poursuit la fabrication du transistor en silicium amorphe par des étapes comprenant, entre autres, le dépôt de silicium amorphe intrinsèque pour constituer le canal du transistor en silicium amorphe au-dessus de la deuxième grille, le dépôt de silicium amorphe dopé en contact avec le silicium amorphe intrinsèque partout où ce dernier est présent, pour définir une source et un drain de part et d'autre de ce canal du transistor en silicium amorphe, le dépôt sur la couche de silicium amorphe dopée d'une deuxième couche conductrice avec des contacts sur les sources et drains des différents transistors, la gravure de la deuxième couche conductrice, et l'élimination de la couche de silicium amorphe dopée sous-jacente là où elle n'est pas protégée par la deuxième couche conductrice, avec un produit d'attaque sélectif qui attaque peu le silicium amorphe intrinsèque.
En d'autres mots, une particularité importante du procédé de fabrication selon l'invention est qu'on forme d'abord un îlot de silicium polycristallin avec une grille isolée au-dessus du canal, et, avec la même couche conductrice de grille, on forme la grille d'un transistor en silicium amorphe à grille au-dessous du canal, avant de déposer un isolant qui formera à la fois couche de passivation pour le transistor à grille au-dessus du canal et isolant entre grille et canal du transistor à grille au-dessous du canal.
Par silicium intrinsèque on entend du silicium non intentionnellement dopé, ou bien peu dopé. La source et le drain sont dans tous les cas bien plus fortement dopés que le canal. Un masque de gravure est utilisé pour définir les interconnexions conductrices ; une fois que les interconnexions sont définies, elles servent de masque pour éliminer le silicium amorphe plus dopé là où il n'est pas protégé par une interconnexion. La gravure utilisée est sélective pour ne pas attaquer significativement la couche de silicium amorphe intrinsèque qui sert de canal. On aboutit à un circuit en couche mince original, comprenant sur un même substrat au moins deux transistors en couche mince dont l'un est un transistor en silicium polycristallin à grille au-dessus du canal et l'autre est un transistor en silicium amorphe à grille au-dessous du canal, les grilles des deux transistors étant formées par deux portions d'une même couche conductrice déposée l'une au-dessus d'un îlot de silicium polycristallin dont elle est séparée par une première portion de couche électriquement isolante, l'autre au-dessus du substrat dont elle est séparée par une deuxième portion de la même couche isolante.
Si on explicite plus en détail les étapes principales du procédé de fabrication selon l'invention, on a les opérations suivantes : a) formation d'une couche de silicium polycristallin sur le substrat et gravure de cette couche pour laisser subsister au moins un îlot correspondant à un transistor polycristallin ; b) dépôt d'une première couche électriquement isolante et d'une première couche conductrice ; c) gravure de la couche conductrice et de la première couche isolante pour laisser subsister au moins une grille de transistor polycristallin au-dessus de l'îlot et au moins une grille d'un transistor amorphe en dehors de l'îlot ; d) dépôt d'une deuxième couche isolante constituant l'isolant de grille du transistor amorphe ; e) un groupe d'opérations qui comprennent au moins le dépôt d'une couche de silicium amorphe intrinsèque, la gravure de cette couche dans une zone débordant de part et d'autre de la grille du transistor amorphe, le dépôt de silicium amorphe dopé en contact avec la couche de silicium amorphe partout où elle est présente, et l'ouverture de vias à travers toute l'épaisseur de la deuxième couche isolante ; f) dépôt d'une deuxième couche conductrice, en principe métallique, et gravure de cette couche pour définir des interconnexions et des contacts de source et drain de part et d'autre d'une zone de canal au- dessus de la grille du transistor amorphe ainsi que des contacts de source et drain de part et d'autre d'une zone de canal au-dessous de la grille du transistor en silicium polycristallin ; g) élimination de la couche de silicium amorphe dopé là où elle n'est pas protégée par la deuxième couche conductrice.
Avec ce procédé, on peut réaliser à la fois un transistor en silicium polycristallin à grille au-dessus du canal et un transistor en silicium amorphe à grille au-dessous du canal, avec un très petit nombre d'étapes de masquage. On peut en même temps définir des capacités dont les armatures sont des portions superposées de la première et de la deuxième couches conductrices, et dont le diélectrique est une portion de la deuxième couche isolante.
Le dépôt initial de silicium polycristallin est en principe fait de la manière suivante : dépôt de silicium amorphe intrinsèque puis recristallisation par laser.
De préférence, après la formation de la grille du transistor en silicium polycristallin (après l'étape c), on effectue une implantation ionique d'impuretés correspondant au type de transistor NMOS ou PMOS à réaliser. Dans un premier mode de réalisation, à l'étape e, on effectue en premier le dépôt de silicium amorphe intrinsèque, puis le dépôt de la couche de silicium amorphe dopé, puis la gravure de ces deux couches selon un même motif délimitant un îlot correspondant au transistor amorphe, et enfin on grave les vias dans la deuxième couche isolante.
Dans un deuxième mode de réalisation, à l'étape e, on effectue en premier la gravure des vias dans la deuxième couche isolante, puis le dépôt d'une couche de silicium amorphe intrinsèque, puis la gravure de cette couche, puis on dépose du silicium amorphe dopé et une couche conductrice, et on grave ces deux couches selon un même motif définissant les interconnexions.
Dans un troisième mode de réalisation, à l'étape e, on effectue en premier le dépôt du silicium amorphe intrinsèque, puis on dépose du silicium amorphe dopé, puis on grave à la fois ces deux couches et la couche isolante pour ouvrir des vias.
L'invention est particulièrement applicable à un écran à cristaux liquides ou un écran à diodes électroluminescentes dont les transistors en silicium amorphe constituent un élément actif de chaque pixel et dont les transistors en silicium polycristallin servent à la commande des lignes de l'écran. Chaque pixel peut comporter non seulement un transistor en silicium amorphe servant à appliquer puis maintenir une charge électrique sur une capacité de stockage, mais aussi un transistor en silicium polycristallin servant par exemple à assurer le passage d'un courant constant dans une diode électroluminescente associée à ce pixel.
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels :
- les figures 1 à 4 représentent les premières étapes du procédé de fabrication selon l'invention ;
- les figures 5 à 9 représentent la suite des opérations dans une première variante de mise en œuvre ;
- les figures 10 à 14 représentent la suite des figures 1 à 4 dans une deuxième variante de mise en oeuvre ; - les figures 15 à 17 représentent les opérations qui suivent la figure 5 dans une troisième variante de mise en œuvre.
On va décrire d'abord les étapes de fabrication essentielles de l'invention, qui sont communes aux différentes variantes, ceci en référence aux figures 1 à 4.
Sur la figure 1 , on a représenté le substrat 10 d'un écran de visualisation sur lequel on cherche à faire au moins trois types d'éléments qui sont respectivement un transistor en silicium polycristallin dans une zone Zp du substrat, un transistor en silicium amorphe dans une zone Za, et une capacité dans une zone Zc.
Le substrat 10 sera en général en verre, mais il peut être aussi en matière plastique, en inox, en silicium, etc. Il est de préférence recouvert, préalablement à toute autre opération, d'une couche tampon (ayant une fonction de planarisation et/ou de barrière physico-chimique) non représentée, par exemple en oxyde de silicium.
On dépose uniformément sur le substrat une couche de silicium qui servira à la fabrication du transistor en silicium polycristallin, et on grave cette couche pour laisser subsister un îlot de silicium 12 dans la zone Zp mais pas dans les zones Za et Zc. De préférence, le silicium est d'abord déposé sous forme amorphe, par exemple sur une épaisseur d'environ 80 nanomètres ; puis il est cristallisé par laser et prend la forme de silicium polycristallin ; il est ensuite gravé à travers un premier masque à la forme de l'îlot désiré (figure 1 ). Le silicium est peu ou très peu dopé, voire quasi- intrinsèque.
On dépose alors uniformément sur le substrat une première couche isolante 14 qui servira d'isolant de grille au transistor en silicium polycristallin (figure 2) ; la couche 14 peut être en oxyde de silicium d'une épaisseur d'environ 100 nanomètres. Puis on dépose une première couche conductrice 16, de préférence métallique, qui constituera la grille du transistor en silicium amorphe aussi bien que la grille du transistor en silicium polycristallin. La couche 16 peut être en aluminium, d'environ 200 nanomètres d'épaisseur.
On grave la première couche conductrice 16 à travers un deuxième masque qui définit à la fois : - une grille Gp du transistor en silicium polycristallin, dans la zone Zp, au-dessus de l'îlot 12 et isolée de l'îlot par la couche d'oxyde 14, l'îlot débordant de part et d'autre de cette grille,
- une grille Ga de transistor en silicium amorphe en dehors de cet îlot, dans la zone Za ;
- une armature inférieure Gc de capacité, dans la zone Zc, armature qu'on appellera aussi grille ci-après pour simplifier lorsqu'on parlera collectivement des trois grilles Gp, Ga, Gc.
On élimine ensuite la première couche isolante 14 par attaque chimique sélective là où elle n'est plus protégée par le motif de grilles.
On obtient un motif de grilles Gp, Ga, Gc réalisées dans la même couche d'aluminium 16 (figure 3), la grille Gp étant isolée du silicium polycristallin par un isolant de grille constitué par une portion de couche d'oxyde de silicium 14. On procède alors à la formation de la source et du drain du transistor en silicium polycristallin, en dopant l'îlot 12 là où il n'est pas protégé par la grille Gp. Le dopage est fait de préférence par implantation ionique. L'impureté implantée est de type N si on veut faire des transistors NMOS, ou de type P si on veut faire des transistors PMOS. Si on veut faire un transistor NMOS sur un îlot de silicium polycristallin et un transistor PMOS sur cet îlot ou sur un autre îlot, il faut un masque supplémentaire pour masquer les transistors PMOS pendant l'implantation de type N puis masquer les transistors NMOS pendant l'implantation de type P.
Le transistor en silicium polycristallin est à ce stade presque complet puisqu'il comporte une source et un drain en silicium dopé, un canal semiconducteur en silicium très peu dopé entre source et drain, et une grille isolée au-dessus du canal.
On dépose ensuite (figure 4) une couche uniforme d'isolant 18 (deuxième couche isolante) qui recouvre le transistor en silicium polycristallin avec sa grille Gp, et qui recouvre la grille Ga et l'armature Gc. La couche d'isolant 18 sert de couche de protection (passivation) pour le transistor en silicium polycristallin, et sert de couche d'isolant de grille (entre grille et canal) pour le transistor en silicium amorphe. Elle sert aussi de diélectrique à la capacité de la zone Zc. La couche 18 peut être en nitrure de silicium ou en oxyde de silicium, ou une combinaison des deux, par exemple avec une épaisseur d'environ 300 nanomètres.
A partir de cette étape, il y a plusieurs manières de poursuivre la fabrication, et les trois manières commencent par un groupe de quatre opérations qui ne se situent pas nécessairement toutes dans l'ordre indiqué dans ce paragraphe : ces quatre opérations comprennent le dépôt d'une couche de silicium amorphe intrinsèque ou faiblement dopé, la gravure de cette couche dans une zone débordant de part et d'autre de la grille Ga du transistor amorphe, le dépôt d'une couche de silicium amorphe plus dopé, et l'ouverture de vias à travers toute l'épaisseur de la deuxième couche isolante
18.
Premier mode de mise en œuyre (figures 5 à 9)
On dépose uniformément (figure 5) sur la couche d'isolant 18 une première couche de silicium amorphe 20 très peu dopée, voire intrinsèque ou quasi-intrinsèque (a:Si i). Et on fait suivre ce dépôt d'un dépôt d'une couche 22 de silicium dopé de type N (a:Si n+). En pratique, le dépôt de silicium amorphe se poursuit dans le même bâti, en rajoutant dans les gaz précurseurs une impureté de type N (arsenic). Puis on grave successivement ces deux couches 22 et 20, en utilisant un troisième masque dont le motif définit un îlot de silicium correspondant au transistor en silicium amorphe. La gravure des deux couches se fait avec un produit qui attaque le silicium et qui n'attaque pas ou peu l'isolant 18. On peut graver successivement le silicium dopé et le silicium amorphe avec deux produits d'attaque différents, le premier pour le silicium dopé, le deuxième pour le silicium intrinsèque. La figure 6 représente le substrat à ce stade, avec un îlot de silicium (silicium amorphe peu dopé revêtu de silicium amorphe plus dopé) au-dessus de la grille Ga, débordant suffisamment de part et d'autre de la grille pour qu'on puisse constituer une source et un drain de part et d'autre de la grille. A ce stade, le transistor en silicium amorphe n'est pas réalisé car la couche de silicium dopé est uniforme dans tout l'îlot : il n'y a pas encore de canal.
L'opération suivante (figure 7) consiste à ouvrir des vias 24 dans la couche d'isolant 18, sur toute l'épaisseur de celle-ci, principalement pour dénuder des plages de contact sur la source et le drain du transistor en silicium polycristallin. On profite également de cette opération pour ouvrir des vias 26 en forme de tranchées d'isolation là où l'isolant recouvre directement le substrat 10. Ces tranchées peuvent par exemple entourer complètement chacun des transistors amorphes pour les isoler des autres transistors. Cela a pour but d'éviter des fuites de courant à travers l'isolant d'un transistor à l'autre. Un seul via 26 a été représenté sur la figure 7 pour simplifier la figure. Un quatrième masque est utilisé pour cette opération.
Après cela, on dépose uniformément (figure 8) une deuxième couche conductrice 28, en principe métallique, par exemple en molybdène d'une épaisseur de 300 nanomètres environ. Le dépôt comble les vias 24 et 26 ouverts dans l'isolant 18 et vient en contact avec la source et le drain du transistor en silicium polycristallin de la zone Zp. Il vient aussi en contact avec la couche de silicium dopé 22 sur toute la surface de celle-ci, c'est-à- dire sur toute la surface correspondant au transistor en silicium amorphe. L'étape suivante (figure 9) consiste à graver la couche métallique
28 à travers un cinquième masque, pour définir les différentes interconnexions utiles au circuit. Typiquement, on sépare le contact de source et le contact de drain de chaque transistor, qu'il soit en silicium amorphe ou en silicium polycristallin ; on élimine donc la couche au-dessus de la grille Gp et au-dessus de la grille Ga. Au contraire on conserve la couche conductrice 28 au-dessus de l'armature Gc, pour constituer la deuxième armature de la capacité de la zone Zc, séparée de la première par l'isolant 18.
Enfin, la dernière étape (figure 9 encore) consiste à former le canal du transistor amorphe, en éliminant la couche de silicium dopé 22 de type N+ là où elle n'est pas protégée par la couche conductrice, c'est-à-dire au-dessus de la grille Ga du transistor en silicium amorphe. Cette élimination se fait par attaque chimique sélective avec un produit de gravure qui attaque le silicium dopé de type N+ plus vite que le silicium intrinsèque. Cela permet de conserver uniquement la couche 20 de silicium amorphe intrinsèque au- dessus de la grille Ga. C'est cette couche qui sert de canal semiconducteur peu dopé entre deux zones de silicium N+ dopé, recouvertes de métal 28, qui forment une source et un drain du transistor. La grille Ga est située au- dessous de ce canal, et l'isolant 18 sert d'isolant de grille au transistor en silicium amorphe qui est maintenant terminé. L'ensemble du circuit a été réalisé à l'aide de cinq masques si les transistors en silicium polycristallin sont d'un seul type. Si des transistors NMOS et PMOS doivent être prévus sur le même substrat, un masque supplémentaire doit être utilisé, mais il s'agit d'un masque qui n'a pas besoin de grande précision (masquage global de transistors de type P pendant l'implantation N et masquage global complémentaire de transistors de type N pendant l'implantation P).
Deuxième mode de mise en œuyre (figures 10 à 14) On repart de la figure 4, et au lieu de poursuivre par le double dépôt de silicium de la figure 5, on commence maintenant par l'opération consistant à graver les vias 24 et 26 dans la couche isolante 18. Les vias sont aux mêmes endroits : ils définissent les zones où on veut ultérieurement percer ou interrompre la couche isolante pour la remplacer par une couche conductrice. Les vias 24 définissent les zones de contact avec la source et le drain du transistor en silicium polycristallin de la zone Zc ; les vias 26 définissent les tranchées d'isolation entre transistors (figure 10). Le masque utilisé dans cette opération de masquage est un masque analogue au quatrième masque du premier mode de mise en œuvre. On dépose ensuite (figure 1 1 ) le silicium amorphe 20 intrinsèque ou très faiblement dopé a:Si(i). Mais on ne poursuit pas le dépôt avec du silicium dopé.
Au contraire, on grave le silicium amorphe, à travers un masque qui est l'analogue du troisième masque du premier mode de mise en œuvre, pour définir des îlots de silicium qui correspondent au transistor en silicium amorphe à réaliser (figure 12). Le silicium amorphe est éliminé dans les zones Zp et Zc.
Ce n'est qu'à ce stade que l'on dépose le silicium amorphe dopé de type N, sous forme de couche uniforme 22 a:Si(n+). Et on fait suivre ce dépôt du dépôt de la deuxième couche conductrice 28, métallique, par exemple en molybdène (figure 13).
Puis, à travers un cinquième masque (le même que dans le premier mode de mise en œuvre), on grave la couche métallique 28 selon le motif d'interconnexions à réaliser, en éliminant cette couche notamment au- dessus de la grille Gp du transistor en silicium polycristallin et au-dessus de la grille Ga du transistor en silicium amorphe. On ne l'élimine pas au-dessus de l'armature Gc de la capacité. On définit ainsi des contacts de source et des contacts de drain pour tous les transistors, des armatures supérieures de capacités, et des interconnexions (figure 14). La dernière étape (figure 14 encore) consiste à éliminer le silicium dopé de type N partout où il n'est plus protégé par la deuxième couche conductrice, c'est-à-dire au-dessus de la grille Gp, au-dessus de la grille Ga, et dans toutes les zones qui ne correspondent pas à une interconnexion de circuit. Le silicium dopé de la couche 22 subsiste là où il est recouvert par la deuxième couche conductrice 28.
L'élimination du silicium dopé doit, là encore, se faire avec un produit d'attaque sélectif qui n'attaque pas ou presque pas la couche 20 de silicium amorphe non dopé là où elle est présente (zone Za) et non protégée par la deuxième couche conductrice 28. La couche de silicium amorphe non dopé qui subsiste au-dessus de la grille Ga constitue le canal semiconducteur du transistor en silicium amorphe, entre une source de type N+ et un drain de type N+ (couche 22) ; ce transistor a sa grille située au-dessous du canal, et l'isolant 18 est l'isolant de grille. On notera que dans ce mode de réalisation il n'est pas nécessaire de doper le silicium de l'îlot 12 de part et d'autre de la grille Gp à l'étape représentée à la figure 3, alors que cette opération était nécessaire dans le premier mode de réalisation. Dans le deuxième mode, comme on le voit aux figures 13 et 14, on peut se contenter d'utiliser le dopage du silicium de la couche 22 comme source de dopant pour la source et le drain du transistor en silicium polycristallin puisque la couche 22 est en contact avec la source et le drain, ce qui n'est pas le cas dans le premier mode de réalisation.
Troisième mode de mise en œuyre (figures 15 à 17) On repart de la figure 5, qui est donc commune au premier et au troisième modes de mise en oeuvre, dans laquelle on a effectué un double dépôt de silicium : couche 20 en silicium amorphe non dopé ou très peu dopé, a:Si(i), suivi d'une couche 22 en silicium dopé de type N [a:Si(n+)]
Mais au lieu de graver les couches de silicium 20 et 22 à travers un troisième masque et la deuxième couche isolante 18 à travers un quatrième masque, on effectue une seule étape de masquage pour graver toutes ces couches selon le même motif (figure 15). Ce masque définit donc à la fois :
- les îlots correspondant aux transistors en silicium amorphe qu'on veut réaliser
- et les vias dans la deuxième couche isolante 18, que ce soient des vias 24 de contact de source et drain du transistor en silicium polycristallin ou des vias 26 de tranchées entourant chaque îlot de transistor en silicium amorphe ; le silicium des couches 20 et 22 subsiste à la fois sur les îlots correspondant aux transistors en silicium amorphe et dans toutes les zones qui ne sont pas des vias.
Sur la figure 15, on a représenté une tranchée 26 de chaque côté du transistor en silicium amorphe car dans ce cas on est obligé d'avoir une tranchée tout autour de l'îlot définissant ce transistor, contrairement aux deux premiers modes de mise en œuvre ou on pouvait définir séparément les tranchées 26 et les îlots semiconducteurs de transistors amorphes.
L'étape suivante consiste à déposer uniformément la deuxième couche conductrice 28 (figure 16) qui comble les vias et vient en contact avec la source et le drain du transistor polycristallin mais aussi avec les futures source et drain du transistor amorphe.
Ensuite (figure 17), on grave la couche métallique 28 selon le motif d'interconnexions à réaliser, en éliminant cette couche notamment au- dessus de la grille Gp du transistor en silicium polycristallin et au-dessus de la grille Ga du transistor en silicium amorphe. On ne l'élimine pas au-dessus de l'armature Gc de la capacité. On définit ainsi des contacts de source et des contacts de drain pour tous les transistors, des armatures supérieures de capacités, et des interconnexions.
On notera que l'armature supérieure de la capacité de la zone Zc repose sur la double couche de silicium 20, 22 qui elle-même repose sur le diélectrique constitué par la couche isolante 18.
La dernière étape (figure 17 encore) consiste à éliminer le silicium dopé de type N partout où il n'est plus protégé par la deuxième couche conductrice, c'est-à-dire au-dessus de la grille Gp, au-dessus de la grille Ga, et dans toutes les zones qui ne correspondent pas à une interconnexion de circuit. Le silicium dopé de la couche 22 subsiste là où il est recouvert par la deuxième couche conductrice 28.
L'élimination du silicium dopé doit, là encore, se faire avec un produit d'attaque sélectif qui n'attaque pas ou presque pas la couche 20 de silicium amorphe non dopé là où elle est présente (zone Za) et non protégée par la deuxième couche conductrice 28.
La couche de silicium amorphe non dopé qui subsiste au-dessus de la grille Ga constitue le canal semiconducteur du transistor en silicium amorphe, entre une source de type N+ et un drain de type N+, et ce transistor a sa grille située au-dessous du canal et l'isolant 18 est l'isolant de grille.
On notera enfin que dans ce troisième mode de mise en œuvre, du silicium amorphe subsiste au-dessus de la couche de passivation 18 du transistor en silicium polycristallin, entre les contacts de source et de drain. Cette solution suppose que le silicium amorphe de la couche 20 soit très peu dopé afin qu'il y ait le moins possible de courants de fuite dans cette couche entre la source et le drain du transistor en silicium polycristallin.
Si on craint de tels courants de fuite, il faut éliminer cette portion de silicium amorphe, soit après cette étape soit après ou avant l'étape de la figure 15, et cela nécessite un masque qui protège les zones Zc au moins pendant cette élimination.
On a ainsi décrit trois exemples possibles de mise en œuvre de l'invention. L'invention est tout particulièrement applicable à un écran de visualisation ayant au moins un transistor en silicium amorphe dans chaque pixel et ayant des transistors en silicium polycristallin servant à la commande des lignes de l'écran. Les écrans à cristaux liquides (LCD) ou à diodes électroluminescentes (LED, OLED), peuvent utiliser avantageusement l'invention. Elle est applicable aussi aux transistors à l'intérieur d'un même pixel lorsque le pixel comporte deux transistors dont l'un est de préférence en silicium amorphe parce qu'il doit conserver le mieux possible la charge stockée sur une capacité pendant toute une durée de trame, et dont l'autre est en silicium polycristallin parce qu'il doit fournir un courant bien constant ou plus élevé. C'est le cas par exemple d'un pixel à deux transistors agencés de la manière suivante : le premier transistor a sa grille reliée à un conducteur de sélection de ligne, son drain relié à un conducteur de colonne qui applique un potentiel correspondant à la donnée à afficher, et sa source reliée à la grille du deuxième transistor. Le deuxième transistor a son drain porté à un potentiel d'alimentation, sa source reliée à une diode électroluminescente qui est reliée par ailleurs à une masse. Une capacité de stockage est reliée entre la source du premier transistor et la masse. Pour l'allumage de la diode, la capacité de stockage maintient un niveau de potentiel suffisant pendant une trame pour rendre le deuxième transistor conducteur. Le deuxième transistor fournit à la diode le courant constant nécessaire à son allumage. Le premier transistor est alors en silicium amorphe ; le deuxième est en silicium polycristallin ; la capacité de stockage est faite par la première couche conductrice qui forme les grilles des deux transistors, par la couche isolante qui forme l'isolant de grille du transistor en silicium amorphe, et par la deuxième couche conductrice qui forme les contacts de source et drain des deux transistors.

Claims

REVENDICATIONS
1. Procédé de fabrication de transistors en couche mince en silicium amorphe et en silicium polycristallin sur un même substrat, caractérisé par le fait que : a) on forme d'abord sur le substrat (12) un îlot de silicium polycristallin correspondant à un transistor en silicium polycristallin, b) puis on dépose une première couche électriquement isolante (14) et une première couche conductrice (16), c) on grave ces deux couches selon un même motif de manière à définir simultanément dans la première couche conductrice une première grille isolée (Gp) au-dessus de l'îlot et une deuxième grille (Ga) en dehors de l'îlot, d) on dépose une deuxième couche isolante (18) formant couche de passivation au dessus de la première grille isolée et formant isolant de grille au-dessus de la deuxième grille, puis on poursuit la fabrication du transistor en silicium amorphe par des étapes comprenant, entre autres, le dépôt de silicium amorphe intrinsèque (20) pour constituer le canal du transistor en silicium amorphe au- dessus de la deuxième grille, le dépôt de silicium amorphe dopé (22) en contact avec le silicium amorphe intrinsèque partout où ce dernier est présent, pour définir une source et un drain de part et d'autre de ce canal du transistor en silicium amorphe, le dépôt sur la couche de silicium amorphe dopée d'une deuxième couche conductrice avec des contacts sur les sources et drains des différents transistors, la gravure de la deuxième couche conductrice, et l'élimination de la couche de silicium amorphe dopée sous-jacente là où elle n'est pas protégée par la deuxième couche conductrice, avec un produit d'attaque sélectif qui attaque peu le silicium amorphe intrinsèque.
2. Procédé selon la revendication 1 , caractérisé en ce que le dépôt de la couche de silicium amorphe dopé (22) est effectué immédiatement après le dépôt de silicium amorphe intrinsèque (20), puis ces deux couches sont gravées selon un même motif délimitant un îlot correspondant au transistor amorphe, et enfin on grave des vias (24, 26) dans la deuxième couche isolante (18).
3. Procédé selon la revendication 1 , caractérisé en ce que, après l'étape d, on effectue une gravure de vias (24, 26) dans la deuxième couche isolante (18), puis le dépôt de la couche de silicium amorphe intrinsèque (20), puis la gravure de cette couche pour la conserver dans une zone débordant de part et d'autre de la grille du transistor amorphe, puis on dépose du silicium amorphe dopé (22) et la deuxième couche conductrice (28).
4. Procédé selon la revendication 1 , caractérisé en ce que, après l'étape d, on effectue en premier le dépôt du silicium amorphe intrinsèque (20), puis on dépose immédiatement après du silicium amorphe dopé (22), puis on grave à la fois ces deux couches et la deuxième couche isolante (18) pour ouvrir des vias traversant les trois couches.
5. Procédé selon l'une des revendications 1 à 4, caractérisé en ce que le dépôt initial de silicium polycristallin comprend le dépôt de silicium amorphe puis une recristallisation par laser.
6. Procédé selon l'une des revendications 1 à 5, caractérisé en ce qu'après l'étape c, le silicium polycristallin est dopé là où il n'est pas protégé par la grille, au moyen d'une implantation ionique d'impuretés correspondant au type de transistor NMOS ou PMOS à réaliser.
7. Circuit en couche mince, comprenant sur un même substrat au moins deux transistors en couche mince dont l'un est un transistor en silicium polycristallin à grille (Gp) au-dessus du canal et l'autre est un transistor en silicium amorphe à grille (Ga) au-dessous du canal, les grilles des deux transistors étant formées par deux portions d'une même couche conductrice (16) déposée l'une au-dessus d'un îlot de silicium polycristallin dont elle est séparée par une première portion de couche isolante (14), l'autre au-dessus du substrat dont elle est séparée par une deuxième portion de la même couche isolante, caractérisé en ce que le circuit comprend des lignes et colonnes de pixels de visualisation, avec au moins un transistor en silicium amorphe et un transistor en silicium polycristallin dans chaque pixel le transistor en silicium amorphe ayant sa grille reliée à un conducteur de sélection de ligne, son drain relié à un conducteur de colonne qui applique un potentiel correspondant à la donnée à afficher, et sa source reliée à la grille du deuxième transistor, le transistor en silicium polycristallin ayant son drain porté à un potentiel d'alimentation, sa source reliée à une diode électroluminescente qui est reliée par ailleurs à une masse, et une capacité de stockage étant reliée entre la source du transistor en silicium amorphe et la masse, la capacité de stockage étant réalisée par la couche conductrice (16) qui forme les grilles des deux transistors, par la couche isolante (18) qui forme l'isolant de grille du transistor en silicium amorphe, et par une deuxième couche conductrice (28) qui forme par ailleurs les contacts de source et drain des deux transistors.
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