EP1581966A2 - Verfahren zur herstellung eines halbleiterbauelements - Google Patents

Verfahren zur herstellung eines halbleiterbauelements

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EP1581966A2
EP1581966A2 EP03799455A EP03799455A EP1581966A2 EP 1581966 A2 EP1581966 A2 EP 1581966A2 EP 03799455 A EP03799455 A EP 03799455A EP 03799455 A EP03799455 A EP 03799455A EP 1581966 A2 EP1581966 A2 EP 1581966A2
Authority
EP
European Patent Office
Prior art keywords
component
lateral
power component
insulation
trench
Prior art date
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Withdrawn
Application number
EP03799455A
Other languages
English (en)
French (fr)
Inventor
Klaus Kohlmann-Von Platen
Helmut Bernt
Detlef Friedrich
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fraunhofer Gesellschaft zur Foerderung der Angewandten Forschung eV
Original Assignee
Fraunhofer Gesellschaft zur Foerderung der Angewandten Forschung eV
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Filing date
Publication date
Application filed by Fraunhofer Gesellschaft zur Foerderung der Angewandten Forschung eV filed Critical Fraunhofer Gesellschaft zur Foerderung der Angewandten Forschung eV
Publication of EP1581966A2 publication Critical patent/EP1581966A2/de
Withdrawn legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
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    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers

Definitions

  • the invention relates to a method for producing a semiconductor component which has a first vertical power component and at least one lateral, active component and / or at least a second vertical component, and a semiconductor component which can be produced using the method.
  • Monolithic integration is a manufacturing process for microchips in which the various components do not have to be individually adjusted and glued on, but the entire chip is made from one piece. In addition to the lower adjustment effort, such systems are extremely robust.
  • the monolithic integration of the aforementioned power components is implemented in different ways depending on the respective voltage class.
  • So-called smart power processes such as BCDMOS are used for voltages up to a few 100 V.
  • the different regions are separated laterally either by doping regions or by dielectric isolation.
  • the power component is usually insulated from the control circuit by a pn junction.
  • a pn junction is that a thyristor structure exists between the source-drain zones of the n-channel transistor and the source-drain zones of the p-channel transistor, which can ignite and thus the functionality of the inverter reduced or leads to the destruction of the component.
  • This undesirable effect is called The term "latch-up effect" refers to.
  • a fundamental disadvantage of SOI technology is that an undesirable control effect of the substrate cannot be avoided.
  • the substrate acts via the buried insulator like a second gate electrode on transistors, which is integrated in a layer. If potential differences occur between the substrate and the corresponding layer, this can lead to threshold voltage shifts and to changes in the switching state of the transistors.
  • DE 42 01 910 AI describes a method for producing a Integrated circuit with at least two vertical power components, in which influences of switching operations of a vertical power component on a control circuit or on a second vertical power component are to be largely avoided.
  • the semiconductor component described in this publication is essentially characterized in that the control circuit is located above a rear etching recess and is delimited from the etching recess by an etching stop layer.
  • the control circuit is also isolated in the lateral direction from the power components by LOCOS insulation.
  • a disadvantage of the power component described in this publication is that a large amount of silicon area is required for the lateral insulation regions when it is produced and, on the other hand, the semiconductor component is not suitable for higher voltage classes due to this type of insulation.
  • the object of the invention is to specify a semiconductor component and a method for its production which enable inexpensive integration of a vertical power component and a lateral, active component and / or further vertical power components.
  • a component that solves the aforementioned task to also integrate power components of higher voltage classes on the semiconductor component.
  • the object is achieved with the method according to claim 1 and the semiconductor component according to claim 10.
  • a method for producing a semiconductor component which has a first vertical power component and at least one lateral, active component and / or at least a second vertical power component, with the steps:
  • the method according to the invention thus makes it possible to integrate a plurality of vertical power components as well as lateral, active components on one semiconductor component.
  • the electrical insulation of the various components is achieved by first etching trenches in the silicon wafer, which are filled with a dielectric.
  • the depth of the trenches is set so that it corresponds to the wafer thickness after the thinning process.
  • One or more trenches can be used to isolate the individual components.
  • the first power component, the at least one lateral becomes active
  • Component and / or the at least one second vertical power component is approximately ring-shaped and / or disk-shaped.
  • the lateral, active component is disc-shaped and arranged on the front side in such a way that it is completely surrounded by the trench in the first power component.
  • the inner surface of the semiconductor component containing laterally active components and the power components can be arranged outwards in rings around the laterally active component.
  • a dielectric is deposited on the back of the substrate.
  • the dielectric serves for the complete electrical decoupling of the wafer substrate.
  • the dielectric is opened in a subsequent process step at the appropriate locations for rear-side metallization.
  • At least one trench which completely surrounds at least a partial area of the front side, is preferably etched into the surface.
  • the depth of the at least one trench is set such that it corresponds to the wafer thickness after the thinning process. For reasons of lateral field distribution, combinations of a dielectric with doped polysilicon are also conceivable as filling the trenches.
  • a multiplicity of vertical power components and lateral, active components are arranged on a silicon substrate such that they are arranged concentrically or eccentrically around a common reference point on the substrate and in each case by a Trench, which was produced by the aforementioned method, are isolated from each other.
  • the contacting of the one or more power components is preferably carried out with the following steps:
  • the applied metallization is structured in a special training.
  • a further, particularly suitable embodiment provides for the at least one lateral, active one
  • the at least one lateral, active component is preferably arranged in a p-doped well.
  • the semiconductor component according to the invention has at least one first vertical power component and at least one lateral, active component and / or at least one second vertical power component, between which at least one with a Insulation filled trench is arranged.
  • the semiconductor component described is characterized in that the insulation at least partially has a dielectric and that the at least one vertical power component and the at least one lateral, active component have an approximately annular and / or disk-shaped configuration and are concentric or eccentric around a common reference point on a Silicon substrate are arranged.
  • the aforementioned semiconductor component enables the integration of a plurality of vertical power components and lateral, active components on one component. It is also a significant advantage of the semiconductor component according to the invention that vertical and lateral, active components are arranged on a component in a particularly space-saving manner.
  • Power components for voltages of up to 1700 V are preferably used in the semiconductor component according to the invention.
  • the voltage classes vary between 600 and 1700 V. It is therefore possible to use power MOS components in a voltage class of 100 to 200 V, IGBTs in a voltage class of up to 1700 V, preferably 600 to 1200 V, as a power component. or use diodes.
  • the aforementioned power components In order to avoid high field strengths in the active area in the event of a blockage, the aforementioned power components always require an edge termination structure. This is the case for components for voltages up to 1200 V. Length of these edge seals, for example, up to 600 ⁇ m. If components in a conventional design were placed next to one another on a wafer and separated from one another by a conventional trench insulation, one would apply to each individual component
  • the inventive, preferably concentric arrangement of the respective functional elements to be integrated on a semiconductor component greatly reduces the space required for the edge termination structures described above.
  • this particularly suitable arrangement of the functional components considerably reduces the effort involved in contacting
  • the power components are arranged in a ring shape on the outside.
  • the at least one lateral, active component is preferably completely surrounded by at least one filled trench and a vertical power component.
  • Wafer backside are decoupled, a further, special embodiment provides to arrange the at least one lateral, active component in a doped trough.
  • the dielectric preferably provides corresponding openings for contacting the power components from the rear.
  • Fig. 2 shows a concentric arrangement of the
  • the electrical isolation of the various components is achieved by first etching trenches 2 in the silicon substrate 1 become.
  • the trenches 2 are filled with a dielectric or a combination of a dielectric with polysilicon as the insulation layer 4.
  • the silicon substrate 1 is thinned from the back to the trench bottom 3 of the silicon Substrate 1 etched trench 2. In this way, the insulation layer 4 filled in the trenches 2 is exposed from the back.
  • the depth of the trenches 2 is set such that it corresponds to the wafer thickness after the thinning process.
  • the respective function elements 5, 6 are arranged concentrically and separately on a substrate by trench insulation 4.
  • the functional elements 5, 6 could also be arranged eccentrically.
  • the inner surface of the chip contains laterally, active components 6, such as components designed in bipolar, CMOS, NMOS or PMOS technology.
  • the power components 5, such as IGBTs and / or diodes, are arranged in a ring around the lateral, active component 6.
  • both power components 5 and / or a lateral, active component 6 in such rings around a centrally arranged and disk-shaped functional element.
  • FIG. 3 shows a sectional view through a semiconductor component according to the invention.
  • An IGBT 9, a diode 10 and a lateral, active component 6 are arranged on the semiconductor component, which are separated from each other in an electrically insulating manner by trench insulation 4.
  • On the front is a large number of front contacts
  • the lateral, active component 6 is also in a doping trough
  • a dielectric 13 is applied to the back after thinning the wafer substrates. As can be seen in FIG. 3b, the dielectric 13 is opened for the rear-side contacting of the power components 6 at the corresponding locations for the rear-side metallization 8, which is finally applied on the rear side of the semiconductor component.

Landscapes

  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Beschrieben wird ein Verfahren zur Herstellung eines Halbleiterbauelements, das wenigstens ein erstes vertikales Leistungsbauelement (5, 9) sowie wenigstens ein laterales, aktives Bauelement (6) und/oder zumindest ein zweites vertikales Leistungsbauelement (10) aufweist, zwischen denen wenigstens ein mit einer Isolierung (4) gefüllter Graben (2) angeordnet ist, sowie ein mit dem Verfahren hergestelltes Halbleiterbauelement. Das Halbleiterbauelement zeichnet sich im Wesent­lichen durch eine ex- oder konzentrische Anordnung der jeweiligen Funktionselemente (5, 6, 9, 10), die jeweils durch eine Trenchisolation voneinander getrennt sind, aus. Zur Herstellung eines solchen Halbleiterbauelementes wird in die Vorderseite eines Silizium Substrates (1) zumindest ein Graben (2) geätzt, der wenigstens eine Teilfläche der Vorderseite vollumfänglich umschließt und der anschließend mit einer Isolation (4) aufgefüllt wird. Im weiteren Verlauf des Verfahrens wird das Silizium-Substrat (1) von der Rückseite her bis an die Isolierung (4), also bis an die Unterseite der Isolation, ganzflächig gedünnt. Die Kontaktierung der Leistungsbauelemente (5, 9, 10) erfolgt von der Rückseite her.

Description

Verfahren zur Herstellung eines Halbleiterbauelements
Technisches Gebiet
Die Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements, das über ein erstes vertikales Leistungsbauelement sowie wenigstens ein laterales, aktives Bauelement und/oder zumindest ein zweites vertikales Bauelement verfügt sowie ein mit dem Verfahren herstellbares Halbleiterbauelement.
Stand der Technik
Bei der monolithischen Integration handelt es sich um ein Herstellungsverfahren für Mikrochips, bei dem die verschiedenen Bauelemente nicht einzeln justiert und aufgeklebt werden müssen, sondern der ganze Chip aus einem Stück gefertigt wird. Neben dem geringeren Justieraufwand sind solche Systeme außerordentlich robust.
Für die monolithische Integration sind Leistungsbauelemente, insbesondere Bipolar- und MOS-Stufen zur Verarbeitung größerer Ströme (I > 1 Ampere) bei Verlustleistungen von P > 5 Watt seit langem verfüg- bar. Diese Bauelemente erreichen heutzutage Leistungen bis 1 kW bzw. Ströme bis zu 50 A.
Zunehmend wurden in solche Konzepte Treiberschaltungen zum Ansteuern der Leistungsstufen sowie SchutzSchaltungen zur Absicherung gegen thermische und elektrische Überlastung einbezogen. Schließlich wurde sogar dazu übergegangen, auch die Informationsverarbeitung mit in das Integrationskonzept einzufügen. Derartige integrierte Schaltungen, die außer einem Leistungsteil einen informationsverarbeitenden Schaltungsteil auf einem Chip enthalten, werden als so genannte Smart-Power-Schaltungen bezeichnet.
Aus der Verwendung dieser Smart-Power-Schaltungen ergeben sich sowohl Prozess- als auch Bauelemente- spezifische Vor- und Nachteile. Vorteilhaft ist es in jedem Fall, den Bipolar-, CMOS- wie auch PMOS-Prozess, insbesondere für MOS-Leistungsstufen mit vertikalem
Stromfluss, auf dem Chip verfügbar zu haben. Derartige Bipolar-, CMOS-, PMOS- oder auch BCD-Konzepte werden immer weiter entwickelt.
Die monolithische Integration der vorgenannten Leistungsbauelemente wird in Abhängigkeit der jeweiligen Spannungsklasse auf unterschiedliche Weise realisiert. Für Spannungen bis einige 100 V kommen so genannte Smart-Power-Prozesse, wie etwa BCDMOS zum Einsatz. Die laterale Trennung der unterschiedlichen Bereiche erfolgt hierbei entweder durch Dotierungs- gebiete oder durch dielektrische Isolation.
Bei vertikalen Leistungshalbleitern wird üblicher- weise eine Isolation des Leistungsbauelementes gegenüber der Steuerschaltung durch einen pn-Übergang bewirkt . Problematisch an einem solchen pn-Übergang ist allerdings, dass zwischen den Source-Drain-Zonen des n- Kanal-Transistors und den Source-Drain-Zonen des p- Kanal-Transistors eine Thyristorstruktur existiert, die Zünden kann und damit die Funktionsfähigkeit des Inverters herabsetzt bzw. zur Zerstörung des Bauelementes führt. Dieser unerwünschte Effekt wird als „latch-up-Effekt" bezeichnet. Je höher der angestrebte Integrationsgrad ist, umso enger versucht man p-Kanal- und n-KanalStruktur anzuordnen und umso wirksamer wird dieser störende Effekt .
Aus diesem Grund sind verschiedene Prozesse entwickelt worden, die auf einer dielektrischen Isolation der verschiedenen Schaltungsteile voneinander beruhen. So kann bspw. an Stelle des pn-Übergangs das entsprechende Leistungsbauelement auch mit Hilfe einer dielektrischen Isolation gegenüber der Steuerschaltung isoliert werden. Nachteilig an dieser Art der Isolierung ist wiederum, dass diese Ansätze zur monolithischen Integration von Leistungsbauelementen zurzeit noch auf der extrem teuren Silicon-On-Insulator Technologie (SOI) beruhen. Zur Isolation der verschiedenen Bauelemente werden Trenches bis zu der vergrabenen Oxidschicht geätzt, die mit Oxid oder Oxid und Polysilizium aufgefüllt werden.
Ein grundsätzlicher Nachteil der SOI-Technologie besteht darin, dass eine unerwünschte Steuerwirkung des Substrates nicht zu vermeiden ist. Das Substrat wirkt über den vergrabenen Isolator wie eine zweite Gate- Elektrode auf Transistoren, die in eine Schicht integriert ist. Dies kann beim Auftreten von Potenzial- differenzen zwischen dem Substrat und der entsprechenden Schicht zu Schwellen-spannungsverschiebungen und zu Änderungen des Schaltzustandes der Transistoren führen.
In diesem Zusammenhang wird in der DE 42 01 910 AI eine weitere Entwicklung dargestellt. Diese Druckschrift beschreibt ein Verfahren zur Herstellung einer integrierten Schaltung mit wenigstens zwei vertikalen Leistungsbauelementen, bei dem Einflüsse von Schaltungsvorgängen eines vertikalen Leistungsbauelementes auf eine Steuerschaltung bzw. auf ein zweites vertikales Leistungsbauelement weitgehend vermieden werden sollen. Das in dieser Druckschrift beschriebene Halbleiterbauelement zeichnet sich im Wesentlichen dadurch aus, dass die Steuerschaltung oberhalb einer rückseitigen Atzausnehmung liegt und gegenüber der Atzausnehmung durch eine Ätzstoppschicht abgegrenzt ist . Die Steuerschaltung ist ferner in lateraler Richtung gegenüber den Leistungsbauelementen durch eine LOCOS-Isolation isoliert. Nachteilig an dem in dieser Druckschrift beschriebenen Leistungs- bauelement ist allerdings, dass bei dessen Herstellung zum einen sehr viel Siliziumfläche für die lateralen Isolationsgebiete benötigt wird und zum anderen, das Halbleiterbauelement auf Grund dieser Art der Isolation nicht für höhere Spannungsklassen geeignet ist.
Ausgehend von dem bekannten Stand der Technik liegt der Erfindung die Aufgabe zu Grunde, ein Halbleiterbauelement sowie ein Verfahren zu dessen Herstellung anzugeben, die eine kostengünstige Integration eines vertikalen Leistungsbauelementes und eines lateralen, aktiven Bauelements und/oder weiterer vertikaler Leistungsbauelemente ermöglichen. Insbesondere soll es mit Hilfe eines Bauelementes, das die vorgenannte Aufgabe löst, möglich sein, auch Leistungsbauelemente höherer Spannungsklassen auf dem Halbleiterbauelement zu integrieren. Die Aufgabe wird mit dem Verfahren gemäß Anspruch 1 und dem Halbleiterbauelement nach Anspruch 10 gelöst. Vorteilhafte Weiterbildungen des Erfindungsgedankens sind Gegenstand der Un eransprüche sowie aus dem nachfolgenden Beschreibungstext unter Bezugnahme auf die Ausführungsbeispiele zu entnehmen.
Erfindungsgemäß ist ein Verfahren zur Herstellung eines Halbleiterbauelements, das über ein erstes vertikales Leistungsbauelement sowie wenigstens ein laterales, aktives Bauelement und/oder zumindest ein zweites vertikales Leistungsbauelement verfügt mit den Schritten:
- Bereitstellen eines eine Vorder- und eine Rückseite aufweisenden Silizium-Substrates,
- Ätzen wenigstens eines Grabens, der zumindest eine Teilfläche der Vorderseite vollumfänglich umschließt, in das Silizium-Substrat ,
- Auffüllen des wenigstens einen Grabens mit einer Isolierung, die zumindest ein Dielektrikum enthält oder ein Dielektrikum ist,
- Durchführen von Prozessschritten auf der Vorderseite des Silizium-Substrates zum Herstellen eines ersten vertikalen Leistungsbauelementes sowie wenigstens eines lateralen, aktiven Bauelements und/oder zumindest eines zweiten vertikalen Leistungsbauelements, so dass sowohl das erste Leistungsbauelement als auch das wenigstens eine laterale, aktive Bauelement und/oder zumindest ein zweites vertikales Leistungsbauelement kon- oder exzentrisch um einen gemeinsamen Bezugspunkt und jeweils durch den wenigstens einen Graben voneinander getrennt auf dem Substrat angeordnet werden, - ganzflächiges Dünnen des Silizium-Substrates von der Rückseite her bis an die Isolierung sowie
- Kontaktieren der Leistungsbauelemente von der Rückseite her.
Das erfindungsgemäße Verfahren ermöglicht es somit, mehrere vertikale Leistungsbauelemente sowie laterale, aktive Bauelemente auf einem Halbleiterbauelement zu integrieren. Die elektrische Isolation der verschiedenen Bauelemente wird dadurch erreicht, dass zunächst Gräben in den Silizium-Wafer geätzt werden, die mit einem Dielektrikum aufgefüllt werden. Die Tiefe der Gräben wird derart eingestellt, dass sie der Waferdicke nach dem Dünnungsprozess entspricht . Zur Isolation der einzelnen Bauelemente können ein oder mehrere Gräben verwendet werden.
In einer besonderen Ausführungsform des erfindungsgemäßen Verfahrens werden das erste Leistungs- bauelement, das wenigstens eine laterale, aktive
Bauelement und/oder das zumindest eine zweite vertikale Leistungsbauelement annähernd ring- und/oder scheibenförmig ausgebildet. Vorzugsweise wird das laterale, aktive Bauelement scheibenförmig ausgebildet und derart auf der Vorderseite angeordnet, dass es vollumfänglich von dem Graben in dem ersten Leistungsbauelement umgeben ist.
Auf diese Weise wird eine konzentrische Anordnung der jeweiligen Funktionselemente verwirklicht, wobei die innere Fläche des Halbleiterbauelements lateral aktive Bauelemente enthält und die Leistungsbauelemente nach außen hin in Ringen um das lateral aktive Bauelement herum angeordnet werden.
In einer Weiterbildung des erfindungsgemäßen Verfahrens ist vorgesehen, dass nach dem Dünnen und vor der Kontaktierung des wenigstens einen Leistungsbauelements ein Dielektrikum auf der Rückseite des Substrats abgeschieden wird. Das Dielektrikum dient der vollständigen elektrischen Entkopplung des Wafersubstrates . Um eine rückseitige Kontaktierung der Leistungsbauelemente zu Gewähr leisten, wird das Dielektrikum in einem nachfolgenden Verfahrensschritt an den entsprechenden Stellen für eine Rückseiten- Metallisierung geöffnet.
Auf der Vorderseite des Silizium-Substrates wird vorzugsweise wenigstens ein Graben, der zumindest eine Teilfläche der Vorderseite vollumfänglich umschließt, in die Oberfläche hineingeätzt. Die Tiefe des wenigstens einen Grabens wird derart eingestellt, dass sie der Waferdicke nach dem Dünnungsprozess entspricht . Als Auffüllung der Gräben sind aus Gründen der lateralen Feldverteilung auch Kombinationen aus einem Dielektrikum mit dotiertem Polysilizium denkbar.
In einer weiteren, besonders geeigneten Ausführungsform des erfindungsgemäßen Verfahrens werden auf einem Silizium-Substrat eine Vielzahl vertikaler Leistungsbauelemente sowie lateraler, aktiver Bauelemente derart angeordnet, dass sie kon- oder exzentrisch um einen gemeinsamen Bezugspunkt auf dem Substrat angeordnet werden und jeweils durch einen Graben, der nach dem vorgenannten Verfahren hergestellt wurde, voneinander isoliert werden.
Die Kontaktierung des einen oder der mehreren Leistungsbauelemente erfolgt vorzugsweise mit den Schritten:
- Herstellen von Öffnungen in dem Dielektrikum zur Kontaktierung des wenigstens einen Leistungsbauelementes von der Rückseite her sowie - Aufbringen einer Metallisierung auf die Rückseite.
In einer speziellen Weiterbildung wird die aufgebrachte Metallisierung strukturiert.
Eine weitere, besonders geeignete Ausführungsform sieht vor, das wenigstens eine laterale, aktive
Bauelement in einer dotierten Wanne anzuordnen. Auf diese Weise wird sichergestellt, dass die lateralen, aktiven Bauelemente an der Waferoberflache Potenzial- mäßig von der spannungsführenden Waferrückseite entkoppelt sind. Vorzugsweise wird das zumindest eine laterale, aktive Bauelement hierzu in einer p-dotierten Wanne angeordnet .
Besonders geeignet ist es weiterhin, das wenigstens eine laterale, aktive Bauelement in Bipolar-, CMOS-, NMOS- und/oder PMOS-Technologie in dem Halbleiterbauelement zu integrieren.
Das erfindungsgemäße Halbleiterbauelement, weist wenigstens ein erstes vertikales Leistungsbauelement sowie wenigstens ein laterales, aktives Bauelement und/oder zumindest ein zweites vertikales Leistungsbauelement auf, zwischen denen wenigstens ein mit einer Isolierung gefüllter Graben angeordnet ist. Das beschriebene Halbleiterbauelement zeichnet sich dadurch aus, dass die Isolierung wenigstens teilweise ein Dielektrikum aufweist und dass das wenigstens eine vertikale Leistungsbauelement und das wenigstens eine laterale, aktive Bauelement annähernd ring- und/oder scheibenförmig ausgebildet und kon- oder exzentrisch um einen gemeinsamen Bezugspunkt auf einem Silizium- Substrat angeordnet sind.
Das vorgenannte Halbleiterbauelement ermöglicht auf Grund der erfindungsgemäßen Ausführungen die Integration mehrerer vertikaler Leistungsbauelemente sowie lateraler, aktiver Bauelemente auf einem Bauelement. Wesentlicher Vorteil des erfindungsgemäßen Halbleiterbauelementes ist es außerdem, dass vertikal und lateral, aktive Bauelemente besonders platzsparend auf einem Bauelement angeordnet werden.
Vorzugsweise kommen im erfindungsgemäßen Halbleiterbauelement Leistungsbauelemente für Spannungen von bis zu 1700 V zum Einsatz. Je nach eingesetztem Leistungsbauelement variieren die Spannungsklassen zwischen 600 und 1700 V. Daher ist es sowohl möglich, als Leistungsbauelement Power-MOS-Bauelemente in einer Spannungsklasse von 100 bis 200V, IGBTs in einer Spannungsklasse von bis zu 1700 V, vorzugsweise von 600 bis 1200V, oder Dioden einzusetzen.
Um im Sperrfall hohe Feldstärken am Aktivgebiet zu vermeiden, benötigen die vorgenannten Leistungsbauelemente in jedem Fall eine Randabschlussstruktur. So beträgt bei Bauelementen für Spannungen bis 1200 V die Länge dieser Randabschlüsse beispielsweise bis zu 600 μm. Würden Bauelemente in konventioneller Bauweise auf einem Wafer nebeneinander platziert und durch eine konventionell ausgeführte Trenchisolation voneinander getrennt, wäre für jedes einzelne Bauelement ein
Randabschluss vorzusehen, über den die Metallisierung zu führen wäre. Im Gegensatz hierzu wird durch die erfindungsgemäße, vorzugsweise konzentrische Anordnung der jeweiligen auf einem Halbleiterbauelement zu integrierenden Funktionselemente der für die zuvor beschriebenen Randabschlussstrukturen benötigte Platz stark minimiert. Darüber hinaus wird durch diese, besonders geeignete Anordnung der Funktionsbauelemente der Aufwand bei der Kontaktierung erheblich verringert,
In einer besonderen Ausführungsform werden die Leistungsbauelemente nach außen hin ringförmig angeordnet. Vorzugsweise ist hierbei das wenigstens eine laterale, aktive Bauelement vollumfänglich von zumindest einem gefüllten Graben und einem vertikalen Leistungsbauelement umgeben.
Um darüber hinaus sicherzustellen, dass die lateral, aktiven Bauelemente an der Waferoberflache potenzialmäßig auch von der spannungsführenden
Waferrückseite entkoppelt sind, sieht eine weitere, besondere Ausführungsform vor, das wenigstens eine laterale, aktive Bauelement in einer dotierten Wanne anzuordnen.
Weiterhin ist es von besonderem Vorteil, auf der Rückseite des Halbleiterbauelementes ein Dielektrikum vorzusehen, so dass eine vollständige elektrische Entkopplung auch nach dem Dünnen der Wafersubstrate Gewähr leistet wird. Zur rückseitigen Kontaktierung der Leistungsbauelemente sieht das Dielektrikum vorzugsweise entsprechende Öffnungen vor.
Das erfindungsgemäße Verfahren zur Herstellung eines Halbleiterbauelementes sowie das Halbleiterbauelement sollen im weiteren unter Bezugnahme auf die im Folgenden beschriebenen Figuren ohne Beschränkung des allgemeinen Erfindungsgedankens näher erläutert werden.
Kurze Beschreibung der Erfindung
Die Erfindung wird nachstehend ohne Beschränkung des allgemeinen Erfindungsgedankens anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen exemplarisch beschrieben. Es zeigen:
Fig. 1 Prozessschritte zur elektrischen Isolation der Bauelemente auf einem Wafer,
Fig. 2 eine konzentrische Anordnung der
Funktionselemente gemäß der vorliegenden Erfindung, und
Fig. 3 die Entkopplung des Logikbereichs bei der vorliegenden Erfindung.
In Fig. 1 sind die Prozessschritte zur elek- trischen Isolation der Bauelemente auf einem Wafer dargestellt. Die elektrische Isolation der verschiedenen Bauelemente wird dadurch erreicht, dass zuerst Gräben 2 in das Silizium-Substrat 1 geätzt werden. In einem zweiten Prozessschritt erfolgt die Auffüllung der Gräben 2 mit einem Dielektrikum oder einer Kombination aus einem Dielektrikum mit Poly- silizium als Isolationsschicht 4. Abschließend erfolgt das Dünnen des Silizium-Substrates 1 von der Rückseite her bis an die Grabensohle 3 des in das Silizium- Substrates 1 geätzten Grabens 2. Auf diese Weise wird die in die Gräben 2 eingefüllte Isolationsschicht 4 von der Rückseite her freigelegt. Die Tiefe der Gräben 2 wird derart eingestellt, dass sie der Waferdicke nach dem Dünnungsprozess entspricht.
In Fig. 2 ist dagegen ein erfindungsgemäß ausgeführtes Halbleiterbauelement dargestellt. Die jeweiligen Funktlonselemente 5,6 sind konzentrisch und getrennt durch Trenchisolationen 4 auf einem Substrat angeordnet. Wahlweise könnten die Funktionselemente 5,6 auch exzentrisch angeordnet werden Die innere Fläche des Chips enthält lateral, aktive Bauelemente 6, wie bspw. in Bipolar-, CMOS-, NMOS oder PMOS-Technologie ausgeführte Bauelemente. Die Leistungsbauelemente 5, wie etwa IGBTs und/oder Dioden sind ringförmig um das laterale, aktive Bauelement 6 angeordnet. Selbstverständlich ist es möglich, sowohl Leistungsbauelemente 5 und/oder ein laterales, aktives Bauelement 6 in derartigen Ringen um ein zentral angeordnetes und scheibenförmig ausgeführtes Funktionselement anzuordnen.
Die Fig. 3 zeigt eine Schnittansicht durch ein erfindungsgemäßes Halbleiterbauelement. Auf dem Halbleiterbauelement ist ein IGBT 9, eine Diode 10 sowie ein laterales, aktives Bauelement 6 angeordnet, die jeweils durch eine Trenchisolation 4 elektrisch isolierend voneinander getrennt sind. Auf der Vorderseite ist eine Vielzahl von Vorderseitenkontakten
11, in Form von Lötbumps vorgesehen. Das laterale, aktive Bauelement 6 ist ferner in eine Dotierungswanne
12, die als tiefe p-Dotierung ausgeführt ist, eingelassen. Auf diese Weise ist das laterale, aktive Bauelement 6, das sich an der Waferoberflache befindet, potenzialmäßig von der spannungsführenden Waferrück- seite entkoppelt.
Auftretende Felder werden über die Raumladungszone der Dotierungswanne 12 aufgenommen. Zur vollständigen elektrischen Entkopplung wird nach dem Dünnen der Wafersubstrate auf der Rückseite ein Dielektrikum 13 aufgebracht. Wie in Fig. 3b zu sehen ist, wird das Dielektrikum 13 zur rückseitigen Kontaktierung der Leistungsbauelemente 6 an den entsprechenden Stellen für die Rückseitenmetallisierung 8, die abschließend auf der Rückseite des Halbleiterbauelementes aufge- bracht wird, geöffnet.
Bezugszeichenliste
Si-Substrat Graben Grabensohle Isolationsschicht Leistungsbauelement Laterales, aktives Bauelement Randabschlussstruktur Metallisierung IGBT Diode Vorderseitenkontakt Dotierungswanne Dielektrikum p+ Implant n+ Implant

Claims

Patentansprüche
1. Verfahren zur Herstellung eines Halbleiterbauelements, das über ein erstes vertikales Leistungsbauelement (5, 9) sowie wenigstens ein laterales, aktives Bauelement (6) und/oder zumindest ein zweites vertikales Leistungsbauelement (10) verfügt mit den Schritten: Bereitstellen eines eine Vorder- und eine Rückseite aufweisenden Si-Substrates (1) , - Ätzen wenigstens eines Grabens (2) , der zumindest eine Teilfläche der Vorderseite vollumfänglich umschließt, in das Si-Substrat
(1), - Auffüllen des wenigstens einen Grabens (2) mit einer Isolierung (4) , die zumindest ein
Dielektrikum enthält oder ein Dielektrikum ist, Durchführen von Prozessschritten auf der Vorderseite des Si-Substrates (1) zum Herstellen eines ersten vertikalen Leistungs- bauelementes (5, 9) sowie wenigstens eines lateralen, aktiven Bauelements (6) und/oder zumindest eines zweiten vertikalen Leistungs- bauelements (10) , so dass sowohl das erste Leistungsbauelement (5, 9) als auch das wenigstens eine laterale aktive Bauelement (6) und/oder zumindest ein zweites vertikales Leistungsbauelement (10) kon- oder exzentrisch um einen gemeinsamen Bezugspunkt und jeweils durch den wenigstens einen Graben (2) von einander getrennt auf dem Substrat (1) angeordnet werden,
Ganzflächiges Dünnen des Si-Substrates (1) von der Rückseite her bis an die Isolierung (4) , - Kontaktierung der Leistungsbauelemente (5, 9, 10) von der Rückseite her.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das erste Leistungsbauelement (5, 9), das wenigstens eine laterale, aktive Bauelement (6) und/oder das zumindest eine zweite vertikale Leistungsbauelement (10) annähernd ring- und/oder scheibenförmig ausgebildet werden.
3. Verfahren nach Anspruch 1 oder 2 , dadurch gekennzeichnet, dass das laterale, aktive Bauelement (6) scheibenförmig ausgebildet und derart auf der Vorderseite angeordnet wird, dass es vollumfänglich von dem Graben (2) und dem ersten vertikalen Leistungsbauelement (5, 9) umgeben wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass nach dem Dünnen und vor der Kontaktierung des wenigstens einen Leistungsbauelements (5, 9) ein Dielektrikum auf der Rückseite des Substrates (1) abgeschieden wird.
Verfahren nach Anspruch 4 , gekennzeichnet durch die Kontaktierung des
Leistungsbauelements (5, 9) mit den Schritten: - Herstellen von Öffnungen in dem Dielektrikum zur Kontaktierung des wenigstens einen Leistungsbauelements (5, 9) von der Rückseite her sowie - Aufbringen einer Metallisierung (8) auf die Rückseite.
6. Verfahren nach Anspruch 5 , dadurch gekennzeichnet, dass die Metallisierung (8) strukturiert wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet , dass das wenigstens eine laterale, aktive Bauelement (6) in einer dotierten Wanne angeordnet wird.
8. Verfahren nach Anspruch 7 , dadurch gekennzeichnet, dass das zumindest eine laterale, aktive Bauelement (6) in einer p-dotierten Wanne angeordnet wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass das wenigstens eine laterale, aktive Bauelement (6) in Bipolar, CMOS, NMOS und oder PMOS-Technologie in dem Halbleiterbauelement integriert wird.
10. Halbleiterbauelement, das wenigstens ein erstes vertikales Leistungsbauelement (5, 9) sowie wenigstens ein laterales, aktives Bauelement (6) und/oder zumindest ein zweites vertikales Leistungsbauelement (10) aufweist, zwischen denen wenigstens ein mit einer Isolierung (4) gefüllter Graben (2) angeordnet ist, dadurch gekennzeichnet, dass die Isolierung (4) wenigstens teilweise ein Dielektrikum aufweist und dass das wenigstens eine vertikale Leistungsbauelement (5, 9) und das wenigstens eine laterale, aktive Bauelement (6) annähernd ring- und/oder scheibenförmig ausgebildet und ex- oder konzentrisch um einen gemeinsamen Bezugspunkt auf einem Si-Substrat (1) angeordnet sind.
11. Halbleiterbauelement nach Anspruch 10, dadurch gekennzeichnet, dass das wenigstens eine Leistungsbauelement (5, 9) ein IGBT, ein PMOS und/oder eine Diode ist.
12. Halbleiterbauelement nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass das wenigstens eine Leistungsbauelement (5, 9) für Spannungen von bis zu 1700 V geeignet ist.
13. Halbleiterbauelement nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass die Isolierung (4) aus einer Kombination aus isolierenden, halbleitenden und/oder leitenden Materialien besteht.
14. Halbleiterbauelement nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, dass die Isolierung (4) aus einer Kombination aus einem Dielektrikum und Poly-Si besteht.
15. Halbleiterbaulement nach einem der Ansprüche 10 bis 14, dadurch gekennzeichnet, dass erste vertikale Leistungsbauelement (5, 9) und/oder das wenigstens eine laterale, aktive Bauelement (6) vollumfänglich von zumindest einem gefüllten Graben (2) und/oder dem zumindest einen zweiten vertikalen Leistungsbauelement (10) umgeben ist.
16. Halbleiterbauelement nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, dass das wenigstens eine laterale, aktive
Bauelement (6) in einer dotierten Wanne angeordnet ist.
17. Halbleiterbauelement nach einem der Ansprüche 10 bis 16, dadurch gekennzeichnet, dass auf der Rückseite des Halbleiterbauelements ein Dielektrikum aufgebracht ist .
18. Halbleiterbauelement nach Anspruch 17, dadurch gekennzeichnet, dass das Dielektrikum Öffnungen aufweist, durch die die Leistungs- bauelemente (5, 9, 10) kontaktierbar sind.
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