EP1479105A1 - Floating-gate-speicherzelle, floating-gate-speicheranordnung, schaltkreis-anordnung und verfahren zum herstellen einer floating-gate-speicherzelle - Google Patents

Floating-gate-speicherzelle, floating-gate-speicheranordnung, schaltkreis-anordnung und verfahren zum herstellen einer floating-gate-speicherzelle

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Publication number
EP1479105A1
EP1479105A1 EP03706311A EP03706311A EP1479105A1 EP 1479105 A1 EP1479105 A1 EP 1479105A1 EP 03706311 A EP03706311 A EP 03706311A EP 03706311 A EP03706311 A EP 03706311A EP 1479105 A1 EP1479105 A1 EP 1479105A1
Authority
EP
European Patent Office
Prior art keywords
floating gate
layer
memory cell
gate memory
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP03706311A
Other languages
English (en)
French (fr)
Inventor
Andrew Graham
Franz Hofmann
Michael Specht
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1479105A1 publication Critical patent/EP1479105A1/de
Withdrawn legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Definitions

  • Floating gate memory cell Floating gate memory arrangement, circuit arrangement and method for producing a floating gate memory cell
  • the invention relates to a floating gate memory cell, a floating gate memory arrangement, a circuit arrangement and a method for producing a floating gate memory cell.
  • dynamic random access memory the information is stored in a memory capacitor, which, however, loses its charge in the course of time and therefore has to be refreshed regularly.
  • DRAM memories are sufficiently fast
  • static RAM static random access memory
  • non-volatile memory is characterized in that in such a memory cell Stored information is retained even after a supply voltage has been switched off for a sufficiently long holding time (typically a holding time in the range of years is required).
  • a frequently used, non-volatile semiconductor memory is the EEPROM
  • an EEPROM is the so-called floating gate memory.
  • a floating gate memory known from the prior art, an electrical charge is stored in a polysilicon structure, the floating gate, which is electrically decoupled from the environment. The floating gate is reloaded using electrical charge carriers that tunnel through a thin insulation layer between the semiconductor and the floating gate.
  • a floating gate memory is programmed by bringing an n + -doped silicon region below the thin insulation layer to a sufficiently high electrical potential so that the electrical field strength in the thin insulation layer is close to the breakdown
  • the memory transistor is more electrically conductive due to the electrically charged floating gate than with an electrically uncharged floating gate, the preferably binary information to be stored being encoded in the value of the electrical conductivity of the memory transistor.
  • EEPROM cells have the disadvantage that write and erase times range between approximately one millisecond and approximately are ten microseconds.
  • the write and erase times of flash memories are therefore significantly slower than the write and erase memories of DRAM memories.
  • [1] gives an overview of the technology of semiconductor memories.
  • a manufacturing method for forming a metal insulator tunnel transistor comprising a metallic source region and a metallic drain region, as well as an electrically insulating channel region, is carried out using a conventional photolithography Procedure described.
  • a gate insulator and a gate electrode are arranged on the electrically insulating channel region arranged between the metallic source region and the metallic drain region. By changing the gate Voltage, a tunnel current can be controlled by a tunnel insulator between the source and drain regions.
  • the invention is based on the problem of providing a floating gate memory cell with shortened signal propagation times, which can be integrated into a substrate with an increased integration density.
  • the two source / drain regions and the floating gate layer are formed from a metallically conductive material, and the channel region is formed from an electrically insulating material.
  • the floating gate memory arrangement according to the invention has a plurality of floating gate memory cells arranged essentially in the form of a matrix with the above-mentioned features.
  • a floating gate memory cell preferably has an area requirement of approximately 4F 2 , where F is the minimum structural dimension that can be achieved within the framework of a technology. Particularly when the memory transistor is configured as a vertical transistor, a particularly space-saving design is possible.
  • a circuit arrangement is created according to the invention, which has a circuit integrated in a semiconductor substrate with at least one semiconductor component and at least one floating gate memory cell having the features described above on the integrated circuit.
  • the two source / drain regions and the floating gate layer are formed from a metallically conductive material and the channel region is formed from an electrically insulating material.
  • the two source / drain regions and the floating gate layer of the floating gate memory cell preferably have a metal.
  • the source / drain regions and the floating gate layer are made of a metallic material can benefit from the good electrical conductivity of a metal. If an electrical current flows through the source / drain regions, there is little waste heat due to the good electrical conductivity and the low ohmic losses of the metallic source / drain regions. It should be noted that in a miniaturized circuit, the generation of waste heat is one of the main problems. Furthermore, the reading time of the floating gate memory cell is reduced compared to the prior art, since charge carriers in a metallic material have a shorter Fermi wavelength than in a semiconductor. The access times of the floating gate memory cell according to the invention are therefore reduced.
  • the floating gate memory cell according to the invention preferably has a first layer in which the two source / drain regions and the channel region arranged between them are arranged next to one another, and a first dielectric layer on the first layer.
  • the floating gate layer is deposited on the first dielectric layer and a second dielectric layer is deposited on the floating gate layer. Furthermore, one Control gate electrode layer applied to the second dielectric layer.
  • the first layer is arranged on a substrate.
  • This embodiment clearly corresponds to the floating gate memory cell being designed as a planar transistor, i.e. that different layers are deposited and structured essentially parallel to one another.
  • the layer sequence formed from the first layer, the first dielectric layer, the floating gate layer, the second dielectric layer and the control gate electrode layer can be arranged on a substrate in this way, that the lateral edge sections of the layers of the layer sequence are arranged on the surface (or essentially parallel to the surface) of the substrate.
  • the direction along which the layers are stacked one on top of the other runs essentially parallel to that main surface plane of the substrate on which the layers are formed.
  • the floating gate memory cell is implemented as a vertical transistor memory cell, i.e. as a floating gate memory cell, in which the electrical current flows through the channel region essentially orthogonally to the main surface of the substrate.
  • a vertical transistor is an increased
  • Integration density enables, even with increasing miniaturization (ie reducing the space requirement of a component on the substrate surface), the channel area (running in an orthogonal direction to the substrate surface) can remain sufficiently large in order to avoid disruptive short channel effects. Therefore, with the vertical configuration of the invention Floating gate memory cell achieves an increased integration density with simultaneously large enough channel length.
  • the layer sequence may further include an additional first dielectric layer on top of the first
  • the floating gate memory cell is designed as a vertical transistor in accordance with the development described, a symmetrical arrangement is created.
  • the substrate can be produced from an electrically insulating material, in particular from silicon dioxide material.
  • the two source / drain regions which are independent of one another
  • Floating gate layer and the control gate electrode layer one or a combination of the materials aluminum, titanium, titanium nitride (TIN), copper and tungsten.
  • the channel region can be one or a combination of the materials amorphous silicon (in particular undoped), tantalum oxide
  • the first dielectric layer and the second dielectric layer can have one or a combination of the materials silicon nitride (SiN 4 ), silicon dioxide (Si0 2 ), aluminum oxide (A1 2 0 3 ) and lanthanum oxide (La 2 0 3 ).
  • SiN 4 silicon nitride
  • Si0 2 silicon dioxide
  • Al oxide Al oxide
  • AlO aluminum oxide
  • La 2 0 3 lanthanum oxide
  • the barrier height between the metallic source / drain connections on the one hand and the electrically insulating channel layer on the other hand is preferably between 0.5 eV (electron volts) and leV.
  • a barrier height of 0.6 eV is a good choice.
  • a particularly favorable material combination is achieved if the two source / drain areas are made of aluminum material and the channel area is made of tantalum oxide (Ta 2 0 5 ) or if the two source / drain areas are made of titanium and the channel area Area made of titanium oxide (Ti0 2 ). In this configuration, the barrier height between the source / drain connections and the channel region has a favorable value in each case.
  • a circuit arrangement is provided according to the invention. This has a circuit integrated in a semiconductor substrate with at least one semiconductor component and has at least one floating gate memory cell with the features described above on the integrated circuit.
  • the floating gate memory cell of the invention can preferably be formed in the "back end" area of a product with an integrated circuit.
  • the semiconductor components are often first integrated into one
  • Integrated semiconductor substrate before a metallization level is formed above the integrated semiconductor components in the final production.
  • Metallization processing is carried out in semiconductor finishing (ie in the "back end” area), and the floating gate memory cell according to the invention made of metallic materials can be used during such a "back end” process are additionally formed on, ie in a level above, an already existing semiconductor memory arrangement.
  • a memory arrangement and a logic region are first formed in a silicon substrate, and then an additional memory arrangement with floating gate memory cells according to the invention can be formed in a metallization level processed above the semiconductor level , This makes it possible to combine several levels of memory arrangements formed one above the other and thereby to increase the integration density of memory cells in a substrate, ie the number of memory cells per substrate surface.
  • Another advantage of the invention is to be seen in that unnecessary surface portions of a formed above a processed semiconductor metallization can be usefully 'by the invention are formed there, for example an additional Speieher arrangement with floating gate memory cells according to. Therefore, the invention can be used particularly advantageously in the "back end", ie in the wiring level on the chip that is actually processed.
  • a first layer is formed on a substrate in that the two source / drain regions and the channel region arranged therebetween are formed next to one another by a first dielectric Layer is formed on the first layer by the floating Gate layer is formed on the first dielectric layer by forming a second dielectric layer on the floating gate layer and by forming a control gate electrode layer on the second dielectric layer.
  • the first source / drain region can be formed on a surface region of a substrate, the channel region can be formed on the first source / drain region, the second source / drain region on the channel Region, a first dielectric layer is formed on the layer sequence formed by the first source / drain region, the channel region and the second source / drain region, a floating gate layer are formed at least partially on side wall regions of the first dielectric layer, a second dielectric layer is formed on the floating gate layer and on at least a partial region of the free surface of the first dielectric layer, and can
  • Control gate electrode layer are formed on the second dielectric layer.
  • process steps described can all be implemented using sophisticated standard processes, which enables inexpensive process control.
  • process steps are suitable for "back end”, i.e. Compatible with process steps, such as those used for wiring on the chip in the "back end”.
  • a sufficiently high current density (for example 10 6 A / cm 2 to 10 8 A / cm 2 ) can be achieved with the metal insulator metal floating gate transistor according to the invention.
  • a storage density of 4F 2 per floating gate memory cell can be achieved.
  • F denotes the smallest in the context of a
  • FIG. 1 shows a cross-sectional view of a floating gate memory cell according to a first exemplary embodiment of the invention
  • FIGS. 2A to 2D layer sequences at different times during a method for producing a floating gate memory cell according to a preferred exemplary embodiment of the invention
  • FIG. 2E shows a floating gate memory cell, produced in accordance with the preferred exemplary embodiment of the method for producing a floating gate memory cell, in accordance with a second exemplary embodiment of the invention
  • FIG. 3 shows a top view of a floating gate memory arrangement according to a preferred exemplary embodiment of the invention.
  • a floating gate memory cell 100 according to a first preferred exemplary embodiment of the invention is described below with reference to FIG.
  • the floating gate memory cell 100 has a first layer in which a first source / drain region 101 made of titanium and a second source / drain region 102 made of titanium and a channel region 103 made of titanium oxide arranged therebetween are arranged next to one another and have a first dielectric layer 104 made of aluminum oxide on the first layer, a floating gate layer 105 made of titanium on the first dielectric layer 104, a second dielectric layer 106 made of aluminum oxide on the floating gate layer 105 and a control gate electrode layer 107 on the second dielectric layer 106.
  • the first layer consisting of the first source / drain region 101, the second source / drain region 102 and the channel region 103, is arranged on a silicon dioxide substrate 108.
  • the floating gate memory cell 100 is designed as a planar floating gate memory cell, in which an electrical current flow through the channel region 103 parallel to the main surface of the silicon dioxide substrate 108, i.e. in horizontal direction according to Fig.l.
  • the two source / drain regions 101, 102 and the floating gate layer 105 are made of a metal, namely titanium, and the channel region 103 is made of titanium oxide, i.e. made of an electrically insulating material.
  • the first source / drain region 101 is brought to a sufficiently high electrical potential (e.g. 15V), whereas the control gate electrode layer 107 is at an electrical potential of 0V. Because of these potential relationships, electrical charge carriers can tunnel between the first source / drain region 101 and the floating gate layer 105 (Fowler-
  • the cross section of the channel region 103 is rectangular.
  • the cross section of the channel area 103 can also be trapezoidal, for example, such that the lateral extent of the channel area 103 at the interface with the silicon dioxide substrate 108 is less than the lateral extent of the channel area 103 at the interface of the first dielectric layer 104.
  • FIGS. 2A to 2E a preferred exemplary embodiment of the invention is shown
  • a method for producing a floating gate memory cell is described.
  • a first is placed on a silicon dioxide substrate 201
  • the deposition processes can be carried out using the CVD process ("chemical vapor deposition") or the ALD process ("atomic layer deposition").
  • CVD chemical vapor deposition
  • ALD atomic layer deposition
  • Accuracy can be set from an atomic position, that is, to a few angstroms accuracy. This is important with regard to the functionality of a floating gate memory cell, since in this deposition process the channel length, one for the functionality of one
  • the first aluminum layer 202 the tantalum oxide
  • Layer 203, and the second aluminum layer 204 are laterally structured on both sides, as a result of which the first source / drain region 211, the channel region 212 and the second source / drain region 213 are formed.
  • the structuring takes place using a lithography and an etching method. According to the method steps described so far, the first source / drain region 211 is formed on a surface region of the silicon substrate 201, the channel region 212 is formed on the first source / drain region 211 and the second source / drain region 213 is formed on the channel region 212. Furthermore, the order shown in Fig. 2B
  • a first aluminum oxide layer 214 is formed on the surface of the layer sequence, in particular on second source / drain region 213 and on the free surface of silicon dioxide substrate 201. It should also be noted that the first aluminum oxide layer 214 is also deposited on the exposed side surfaces of the first source / drain region 211 and the channel region 212. The first aluminum oxide layer 214 is deposited using the ALD method, which makes it possible to exactly adjust the thickness of a layer or a layer sequence.
  • a third aluminum layer 221 is deposited on the surface of the layer sequence 220. This can be done using a CVD method, for example.
  • the third aluminum layer 221 is structured using a lithography and a spacer etching method in such a way that the floating gate layer is thereby generated, having a first floating layer.
  • the floating gate layer is formed from the first floating gate sublayer 231a and the second floating gate sublayer 231b on side wall regions of the first aluminum oxide layer 214.
  • a second alumina layer 232 is formed on the floating gate layer 231a, 231b and on the free surface of the first alumina layer 214.
  • a fourth aluminum layer 241 is formed as a control gate electrode layer on the second aluminum oxide layer 232. According to the exemplary embodiment described, this is done using a CVD method.
  • the fourth aluminum layer 232 is patterned to form a word line.
  • the floating gate memory cell 240 is designed as a vertical
  • Transistor arrangement designed, since the current flow between the source / drain regions 211, 213 through the channel region 212 with respect to the main surface of the silicon dioxide substrate 201 in orthogonal, i.e.. according to Fig. 2E vertical direction.
  • the thickness d of the channel region 212 is approximately 5 nm, so that a desired current density of approximately 10 6 A / cm 2 to 10 8 A / cm 2 can be obtained with the material configuration described. According to the described constellation
  • Barrier height between the source / drain regions 211, 213 on the one hand and the channel region 212 on the other hand approximately between 0.5 eV and leV.
  • the fourth aluminum layer 241 fulfills the functionality of a control gate electrode (and optionally a word line of a floating gate memory cell arrangement), the floating gate sublayers 231a, 231b fulfill the functionality of a floating gate, so that in Charge carriers contained in the floating gate sublayers 231a, 231b characteristically influence the electrical conductivity of the channel region in its border region with the first aluminum oxide layer 214.
  • the first aluminum oxide layer 214 clearly functions as a tunnel layer, that is to say that by applying corresponding electrical potentials to the respective connections of the floating gate memory cell (see description FIG.
  • This current flow is characteristic of the programmed information due to the dependence of the electrical conductivity of the channel region 212 on the amount of charge carriers contained in the floating gate sublayers 231a, 231b.
  • the first aluminum oxide layer 214 and the second aluminum oxide layer 232 are formed sufficiently thick to allow the amount of charge stored in the first floating gate sublayer 231a and the second floating gate sublayer 231b to flow away in the absence of a programming voltage prevent.
  • a preferred exemplary embodiment of a floating gate memory arrangement 300 is described below with reference to FIG.
  • the floating gate memory arrangement 300 has a multiplicity of floating gate memory cells 240 arranged essentially in a matrix, as shown in FIG. 2E. However, only four floating gate memory cells 240 are shown in FIG. 3 in order to explain the arrangement 300 on the basis of a simple illustration. It should be noted that the illustration in FIG. 3 shows a plan view of the arrangement of floating-gate memory cells 240 arranged essentially in the form of a matrix, in which, however, elements that are in part deeper and are actually hidden (for example the Floating gate sub-layers 231a, 231b) can be seen for the purpose of clarity.
  • one of the structured fourths formed as a word line is located in each intersection area
  • Each "bit line” 301 contains two lines, a source and a bit line, each coupled to the source and drain of the associated floating gate memory cell (this corresponds to contacts 211 and 213 from FIG. 2E).
  • Each word line 241 is coupled to the control gate electrode of the respective floating gate memory cell 240. This makes it very easy to achieve a storage density of 4F 2 with quick access to every single cell. This arrangement is therefore clearly superior to a NAND structure in terms of access time and complexity.

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Die Erfindung betrifft eine Floating-Gate-Speicherzelle, eine Floating-Gate-Speicheranordnung, eine Schaltkreis-Anordnung und ein Verfahren zum Herstellen einer Floating-Gate-Speicherzelle. Bei der Floating-Gate-Speicherzelle sind die beiden Source-/Drain-Bereiche und die Floating-Gate-Schicht aus einem metallisch leitfähigen Material ausgebildet, und der Kanal-Bereich ist aus einem elektrisch isolierenden Material ausgebildet.

Description

Beschreibung
Floating-Gate-Speicherzelle . Floating-Gate-Speicheranordnung , Schaltkreis-Anordnung und Verfahren zum Herstellen einer Floating-Gate-Speicherzelle
Die Erfindung betrifft eine Floating-Gate-Speicherzelle, eine Floating-Gate-Speicheranordnung, eine Schaltkreis-Anordnung und ein Verfahren zum Herstellen einer Floating-Gate- Speicherzelle.
Angesichts der schnellen Entwicklung in der Computertechnologie besteht der Bedarf an zunehmend schnelleren und dichteren Speichermedien. Bei den Halbleiterspeichern unterscheidet man unterschiedliche
Konzepte. Bei den dynamischen RAMs ("dynamic random access memory" ) wird die Information in einem Speicher-Kondensator gespeichert, der allerdings in Laufe der Zeit seine Ladung verliert und daher regelmäßig wieder aufgefrischt werden muss. Zwar weisen DRAM-Speicher ausreichend schnelle
Zugriffszeiten auf, eine gespeicherte Information geht allerdings bei einer Trennung von der Spannungsquelle verloren .
Im Gegensatz dazu muss der Speicherinhalt in einem statischen RAM (SRAM, "static random access memory") nicht immer wieder aufgefrischt werden. Wenn allerdings die Versorgungsspannung zusammenbricht, geht der Speicherinhalt eines statischen RAMs verloren. Zwar weisen statische RAM-Speicher kurze Zugriffszeiten auf, allerdings ist der Aufbau eines statischen RAMs komplex und erfordert eine relativ große Anzahl von Bauelementen. Dadurch sind die mit statischen RAMs erreichbaren Speicherdichten für manche Anwendungen zu gering.
Ein nichtflüchtiger Speicher ("non-volatile-memory") zeichnet sich dadurch aus, dass die in einer derartigen Speicherzelle eingespeicherte Information auch nach dem Abschalten einer VersorgungsSpannung für eine ausreichend lange Haltezeit (typischerweise wird eine Haltezeit in Bereich von J hren gefordert) erhalten bleibt. Ein häufig eingesetzter, nichtflüchtiger Halbleiterspeicher ist das EEPROM
( "electrically erasable and programmable read only memory") .
Ein wichtiges Beispiel für einen EEPROM ist der sogenannte Floating-Gate-Speicher. Bei einem aus dem Stand der Technik bekannten Floating-Gate-Speicher wird eine elektrische Ladung in einer von der Umgebung elektrisch entkoppelten Polysilizium-Struktur, dem Floating-Gate, gespeichert. Das Umladen des Floating-Gates erfolgt mittels elektrischen Ladungsträgern, die eine dünne Isolations-Schicht zwischen dem Halbleiter und dem Floating-Gate durchtunneln. Ein Floating-Gate-Speicher wird programmiert, indem ein n+- dotiertes Silizium-Gebiet unterhalb der dünnen Isolations- Schicht auf ein ausreichend hohes elektrisches Potential gebracht wird, so dass die elektrische Feldstärke in der dünnen Isolations-Schicht in die Nähe der Durchbruch-
Feldstärke gerät. Infolgedessen tunneln elektrische Ladungsträger zwischen dem Floating-Gate und dem darunter liegenden n+-dotierten Silizium-Gebiet. Dadurch bleibt im Floating-Gate eine nicht-kompensierte elektrische Ladung zurück und verbleibt dort für eine ausreichend lange
Haltezeit, selbst in einem Zustand, in dem keine elektrische Spannungen mehr an den Floating-Gate-Speicher angelegt sind. Beim Lesevorgang ist der Speicher-Transistor infolge des elektrisch geladenen Floating-Gates elektrisch besser leitend als mit einem elektrisch ungeladenen Floating-Gate, wobei in dem Wert der elektrischen Leitfähigkeit des Speicher- Transistors die zu speichernde, vorzugsweise binäre, Information kodiert ist.
Allerdings weisen aus dem Stand der Technik bekannte Flash-
EEPROM-Zellen den Nachteil auf, dass Schreib- und Löschzeiten im Bereich zwischen ungefähr einer Millisekunde und ungefähr zehn Mikrosekunden sind. Daher sind die Schreib- und Löschzeiten von Flashspeichern im Vergleich zu den Schreibund Löschspeichern von DRAM-Speichern deutlich langsamer. Eine Übersicht über die Technologie der Halbleiterspeicher gibt beispielsweise [1] .
Hochdichte nichtflüchtige Speicherzellen existieren bisher nur auf Silizium-Basis. Der Flächenbedarf der bekannten nichtflüchtigen Halbleiter-Speicherzelle liegt im Bereich von 5F2 bis 8F2, wobei F die im Rahmen einer Technologie- Generation minimal erreichbare eindimensionale Strukturdimension ist.
Aus [2] ist es bekannt, einen Transistor auf Nanometerskala unter Verwendung eines Metall-Isolator-Tunnelübergangs auszubilden. Gemäß dem aus [2] bekannten Transistor wird ein elektrischer Metall-Isolator-Metall-Tunnelstrom mittels Anlegens einer elektrischen Spannung an eine Gate-Elektrode gesteuert, wobei die Gate-Elektrode oberhalb des Isolators angeordnet ist. Gemäß einer in [2] beschriebenen
Computersimulation weist die beschriebene Vorrichtung eine analoge Funktionalität auf wie ein herkömmlicher Silizium- Transistor.
Ferner ist in [3] eine Realisierung eines Metall-Transistors gemäß dem in [2] beschriebenen theoretischen Konzept vorgestellt. Ein Herstellungsverfahren zum Ausbilden eines Metall-Isolator-Tunnel-Transistors ( "metal insulator tunnel transistor", MITT) , aufweisend einen metallischen Source- Bereich und einen metallischen Drain-Bereich sowie einen elektrisch isolierenden Kanal-Bereich, wird unter Verwendung eines herkömmlichen Photolithographie-Verfahrens beschrieben. Auf dem zwischen dem metallischen Source-Bereich und dem metallischen Drain-Bereich angeordneten elektrisch isolierenden Kanal-Bereich sind ein Gate-Isolator und eine Gate-Elektrode angeordnet. Mittels Veränderns der Gate- Spannung kann ein Tunnelstrom durch einen Tunnel-Isolator zwischen Source- und Drain-Bereich gesteuert werden.
Der Erfindung liegt das Problem zugrunde, eine Floating-Gate- Speicherzelle mit verkürzten Signallaufzeiten bereitzustellen, die mit einer erhöhten Integrationsdichte in ein Substrat integrierbar ist.
Das Problem wird gelöst durch eine Floating-Gate- Speicherzelle, eine Floating-Gate-Speicheranordnung, eine
Schaltkreis-Anordnung und ein Verfahren zum Herstellen einer Floating-Gate-Speicherzelle mit den Merkmalen gemäß den unabhängigen Patentansprüchen .
Bei der erfindungsgemäßen Floating-Gate-Speicherzelle sind die beiden Source- /Drain-Bereiche und die Floating-Gate- Schicht aus einem metallisch leitfähigen Material ausgebildet, und der Kanal-Bereich ist aus einem elektrisch isolierenden Material ausgebildet.
Die erfindungsgemäße Floating-Gate-Speicheranordnung weist eine Mehrzahl von im Wesentlichen matrixförmig angeordneten Floating-Gate-Speicherzellen mit den oben genannten Merkmalen auf .
Bei der Floating-Gate-Speicher-Anordnung hat vorzugsweise eine Floating-Gate-Speicherzelle einen Flächenbedarf von ungefähr 4F2, wobei F die im Rahmen einer Technologie minimal erreichbare Strukturdimension ist. Insbesondere bei einer Ausgestaltung des Speichertransistors als Vertikal-Transistor ist eine besonders platzsparende Ausführung möglich.
Ferner ist erfindungsgemäß eine Schaltkreis-Anordnung geschaffen, die einen in einem Halbleiter-Substrat integrierten Schaltkreis mit mindestens einem Halbleiter- Bauelement und mindestens eine Floating-Gate-Speicherzelle mit den oben beschriebenen Merkmalen auf dem integrierten Schaltkreis aufweist.
Gemäß dem erfindungsgemäßen Verfahren zum Herstellen einer Floating-Gate-Speicherzelle werden die beiden Source-/Drain- Bereiche und die Floating-Gate-Schicht aus einem metallisch leitfähigen Material ausgebildet und wird der Kanal-Bereich aus einem elektrisch isolierenden Material ausgebildet.
Vorzugsweise weisen die beiden Source- /Drain-Bereiche und die Floating-Gate-Schicht der Floating-Gate-Speicherzelle ein Metall auf.
Indem die Source- /Drain-Bereiche und die Floating-Gate- Schicht aus einem metallischen Material hergestellt sind, kann von der guten elektrischen Leitfähigkeit eines Metalls profitiert werden. Fließt ein elektrischer Strom durch die Source-/Drain-Bereiche, so entsteht nur wenig Abwärme infolge der guten elektrischen Leitfähigkeit und der daher geringen ohmschen Verluste der metallischen Source- /Drain-Bereiche. Es ist darauf hinzuweisen, dass bei einem miniaturisierten Schaltkreis das Entstehen von Abwärme eines der Haupt- Probleme darstellt. Ferner ist die Lesezeit der Floating- Gate-Speicherzelle gegenüber dem Stand der Technik herabgesetzt, da Ladungsträger in einem metallischen Material eine kürzere Fermi-Wellenlänge haben als in einem Halbleiter. Daher sind die Zugriffszeiten der erfindungsgemäßen Floating- Gate-Speicherzelle verringert.
Vorzugsweise weist die erfindungsgemäße Floating-Gate- Speicherzelle eine erste Schicht auf, in der nebeneinander die beiden Source- /Drain-Bereiche und der dazwischen angeordnete Kanal-Bereich angeordnet sind, sowie eine erste Dielektrikums-Schicht auf der ersten Schicht. Die Floating- Gate-Schicht ist auf der ersten Dielektrikums-Schicht aufgebracht, und eine zweite Dielektrikums-Schicht ist auf der Floating-Gate-Schicht aufgebracht. Ferner ist eine Steuergate-Elektroden-Schicht auf der zweiten Dielektrikums- Schicht aufgebracht.
Gemäß einer bevorzugten Ausgestaltung der Erfindung ist die erste Schicht auf einem Substrat angeordnet.
Anschaulich entspricht diese Ausgestaltung einem Ausbilden der Floating-Gate-Speicherzelle als Planar-Transistor, d.h. dass unterschiedliche Schichten im Wesentlichen parallel zueinander aufeinander abgeschieden und strukturiert werden.
Alternativ kann bei der erfindungsgemäßen Floating-Gate- Speicherzelle die aus der ersten Schicht, der ersten Dielektrikums-Schicht, der Floating-Gate-Schicht, der zweiten Dielektrikums-Schicht und der Steuergate-Elektroden-Schicht ausgebildete Schichtenfolge derart auf einem Substrat angeordnet sein, dass die seitlichen Randabschnitte der Schichten der Schichtenfolge auf der Oberfläche (oder im Wesentlichen parallel zu der Oberfläche) des Substrats angeordnet sind. Die Richtung, entlang derer die Schichten aufeinander gestapelt sind, verlaufen im Wesentlichen parallel zu derjenigen Hauptoberflächen-Ebene des Substrats, auf der die Schichten ausgebildet sind.
Gemäß dieser Ausgestaltung ist die Floating-Gate- Speicherzelle als Vertikal-Transistor-Speicherzelle realisiert, d.h. als Floating-Gate-Speicherzelle, bei welcher der elektrische Stromfluss durch den Kanal-Bereich im Wesentlichen orthogonal zu der Hauptoberfläche des Substrat erfolgt. Mit einem Vertikal-Transistor ist eine erhöhte
Integrationsdichte ermöglicht, da auch bei einer zunehmenden Miniaturisierung (d.h. Verringerung des Platzbedarfs eines Bauelements auf der Substrat-Oberfläche) der Kanal-Bereich (verlaufend in orthogonaler Richtung zu der Substrat- Oberfläche) in ausreichender Dimension ausgebildet bleiben kann, um störende Kurzkanaleffekte zu vermeiden. Daher ist mit der Vertikal-Konfiguration der erfindungsgemäßen Floating-Gate-Speicherzelle eine erhöhte Integrationsdichte bei simultan ausreichend großer Kanallänge erreicht.
Vorzugsweise kann die Schichtenfolge ferner eine zusätzliche erste Dielektrikums-Schicht auf der von der ersten
Dielektrikums-Schicht freien Hauptoberfläche der ersten Schicht, eine zusätzliche Floating-Gate-Schicht auf der zusätzlichen ersten Dielektrikums-Schicht, eine zusätzliche zweite Dielektrikums-Schicht auf der zusätzlichen Floating- Gate-Schicht und eine zusätzliche Steuergate-Elektroden- Schicht auf der zusätzlichen zweiten Dielektrikums-Schicht aufweisen, wobei die Steuergate-Elektroden-Schicht und die zusätzliche Steuergate-Elektroden-Schicht gekoppelt sind.
Wird die Floating-Gate-Speicherzelle als Vertikal-Transistor entsprechend der beschriebenen Weiterbildung ausgestaltet, so ist eine symmetrische Anordnung geschaffen.
Insbesondere kann bei der erfindungsgemäßen Floating-Gate- Speicherzelle das Substrat aus einem elektrisch isolierenden Material hergestellt sein, insbesondere aus Siliziumdioxid- Material .
Bei der erfindungsgemäßen Floating-Gate-Speicherzelle können voneinander unabhängig die beiden Source- /Drain-Bereiche, die
Floating-Gate-Schicht und die Steuergate-Elektroden-Schicht eines oder eine Kombination der Materialien Aluminium, Titan, Titannitrid (TIN) , Kupfer und Wolfram aufweisen. Der Kanal- Bereich kann eines oder eine Kombination der Materialien amorphes Silizium (insbesondere undotiert) , Tantaloxid
(Ta205) , Titanoxid (Ti02) , Hafniumoxid (Hf02) und Zirkoniumoxid (Zr02) aufweisen. Voneinander unabhängig können die erste Dielektrikums-Schicht und die zweite Dielektrikums- Schicht eines oder eine Kombination der Materialien Siliziumnitrid(SiN4) , Siliziumdioxid (Si02) , Aluminiumoxid (A1203) und Lanthanoxid (La203) aufweisen. Die genannten Materialien sind lediglich exemplarisch und nicht abschließend.
Es ist darauf hinzuweisen, dass die Barrierenhöhe zwischen den metallischen Source-/Drain-Anschlüssen einerseits und der elektrisch isolierenden Kanal-Schicht andererseits vorzugsweise zwischen 0.5eV (Elektronenvolt) und leV beträgt. Bei einem Betrieb bei Zimmertemperatur ist beispielsweise eine Barrierenhöhe von 0.6eV eine gute Wahl . Eine besonders günstige Materialkombination wird erreicht, wenn die beiden Source- /Drain-Bereiche aus Aluminium-Material und der Kanal- Bereich aus Tantaloxid (Ta205) hergestellt oder wenn die beiden Source- /Drain-Bereiche aus Titan und der Kanal-Bereich aus Titanoxid (Ti02) hergestellt sind. In dieser Konfiguration weist die Barrierenhöhe zwischen Source- /Drain- Anschlüssen und dem Kanal-Bereich jeweils einen günstigen Wert auf .
Ferner ist erfindungsgemäß eine Schaltkreis-Anordnung bereitgestellt. Diese hat einen in ein Halbleiter-Substrat integrierten Schaltkreis mit mindestens einem Halbleiter- Bauelement und hat mindestens eine Floating-Gate- Speicherzelle mit den oben beschriebenen Merkmalen auf dem integrierten Schaltkreis.
Anschaulich kann die Floating-Gate-Speicherzelle der Erfindung vorzugsweise im "Back End" -Bereich eines Produkts mit einem integrierten Schaltkreis ausgebildet werden. Häufig werden in der Produktion eines integrierten Halbleiter- Schaltkreises zunächst die Halbleiter-Bauelemente in ein
Halbleiter-Substrat integriert, bevor bei der Endfertigung eine Metallisierungsebene oberhalb der integrierten Halbleiter-Bauelemente ausgebildet wird. Bei der Halbleiter- Endfertigung (d.h. im "Back End" -Bereich) wird eine Metallisierungs-Prozessierung durchgeführt, und die erfindungsgemäße Floating-Gate-Speicherzelle aus metallischen Materialien kann während eines solchen "Back End" -Prozesses zusätzlich auf, d.h. in einer darüber liegenden Ebene, einer beispielsweise bereits bestehenden Halbleiter-Speicher- Anordnung ausgebildet werden. Gemäß einer möglichen Ausgestaltung werden in einem Silizium-Substrat zunächst eine Speicher-Anordnung und ein Logikbereich ausgebildet, und anschließend kann in einer oberhalb der Halbleiter-Ebene prozessierten Metallisierungs-Ebene eine zusätzliche Speicher-Anordnung mit Floating-Gate-Speicherzellen gemäß der Erfindung ausgebildet werden. Dadurch ist es ermöglicht, mehrere Ebenen von übereinander ausgebildeten Speicher- Anordnungen zu kombinieren und dadurch die Integrationsdichte von Speicherzellen in einem Substrat, d.h. die Anzahl von Speicherzellen pro Substrat-Oberfläche, zu erhöhen.
Ein weiterer Vorteil der Erfindung ist darin zu sehen, dass nicht benötigte Oberflächen-Abschnitte einer oberhalb eines prozessierten Halbleiters ausgebildeten Metallisierungsebene' sinnvoll genutzt werden können, indem dort beispielsweise eine zusätzliche Speieher-Anordnung mit Floating-Gate- Speicherzellen gemäß der Erfindung ausgebildet werden. Daher kann die Erfindung im "Back End", d.h. in der Verdrahtungsebene auf dem an sich fertig prozessierten Chip, besonders vorteilhaft eingesetzt werden.
Im Weiteren wird das erfindungsgemäße Verfahren zum Herstellen einer Floating-Gate-Speicherzelle näher beschrieben. Ausgestaltungen der Floating-Gate-Speicherzelle gelten auch für das Verfahren zum Herstellen der Floating- Gate-Speicherzelle .
Gemäß einer vorteilhaften Weiterbildung des oben beschriebenen Verfahrens zum Herstellen einer Floating-Gate- Speicherzelle wird eine erste Schicht auf einem Substrat ausgebildet, indem nebeneinander die beiden Source-/Drain- Bereiche und der dazwischen angeordnete Kanal-Bereich ausgebildet werden, indem eine erste Dielektrikums-Schicht auf der ersten Schicht ausgebildet wird, indem die Floating- Gate-Schicht auf der ersten Dielektrikums-Schicht ausgebildet wird, indem eine zweite Dielektrikums-Schicht auf der Floating-Gate-Schicht ausgebildet wird, und indem eine Steuergate-Elektroden-Schicht auf der zweiten Dielektrikums- Schicht ausgebildet wird.
Gemäß einer alternativen Ausgestaltung kann der erste Source- /Drain-Bereich auf einem Oberflächen-Bereich eines Substrats ausgebildet werden, der Kanal-Bereich auf dem ersten Source-/Drain-Bereich ausgebildet werden, der zweite Source-/Drain-Bereich auf dem Kanal-Bereich ausgebildet werden, eine erste Dielektrikums-Schicht auf der Schichtenfolge, die von dem ersten Source- /Drain-Bereich, dem Kanal-Bereich und dem zweiten Source- /Drain-Bereich gebildet wird, ausgebildet werden, eine Floating-Gate-Schicht zumindest teilweise auf Seitenwandbereichen der ersten Dielektrikums-Schicht ausgebildet werden, eine zweite Dielektrikums-Schicht auf der Floating-Gate-Schicht und auf zumindest einem Teilbereich der freien Oberfläche der ersten Dielektrikums-Schicht ausgebildet werden, und kann eine
Steuergate-Elektroden-Schicht auf der zweiten Dielektrikums- Schicht ausgebildet werden.
Die beschriebenen Verfahrensschritte sind alle unter Verwendung ausgereifter Standardverfahren realisierbar, wodurch eine billige Prozessführung ermöglicht ist. Außerdem sind die Verfahrensschritte "back end" -tauglich, d.h. kompatibel mit Verfahrensschritten, wie sie beim Verdrahten auf dem Chip im "Back End" zum Einsatz kommen.
Mit dem erfindungsgemäßen Metall-Isolator-Metall-Floating- Gate-Transistor kann eine ausreichend hohe Stromdichte (beispielsweise 106A/cm2 bis 108A/cm2) erreicht werden. Eine Speicherdichte von 4F2 pro Floating-Gate-Speicherzelle ist erreichbar. Dabei bezeichnet F die kleinste im Rahmen einer
Technologie-Generation erreichbare Strukturdimension. Mittels einer dreidimensionalen Integration, d.h. einer Anordnung mehrerer Schichten mit Speicherzellen übereinander, ist eine noch weiter erhöhte Integrationsdichte erreichbar. Im Vergleich zu konventionellen hochdichten Floating-Gate-Arrays mit Uniform Channel Programming (z.B. NAND) ist die in Fig.3 beschriebene Anordnung deutlich einfacher. Dies liegt insbesondere daran, dass Source- und Bit-Leitung einer Zelle nur dieser Zelle und dem vertikalen Nachbarn dienen. Dies ist von entscheidendem Vorteil. Die Prozessführung zum Ausbilden der erfindungsgemäßen Floating-Gate-Speicherzelle ist wenig aufwändig und daher kostengünstig, und infolge der Verwendung von metallischen Source- /Drain-Anschlüssen können Zugriffszeiten infolge des geringen elektrischen Widerstandes verringert werden.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
Es zeigen:
Figur 1 eine Querschnittsansicht einer Floating-Gate- Speicherzelle gemäß einem ersten Ausführungsbeispiel der Erfindung,
Figuren 2A bis 2D Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen einer Floating-Gate-Speicherzelle gemäß einem bevorzugten Ausführungsbeispiel der Erfindung,
Figur 2E eine Floating-Gate-Speicherzelle, hergestellt gemäß dem bevorzugten Ausführungsbeispiel des Verfahrens zum Herstellen einer Floating-Gate-Speicherzelle, gemäß einem zweiten Ausführungsbeispiel der Erfindung,
Figur 3 eine Draufsicht einer Floating-Gate-Speicheranordnung gemäß einem bevorzugten Ausführungsbeispiel der Erfindung. Im Weiteren wird bezugnehmend auf Fig.l eine Floating-Gate- Speicherzelle 100 gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung beschrieben.
Die Floating-Gate-Speicherzelle 100 weist auf eine erste Schicht, in der nebeneinander ein erster Source- /Drain- Bereich 101 aus Titan und ein zweiter Source- /Drain-Bereich 102 aus Titan sowie ein dazwischen angeordneter Kanal-Bereich 103 aus Titanoxid angeordnet sind und weist auf eine erste Dielektrikums-Schicht 104 aus Aluminiumoxid auf der ersten Schicht, eine Floating-Gate-Schicht 105 aus Titan auf der ersten Dielektrikums-Schicht 104, eine zweite Dielektrikums- Schicht 106 aus Aluminiumoxid auf der Floating-Gate-Schicht 105 und eine Steuergate-Elektroden-Schicht 107 auf der zweiten Dielektrikums-Schicht 106.
Die erste Schicht, bestehend aus dem ersten Source- /Drain- Bereich 101, dem zweiten Source- /Drain-Bereich 102 und dem Kanal-Bereich 103 ist auf einem Siliziumdioxid-Substrat 108 angeordnet. Mit anderen Worten ist die Floating-Gate- Speicherzelle 100 als planare Floating-Gate-Speicherzelle ausgebildet, bei der ein elektrischer Stromfluss durch den Kanal-Bereich 103 parallel zu der Hauptoberfläche des Siliziumdioxid-Substrats 108, d.h. in gemäß Fig.l horizontaler Richtung, verläuft. Die beiden Source- /Drain- Bereiche 101, 102 sowie die Floating-Gate-Schicht 105 sind aus einem Metall, nämlich aus Titan hergestellt, und der Kanal-Bereich 103 ist aus Titanoxid, d.h. aus einem elektrisch isolierendem Material hergestellt.
Im Weiteren wird die Funktionalität der Floating-Gate- Speicherzelle 100 beschrieben.
Um in die Floating-Gate-Speicherzelle 100 eine Information einzuschreiben, wird der erste Source- /Drain-Bereich 101 auf ein ausreichend hohes elektrisches Potential gebracht (beispielsweise 15V) , wohingegen die Steuergate-Elektroden- Schicht 107 auf einem elektrischen Potential von 0V ist. Aufgrund dieser Potentialverhältnisse können zwischen dem ersten Source- /Drain-Bereich 101 und der Floating-Gate- Schicht 105 elektrische Ladungsträger tunneln (Fowler-
Nordheim-Tunneln) . Nach Abschalten der Spannung an dem ersten Source- /Drain-Bereich 101 verbleiben daher nichtkompensierte Ladungsträger in der Floating-Gate-Schicht 105. Mittels Anlegens einer kleinen Spannung zwischen dem ersten Source- /Drain-Bereich 101 und dem zweiten Source-/Drain-Bereich 102 kann ermittelt werden, ob in der Floating-Gate-Schicht 105 elektrische Ladungsträger dauerhaft enthalten sind (beispielsweise logischer Wert "1") oder nicht (logischer Wert "0"). Das Abtasten der Floating-Gate-Schicht 105 hinsichtlich der Frage, ob darin Ladungsträger enthalten sind oder nicht, erfolgt beispielsweise mittels Anlegens einer festen Spannung zwischen den beiden Source- /Drain-Bereichen 101, 102, wobei die Stärke des Stromflusses von dem elektrischen Widerstand des Kanal-Bereichs 103 abhängig ist, welcher wiederum davon beeinflusst ist, ob in der Floating- Gate-Schicht 105 elektrische Ladungsträger enthalten sind oder nicht.
In Fig.l sind einige charakteristische Ausdehnungen der Floating-Gate-Speicherzelle 100 eingetragen. Die vertikale Dicke der Source-/Drain-Bereiche 101, 102 sowie des Kanal- Bereichs 103 beträgt lι=5nm. Die laterale Ausdehnung des Kanal-Bereichs 103 beträgt l2=15nm. Wie in Fig.l gezeigt, ist der Querschnitt des Kanal-Bereichs 103 rechteckförmig. Alternativ dazu kann der Querschnitt des Kanal-Bereichs 103 beispielsweise auch trapezförmig sein, derart, dass die laterale Ausdehnung des Kanal-Bereichs 103 an der Grenzfläche zu dem Siliziumdioxid-Substrat 108 geringer ist als die laterale Ausdehnung des Kanal-Bereichs 103 an der Grenzfläche zu der ersten Dielektrikums-Schicht 104. Die vertikale Dicke der ersten Dielektrikums-Schicht 104 kann zum Beispiel l3=2nm sein. Die gemäß Fig.l laterale Ausdehnung der Schichten 104, 105, 106, 107 beträgt beispielsweise l =20nm
Im Weiteren wird bezugnehmend auf Fig.2A bis Fig.2E ein bevorzugtes Ausführungsbeispiel des erfindungsgemäßen
Verfahrens zum Herstellen einer Floating-Gate-Speicherzelle beschrieben.
Um die in Fig.2A gezeigte Schichtenfolge 200 zu erhalten, wird auf einem Siliziumdioxid-Substrat 201 eine erste
Aluminium-Schicht 202, eine Tantaloxid-Schicht (Ta205) 203 auf der ersten Aluminium-Schicht 202 und eine zweite Aluminium-Schicht 204 auf der Tantaloxid-Schicht 202 abgeschieden. Die Abscheideprozesse können unter Verwendung des CVD-Verfahrens ("chemical vapour deposition" ) oder des ALD-Verfahrens ("atomic layer deposition") durchgeführt werden. Insbesondere ist es vorteilhaft, die später als Kanal-Bereich verwendete Tantaloxid-Schicht 203 unter Verwendung des ALD-Verfahrens auszubilden, da unter Verwendung des ALD-Verfahrens die Schichtdicke bis auf eine
Genauigkeit von einer Atomlage eingestellt werden kann, das heißt bis auf wenige Angström Genauigkeit. Dies ist hinsichtlich der Funktionalität einer Floating-Gate- Speicherzelle wesentlich, da in diesem Abscheideprozess die Kanal-Länge, ein für die Funktionalität eines
Feldeffekttransistors wesentlicher Parameter, festgelegt wird.
Um die in Fig.2B gezeigte Schichtenfolge 210 zu erhalten, werden die erste Aluminium-Schicht 202, die Tantaloxid-
Schicht 203, und die zweite Aluminium-Schicht 204 jeweils beidseitig lateral strukturiert, wodurch der erste Source-/ Drain-Bereich 211, der Kanal-Bereich 212 und der zweite Source-/Drain-Bereich 213 ausgebildet werden. Das Strukturieren erfolgt unter Verwendung eines Lithographie- und eines Ätz-Verfahrens . Gemäß den bisher beschriebenen Verfahrensschritten wird der erste Source-/Drain-Bereich 211 auf einem Oberflächen-Bereich des Silizium-Substrats 201 ausgebildet, wird der Kanal-Bereich 212 auf dem ersten Source- /Drain-Bereich 211 ausgebildet und wird der zweite Source- /Drain-Bereich 213 auf dem Kanal-Bereich 212 ausgebildet. Ferner wird, um die in Fig.2B gezeigte
Schichtenfolge 210 zu erhalten, eine erste Aluminiumoxid- Schicht 214 auf der Oberfläche der Schichtenfolge ausgebildet, insbesondere auf dem zweiten Source- /Drain- Bereich 213 sowie auf der freien Oberfläche des Siliziumdioxid-Substrats 201. Ferner ist anzumerken, dass die erste Aluminiumoxid-Schicht 214 auch auf den freiliegenden Seitenflächen des ersten Source-/Drain-Bereichs 211 und des Kanal-Bereichs 212 abgeschieden wird. Die Abscheidung der ersten Aluminiumoxid-Schicht 214 erfolgt unter Verwendung des ALD-Verfahrens , mit dem es ermöglicht ist, die Dicke einer Schicht oder einer Schichtenfolge exakt zu justieren.
Um die in Fig.2C gezeigte Schichtenfolge 220 zu erhalten, wird eine dritte Aluminium-Schicht 221 auf der Oberfläche der Schichtenfolge 220 abgeschieden. Dies kann beispielsweise unter Verwendung eines CVD-Verfahrens erfolgen.
Um die in Fig.2D gezeigte Schichtenfolge 230 zu erhalten, wird unter Verwendung eines Lithographie- und eines Spacer- Ätz-Verfahrens die dritte Aluminium-Schicht 221 derart strukturiert, dass dadurch die Floating-Gate-Schicht erzeugt wird, aufweisend eine erste Floating-Gate-Teilschicht 231a und eine zweite Floating-Gate-Teilschicht 231b. Nach Durchführen der beschriebenen Schritte ist die Floating-Gate- Schicht aus der ersten Floating-Gate-Teilschicht 231a und der zweiten Floating-Gate-Teilschicht 231b auf Seitenwand- Bereichen der ersten Aluminiumoxid-Schicht 214 ausgebildet. Ferner wird eine zweite Aluminiumoxid-Schicht 232 auf der Floating-Gate-Schicht 231a, 231b und auf ,der freien Oberfläche der ersten Aluminiumoxid-Schicht 214 ausgebildet. Um die in Fig.2E gezeigte Floating-Gate-Speicherzelle 240 gemäß einem zweiten Ausführungsbeispiel der Erfindung zu erhalten, wird eine vierte Aluminium-Schicht 241 als Steuergate-Elektroden-Schicht auf der zweiten Aluminiumoxid- Schicht 232 ausgebildet. Dies erfolgt gemäß dem beschriebenen Ausführungsbeispiel unter Verwendung eines CVD-Verfahrens . Die vierte Aluminium-Schicht 232 wird strukturiert, um eine Wort-Leitung auszubilden.
Die Floating-Gate-Speicherzelle 240 ist als Vertikal-
Transistor-Anordnung ausgestaltet, da der Stromfluss zwischen den Source- /Drain-Bereichen 211, 213 durch den Kanal-Bereich 212 bezüglich der Hauptoberfläche des Siliziumdioxid- Substrats 201 in orthogonaler, d.h. gemäß Fig.2E vertikaler Richtung erfolgt.
Die Dicke d des Kanal-Bereichs 212 ist ungefähr 5nm, so dass eine gewünschte Stromdichte von ungefähr 106A/cm2 bis 108A/cm2 bei der beschriebenen Material-Konfiguration erhalten werden kann. Gemäß der beschriebenen Konstellation ist die
Barrierenhöhe zwischen den Source- /Drain-Bereichen 211, 213 einerseits und dem Kanal-Bereich 212 andererseits ungefähr zwischen 0.5eV und leV.
Die vierte Aluminium-Schicht 241 erfüllt die Funktionalität einer Steuergate-Elektrode (und optional einer Wort-Leitung einer Floating-Gate-Speicherzellen-Anordnung) , die Floating- Gate-Teilschichten 231a, 231b erfüllen die Funktionalität eines Floating-Gates, so dass in den Floating-Gate- Teilschichten 231a, 231b enthaltene Ladungsträger die elektrische Leitfähigkeit des Kanal-Bereichs in dessen Grenz- Bereich zu der ersten Aluminiumoxid-Schicht 214 charakteristisch beeinflusst. Die erste Aluminiumoxid-Schicht 214 fungiert anschaulich als Tunnelschicht, das heißt, dass mittels Anlegens entsprechender elektrischer Potentiale an die jeweiligen Anschlüsse der Floating-Gate-Speicherzelle (siehe Beschreibung Fig.l) mittels Fowler-Nordhei -Tunnelns elektrische Ladungsträger zwischen den Source- /Drain- Bereichen 211 oder 213 einerseits und den Floating-Gate- Teilschichten 231a, 231b andererseits fließen können. Alternativ kann das Floating-Gate auch über die Wortleitung geladen werden. In der Menge der Ladungsträger, die in die Floating-Gate-Teilschichten 231a, 231b auf diese Weise eingebracht sind, ist die in der Floating-Gate-Speicherzelle 241 zu speichernde Information kodiert. Diese Information kann ausgelesen werden, indem mittels Anlegens einer vorgegebenen Spannung zwischen den Source- /Drain-Bereiche 211, 213 der elektrische Stromfluss zwischen den beiden Source-/Drain-Bereichen 211, 213 ermittelt wird. Dieser Stromfluss ist infolge der Abhängigkeit der elektrischen Leitfähigkeit des Kanal-Bereichs 212 von der Menge der in den Floating-Gate-Teilschichten 231a, 231b enthaltenen Ladungsträgern für die einprogrammierte Information charakteristisch. Die erste Aluminiumoxid-Schicht 214 und die zweite Aluminiumoxid-Schicht 232 sind ausreichend dick ausgebildet, um in Abwesenheit einer Programmier-Spannung ein Abfließen der in der ersten Floating-Gate-Teilschicht 231a bzw. der zweiten Floating-Gate-Teilschicht 231b gespeicherten Ladungsmenge zu verhindern .
Im Weiteren wird bezugnehmend auf Fig.3 ein bevorzugtes Ausführungsbeispiel einer Floating-Gate-Speicheranordnung 300 beschrieben .
Die Floating-Gate-Speicheranordnung 300 weist eine Vielzahl von im Wesentlichen matrixförmig angeordneten Floating-Gate- Speicherzellen 240 auf, wie sie in Fig.2E gezeigt sind. Allerdings sind in Fig.3 lediglich vier Floating-Gate- Speicherzellen 240 gezeigt, um die Anordnung 300 anhand einer einfachen Darstellung zu erklären. Es ist anzumerken, dass die Darstellung von Fig.3 eine Draufsicht auf die Anordnung von im Wesentlichen matrixförmig angeordneten Floating-Gate- Speicherzellen 240 darstellt, bei der allerdings zum Teil tiefer liegende und an sich verdeckte Elemente (z.B. die Floating-Gate-Teilschichten 231a, 231b) zum Zwecke der Anschaulichkeit zu sehen sind.
Wie in Fig.3 gezeigt, ist in jedem Kreuzungsbereich einer der als Wort-Leitung ausgebildeten strukturierten vierten
Aluminium-Schicht 241 und einer jeweiligen "Bit-Leitung" 301 eine Floating-Gate-Speicherzelle 240 angeordnet. Jede "Bit- Leitung" 301 enthält zwei Leitungen, eine Source und eine Bitleitung, die jeweils mit Source und Drain der zugehörigen Floating-Gate-Speicherzelle gekoppelt sind (dies entspricht den Kontakten 211 und 213 aus Fig.2E) . Jede Wort-Leitung 241 ist mit der Steuergate-Elektrode der jeweiligen Floating- Gate-Speicherzelle 240 gekoppelt. Auf diese Weise ist eine Speicherdichte von 4F2 mit schnellem Zugriff auf jede einzelne Zelle sehr einfach zu erreichen. Diese Anordnung ist daher einer NAND-Struktur hinsichtlich Zugriffszeit und Komplexität deutlich überlegen.
In diesem Dokument sind folgende Veröffentlichungen zitiert:
[1] Widmann, D, Mader, H, Friedrich, H (1996) „Technologie hochintegrierter Schaltungen", Kapitel 8.4, Springer Verlag, Berlin, IBSN 3-540-59357-8
[2] Fuji aru, K, Matsumura, H (1996) "Theoretical
Consideration of a New Nanometer Transistor Using Metal/Insulator Tunnel-Junction" Jpn. J .Appl . Phys . Vol. 35, S.2090-2094
[3] Fukushima, K, Sasajima, R, Fujimaru, K, Matsumura, H
(1999) "A Novel nanoscale Metal Transistor Fabricated by Conventional Photolithography" Jpn. J. Appl . Phys . Vol. 38, S.7233-7236
Bezugszeichenliste
100 Floating-Gate-Speicherzelle
101 erster Source-/Drain-Bereich
102 zweiter Source- /Drain-Bereich
103 Kanal-Bereich
104 erste Dielektrikums-Schicht
105 Floating-Gate-Schicht
106 zweite Dielektrikums-Schicht
107 Steuergate-Elektroden-Schicht
108 Siliziumdioxid-Substrat
200 Schichtenfolge
201 Siliziumdioxid-Substrat
202 erste Aluminium-Schicht
203 Tantaloxid-Schicht
204 zweite Aluminium-Schicht
210 Schichtenfolge
211 erster Source- /Drain-Bereich
212 Kanal-Bereich
213 zweiter Source- /Drain-Bereich
214 erste Aluminiumoxid-Schicht
220 Schichtenfolge
221 dritte Aluminium-Schicht 230 Schichtenfolge
231a erste Floating-Gate-Teilschicht 231b zweite Floating-Gate-Teilschicht 232 zweite Aluminiumoxid-Schicht
240 Floating-Gate-Speicherzelle
241 vierte Aluminium-Schicht
300 Floating-Gate-Speicheranordnung 301 Bit-Leitung

Claims

Patentansprüche :
1. Floating-Gate-Speicherzelle
• bei der die beiden Source- /Drain-Bereiche und die Floating-Gate-Schicht aus einem metallisch leitfähigen Material ausgebildet sind; und
• bei welcher der Kanal-Bereich aus einem elektrisch isolierenden Material ausgebildet ist.
2. Floating-Gate-Speicherzelle nach Anspruch 1, bei der die beiden Source- /Drain-Bereiche und die Floating- Gate-Schicht ein Metall aufweisen.
3. Floating-Gate-Speicherzelle nach Anspruch 1 oder 2, die aufweist
• eine erste Schicht, in der nebeneinander die beiden Source- /Drain-Bereiche und der dazwischen angeordnete Kanal-Bereich angeordnet sind;
• eine erste Dielektrikums-Schicht auf der ersten Schicht; • die Floating-Gate-Schicht auf der ersten Dielektrikums- Schicht;
• eine zweite Dielektrikums-Schicht auf der Floating-Gate- Schicht;
• eine Steuergate-Elektroden-Schicht auf der zweiten Dielektrikums-Schicht.
4. Floating-Gate-Speicherzelle nach Anspruch 3, bei der die erste Schicht auf einem Substrat angeordnet ist.
5. Floating-Gate-Speicherzelle nach Anspruch 3, bei der die aus der ersten Schicht, der ersten Dielektrikums- Schicht, der Floating-Gate-Schicht, der zweiten Dielektrikums-Schicht und der Steuergate-Elektroden-Schicht ausgebildete Schichtenfolge derart auf einem Substrat angeordnet sind, dass die seitlichen Randabschnitte der
Schichten der Schichtenfolge auf der Oberfläche des Substrats angeordnet sind.
6. Floating-Gate-Speicherzelle nach Anspruch 5, bei der die Schichtenfolge ferner eine weitere erste Dielektrikums-Schicht auf der von der ersten Dielektrikums- Schicht freien Hauptoberfläche der ersten Schicht, eine weitere Floating-Gate-Schicht auf der weiteren ersten Dielektrikums-Schicht, eine weitere zweite Dielektrikums- Schicht auf der weiteren Floating-Gate-Schicht und eine weitere Steuergate-Elektroden-Schicht auf der weiteren zweiten Dielektrikums-Schicht aufweist, wobei die Steuergate- Elektroden-Schicht und die weitere Steuergate-Elektroden- Schicht miteinander gekoppelt sind.
7. Floating-Gate-Speicherzelle nach einem der Ansprüche 4 bis 6, bei der das Substrat aus einem elektrisch isolierenden Material hergestellt ist.
8. Floating-Gate-Speicherzelle nach Anspruch 7, bei der das Substrat aus Siliziumdioxid hergestellt ist.
9. Floating-Gate-Speicherzelle nach einem der Ansprüche 3 bis 8, bei der voneinander unabhängig die beiden Source- /Drain- Bereiche, die Floating-Gate-Schicht und die Steuergate- Elektroden-Schicht eines oder eine Kombination der Materialien
Aluminium Titan • Titannitrid Kupfer und Wolfram aufweisen.
10. Floating-Gate-Speicherzelle nach einem der Ansprüche 1 bis 9, bei welcher der Kanal-Bereich eines oder eine Kombination der Materialien
Tantaloxid
Titanoxid
Hafniumoxid amorphes Silizium und
Zirkoniumoxid aufweist .
11. Floating-Gate-Speicherzelle nach einem der Ansprüche 3 bis 10, bei der voneinander unabhängig die erste Dielektrikums- Schicht und die zweite Dielektrikums-Schicht eines oder eine Kombination der Materialien
• Aluminiumoxid • Siliziumnitrid
• Siliziumdioxid und
• Lanthanoxid aufweist .
12. Floating-Gate-Speicherzelle nach einem der Ansprüche 3 bis 11, bei der die beiden Source- /Drain-Bereiche aus Aluminium und der Kanal-Bereich aus Tantaloxid hergestellt oder bei der die beiden Source- /Drain-Bereiche aus Titan und der Kanal-Bereich aus Titanoxid hergestellt sind.
13. Floating-Gate-Speicheranordnung mit einer Mehrzahl von im Wesentlichen matrixförmig angeordneten Floating-Gate-Speicherzellen nach einem der Ansprüche 1 bis 12.
14. Floating-Gate-Speicher-Anordnung nach Anspruch 13, bei welcher der Flächenbedarf einer Floating-Gate- Speicherzelle ungefähr 4F2 ist, wobei F die im Rahmen einer Technologie minimal erreichbare Strukturdimension ist.
15. Schaltkreis-Anordnung mit • einem in ein Halbleiter-Substrat integrierten Schaltkreis mit mindestens einem Halbleiter-Bauelement;
• mindestens einer Floating-Gate-Speicherzelle nach einem der Ansprüche 1 bis 12 auf dem integrierten Schaltkreis.
16. Verfahren zum Herstellen einer Floating-Gate- Speicherzelle , bei dem
• die beiden Source-/Drain-Bereiche und die Floating-Gate- Schicht aus einem metallisch leitfähigen Material ausgebildet werden; und
• der Kanal-Bereich aus einem elektrisch isolierenden Material ausgebildet wird.
17. Verfahren nach Anspruch 16, bei dem
• eine erste Schicht auf einem Substrat ausgebildet wird, indem nebeneinander die beiden Source- /Drain-Bereiche und der dazwischen angeordnete Kanal-Bereich ausgebildet werden;
• eine erste Dielektrikums-Schicht auf der ersten Schicht ausgebildet wird;
• die Floating-Gate-Schicht auf der ersten Dielektrikums- Schicht ausgebildet wird; • eine zweite Dielektrikums-Schicht auf der Floating-Gate- Schicht ausgebildet wird;
• eine Steuergate-Elektroden-Schicht auf der zweiten Dielektrikums-Schicht ausgebildet wird.
18. Verfahren nach Anspruch 16, bei dem
• der erste Source- /Drain-Bereich auf einem Oberflächen- Bereich eines Substrats ausgebildet wird;
• der Kanal-Bereich auf dem ersten Source-/Drain-Bereich ausgebildet wird;
• der zweite Source- /Drain-Bereich auf dem Kanal-Bereich ausgebildet wird; • eine erste Dielektrikums-Schicht auf der Schichtenfolge, die von dem ersten Source- /Drain-Bereich, dem Kanal- Bereich und dem zweiten Source- /Drain-Bereich gebildet wird, ausgebildet wird; • eine Floating-Gate-Schicht zumindest teilweise auf
Seitenwand-Bereichen der ersten Dielektrikums-Schicht ausgebildet wird;
• eine zweite Dielektrikums-Schicht auf der Floating-Gate- Schicht und auf zumindest einem Teilbereich der freien Oberfläche der ersten Dielektrikums-Schicht ausgebildet wird;
• eine Steuergate-Elektroden-Schicht auf der zweiten Dielektrikums-Schicht ausgebildet wird.
EP03706311A 2002-02-25 2003-02-12 Floating-gate-speicherzelle, floating-gate-speicheranordnung, schaltkreis-anordnung und verfahren zum herstellen einer floating-gate-speicherzelle Withdrawn EP1479105A1 (de)

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