EP1425796A2 - Verfahren zur bildung eines soi-substrats, vertikaler transistor und speicherzelle mit vertikalem transistor - Google Patents

Verfahren zur bildung eines soi-substrats, vertikaler transistor und speicherzelle mit vertikalem transistor

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Publication number
EP1425796A2
EP1425796A2 EP02754539A EP02754539A EP1425796A2 EP 1425796 A2 EP1425796 A2 EP 1425796A2 EP 02754539 A EP02754539 A EP 02754539A EP 02754539 A EP02754539 A EP 02754539A EP 1425796 A2 EP1425796 A2 EP 1425796A2
Authority
EP
European Patent Office
Prior art keywords
silicon
layer
trench
region
regions
Prior art date
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Withdrawn
Application number
EP02754539A
Other languages
English (en)
French (fr)
Inventor
Albert Birner
Steffen Breuer
Matthias Goldbach
Joern Luetzen
Dirk Schumann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1425796A2 publication Critical patent/EP1425796A2/de
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap

Definitions

  • the present invention relates to a method for producing a silicon-on-insulator layer structure (hereinafter referred to as "SOI layer structure") with a buried silicon oxide layer, typically in a thickness of a few 10 nm, and a monocrystalline silicon layer with a thickness of 50 to 1000 nm on a silicon surface with any geometry.
  • SOI layer structure silicon-on-insulator layer structure
  • the invention also relates to a vertical transistor which is arranged in a trench which is formed in a semiconductor substrate, in which the active region is arranged in such an SOI layer structure and is therefore electrically insulated from the semiconductor substrate, and a DRAM memory cell with such a vertical transistor.
  • SOI structures play an increasingly important role in MOSFET technology, in particular thanks to their high working frequencies, low power losses and low working voltages. So far, it has mainly been based on planar base substrates with an electrically insulating oxide layer and a thin active layer. For newer component developments, it would be extremely advantageous to be able to produce locally monocrystalline silicon regions which are surrounded or undermined by an insulating layer such as silicon oxide.
  • the present invention can be particularly advantageous, for example, in the production of DRAM memory cells, ie memory cells for dynamic storage with optional access. handle, can be used.
  • Such memory cells which are implemented almost exclusively as single-transistor memory cells, generally comprise a read-out transistor and a storage capacitor.
  • the information is stored in the storage capacitor in the form of an electrical charge, which represents a logical variable, “0” or “1”. By activating the read transistor via a word line, this information can be read out via a bit line.
  • the storage capacitor must have a minimum capacitance in order to safely store the charge and at the same time distinguish the information read out.
  • the lower limit for the capacitance of the storage capacitor is currently seen at 25 fF (Femto-Farad).
  • the required area of the single-transistor memory cell must be reduced from generation to generation. At the same time, the minimum capacitance of the storage capacitor must be maintained.
  • both the readout transistor and the storage capacitor were implemented as planar components. From the 4 Mbit memory generation onwards, a further reduction in the area of the memory cell was achieved by means of a three-dimensional arrangement of readout transistor and storage capacitor.
  • One possibility is to realize the storage capacitor in a trench.
  • the electrodes of the storage capacitor act as a diffusion region adjacent to the wall of the trench and a doped polysilicon filling which is located in the trench.
  • the electrodes of the storage capacitor are thus arranged along the surface of the trench. This increases the effective area of the storage capacitor, on which the capacitance depends, compared to the space requirement for the storage capacitor on the surface of the substrate, which corresponds to the cross section of the trench.
  • the packing density can be increased further by reducing the cross section of the trench. The However, increasing the depth of the trench has limits for technological reasons.
  • the method according to the invention can be used to produce such a vertical transistor with a single-crystalline active region on an oxide barrier, both of which are arranged concentrically and are in the form of thick cylinder jackets.
  • thin SOI layers have been formed in particular by bonding two oxidized silicon wafers, by the so-called SIMOX process or by locally overgrowing oxide islands on a silicon substrate.
  • a high oxygen dose (approximately 10 18 cm “2 ) is implanted in a monocrystalline silicon substrate at a depth of 0.1 to 1 ⁇ m, whereby a buried SiO 2 layer with a 0.1 to 1 ⁇ m thick monocrystalline SOI layer, the crystal damage in the silicon lattice that occurs when the oxygen ions are decelerated is healed again immediately after they are created by a high-temperature treatment during implantation.
  • the SIMOX process is incorporated into the manufacturing process for DRAM Integrated storage cells, there is therefore the disadvantage that a high-temperature step is carried out, by which the structures produced to date are adversely affected, and the crystal damage caused by the ion implantation is also disadvantageous.
  • the active regions of vertical selection transistors on an insulating oxide layer are being considered by means of lateral, selective epitaxial overlay. to grow.
  • a relatively large oxide cylinder, which is embedded in a capacitor trench, must be overgrown epitaxially from above. Since relatively large curved oxide surfaces in particular have to be overgrown without dislocation, the feasibility of such concepts seems to be very critical.
  • a vertical selection transistor for use in a DRAM memory cell with a trench capacitor according to the preamble of claim 8 is known from US-A-5, 365, 097.
  • the present invention is based on the object of specifying an improved method for forming a layer stack of silicon oxide and a monocrystalline silicon layer on a silicon surface area of a semiconductor substrate.
  • the object is achieved by a method for forming a layer stack of silicon oxide and a monocrystalline silicon layer on a silicon surface area of a semiconductor substrate, with the steps: formation of mesopores in the silicon surface area; Oxidation of the mesopore surface to form silicon oxide and web regions made of single-crystal silicon, which remain between adjacent mesopores, this step being ended as soon as a predetermined minimum silicon wall thickness of the web regions has been reached; Exposing the web regions arranged at the end facing away from the semiconductor substrate between adjacent mesopores; and performing a selective epitaxial process by means of which silicon grows selectively on the exposed land regions in relation to the silicon oxide regions.
  • the present invention also provides a vertical transistor formed in a trench formed in a semiconductor substrate and having a source Electrode, a drain electrode and an electrically conductive channel which connects the source and the drain electrode to each other, wherein the source electrode, the drain electrode and the channel are formed from single-crystal silicon, and comprises a gate electrode which is electrically separated from the channel by a gate insulating layer, one of the source and drain electrodes being arranged in a lower trench region and the other of the source and drain electrodes being arranged in an upper trench region and the channel being arranged therebetween the trench region, in which the lower source or drain electrode and the channel region are arranged, is completely separated from the semiconductor substrate by a silicon oxide layer.
  • the invention further provides a memory cell comprising: a selection transistor as previously indicated, a storage capacitor, a trench formed in a semiconductor substrate in which the selection transistor and storage capacitor are arranged together, and an electrically conductive connection material
  • the Storage capacitor comprises a lower capacitor electrode adjoining a wall of the trench, a storage dielectric and an upper capacitor electrode, which are each arranged in a lower section of the trench, the selection transistor is arranged in an upper section of the trench, and the electrically conductive connecting material in the trench is arranged between the lower and upper section for the connection between the upper capacitor electrode and the source or drain electrode of the selection transistor.
  • the method according to the invention is therefore essentially based on the fact that an oxide layer with single crystal nuclei on its surface is produced on a silicon surface region with any geometry on which mesopores can be formed.
  • the oxide layer is preferably formed by a self-limited electrochemical oxidation of the mesopore surface, this step being ended so soon a predefined minimum silicon wall thickness of the webs between adjacent mesopores is undershot, since then the space charge zones of adjacent mesopores adjoin one another and no more ion current that would cause oxidation flows.
  • the web regions between adjacent mesopores, which are arranged on the end facing away from the semiconductor substrate and are covered by the silicon oxide layer, are then exposed, for example by etching with hydrofluoric acid.
  • the silicon grows selectively on the exposed land areas compared to the silicon oxide areas. Since the single-crystal nuclei each have the same orientation as the substrate, the layer produced is single-crystal with the crystal orientation of the substrate.
  • the web areas between adjacent mesopores are then oxidized by a heat treatment.
  • the excess of oxygen in the silicon oxide layer formed which, when the oxide formation is electrochemical, is caused by the incorporated OH groups, leads to an oxidation of the land areas.
  • the selective epitaxial process is continued until a closed epitaxial layer is present.
  • this step can also be omitted if the complete electrical insulation does not impair the performance of the device produced, for example if there are only a few needles at a relatively large distance from one another, or if no additional leakage currents are to be expected, since the oxide layer is relative is thick compared to the vertical dimension of the transistor. It may be advantageous to omit this step if complete electrical insulation of the epitaxially grown silicon layer from the silicon substrate is not desired, for example in order to avoid so-called floating body effects which have a negative influence on the properties of the component.
  • the main advantage of the method according to the invention is that a buried oxide layer can be produced on silicon areas with any surface. Accordingly, an SOI structure with any geometry that can be selected can be created, which has many possible uses. In particular, an SOI structure can be generated locally, since the areas on which no SOI structure is to be created can be covered by a mask.
  • the buried oxide layer can be created without an additional thermal budget, since the electrochemical oxidation of the mesopores takes place at room temperature. This makes it easy to integrate the process into existing manufacturing processes.
  • the buried oxide layer is created in the substrate, so no additional layer is applied. This is particularly advantageous if an SOI structure, for example to be implemented in a capacitor trench, since in this case the trench cross section is not narrowed by the oxide layer.
  • the mesopore growth is self-limiting in adjacent capacitor trenches, it is impossible to build an electrical bridge from one capacitor trench to any neighboring capacitor trench by mesopore growth.
  • the entire surrounding capacitor trench side wall can be used for the integration of a vertical selection transistor.
  • the step of exposing the web regions between adjacent mesopores arranged at the end facing away from the semiconductor substrate can be carried out as an overetching step, so that the epitaxial silicon layer can be grown closer to the surface region.
  • the trench cross section can be widened because the epitaxial silicon layer begins to grow radially further outside in the capacitor trench than when the original inner trench surface came to lie.
  • the SOI structure is only produced locally, for example by only partially burying the oxide layer, the additional advantage arises that the epitaxially grown silicon layer is also epitaxially grown to the underlying substrate.
  • the method according to the invention can be carried out in a simple manner at low cost. It is therefore more economical than conventional methods.
  • the method according to the invention can be used to produce an SOI structure on any silicon surface, numerous advantageous applications are conceivable.
  • the method can be used, for example, to produce a vertical field effect transistor in a trench formed in a semiconductor substrate.
  • the vertical field effect transistor comprises source and drain electrodes and an electrically conductive channel region which connects the source and drain electrodes to one another, the source electrode, drain electrode and channel region being formed from single-crystal silicon, and a gate electrode which are connected via a gate insulating layer is electrically separated from the channel region, the source or drain electrode being arranged in a lower trench region and the respective other electrode being arranged in an upper trench region.
  • the trench region in which the lower source or drain electrode and the channel region are arranged is now separated from the semiconductor substrate by a silicon oxide layer.
  • the silicon oxide layer can also extend as far as the upper source or drain electrode. It is only important that the area that the lower source or drain Includes electrode and the channel region through which silicon oxide layer is separated from the substrate.
  • the silicon oxide layer does not necessarily have to be completely electrically insulating, but it is also possible to dispense with the step of oxidizing the single-crystalline silicon land areas.
  • the trench region in which the lower source or drain electrode and the channel region are arranged is separated from the semiconductor substrate by an SiO 2 layer, there is no outdiffusion of the dopants from the electrically conductive connection material between the upper capacitor electrode and lower source or drain electrode in the semiconductor substrate instead.
  • This diffusion out of the buried strap region into the semiconductor substrate is problematic in conventional vertical transistors in that a depletion zone is formed in the semiconductor substrate. If these depletion zones of adjacent transistors touch, a so-called "floating body" is created in the upper substrate area, which has a major adverse effect on the transistor properties.
  • the method according to the invention for forming a layer stack of silicon oxide and a monocrystalline silicon layer on a silicon surface region of a semiconductor substrate makes it possible to produce a vertical transistor in which the trench region consists of single-crystalline silicon in which the lower source or drain Electrode and the channel region are arranged, is separated from the semiconductor substrate by an Si0 2 layer.
  • the Si0 2 layer can be penetrated by isolated silicon single-crystal webs if, as described above, the step for oxidizing the web regions has not been carried out.
  • the advantageous effects of the present invention described above are also achieved in this case, since in particular the
  • Figure 1 shows a semiconductor substrate with etched
  • FIG. 2 to 11 show the steps of the invention
  • FIGS. 12 through 22 show the steps for forming a vertical transistor according to an embodiment of the present invention
  • FIG. 23 shows the layout of a memory cell arrangement with vertical selection transistors.
  • FIG. 2 shows a capacitor trench 1 formed in a p-doped silicon substrate 2, the storage capacitor in the lower part of the capacitor trench 1 comprising a lower capacitor electrode 4 made of n-doped silicon, a capacitor dielectric 5, for example made of a silicon dioxide-silicon nitride -Layer stack and an upper
  • Capacitor electrode 6 is formed from n-doped polysilicon.
  • a silicon dioxide region is arranged as an insulation collar 7 above the capacitor dielectric.
  • a 5 nm thick SiO 2 layer 8 and a 200 nm thick Si 3 N layer 9 are applied to a p-doped silicon substrate 2 .
  • a 1000 nm thick borosilicate glass layer (not shown, hereinafter referred to as "BSG layer") is applied as a hard mask material.
  • the BSG layer, the Si 3 N layer 9 and the Si0 2 layer 8 are structured in a plasma etching process with CF 4 / CHF 3 ("deep trench mask open") so that a hard mask is formed.
  • CF 4 / CHF 3 deep trench mask open
  • HBr / NF 3 trenches 1 are etched into the main surface of the silicon substrate 2. This is followed by wet etching with H 2 S0 4 / HF
  • the trenches 1 have a depth of 5 ⁇ m, a width of 100 x 250 nm and a mutual distance of 100 nm, for example.
  • a 10 nm thick SiO 2 layer 13 is subsequently produced, which can also be doped, for example by in-situ doping, deposited or produced by thermal oxidation.
  • the deposited Si0 2 layer 13 covers at least the walls of the trenches 1.
  • the trenches 1 each produces a polysilicon filling 14, the surface of which is arranged 1000 nm below the main surface.
  • the chemical mechanical polishing can be omitted if necessary.
  • the polysilicon filling 14 serves as a sacrificial layer for the subsequent Si 3 N 4 spacer deposition. Subsequently, the Si0 2 layer 13 is isotropically etched on the walls of the trenches 1.
  • Spacer layer 7 for example deposited from silicon dioxide and etched in an anisotropic plasma etching process with CHF 3 .
  • the spacer layer 7 just deposited serves in the finished memory cell to switch off a parasitic transistor, which would otherwise form at this point, and thus takes on the role of the insulation collar (see FIG. 1).
  • SF 6 is then used to selectively etch polysilicon to Si 3 N 4 and Si0 2 .
  • the polysilicon filling 14 is in each case completely removed from the trench 1.
  • the now exposed part of the SiO 2 layer 13 is removed by etching with NH 4 F / HF.
  • the silicon substrate is then doped. This can be done, for example, by separating one Arsenic-doped silicate glass layer in a layer thickness of 50 nm and a TE0S-Si0 2 layer in a thickness of 20 nm and a subsequent temperature treatment step at 1000 ° C, 120 seconds, thereby resulting in a diffusion from the arsenic-doped silicate glass layer in the silicon substrate 2 n + -doped region 4 is formed.
  • a gas phase doping can also be carried out, for example with the following parameters: 900 ° C., 399 Pa tributylarsine (TBA) [33 percent], 12 min.
  • n + -doped region 4 takes on the role of the lower capacitor electrode.
  • the depletion zone is reduced by the high doping, which further increases the capacitance of the capacitor.
  • a 5 nm thick dielectric layer 5 is deposited as the capacitor dielectric, which contains Si0 2 and Si 3 N 4 and optionally silicon oxynitride.
  • This layer sequence can be realized by steps for nitride deposition and for thermal oxidation, in which defects in the layer below are healed.
  • the dielectric layer 5 contains Al 2 0 3 (aluminum oxide), Ti0 2 (titanium dioxide), Ta 2 O s (tantalum oxide).
  • a 200 nm thick in-situ n-doped polysilicon layer 6 is then deposited. The polysilicon layer 6 is removed down to the surface of the Si 3 N 4 layer 9 by chemical mechanical polishing.
  • the polysilicon filling 15 is then etched to approximately 500 nm below the main area. This is followed by an etching of the capacitor dielectric in the upper trench area by known methods and an SiO 2 etching with NH 4 F / HF to remove the insulation collar 9 in the upper trench area.
  • a full-surface ohmic contact is first formed on the back of the substrate. This can be done, for example, by heavily doping the back of the substrate or else by applying a metallic layer.
  • a high doping of the back of the substrate can be achieved by implantation of a p-type dopant such as B, Al, In, Ga, Tl with subsequent activation, the implantation taking place directly on the surface, or if an additional layer such as a pad oxide or a Pad nitride is applied on the back, through this.
  • the backside doping can also be carried out by depositing borosilicate glass and then carrying out a temperature treatment step at a temperature which is typically greater than 700 ° C. at which the boron atoms pass into the substrate.
  • the ohmic rear side contact is realized by applying a metallic layer, it must be ensured that the transition from metal to substrate forms an ohmic contact, since otherwise there are strong potential fluctuations again.
  • the electrical connection to a voltage source which is implemented, for example, by metallic contact tips or by an electrolyte contact, can remain locally restricted in this case. This means that the metallic contact tips can be very far apart on the
  • Tungsten silicide is particularly advantageous as the metal for the formation of the metallic layer, since in this case diffusion of the metal atoms into the substrate areas in which later to form the transistor can be largely avoided.
  • a doped region 3 suitable for mesopore etching is produced in the trench wall above the insulation collar 7.
  • an n-doping with a suitable dopant concentration is generally carried out, which essentially determines the density of the resulting mesopores.
  • the areas in which the mesopores are to be etched can also be p-doped, but mesopore etching in p-doped silicon is more difficult to control.
  • an n-dopant concentration of about 1 * 10 16 cm “3 to about 1 * 10 19 cm -3 can be used.
  • a SiO 2 provided with the appropriate dopant can be deposited in the trench at the corresponding points at which mesopores are to be formed.
  • a so-called drive-in step is then carried out, in which a temperature treatment takes place, by means of which the doping atoms diffuse into the substrate.
  • the areas that are not to be doped, in particular the collar area must be covered by a suitable protective layer.
  • the trench region can also be doped by doping from the gas phase.
  • the area of the insulation collar must be protected by a cover layer in order to avoid that the insulation collar is doped.
  • FIG. 3 A section 100 of the trench region in which mesopores are to be etched is shown in FIG. 3. All of FIGS. 3 to 11 relate to the further process management in this section 100.
  • the mesopores 10 are then electrochemically etched, the ohmic back contact acting as an anode.
  • the back of the substrate is connected in an electrically conductive manner to the positive output of a voltage source, while a cathode, likewise connected to the voltage source, is placed in the electrolyte, which is in contact with the substrate surface.
  • the counter electrode can be implemented as a solid, for example a platinum electrode, in the liquid.
  • the electrolyte can be, for example, a 1% to 6% aqueous hydrofluoric acid or a mixture which contains tetramethylammonium hydroxide and hydrofluoric acid.
  • the substrate surface is covered by the silicon dioxide layer 8 and the silicon nitride layer 9 prevents the etching current from flowing off over the substrate surface.
  • mesopores are formed in the n-doped silicon.
  • This mesopore etching is self-limited in neighboring capacitor trenches, i.e. it comes to a standstill as soon as a predetermined minimum silicon layer thickness between the mesopores of adjacent capacitor trenches is undershot. This is due to the fact that as soon as the space charge zones of the mesopores of adjacent capacitor trenches touch, there is a very high resistance to the bulk substrate underneath in these areas and the etching current is stopped, so that the etching process comes to a standstill.
  • This self-limitation prevents the capacitor trenches from being electrically short-circuited by the mesopores.
  • the trench region after mesopore etching is shown in FIG. 4.
  • an electrochemical oxidation process is carried out, through which the mesopore walls are coated with a silicon oxide layer 11.
  • the surface of the mesopores is brought into contact with a suitable electrolyte, and a voltage is applied across the rear contact generated for the mesopore etching between the silicon substrate and the electrolyte, usually via a platinum mesh electrode as the cathode.
  • Suitable electrolytes include, in particular, aqueous dilute acids such as, for example, 0.01 mol of sulfuric or hydrochloric acid. It is preferred that the electrochemical oxidation of the mesopores is carried out using the self-limiting effect.
  • the voltage is set such that the silicon layer between adjacent mesopores is not completely used up and a minimal silicon layer thickness remains between adjacent mesopores.
  • the effect is exploited here that the oxide growth comes to a standstill as soon as the space charge zones formed at the mesopore-electrolyte interface touch adjacent mesopores. In this case there is no longer a field on the surface of the mesopores through which oxygen ions and OH ⁇ groups diffuse from the electrolyte into the silicon surface area and convert the silicon there into SiO x .
  • the surface areas of these needle-like areas can be exposed again, as shown in FIG.
  • the now exposed tips serve in the subsequent process of selective epitaxy as seeds for single-crystal silicon growth, as indicated in FIG. 7.
  • the selective epitaxy is carried out, for example, using silane or dichlorosilane and an etching gas such as HCl.
  • the effect is exploited here that the etching gas etches away the epitaxially grown silicon at different speeds depending on the underlying material.
  • the process parameters of the epitaxy process are set such that the silicon material grown on silicon is slower than the silicon growth rate is etched away, so that the total silicon layer thickness increases on the silicon regions already formed.
  • the silicon material grown on silicon oxide is etched away faster than the silicon growth rate, so that no silicon grows overall on the silicon oxide regions.
  • the selective epitaxial process can be performed at a temperature of approximately 900 ° C and a higher flow rate of dichlorosilane than that of HCl.
  • the flow rate of dichlorosilane can be 1.2 to 1.8 times the flow rate of HCl.
  • a typical deposition rate is about 60 nm / min.
  • FIG. 9 A planar epitaxially grown silicon front is finally established, as shown in FIG. 9.
  • a polysilicon layer forms on the polysilicon filling shown in FIG. 2 during the selective epitaxy process.
  • the selective epitaxy is carried out until there is a gap of approximately 20 to 40 nm between epitaxially grown silicon 12 and polysilicon grown on the polysilicon filling 6 in order to avoid possible dislocations and interferences which could be attributed to the fact that epitaxial and polysilicon adjoin one another to minimize (see Figure 12).
  • a so-called hydrogen reflow process can then be carried out in order to further planarize the epitaxially grown silicon front.
  • the hydrogen reflow process can be carried out in a hydrogen atmosphere at, for example, 1050 ° C. for 60 seconds. Depending on the geometry of the surface, a lower temperature is preferred in order to avoid dislocations in the epitaxial layer.
  • a cross section with a planarized silicon layer is shown in FIG.
  • an oxidation step can now be carried out at elevated temperature, for example 1000 ° C., by means of which the excess oxygen present in the electrochemically formed oxide, which is caused, for example, by the OH groups incorporated, for oxidation of the silicon needles serving as germs leads.
  • elevated temperature for example 1000 ° C.
  • the epitaxially grown silicon region can be electrically isolated from the substrate.
  • this step can also be omitted, in particular in order to avoid so-called floating body effects, ie undesired effects, in a vertical field effect transistor whose channel region is realized in the epitaxially grown silicon region, because the channel region is electrically isolated from the outside world. occur.
  • the electrical contact between the epitaxially grown silicon region and the substrate is not critical if there are essentially only a few silicon needles at a large distance from one another and the oxide thickness is relatively large compared to the depth of the transistor formed. In the described embodiment, the distance between the silicon needles is approximately 20 to 50 nm. The oxide thickness is also approximately 20 to 50 nm, and the layer thickness of the epitaxially grown silicon layer is approximately 50 to 100 nm.
  • the vertical field effect transistor is now completed in the upper portion of the trench as follows.
  • an approximately 0.8 nm thick Si 3 N layer 19 is produced by a thermal nitriding process, for example in an NH 3 atmosphere.
  • the task of this Si 3 N 4 layer is to avoid negative effects when grain boundaries between the polysilicon grown on the polysilicon filling 6 and the epitaxially produced silicon layer 12 meet (see FIG. 13).
  • An in-situ n + -doped polysilicon filling 20 is then deposited by known methods, as shown in FIG. 14, and removed by chemical-mechanical polishing and etching up to the upper edge of the epitaxially grown silicon layer (see FIG. 15).
  • an approximately 25 to 45 nm thick silicon nitride spacer layer 21 is deposited.
  • the task of this layer is to cover the single-crystal
  • Silicon edges in a later step to etch the gate area Accordingly, the thickness of this layer depends on the thickness of the area to be etched.
  • the spacer base is then etched by known methods, as shown in FIG. 17.
  • a step is now carried out for reactive ion etching of the gate region, for example using SF 6 as the etching gas, in which the n + -doped polysilicon filling 20 is removed except for a small remainder in the lower trench region.
  • the remaining polysilicon filling 20 thus forms a buried strap for the electrical connection of the upper capacitor electrode 6 and single-crystal silicon 12.
  • the etching step also straightens the walls of the single-crystal silicon layer 12 (see FIG. 18).
  • an SiO 2 layer 14 is deposited, for example by a so-called high density plasma oxidation process.
  • the task of this layer is to ensure complete insulation of the lowermost trench region from the gate electrode 17 that is still to be formed. Since it cannot be ensured in the formation of the usual gate oxide layer that a sufficiently thick layer is produced over the polysilicon region 20, a deposition method is selected here in which a higher layer growth rate is achieved on the horizontal regions than on the vertical regions , With a high-density plasma oxidation process, this is achieved, for example, by a combination of deposition and back-sputtering processes.
  • the deposited SiO 2 layer 14 has a planar thickness of approximately 40 nm and a thickness of approximately 8 nm on the side walls.
  • a subsequent isotropic oxide etching removes the SiO 2 layer 14 produced on the trench walls (see FIG. 20).
  • gate oxide layer 16 is then thermally produced on the single-crystalline silicon regions 12 (see FIG. 21).
  • the gate electrode 17 is then produced using known methods, for example by depositing polysilicon or polysilicon and metal and then etching it back again (see Figure 22).
  • a source / drain region 15a serving as the source / drain electrode in the lower trench region is formed by outdiffusion of the dopants from the highly doped polysilicon filling 20, which forms the buried strap, in a later heat treatment step, for example 1 minute at 1050 ° C. ,
  • the channel region 18 and the source / drain regions are completely isolated and separated from the substrate 2 by the silicon oxide layer 11 and the remaining section of the collar oxide 7.
  • Silicon oxide 11 is preferably silicon dioxide.
  • the further processing is then carried out analogously to the existing concepts for vertical transistors.
  • isolation structures must be created for the mutual isolation of the memory cells.
  • the source / drain region 15b is formed in the upper trench region by ion implantation using methods that are usually used.
  • Word and bit lines are then defined according to known methods, and the upper source / drain region is connected to the bit line via a bit line contact in accordance with methods usually used in vertical transistors.
  • the memory cell arrangement is then completed in a known manner by the formation of further wiring levels.
  • the memory cell arrangement whose layout for an 8-F 2 cell architecture is shown by way of example in FIG. 23, has a memory capacitor arranged in one of the trenches 1 and two vertical selection transistors for each memory cell.
  • a space requirement of 8F 2 is required per memory cell, F being the smallest structure size that can be produced in of the respective technology.
  • the bit lines BL run in strips and parallel to one another, the width of the bit line BL in each case F and their mutual spacing likewise being F.
  • the word lines WL which likewise have a width of F and a mutual spacing of F, run perpendicular to this.
  • Below the bit lines BL the active areas AA are each arranged in strips.
  • the bit line contacts BLK are arranged between the crossing word lines WL and enable an electrical connection between the respective bit line BL and the active area AA.
  • the trenches 1 are arranged below the word line WL.
  • the selection transistors are arranged in each memory cell on the side walls between trench 1 and active area AA.
  • the transistor regions which are circular in FIG. 22 are cut off by the isolation regions for defining the active regions, so that each trench 1 ultimately comprises 2 selection transistors.
  • the trenches 1 of adjacent active area strips are each offset from one another, so that a checkerboard-like pattern results.

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Abstract

Die vorliegende Erfindung betrifft ein Verfahren zur Erzeugung einer Silicon-On-Insulator-Schichtstruktur auf einer Silizium-Oberfläche mit beliebiger Geometrie, mit dem die Silicon-on-Insulator-Struktur auch nur lokal erzeugt werden kann. Das Verfahren umfasst das Bilden von Mesoporen (10) in dem Silizium-Oberflächenbereich (3), die Oxidation der Mesoporen-Oberfläche unter Bildung von Siliziumoxid und Stegbereichen (22) aus einkristallinem Silizium, die zwischen benachbarten Mesoporen (10) verbleiben, wobei dieser Schritt beendet wird, sobald eine vorgegebene minimale Silizium-Wandstärke der Stegbereiche (22) erreicht ist, das Freilegen der an dem von dem Halbleiter-Substrat (2) abgewandten Ende angeordneten Stegbereiche (22) zwischen benachbarten Mesoporen; und das Durchführen eines selektiven Epitaxieverfahrens, durch das Silizium auf den freigelegten Stegbereichen (22) selektiv gegenüber den Siliziumoxidbereichen (11) aufwächst. Das Verfahren kann verwendet werden, um einen vertikalen Transistor und eine Speicherzelle mit einem derartigen Auswahltransistor herzustellen.

Description

Beschreibung
Verfahren zur Bildung eines SOI-Substrats, vertikaler Transistor und Speicherzelle mit vertikalem Transistor
Die vorliegende Erfindung betrifft ein Verfahren zur Erzeugung einer Silicon-On-Insulator-Schichtstruktur (nachfolgend "SOI-Schichtstruktur" genannt) mit einer vergrabenen Siliziumoxidschicht , typischerweise in einer Dicke von einigen 10 nm, und einer monokristallinen Siliziumschicht mit einer Dicke von 50 bis 1000 nm auf einer Silizium-Oberfläche mit beliebiger Geometrie. Die Erfindung betrifft darüber hinaus einen vertikalen Transistor, der in einem Graben, welcher in einem Halbleiter-Substrat gebildet ist, angeordnet ist, bei dem der aktive Bereich in einer derartigen SOI- Schichtstruktur angeordnet und somit von dem Halbleiter- Substrat elektrisch isoliert ist, sowie eine DRAM- Speicherzelle mit einem derartigen vertikalen Transistor.
SOI-Strukturen spielen in der MOSFET-Technologie insbesondere dank ihrer hohen Arbeitsfrequenzen, niedrigen Verlustleistungen und geringen ArbeitsSpannungen eine zunehmend wichtige Rolle. Dabei wird bislang vor allem von planaren Grundsubstraten mit einer elektrisch isolierenden Oxidschicht und ei- ner dünnen aktiven Schicht ausgegangen. Für neuere Bauelemententwicklungen wäre es äußerst vorteilhaft, wenn man lokal monokristalline Silizium-Bereiche erzeugen könnte, die von einer isolierenden Schicht wie beispielsweise Siliziumoxid umgeben bzw. untergraben sind.
Durch das Verfahren der vorliegenden Erfindung können derartige Silizium-Bereiche in nahezu beliebiger Weise erzeugt und strukturiert werden.
Die vorliegende Erfindung kann beispielsweise insbesondere vorteilhaft bei der Herstellung von DRAM-Speicherzellen, d.h. Speicherzellen zur dynamischen Speicherung mit wahlfreiem Zu- griff, eingesetzt werden. Derartige Speicherzellen, die fast ausschließlich als Eintransistor-Speicherzellen realisiert werden, umfassen in der Regel einen Auslesetransistor und einen Speicherkondensator. In dem Speicherkondensator ist die Information in Form einer elektrischen Ladung gespeichert, die eine logische Größe, "0" oder "1", darstellt. Durch An- steuerung des Auslesetransistors über eine Wortleitung kann diese Information über eine Bitleitung ausgelesen werden. Zur sicheren Speicherung der Ladung und gleichzeitigen Unter- scheidbarkeit der ausgelesenen Information muß der Speicherkondensator eine Mindestkapazität aufweisen. Die untere Grenze für die Kapazität des Speicherkondensators wird derzeit bei 25 fF (Femto-Farad) gesehen.
Da von Speichergeneration zu Speichergeneration die Speicherdichte zunimmt, muß die benötigte Fläche der Eintransistor- Speicherzelle von Generation zu Generation reduziert werden. Gleichzeitig muß die Mindestkapazität des Speicherkondensators erhalten bleiben.
Bis zur 1 Mbit-Generation wurden sowohl der Auslesetransistor als auch der Speicherkondensator als planare Bauelemente realisiert. Ab der 4 Mbit-Speichergeneration wurde eine weitere Flächenreduzierung der Speicherzelle durch eine dreidimensio- nale Anordnung von Auslesetransistor und Speicherkondensator erzielt. Eine Möglichkeit besteht darin, den Speicherkondensator in einem Graben zu realisieren. Als Elektroden des Speicherkondensators wirken in diesem Fall ein an die Wand des Grabens angrenzendes Diffusionsgebiet sowie eine dotierte Polysiliziumfüllung, die sich im Graben befindet. Die Elektroden des Speicherkondensators sind somit entlang der Oberfläche des Grabens angeordnet. Dadurch wird die effektive Fläche des Speicherkondensators, von der die Kapazität abhängt, gegenüber dem Platzbedarf für den Speicherkondensator an der Oberfläche des Substrats, der dem Querschnitt des Grabens entspricht, vergrößert. Durch Reduktion des Querschnitts des Grabens läßt sich die Packungsdichte weiter erhöhen. Der Vergrößerung der Tiefe des Grabens sind dabei aus technologischen Gründen jedoch Grenzen gesetzt.
Bei DRAM-Speicherzellen der zukünftigen Generation mit Struk- turgrößen kleiner als 100 nm ist darüber hinaus ein Wechsel vom derzeit verwendeten planaren Auswahltransistor zu einem vertikalen Transistor absehbar. Wie im folgenden beschrieben werden wird, kann das erfindungsgemäße Verfahren eingesetzt werden, um einen derartigen vertikalen Transistor mit einem einkristallinem aktiven Gebiet auf einer Oxidbarriere, die beide konzentrisch angeordnet und in der Form von dicken Zylindermänteln gebildet sind, herzustellen.
Bislang werden dünne SOI-Schichten insbesondere durch Bonden zweier oxidierter Silizium-Wafer, durch das sogenannte SIMOX- Verfahren oder durch das lokale Überwachsen von Oxidinseln auf einem Silizium-Substrat gebildet.
Bei dem SIMOX-Verfahren (Separation by Implantation of Oxy- gen) wird beispielsweise in einem monokristallinem Siliziumsubstrat in einer Tiefe von 0,1 bis 1 μxn eine hohe Sauerstoffdosis (ungefähr 1018 cm"2) implantiert, wodurch eine vergrabene Si02-Schicht mit einer darüberllegenden 0,1 bis lμm dicken monokristallinen SOI-Schicht entsteht. Die beim Ab- bremsen der Sauerstoffionen entstehenden Kristallschäden im Siliziumgitter werden dabei durch eine Hochtemperaturbehandlung beim Implantieren unmittelbar nach ihrer Entstehung wieder ausgeheilt. Wird das SIMOX-Verfahren in das Herstellungsverfahren für DRAM-Speicherzellen integriert, so ergibt sich daher der Nachteil, daß ein Hochtemperaturschritt durchgeführt wird, durch den bisher erzeugte Strukturen beeinträchtigt werden. Nachteilig sind ferner die durch die Ionenimplantation hervorgeruf nen Kristallschäden.
Des weiteren wird darüber nachgedacht, die aktiven Bereiche von vertikalen Auswahltransistoren auf einer isolierenden Oxidschicht durch laterales, selektives epitaktisches Über- wachsen zu realisieren. Dabei muß ein relativ großer Oxidzylinder, der in einen Kondensatorgraben eingebettet ist, von oben her epitaktisch überwachsen werden. Da dabei insbesondere relative große gekrümmte Oxidflächen versetzungsfrei über- wachsen werden müssen, scheint die Realisierbarkeit derartiger Konzepte sehr kritisch zu sein.
Ein vertikaler Auswahltransistor zur Verwendung in einer DRAM-Speicherzelle mit Grabenkondensator gemäß dem Oberbe- griff von Patentanspruch 8 ist aus der US-A-5, 365, 097 bekannt .
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein verbessertes Verfahren zur Bildung eines Schichtstapels aus Siliziumoxid und einer monokristallinen Siliziumschicht auf einem Silizium-Oberflächenbereich eines Halbleiter-Substrats anzugeben.
Gemäß der vorliegenden Erfindung wird die Aufgabe gelöst durch ein Verfahren zur Bildung eines Schichtstapels aus Siliziumoxid und einer monokristallinen Siliziumschicht auf einem Silizium-Oberflächenbereich eines Halbleiter-Substrats mit den Schritten: Bildung von Mesoporen in dem Silizium- Oberflächenbereich; Oxidation der Mesoporen-Oberflache unter Bildung von Siliziumoxid und Stegbereichen aus einkristallinem Silizium, die zwischen benachbarten Mesoporen verbleiben, wobei dieser Schritt beendet wird, sobald eine vorgegebene minimale Silizium-Wandstärke der Stegbereiche erreicht ist; Freilegen der an dem von dem Halbleiter-Substrat abgewandten Ende angeordneten Stegbereiche zwischen benachbarten Mesoporen ; und Durchführen eines selektiven Epitaxieverfahrens, durch das Silizium auf den freigelegten Stegbereichen selektiv gegenüber den Siliziumoxidbereichen aufwächst.
Die vorliegende Erfindung stellt darüber hinaus einen vertikalen Transistor bereit, der in einem in einem Halbleiter- Substrat gebildeten Graben ausgebildet ist und eine Source- Elektrode, eine Drain-Elektrode und einen elektrisch leitfähigen Kanal umfaßt, der die Source- und die Drain-Elektrode miteinander verbindet, wobei die Source-Elektrode, die Drain- Elektrode und der Kanal aus einkristallinem Silizium gebildet sind, sowie eine Gate-Elektrode umfaßt, die durch eine Gate- Isolierschicht elektrisch von dem Kanal getrennt ist, wobei eine der Source- und Drain-Elektroden in einem unteren Grabenbereich angeordnet ist und die andere der Source- und Drain-Elektroden in einem oberen Grabenbereich angeordnet ist und dazwischen der Kanal angeordnet ist, wobei der Grabenbereich, in dem die untere Source- oder Drain-Elektrode und der Kanalbereich angeordnet sind, durch eine Siliziumoxidschicht von dem Halbleiter-Substrat vollständig getrennt ist.
Darüber hinaus stellt die Erfindung eine Speicherzelle bereit, die umfaßt: einen Auswahltransistor wie vorher angegeben, einen Speicherkondensator, einen in einem Halbleiter- Substrat gebildeten Graben, in dem Aus ähltransistor und Speicherkondensator gemeinsam angeordnet sind, und ein elek- trisch leitendes Verbindungsmaterial, wobei der Speicherkondensator eine an eine Wand des Grabens angrenzende untere Kondensatorelektrode, ein Speicherdielektrikum sowie eine obere Kondensatorelektrode umfaßt, die jeweils in einem unteren Abschnitt des Grabens angeordnet sind, der Auswahltransi- stör in einem oberen Abschnitt des Grabens angeordnet ist und das elektrisch leitende Verbindungsmaterial in dem Graben zwischen unterem und oberen Abschnitt zur Verbindung zwischen oberer Kondensatorelektrode und Source- oder Drain-Elektrode des Auswahltransistors angeordnet ist.
Das erfindungsgemäße Verfahren beruht somit im wesentlichen darauf, daß auf einem Silizium-Oberflächenbereich mit beliebiger Geometrie, auf dem Mesoporen gebildet werden können, eine Oxidschicht mit Einkristallkeimen an ihrer Oberfläche erzeugt werden. Vorzugsweise wird die Oxidschicht durch eine selbstlimitierte elektrochemische Oxidation der Mesoporen- oberflache gebildet, wobei dieser Schritt beendet wird, so- bald eine vorgegebene minimale Silizium-Wandstärke der Stege zwischen benachbarten Mesoporen unterschritten wird, da dann die Raumladungszonen benachbarter Mesoporen aneinandergrenzen und kein Ionenstrom, der eine Oxidation bewirken würde, mehr fließt.
Dadurch wird eine SiOx-Schicht erzeugt, die von dünnen, stäbchenartigen Keimen durchsetzt ist.
Anschließend werden die an dem von dem Halbleiter-Substrat abgewandten Ende angeordneten Stegbereiche zwischen benachbarten Mesoporen, die von der Siliziumoxidschicht bedeckt sind, beispielsweise durch Ätzen mit Flußsäure freigelegt. Dadurch werden die Einkristallkeime freigelegt, die als Kri- stallisationskeime für die nachfolgende selektive Epitaxie, durch die die Oxidschicht mit einer monokristallinen Schicht überwachsen wird, dienen. Bei diesem selektiven Epitaxieverfahren wächst das Silizium auf den freigelegten Stegbereichen selektiv gegenüber den Siliziumoxidbereichen auf. Da die Ein- kristallkeime jeweils dieselbe Orientierung wie das Substrat aufweisen, ist die erzeugte Schicht einkristallin mit der Kristallorientierung des Substrats.
Gemäß einer bevorzugten Ausführungsform der vorliegenden Er- findung werden danach die Stegbereiche zwischen benachbarten Mesoporen durch eine Wärmebehandlung zuoxidiert. Dabei führt der Sauerstoff-Überschuß in der gebildeten Siliziumoxidschicht, der, wenn die Oxidbildung elektrochemisch erfolgt ist, durch die eingebauten OH-Gruppen bedingt ist, zu einer Aufoxidation der Stegbereiche. Dadurch wird die epitaktisch gewachsene Silizium-Schicht elektrisch vom Substrat isoliert. Alternativ ist es möglich, eine Aufoxidation nach dem Beginn der Epitaxie, jedoch noch bevor die Epitaxieschicht vollständig geschlossen ist, einzuleiten. Nach einem anschließenden Reinigungsschritt mit HF zur Beseitigung von oberflächlichen Oxiden wird der selektive Epitaxieprozess fortgesetzt, bis eine geschlossene Epitaxieschicht vorliegt. Dieser Schritt kann aber auch weggelassen werden, wenn die vollständige elektrische Isolation die Leistungsfähigkeit der hergestellten Vorrichtung nicht beeinträchtigt, beispielswei- se, wenn nur wenige Nadeln mit relativ großem Abstand zu einander vorliegen, oder wenn keine zusätzlichen Leckströme zu erwarten sind, da die Oxidschicht relativ dick im Vergleich zur vertikalen Ausdehnung des Transistors ist . Es kann vorteilhaft sein, diesen Schritt wegzulassen, wenn eine voll- ständige elektrische Isolation der epitaktisch gewachsenen Siliziumschicht vom Silizium-Substrat nicht erwünscht ist, beispielsweise um sogenannte Floating-Body-Effekte zu vermeiden, der die Eigenschaften des Bauelements negativ beeinflußt .
Insgesamt werden durch die vorliegende Erfindung die folgenden Vorteile bereitgestellt:
- Der wesentliche Vorteil des erfindungsgemäßen Verfahrens liegt darin, daß eine vergrabene Oxidschicht auf Silizium- Gebieten mit beliebiger Oberfläche erzeugt werden kann. Entsprechend kann eine SOI-Struktur mit beliebig auswählbarer Geometrie erzeugt werden, die viele Anwendungsmöglichkeiten hat. Insbesondere kann eine SOI-Struktur lokal er- zeugt werden, da die Bereiche, auf denen keine SOI-Struktur erzeugt werden soll, durch eine Maske abgedeckt werden können.
- Die vergrabene Oxidschicht kann ohne zusätzliches thermi- sches Budget erzeugt werden, da die elektrochemische Oxidation der Mesoporen bei Raumtemperatur erfolgt. Dies macht eine Integration des Verfahrens in bestehende Herstellungsverfahren einfach.
- Die vergrabene Oxidschicht wird im Substrat erzeugt, es wird also keine zusätzliche Schicht aufgebracht. Dies ist insbesondere vorteilhaft, wenn eine SOI-Struktur beispiels- weise in einem Kondensatorgraben realisiert werden soll, da in diesem Fall keine Verengung des Grabenquerschnitts durch die Oxidschicht erfolgt.
- Da das Mesoporenwachstum in benachbarten Kondensatorgräben selbstlimitierend erfolgt, ist es unmöglich, durch Mesoporenwachstum eine elektrische Brücke von einem Kondensatorgraben zu einem beliebigen Nachbar-Kondensatorgraben zu schlagen. Entsprechend kann beispielsweise die gesamte um- gebende Kondensatorgraben-Seitenwand für die Integration eines vertikalen Auswahltransistors verwendet werden.
- Der Schritt zum Freilegen der an dem vom Halbleiter- Substrat abgewandten Ende angeordneten Stegbereiche zwi- sehen benachbarten Mesoporen kann als Überätz-Schritt durchgeführt werden, so daß die epitaktische Silizium- Schicht dichter am Oberflächenbereich aufgewachsen werden kann. Insbesondere, wenn die SOI -Schicht in einem Kondensatorgraben erzeugt werden soll, kann dadurch der Grabenquer- schnitt aufgeweitet werden, da das Aufwachsen der epitaktischen Siliziumschicht radial weiter außen im Kondensatorgraben beginnt, als die ursprüngliche Grabeninnenfläche zu liegen kam.
- Wird die SOI-Struktur nur lokal erzeugt, beispielsweise, indem die Oxidschicht nur teilweise vergraben wird, so tritt der zusätzliche Vorteil auf, daß die epitaktisch gewachsene Siliziumschicht auch epitaktisch zum darunterliegenden Substrat aufgewachsen wird.
- Durch die Verwendung von lokaler Epitaxie können auch sehr kleine Schichtdicken aufgewachsen werden, die bis herab zum mittleren Abstand der Silizium-Nadeln gehen können (wenige 10 nm) . - Da die vergrabene Oxidschicht im Gegensatz zu dem SIMOX- Verfahren nicht durch Implantation erzeugt wird, treten keine Schädigungen des Kristallgitters auf.
- Das erfindungsgemäße Verfahren kann in einfacher Weise kostengünstig durchgeführt werden. Daher ist seine Wirtschaftlichkeit höher als das der herkömmlichen Verfahren.
- Die einzige Einschränkung hinsichtlich der Durchführbarkeit des erfindungsgemäßen Verfahrens ist darauf zurückzuführen, daß die Mesoporen elektrochemisch geätzt und anschließend oxidiert werden. Daher ist es notwendig, daß der Bereich, in dem die Mesoporen geätzt werden sollen, elektrisch kon- taktierbar ist .
Da durch das erfindungsgemäße Verfahren eine SOI-Struktur auf einer beliebigen Silizium-Oberfläche erzeugt werden kann, sind zahlreiche vorteilhafte Anwendungen denkbar. Das Verfahren kann beispielsweise dazu eingesetzt werden, einen verti- kalen Feldeffekttransistor in einem in einem Halbleiter- Substrat gebildeten Graben herzustellen. Der vertikale Feldeffekttransistor umfaßt Source- und Drain-Elektrode sowie einen elektrisch leitfähigen Kanalbereich, welcher Source- und Drain-Elektrode miteinander verbindet, wobei Source- Elektrode, Drain-Elektrode und Kanalbereich aus einkristallinem Silizium gebildet sind, sowie eine Gate-Elektrode, die über eine Gate-Isolierschicht elektrisch von dem Kanalbereich getrennt ist, wobei Source- oder Drain-Elektrode in einem unteren Grabenbereich und die jeweils andere Elektrode in einem oberen Grabenbereich angeordnet ist. Gemäß der vorliegenden Erfindung ist nun zumindest der Grabenbereich, in dem die untere Source- oder Drain-Elektrode und der Kanalbereich angeordnet sind, durch eine Siliziumoxidschicht von dem Halbleiter-Substrat getrennt. Dabei kann die Siliziumoxidschicht sich, je nach Realisierung des Transistors, auch bis zur oberen Source- oder Drain-Elektrode erstrecken. Wichtig ist lediglich, daß der Bereich, der die untere Source- oder Drain- Elektrode und den Kanalbereich umfaßt, durch die Siliziumoxidschicht vom Substrat getrennt ist. Dabei muß die Siliziumoxidschicht nicht notwendigerweise vollständig elektrisch isolierend sein, sondern es ist auch möglich, daß auf den Schritt zur Oxidation der einkristallinen Silizium- Stegbereiche verzichtet wird.
Durch den erfindungsgemäßen vertikalen Transistor sowie die Speicherzelle mit einem derartigen Transistor werden die fol- genden Vorteile bereitgestellt:
Dadurch, daß der Grabenbereich, in dem die untere Source-oder Drain-Elektrode und der Kanalbereich angeordnet sind, durch eine Si02-Schicht von dem Halbleiter-Substrat getrennt ist, findet keine Ausdiffusion der Dotierstoffe aus dem elektrisch leitenden Verbindungsmaterial zwischen oberer Kondensatorelektrode und unterer Source- oder Drain-Elektrode in das Halbleiter-Substrat statt. Diese Ausdiffusion aus dem buried strap-Bereich in das Halbleiter-Substrat ist bei herkδmmli- chen vertikalen Transistoren dahingehend problematisch, daß eine Verarmungszone in dem Halbleiter-Substrat gebildet wird. Berühren sich diese Verarmungszonen benachbarter Transistoren, so entsteht im oberen Substratbereich ein sogenannter "floating body" , der die Transistoreigenschaften stark beein- trächtigt.
Insbesondere treten in diesem Fall Steuerungseffekte der Speicherzelle durch das Substrat auf. Wird eine Wortleitung angesteuert, so ist auch eine Beeinflussung der benachbarten Wortleitungen zu befürchten. Aus diesem Grund, wird versucht, die Ausdiffusion von Dotierstoffen in das Halbleiter-Substrat so weit wie möglich zu vermeiden. Konzepte, nach denen dies durch eine Si02-Schicht, die lediglich die untere Hälfte des Grabens bedeckt, damit ein epitaktisches Wachstum in der obe- ren Grabenhälfte möglich ist, versucht wird, wie beispielsweise in der US-A-5, 365, 097 beschrieben, sind nachteilig, da halbhohe Oxidschichten problematisch zu handhaben sind. Pro- bleme treten infolge der Verkleinerung des Grabenquerschnitts im unteren Grabenbereich auf. Weiterhin gibt es große Grenzflächen zwischen Polysilizium und epitaktisch aufgewachsenem Silizium, wodurch Korngrenzen aneinanderstoßen, Versetzungen erzeugt werden und weitere Nachteile bedingt werden.
Durch das erfindungsgemäße Verfahren zur Bildung eines Schichtstapels aus Siliziumoxid und einer monokristallinen Siliziumschicht auf einem Silizium-Oberflächenbereich eines Halbleiter-Substrats ist es möglich, einen vertikalen Transistor zu erzeugen, bei dem der Grabenbereich aus einkristallinem Silizium, in dem die untere Source-oder Drain-Elektrode und der Kanalbereich angeordnet sind, durch eine Si02-Schicht von dem Halbleiter-Substrat getrennt ist. Dabei kann die Si02-Schicht von vereinzelten Silizium-Einkristallstegen durchsetzt sein, wenn, wie vorstehend beschrieben, der Schritt zur Oxidation der Stegbereiche nicht durchgeführt worden ist. Es ist aber offensichtlich, daß die vorstehend beschriebenen vorteilhaften Effekte der vorliegenden Erfin- düng auch in diesem Fall erzielt werden, da insbesondere die
Ausdiffusion von Dotierstoffen verhindert wird.
Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf die begleitenden Zeichnungen näher erläutert werden.
Figur 1 zeigt ein Halbleiter-Substrat mit geätzten
Gräben vor Bildung eines Speicherkondensators;
Figuren 2 bis 11 zeigen die Schritte des erfindungsgemäßen
Verfahrens zur Bildung eines SOI-Substrats anhand eines Ausschnitts der Figur 1;
Figuren 12 bis 22 zeigen die Schritte zur Bildung eines ver- tikalen Transistors gemäß einer Ausführungsform der vorliegenden Erfindung; und Figur 23 zeigt das Layout einer Speicherzellenanordnung mit vertikalen Auswahltransistoren.
In Figur 2 ist ein in einem p-dotierten Silizium-Substrat 2 gebildeter Kondensatorgraben 1 gezeigt, wobei der Speicherkondensator im unteren Teil des Kondensatorgrabens 1 aus einer unteren Kondensatorelektrode 4 aus n-dotiertem Silizium, einem Kondensatordielektrikum 5 beispielsweise aus einem Si- liziumdioxid-Siliziumnitrid-Schichtstapel und einer oberen
Kondensatorelektrode 6 aus n-dotiertem Polysilizium gebildet ist. Oberhalb des Kondensatordielektrikums ist ein Siliziumdioxidbereich als Isolationskragen 7 angeordnet. Auf der Substratoberfläche befinden sich eine dünne Siliziumdioxid- schicht 8 sowie eine dickere Siliziumnitridschicht 9 als Hartmaskenmaterial .
Zur Bildung des in Figur 2 gezeigten Kondensatorgrabens mit Speicherkondensator sowie des Isolationskragens werden, wie aus Figur 1 ersichtlich ist, auf einem p-dotierten Siliziumsubstrat 2 eine 5 nm dicke Si02-Schicht 8 und eine 200 nm dicke Si3N-Schicht 9 aufgebracht. Darauf wird eine 1000 nm dicke Borsilikatglas-Schicht (nicht dargestellt, nachfolgend als "BSG-Schicht" bezeichnet) als Hartmaskenmaterial aufge- bracht.
Unter Verwendung einer photolithographisch erzeugten Maske (nicht dargestellt) werden die BSG-Schicht, die Si3N-Schicht 9 und die Si02-Schicht 8 in einem Plasma-Ätzprozeß mit CF4/CHF3 strukturiert ("Deep Trench Mask Open") , so daß eine Hartmaske gebildet wird. Nach Entfernung der photolithographisch erzeugten Maske werden unter Verwendung der Hartmaske als Ätzmaske in einem weiteren Plasma-Ätzprozeß mit HBr/NF3 Gräben 1 in die Hauptfläche des Silizium-Substrats 2 geätzt. Nachfolgend wird durch eine nasse Ätzung mit H2S04/HF die
BSG-Schicht entfernt. Die Gräben 1 weisen beispielsweise eine Tiefe von 5 μm, eine Weite von 100 x 250 nm und einen gegenseitigen Abstand von 100 nm auf .
Nachfolgend wird eine 10 nm dicke Si02-Schicht 13 erzeugt, die auch, beispielsweise durch in-situ-Dotierung, dotiert sein kann, abgeschieden bzw. durch thermische Oxidation erzeugt. Die abgeschiedene Si02-Schicht 13 bedeckt mindestens die Wände der Gräben 1. Durch Abscheidung einer 200 nm dicken Polysiliziumschicht, chemisch-mechanisches Polieren bis zur Oberfläche der Si3N4-Schicht 9 und Zurückätzen der Polysiliziumschicht mit SFS wird in den Gräben 1 jeweils eine Polysiliziumfüllung 14 erzeugt, deren Oberfläche 1000 nm unterhalb der Hauptfläche angeordnet ist. Das chemisch-mechanische Po- lieren kann dabei gegebenenfalls entfallen. Die Polysiliziumfüllung 14 dient als Opferschicht für die nachfolgende Si3N4- Spacerabscheidung. Darauf folgend wird die Si02-Schicht 13 auf den Wänden der Gräben 1 isotrop geätzt.
Anschließend wird in einem CVD-Verfahren eine 20 nm dicke
Spacerschicht 7 beispielsweise aus Siliziumdioxid abgeschieden und in einem anisotropen Plasma-Ätzprozeß mit CHF3 geätzt. Die soeben abgeschiedene Spacerschicht 7 dient in der fertigen Speicherzelle zum Abschalten eines parasitären Tran- sistors, der sich sonst an dieser Stelle bilden würde, und übernimmt somit die Rolle des Isolationskragens (siehe Figur 1) .
Mit SF6 wird nachfolgend Polysilizium selektiv zu Si3N4 und Si02 geätzt. Dabei wird die Polysiliziumfüllung 14 jeweils vollständig aus dem Graben 1 entfernt. Durch eine Ätzung mit NH4F/HF wird der nunmehr freiliegende Teil der Si02-Schicht 13 entfernt.
Anschließend erfolgt, falls dies nicht schon durch das dotierte Oxid geschehen ist, eine Dotierung des Silizium- Substrats. Dies kann beispielsweise durch Abscheidung einer Arsen-dotierten Silikatglasschicht in einer Schichtdicke von 50 nm und einer TE0S-Si02-Schicht in einer Dicke von 20 nm und einen anschließenden Temperaturbehandlungsschritt bei 1000 °C, 120 Sekunden, wodurch durch Ausdiffusion aus der Arsen-dotierten Silikatglasschicht in dem Siliziumsubstrat 2 ein n+-dotiertes Gebiet 4 gebildet wird, geschehen. Alternativ kann auch eine Gasphasendotierung durchgeführt werden, zum Beispiel mit folgenden Parametern: 900 °C, 399 Pa Tribu- tylarsin (TBA) [33 Prozent] , 12 min.
Das n+-dotierte Gebiet 4 übernimmt die Rolle der unteren Kondensatorelektrode. Durch die hohe Dotierung wird die Verarmungszone verkleinert, wodurch die Kapazität des Kondensators weiter erhöht wird.
Nachfolgend wird als Kondensatordielektrikum eine 5 nm dicke dielektrische Schicht 5 abgeschieden, die Si02 und Si3N4 sowie gegebenenfalls Siliziumoxynitrid enthält. Diese Schichtabfolge kann durch Schritte zur Nitridabscheidung und zur thermischen Oxidation, bei der Defekte in der darunterliegenden Schicht ausgeheilt werden, realisiert werden. Alternativ enthält die dielektrische Schicht 5 Al203 (Aluminiumoxid) , Ti02 (Titandioxid) , Ta2Os (Tantaloxid) . Anschließend wird eine 200 nm dicke in-situ n-dotierte Polysiliziumschicht 6 abge- schieden. Durch chemisch-mechanisches Polieren wird die Polysiliziumschicht 6 bis auf die Oberfläche der Si3N4-Schicht 9 entfernt. Anschließend wird die Polysiliziumfüllung 15 auf etwa 500 nm unterhalb der Hauptfläche geätzt. Es folgt eine Ätzung des Kondensatordielektrikums im oberen Grabenbereich nach bekannten Verfahren sowie eine Si02-Ätzung mit NH4F/HF zur Entfernung des Isolationskragens 9 im oberen Grabenbereich.
Darauf folgend werden weitere 1000 nm Polysilizium geätzt, so daß sich der in Figur 2 gezeigte Aufbau ergibt'. Anschließend wird das erfindungsgemäße Verfahren zur Erzeugung einer SOI-Struktur im oberen Grabenbereich durchgeführt.
Zunächst wird zur Erzeugung von Mesoporen zunächst ein ganz- flächiger ohmscher Kontakt auf der Rückseite des Substrats gebildet. Dies kann beispielsweise durch eine hohe Dotierung der Substratrückseite oder aber auch durch Aufbringen einer metallischen Schicht erfolgen. Eine hohe Dotierung der Substratrückseite kann durch Implantation eines p-Dotierstoffs wie B, AI, In, Ga, Tl mit anschließender Aktivierung, wobei die Implantation direkt an der Oberfläche erfolgt, oder aber, wenn eine zusätzliche Schicht wie beispielsweise ein Pad-Oxid oder ein Pad-Nitrid auf der Rückseite aufgebracht ist, durch diese hindurch erfolgen.
Alternativ kann die Rückseitendotierung auch erfolgen, indem Borsilikatglas abgeschieden und anschließend ein Temperaturbehandlungsschritt bei einer Temperatur, die typischerweise größer als 700 °C ist, durchgeführt wird, bei dem die Bor- Atome in das Substrat übergehen.
Wird der ohmsche Rückseitenkontakt durch Aufbringen einer metallischen Schicht realisiert, so muß sichergestellt werden, daß der Übergang Metall/Substrat einen ohmschen Kontakt bil- det, da sonst dort wieder starke Potential-Fluktuationen entstehen. Der elektrische Anschluß an eine Spannungsquelle, der beispielsweise durch metallische Kontaktspitzen oder durch einen Elektrolytkontakt realisiert wird, kann in diesem Fall lokal beschränkt bleiben. Das heißt, die metallischen Kon- taktspitzen können in sehr großem Abstand voneinander an der
Rückseite angebracht werden, was den elektrischen Anschluß sehr einfach macht und somit besonders vorteilhaft ist.
Als Metall für die Bildung der metallischen Schicht ist ins- besondere Wolframsilizid vorteilhaft, da in diesem Fall eine Diffusion der Metallatome in die Substratbereiche, in denen später der Transistor zu bilden ist, weitgehend vermieden werden kann.
Darauf folgend wird in der Grabenwand oberhalb des Isolati- onskragens 7 ein zur Mesoporenatzung geeignet dotiertes Gebiet 3 erzeugt. Dazu wird in der Regel eine n-Dotierung mit geeigneter Dotierstoffkonzentration, durch die im wesentlichen die Dichte der entstehenden Mesoporen bestimmt wird, durchgeführt. Die Gebiete, in denen die Mesoporen geätzt wer- den sollen, können auch p-dotiert sein, allerdings ist eine Mesoporen-Ätzung in p-dotiertem Silizium schwieriger zu kontrollieren.
Im vorliegenden Fall kann eine n-Dotierstoffkonzentration von etwa 1 * 1016 cm"3 bis ungefähr 1 * 1019 cm-3 verwendet werden.
Dazu kann in dem Graben an den entsprechenden Stellen, an denen Mesoporen gebildet werden sollen, ein mit dem entsprechenden Dotierstoff versehenes Si02 abgeschieden werden. An- schließend wird ein sogenannter drive-in-Schritt durchgeführt, bei dem eine Temperaturbehandlung stattfindet, durch die die Dotieratome in das Substrat eindiffundieren. In diesem Fall ist eine Abdeckung der Bereiche, die nicht dotiert werden sollen, also insbesondere des Kragenbereichs, durch eine geeignete Schutzschicht notwendig.
Ebenso kann der Grabenbereich durch eine Dotierung aus der Gasphase dotiert werden. Dabei muß der Bereich des Isolationskragens durch eine Abdeckschicht geschützt werden, um zu vermeiden, daß der Isolationskragen dotiert wird.
Ein Ausschnitt 100 des Grabenbereichs, in dem Mesoporen geätzt werden sollen, ist in Figur 3 gezeigt. Sämtliche Figuren 3 bis 11 beziehen sich auf die weitere Prozeßführung in diesem Ausschnitt 100.
Sodann werden die Mesoporen 10 elektrochemisch geätzt, wobei der ohmsche Rückseitenkontakt als Anode wirkt. Dazu wird die Substratrückseite elektrisch leitend mit dem positiven Ausgang einer Spannungsquelle verbunden, während eine ebenfalls mit der Spannungsquelle verbundene Kathode in den Elektrolyten plaziert wird, welcher mit der Substratoberfläche in Kontakt steht . Die Gegenelektrode kann dabei als Festkörper, beispielsweise eine Platinelektrode, in der Flüssigkeit realisiert sein.
Der Elektrolyt kann beispielsweise eine l%ige bis 6%ige wäßrige Flußsäure oder eine Mischung, die Tetramethylammoniumhy- droxid und Flußsäure enthält, sein.
Dadurch, daß die Substratoberfläche durch die Siliziumdioxid- schicht 8 und die Siliziumnitridschicht 9 abgedeckt ist, wird verhindert, daß der Ätzstrom über die Substratoberfläche abfließt. Entsprechend werden in dem n-dotierten Silizium Mesoporen gebildet .
Zur Mesoporen-Bildung in n-dotiertem Silizium werden im Prinzip sehr ähnliche Parameter wie bei der Mesoporen-Bildung in p-dotiertem Silizium verwendet, wobei bei Verwendung eines Substrats mit Bulk-p-Dotierung und zusätzlichen p- und n- dotierten Bereichen und bei beabsichtigter Erzeugung der Mesoporen in den n-dotierten Bereichen darauf zu achten ist, daß die p-dotierten Bereiche entweder durch Aufbringen eines Abdeckmaterials oder durch andere geeignete Maßnahmen elektrisch von dem Elektrolyten oder dem Rückseitenkontakt isoliert sind, da ansonsten der Strom vollständig über die p- Gebiete fließen würde und keine Mesoporen-Bildung in den n- dotierten Bereichen stattfinden würde.
Das Verfahren zum elektrochemischen Ätzen von Mesoporen in n- dotiertem Silizium ist detailliert in V. Lehmann et al . , Ma- terials Science and Engineering B69-70 (2000) S. 11 bis 22 beschrieben. Durch Einschalten der Spannungsquelle wird eine Spannung zwischen Substrat-Vorder- und Rückseite bewirkt, welche einen Ätzstrom hervorruft. Es werden die Elektronen zur Substrat- Rückseite gesaugt. Durch die gleichzeitige Anwesenheit des Elektrolyten werden an der Substratvorderseite, die an elektronischen Löchern verarmt ist, Elektronen vom Elektrolyten in den Halbleiter injiziert, so daß in einer anodischen Reaktion vereinzelt Silizium-Atome herausgelöst, wodurch letztendlich die Ätzung von Mesoporen bewirkt wird.
Diese Mesoporen-Ätzung verläuft in benachbarten Kondensatorgräben selbstlimitiert, d.h. sie kommt zum Erliegen, sobald eine vorgegebene minimale Silizium-Schichtdicke zwischen den Mesoporen benachbarter Kondensatorgräben unterschritten wird. Dies ist darauf zurückzuführen, daß, sobald sich die Raumladungszonen der Mesoporen benachbarter Kondensatorgräben berühren, in diesen Bereichen ein sehr hoher Widerstand zum darunterliegenden Substrat-Bulk vorliegt und der Ätzstrom gestoppt wird, so daß der Ätzprozeß zum Erliegen kommt.
Aufgrund dieser Selbstlimitierung wird verhindert, daß durch die Mesoporen benachbarte Kondensatorgräben elektrisch kurzgeschlossen werden.
Der Grabenbereich nach Mesoporenatzung ist in Figur 4 gezeigt .
Nach der Mesoporenatzung wird ein elektrochemischer Aufoxida- tionsprozeß durchgeführt, durch den die Mesoporenwände mit einer Siliziumoxidschicht 11 überzogen werden. Dazu wird die Oberfläche der Mesoporen mit einem geeigneten Elektrolyten in Kontakt gebracht , und eine Spannung wird über den für die Mesoporen-Ätzung erzeugten Rückseitenkontakt zwischen dem Silizium-Substrat und dem Elektrolyten, in der Regel über eine Platin-Netzelektrode als Kathode, angelegt. Geeignete Elektrolyten umfassen insbesondere wäßrige verdünnte Säuren wie beispielsweise eine 0,01 Mol Schwefel- oder Salzsäure. Es ist bevorzugt, daß die elektrochemische Aufoxidation der Mesoporen unter Ausnützung des selbstlimitierenden Effekts durchgeführt wird. Das heißt, die Spannung wird so einge- stellt, daß die Siliziumschicht zwischen benachbarten Mesoporen nicht vollständig aufgebraucht wird und eine minimale Silizium-Schichtdicke zwischen benachbarten Mesoporen verbleibt. Dabei wird der Effekt ausgenutzt, daß das Oxidwachstum zum Erliegen kommt, sobald sich die an der Grenzfläche Mesopore-Elektrolyt gebildeten Raumladungszonen benachbarter Mesoporen berühren. In diesem Fall wirkt nämlich an der Oberfläche der Mesoporen kein Feld mehr, durch das Sauerstoff- Ionen und OH~-Gruppen vom Elektrolyten ausgehend in den Silizium-Oberflächenbereich hineindiffundieren und dort das Sili- zium in SiOx umwandeln könnten.
Nach diesem Verfahrensschritt werden im Oxidgebiet, wie in Figur 5 gezeigt ist, noch nadelartige Bereiche vorliegen, die mit dem p-dotierten Silizium-Gebiet verbunden sind und von Oxid umhüllt sind. Der Durchmesser der nadelartigen Bereiche beträgt dabei je nach Dotierung des n-dotierten Siliziumbereichs ungefähr 10 nm.
In einem darauffolgenden Naßätzschritt in einer flußsäurehal- tigen Lösung können die Oberflächenbereiche dieser nadelartigen Gebiete wieder freigelegt werden, wie in Figur 6 gezeigt ist. Die nunmehr freiliegenden Spitzen dienen in dem nachfolgenden Prozeß der selektiven Epitaxie als Keime für das einkristalline Silizium-Wachstum, wie in Figur 7 angedeutet ist. Die selektive Epitaxie wird beispielsweise unter Verwendung von Silan oder Dichlorsilan sowie eines Ätzgases wie beispielsweise HCl durchgeführt. Dabei wird der Effekt ausgenutzt, daß das Ätzgas das epitaktisch aufgewachsene Silizium in Abhängigkeit von dem darunterliegenden Material unter- schiedlich schnell wegätzt. Die Verfahrensparameter des Epitaxie-Prozesses sind derart eingestellt, daß das auf Silizium aufgewachsene Silizium-Material langsamer als die Siliziu- maufwachsrate weggeätzt wird, so daß insgesamt auf den bereits gebildeten Siliziumbereichen die Silizium-Schichtdicke zunimmt. Hingegen wird das auf Siliziumoxid aufgewachsene Silizium-Material schneller als die Siliziumaufwachsrate wegge- ätzt, so daß insgesamt auf den Siliziumoxidbereichen kein Silizium aufwächst. Beispielsweise kann das selektive Epitaxie- Verfahren bei einer Temperatur von ungefähr 900 °C und einer höheren Flußrate von Dichlorsilan als der von HCl durchgeführt werden. Insbesondere kann die Flußrate von Dichlorsilan das 1,2 bis 1,8-fache der Flußrate von HCl betragen.
Eine typische Abscheiderate beträgt etwa 60 nm/min.
Durch diese Selektivität des Aufwachsens auf Silizium gegen- über dem auf Siliziumoxid findet nur ein Aufwachsen auf Gebieten mit bereits vorhandener Siliziumbelegung statt. Die Oxidbereiche bleiben unbedeckt. Die wachsenden Keime verbreitern sich lateral, und gleichzeitig nimmt deren Dicke etwas zu, wie in Figur 8 gezeigt ist, bis ein Punkt erreicht ist, an dem die Silizium-Gebiete 12 überlappen, wie in Figur 9 gezeigt ist. Dabei kann auch der Fall eintreten, daß sich Hohlräume an der Grenzfläche zwischen Siliziumoxid und epitaktisch gewachsenem Silizium ausbilden.
Bei weiterem Aufwachsen stellt sich schließlich eine planare epitaktisch gewachsene Silizium-Front ein, wie in Figur 9 gezeigt ist. Auf der in Figur 2 gezeigten Polysilizium-Füllung bildet sich während des selektiven Epitaxieverfahrens eine Polysiliziumschicht . Die selektive Epitaxie wird solange durchgeführt, bis ein Zwischenraum von ungefähr 20 bis 40 nm zwischen epitaktisch gewachsenem Silizium 12 und auf der Polysilizium-Füllung 6 aufgewachsenem Polysilizium verbleibt, um mögliche Versetzungen sowie Störungen, die darauf zurückzuführen wären, daß epitaktisches und Polysilizium aneinan- dergrenzen, zu minimieren (siehe Figur 12) . Gegebenenfalls kann darauf folgend ein sogenannter Wasser- stoff-Reflow-Prozeß durchgeführt werden, um die epitaktisch gewachsene Silizium-Front weiter zu planarisieren. Der Wasserstoff-Reflow-Prozeß kann in einer Wasserstoff-Atmosphäre bei beispielsweise 1050 °C 60 Sekunden lang durchgeführt werden. Je nach Geometrie der Oberfläche ist eine niedrigere Temperatur zu bevorzugen, um Versetzungen in der epitaktischen Schicht zu vermeiden. Ein Querschnitt mit planarisier- ter Silizium-Schicht ist in Figur 10 gezeigt.
Gegebenenfalls kann nun ein Aufoxidationsschritt bei erhöhter Temperatur, beispielsweise 1000 °C, durchgeführt werden, durch den der in dem elektrochemisch gebildeten Oxid vorhandene überschüssige Sauerstoff, der beispielsweise durch die eingebauten OH-Gruppen bedingt ist, zu einer Aufoxidation der als Keime dienenden Silizium-Nadeln führt. Dadurch kann, wie in Figur 10 gezeigt ist, der epitaktisch gewachsene Siliziumbereich elektrisch vom Substrat isoliert werden.
Alternativ ist es möglich, eine Aufoxidation nach dem Beginn der Epitaxie, jedoch noch bevor die Epitaxieschicht vollständig geschlossen ist, einzuleiten. Nach einem anschließenden Reinigungsschritt mit HF zur Beseitigung von oberflächlichen Oxiden wird der selektive Epitaxieprozess fortgesetzt, bis eine geschlossene Epitaxieschicht vorliegt.
Dieser Schritt kann aber auch weggelassen werden, insbesondere um zu vermeiden, daß in einem vertikalen Feldeffekttransistor, dessen Kanalbereich in dem epitaktisch gewachsenen Si- liziumbereich realisiert wird, sogenannte Floating Body Effekte, d.h. unerwünschte Effekte, weil der Kanalbereich elektrisch von der Außenwelt isoliert ist, auftreten. Der elektrische Kontakt zwischen epitaktisch gewachsenem Siliziumbereich und Substrat ist nicht kritisch, wenn im wesentlichen nur wenige Silizium-Nadeln mit großem Abstand zueinander vorhanden sind und die Oxiddicke relativ groß ist im Vergleich zur Tiefe des gebildeten Transistors . In der beschriebenen Ausführungsform beträgt der Abstand der Silizium-Nadeln ungefähr 20 bis 50 nm. Die Oxiddicke beträgt ebenfalls ungefähr 20 bis 50 nm, und die Schichtdicke der epitaktisch aufgewachsenen Siliziumschicht beträgt ungefähr 50 bis 100 nm.
Sodann ergibt sich der in Figur 12 gezeigt Aufbau des Kondensatorgrabens mit SOI -Bereich im oberen Grabenteil.
Der vertikale Feldeffekttransistor wird nunmehr wie folgt im oberen Abschnitt des Grabens fertiggestellt.
Zunächst wird durch ein thermisches Nitridierungsverfahren, beispielsweise in einer NH3-Atmosphäre, eine ungefähr 0,8 nm dicke Si3N-Schicht 19 erzeugt. Aufgabe dieser Si3N4-Schicht ist, negative Effekte zu vermeiden, wenn Korngrenzen zwischen dem auf der Polysiliziumfüllung 6 aufgewachsenem Polysilizium und der epitaktisch erzeugten Siliziumschicht 12 aufeinander- stoßen (siehe Figur 13) .
Sodann wird durch bekannte Verfahren eine in-situ n+-dotierte Polysiliziumfüllung 20 abgeschieden, wie in Figur 14 gezeigt ist, und durch chemisch-mechanisches Polieren sowie Ätzen bis auf die Oberkante der epitaktisch gewachsenen Siliziumschicht abgetragen (siehe Figur 15) .
Nachfolgend wird, wie in Figur 16 gezeigt, eine ungefähr 25 bis 45 nm dicke Siliziumnitrid-Spacerschicht 21 abgeschieden. Aufgabe dieser Schicht ist die Abdeckung der einkristallinen
Siliziumkanten in einem späteren Schritt zum Ätzen des Gate- Bereichs . Entsprechend hängt die Dicke dieser Schicht von der Dicke des abzuätzenden Bereichs ab. Anschließend wird der Spacer-Boden durch bekannte Verfahren aufgeätzt, wie in Figur 17 gezeigt ist. Es wird nun ein Schritt zum reaktiven Ionenätzen des Gate- Bereichs, beispielsweise mit SF6 als Ätzgas, durchgeführt, bei dem die n+-dotierte Polysiliziumfüllung 20 bis auf einen kleinen Rest im unteren Grabenbereich entfernt wird. Die verbleibende Polysiliziumfüllung 20 bildet somit einen buried strap zur elektrischen Verbindung von oberer Kondensatorelektrode 6 und einkristallinem Silizium 12. Durch den Ätzschritt werden darüber hinaus die Wände der einkristallinen Siliziumschicht 12 begradigt (siehe Figur 18) .
Nachfolgend wird, wie in Figur 19 gezeigt, beispielsweise durch ein sogenanntes High Density Plasma Oxidationsverfahren eine Si02-Schicht 14 abgeschieden. Aufgabe dieser Schicht ist es, eine vollständige Isolierung des untersten Grabenbereichs gegenüber der noch zu bildenden Gate-Elektrode 17 sicherzustellen. Da bei der Bildung der üblichen Gate-Oxidschicht nicht sichergestellt werden kann, daß eine ausreichend dicke Schicht über dem Polysiliziumbereich 20 erzeugt wird, wird hier ein Abscheideverfahren gewählt, bei dem auf den horizon- talen Bereichen eine höhere Schichtwachstumsrate als auf den vertikalen Bereichen erzielt wird. Bei einem High Density Plasma-Oxidationsverfahren wird dies beispielsweise durch eine Kombination von Abscheide- und Rücksputterverfahren erzielt. Entsprechend weist die abgeschiedene Si02-Schicht 14 eine planare Dicke von etwa 40 nm und eine Dicke von etwa 8 nm an den Seitenwänden auf .
Durch eine darauffolgende isotrope Oxidätzung nach bekannten Verfahren wird die auf den Grabenwänden erzeugte Si02-Schicht 14 wieder entfernt (siehe Figur 20) .
Anschließend wird nach bekannten Verfahren eine etwa 5 nm dicke Gate-Oxidschicht 16 thermisch auf den einkristallinen Siliziumbereichen 12 erzeugt (siehe Figur 21) . Anschließend wird die Gate-Elektrode 17 nach bekannten Verfahren erzeugt, beispielsweise indem Polysilizium oder Polysilizium und Metall abgeschieden und anschließend wieder rückgeätzt werden (siehe Figur 22) . Ein als Source-/Drain-Elektrode dienender Source-/Drain-Bereich 15a im unteren Grabenbereich wird durch Ausdiffusion der Dotierstoffe aus der hochdotierten Polysiliziumfüllung 20, die den buried strap bildet, in einem späte- ren Wärmebehandlungsschritt beispielsweise 1 Minute bei 1050 °C gebildet.
Der Kanalbereich 18 und die Source-/Drain-Bereiche sind vollständig durch die Siliziumoxidschicht 11 und den verbleiben- den Abschnitt des Kragenoxids 7 vom Substrat 2 isoliert und getrennt. Das Siliziumoxid 11 ist vorzugsweise Siliziumdioxid.
Die weitere Prozessierung erfolgt dann analog zu den bereits bestehenden Konzepten für vertikale Transistoren. Insbesondere müssen Isolationsstrukturen zur gegenseitigen Isolation der Speicherzellen erzeugt werden. Darauf folgend wird der Source-/Drain-Bereich 15b im oberen Grabenbereich durch Ionenimplantation nach üblicherweise verwendeten Verfahren ge- bildet.
Anschließend werden Wort- und Bitleitungen nach bekannten Verfahren definiert, und der obere Source-/Drain-Bereich wird gemäß üblicherweise bei vertikalen Transistoren verwendeten Verfahren über einen Bitleitungskontakt an die Bitleitung angeschlossen.
Anschließend wird die Speicherzellenanordnung in bekannter Weise durch die Bildung weiterer Verdrahtungsebenen fertigge- stellt.
Die Speicherzellenanordnung, deren Layout für eine 8-F2- Zellarchitektur beispielhaft in Figur 23 dargestellt ist, weist je Speicherzelle einen in einem der Gräben 1 angeordne- ten Speicherkondensator und zwei vertikale Auswahltransistoren auf. Pro Speicherzelle ist ein Platzbedarf von 8F2 erforderlich, wobei F die kleinste herstellbare Strukturgröße in der jeweiligen Technologie ist. Die Bitleitungen BL verlaufen streifenförmig und parallel zueinander, wobei die Breite der Bitleitung BL jeweils F und ihr gegenseitige Abstand ebenfalls F beträgt. Senkrecht dazu verlaufen die Wortleitungen WL, die ebenfalls eine Breite von F und einen gegenseitigen Abstand von F aufweisen. Unterhalb der Bitleitungen BL sind die aktiven Gebiete AA jeweils streifenförmig angeordnet. Zwischen den kreuzenden Wortleitungen WL sind jeweils die Bitleitungskontakte BLK angeordnet, die eine elektrische Ver- bindung zwischen der jeweiligen Bitleitung BL und dem aktiven Gebiet AA ermöglicht. Die Gräben 1 sind unterhalb der Wortleitung WL angeordnet .
Die Auswahltransistoren sind in jeder Speicherzelle jeweils an den Seitenwänden zwischen Graben 1 und aktivem Gebiet AA angeordnet. Durch die Isolationsbereiche zur Definition der aktiven Gebiete werden die in Figur 22 ringförmig umlaufenden Transistorbereiche abgeschnitten, so daß jeder Graben 1 letztendlich 2 Auswahltransistoren umfaßt. Die Gräben 1 be- nachbarter Aktiver-Gebiets-Streifen sind jeweils versetzt zueinander angeordnet, so daß sich ein schachbrettartiges Muster ergibt .
Bezugszeichenliste
1 Kondensatorgraben
2 Silizium-Substrat
3 n-dotiertes Silizium
4 n+-dotiertes Silizium
5 Kondensatordielektrikum
6 obere Kondensatorelektrode
7 Isolationskragen
8 ' Siliziumdioxid
9 Siliziumnitrid
10 Mesoporen
11 Siliziumoxidschicht
12 epitaktische Silizium-Gebiete
13 Si02-Schicht
14 Si02-Bereich
15a, b Source- /Drain-Elektrode
16 Gate-Oxidschicht
17 Gate-Elektrode
18 Kanalbereich
19 Si3N4-Schicht
20 n+-dotiertes Polysilizium
21 Si3N4-Spacer
22 einkristalline Silizium-Stegbereiche

Claims

Patentansprüche
1. Verfahren zur Bildung eines Schichtstapels aus Siliziumoxid (11) und einer monokristallinen Siliziumschicht (12) auf einem Silizium-Oberflächenbereich (3) eines Halbleiter- Substrats (2) mit den Schritten:
- Bildung von Mesoporen (10) in dem Silizium- Oberflächenbereich (3) ;
- Oxidation der Mesoporen-Oberfl che unter Bildung von Siliziumoxid und Stegbereichen (22) aus einkristallinem Silizium, die zwischen benachbarten Mesoporen (10) verbleiben, wobei dieser Schritt beendet wird, sobald eine vorgegebene minimale Silizium-Wandstärke der Stegbereiche (22) erreicht ist;
- Freilegen der an dem von dem Halbleiter-Substrat (2) abgewandten Ende angeordneten Stegbereiche (22) zwischen benachbarten Mesoporen (10) ; und
- Durchführen eines selektiven Epitaxieverfahrens, durch das Silizium auf den freigelegten Stegbereichen (22) selektiv gegenüber den Siliziumoxidbereichen (11) aufwächst.
2. Verfahren nach Anspruch 1, ferner mit einem Schritt zur Wärmebehandlung, durch den die Silizium-Stegbereiche (22) oxidiert werden.
3. Verfahren nach Anspruch 2, bei dem die Oxidation der Silizium-Stegbereiche (22) durchgeführt wird, nachdem das selektive Epitaxieverfahren begonnen worden ist und bevor eine geschlossene Epitaxieschicht erreicht worden ist.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem der Durchmesser der Stegbereiche (22) 5 bis 15 nm beträgt.
5. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die an dem von dem Halbleiter-Substrat (2) abgewandten Ende angeordneten Stegbereiche (22) durch naßchemisches Ätzen freigelegt werden.
6. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Dicke der gebildeten Oxidschicht (11) 10 bis 50 nm beträgt .
7. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Oxidation der Mesoporen-Oberflache elektrochemisch erfolgt.
8. Verfahren nach einem der vorhergehenden Ansprüche, bei dem der Schritt zur Oxidation der Mesoporen-Oberflachen selbstlimitiert beendet wird, sobald der Endpunkt der Oxidbildung erreicht ist.
9. Vertikaler Transistor, der in einem in einem Halbleiter- Substrat (2) gebildeten Graben (1) ausgebildet ist und einen Source-Bereich, einen Drain-Bereich (15a, 15b) und einen elektrisch leitfähigen Kanal (18) umfaßt, der die Source- und die Drain-Bereiche (15a, 15b) miteinander verbindet, wobei der Source-Bereich, der Drain-Bereich (15a, 15b) und der Kanal (18) aus einkristallinem Silizium gebildet sind, sowie eine Gate-Elektrode (17) umfaßt, die durch eine Gate- Isolierschicht (16) elektrisch von dem Kanal (18) getrennt ist, wobei einer der Source- und Drain-Bereiche (15a) in einem unteren Grabenbereich angeordnet ist und der andere der Source- und Drain-Bereiche in einem oberen Grabenbereich angeordnet ist und dazwischen der Kanal angeordnet ist, d a du r c h g e k e n n z e i c h n e t, daß der Grabenbereich, in dem der untere Source- oder Drain- Bereich (15a) und der Kanalbereich (18) angeordnet sind, durch eine Siliziumoxidschicht (11) von dem Halbleiter- Substrat (2) vollständig getrennt ist.
10. Speicherzelle, umfassend einen als vertikalen Transistor realisierten Auswahltransistor nach Anspruch 9, einen Speicherkondensator, einen in einem Halbleiter-Substrat (2) gebildeten Graben (1) , in dem Auswahltransistor und Speicher- kondensator gemeinsam angeordnet sind, und ein elektrisch leitendes Verbindungsmaterial (20) , wobei der Speicherkondensator eine an eine Wand des Grabens (1) angrenzende untere Kondensatorelektrode (4) , ein Speicherdielektrikum (5) sowie eine obere Kondensatorelektrode (6) umfaßt, die jeweils in einem unteren Abschnitt des Grabens (1) angeordnet sind, der Auswahltransistor in einem oberen Abschnitt des Grabens angeordnet ist und das elektrisch leitende Verbindungsmaterial (20) in dem Graben (1) zwischen unterem und oberen Abschnitt zur Verbindung zwischen oberer Kondensatorelektrode (6) und Source- oder Drain-Bereiche (15a) des Auswahltransistors angeordnet ist .
11. Speicherzelle nach Anspruch 10, bei dem das elektrisch leitende Verbindungsmaterial (20) n+-dotiertes Polysilizium ist .
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