EP1423874A2 - Halbleiterspeicher mit einen vertikalen auswahltransistor umfassenden speicherzellen sowie verfahren zu seiner herstellung - Google Patents

Halbleiterspeicher mit einen vertikalen auswahltransistor umfassenden speicherzellen sowie verfahren zu seiner herstellung

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Publication number
EP1423874A2
EP1423874A2 EP02764546A EP02764546A EP1423874A2 EP 1423874 A2 EP1423874 A2 EP 1423874A2 EP 02764546 A EP02764546 A EP 02764546A EP 02764546 A EP02764546 A EP 02764546A EP 1423874 A2 EP1423874 A2 EP 1423874A2
Authority
EP
European Patent Office
Prior art keywords
trench
region
word line
longitudinal
spacer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP02764546A
Other languages
English (en)
French (fr)
Inventor
Jörn LÜTZEN
Bernd Goebel
Dirk Schumann
Martin Gutsche
Harald Seidl
Martin Popp
Alfred Kersch
Werner STEINHÖGL
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1423874A2 publication Critical patent/EP1423874A2/de
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
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    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap

Definitions

  • Semiconductor memory with a memory cell comprising a vertical selection transistor and method for its production
  • the present invention relates to a semiconductor memory with a trench capacitor and a vertical selection transistor and a method for its production.
  • DRAMs Dynamic Random Access Memories
  • Semiconductor memories such as DRAMs (Dynamic Random Access Memories) comprise a cell array and a control periphery, individual memory cells being arranged in the cell array.
  • the cell field of a DRAM chip contains a matrix of memory cells which are arranged in the form of rows and columns and are driven by word lines and bit lines. The reading out of data from the memory cells or the writing of data into the memory cells is accomplished by activating suitable word lines and bit lines.
  • a memory cell of a DRAM usually contains a transistor connected to a capacitor.
  • the transistor consists, among other things, of two diffusion regions which are separated from one another by a channel which is controlled by a gate. One diffusion area is called the drain area and the other diffusion area is called the source area.
  • One of the diffusion regions is connected to a bit line, the other diffusion region to a capacitor and the gate to a word line.
  • the transistor is controlled so that a current flow between the diffusion regions through the channel is switched on and off.
  • the progressive miniaturization of memory components increases the integration density continuously.
  • the continuous increase in the integration density means that the area available per memory cell continues to decrease. This means that the selection transistor and the storage capacitor of a memory cell are subject to a constant reduction in their geometric dimensions.
  • the ongoing effort to downsize the memory devices promotes the design of DRAMs with high density and small characteristic size, that is, small area per memory cell. Smaller components, such as smaller capacitors, are used to produce memory cells that require a small surface area. The use of smaller capacitors results in a lower storage capacity of the individual capacitor, which in turn can adversely affect the functionality and usability of the storage device.
  • sense amplifiers require a sufficient signal level to reliably read out the information stored in the memory cells.
  • the ratio of the storage capacity to the bit line capacity is crucial when determining a sufficient signal level. If the memory capacity is too small, this ratio may be too small to generate a sufficient signal to control the sense amplifier. Lower storage capacity also requires a higher refresh rate.
  • the selection transistor is also known to arrange the selection transistor as a vertical selection transistor in the trench of the trench capacitor or above the trench of the trench capacitor. This also makes it possible to use the available substrate surface to save space for memory cells. So-called one-transistor cells are predominantly used in dynamic read-write memories (DRAMs). These include a storage capacitor and a selection transistor that connects the storage electrode to a bit line.
  • the storage capacitor is often designed today as a so-called trench capacitor (trench capacitor) or stack capacitor (stacked capacitor). For this purpose, a trench is usually etched into the substrate and a dielectric and an inner storage electrode are introduced into the trench.
  • Memory cells are known in which the selection transistor is arranged on the planar surface of the substrate, next to the trench capacitor.
  • the selection transistor is arranged on the planar surface of the substrate, next to the trench capacitor.
  • F represents the minimum periodic structure size of the lithographic image.
  • a folded bitline concept makes it possible, for example, to evaluate very small signal levels which are fed from a memory cell to a sense amplifier via a bit line.
  • a word line In order to ensure a folded bitline concept with a cell area of at most 8 F ⁇ , a word line must be at most 1 F wide. This means that a planar selection transistor can have a maximum channel length of 1 F.
  • the lithography dimension F may well be less than 100 nm, so that corresponding selection transistors would have a channel length of less than 100 nm. This can result in the corresponding selection transistors having increased leakage currents due to their short channel length, which can lead to a loss of the information stored in the memory cell.
  • the main focus here is that the electrical properties of the selection transistor and the corresponding interconnection as a folded bitline concept are not impaired. In addition to a channel length that is not too short, a decrease in the current carrying capacity of the selection transistor as well as the mutual influence of memory cells and a potential loss of information should be avoided.
  • the channel length of the selection transistor can be implemented, for example, by a vertical selection transistor in such a way that leakage currents are reduced or avoided.
  • Various cell concepts with vertical selection transistors and different capacitor types have already been proposed for this purpose.
  • the present invention relates to folded bitline concepts using a trench capacitor.
  • the selection transistor is formed with a minimum transistor width of 1 F, this inevitably leads to an increase in the channel resistance if the channel length is kept constant, since the ratio of transistor length to transistor width increases with decreasing F.
  • This is a problem particularly in the case of concepts with a selection transistor, the channel width of which is formed only by 1 F.
  • concepts are known which solve this problem by a gate enclosing the active region, as a result of which the channel width is formed to be greater than 1 F. This is the case, for example, in the publication US Pat. No. 5,519,236, but the publication does not provide or can implement a folded bitline concept.
  • the structuring and the adjustment of the individual components to one another is a problem when implementing corresponding word lines which connect the gate electrodes surrounding the active region to one another. Since the the gate electrodes surrounding the active area perpendicular to the word line must have a sufficient distance in order to be insulated from one another, in known concepts there is a need for a lithographic structuring of the word line, as is carried out, for example, in US Pat. No. 5,519,236. The lithographic structuring of the word lines leads to increased process costs and an increased space requirement due to the necessary and complex adjustment, since corresponding safety distances have to be observed during the adjustment and structuring.
  • Floating body effects result when the active area, apart from the source and drain areas introduced, is isolated and no electrical connection of the body (substrate) is provided. Floating body effects mean that the electrical properties are restricted, which may prevent the selection transistor from closing, which can result in a loss of information in the information stored in the cell due to leakage currents.
  • a semiconductor memory comprising:
  • a first trench which is arranged in the substrate and which has a lower region, a central region and an upper region in which a trench capacitor is formed; - a first direction and a second direction crossing the first direction;
  • a second trench which is arranged in the substrate with respect to the first direction next to the first trench and in which a trench capacitor is also formed;
  • first longitudinal trench and a second longitudinal trench which are arranged substantially parallel to one another and extend along the first direction, the first longitudinal trench adjoining the first trench and the second trench and the second longitudinal trench on that of the first trench and the second trench adjacent to the first trench and the second trench with respect to the side opposite the first longitudinal trench;
  • Trench is arranged
  • a first spacer word line which is arranged laterally in the first longitudinal trench on the active region
  • a vertical selection transistor which has a source doping region, a drain doping region and a channel, the channel being arranged between the source doping region and the drain doping region in the active region, and wherein the source doping region with the trench capacitor and that Drain doping region is connected to a bit line which is arranged on the substrate and crosses the first spacer word line,
  • a memory cell is formed by the arrangement and cell structure according to the invention, which enables a high packing density.
  • a vertical selection transistor in a DRAM memory cell with a cell area of 8 F2 is made possible.
  • Word lines are used which completely enclose the active area, as a result of which the active area is shielded from adjacent word lines and bit lines, so that a significant influence on adjacent memory cells or adjacent active areas and their selection transistors is reduced or avoided.
  • Another advantage is that an active region enclosed by a gate electrode is assigned to only one selection transistor.
  • the spacer word lines designed as spacers enable a self-aligned arrangement and structuring of the word lines. To produce them, a layer is deposited conformally and etched back anisotropically. The word lines are formed as spacers from the layer.
  • the arrangement of the active region according to the invention allows the channel width of the vertical selection transistor to be, for example, 6.5 F instead of only 1 F. Another advantage is that the active area can be completely depleted, thereby forming an advantageous selection transistor. This enables the scalability of the selection transistor with regard to its electrical properties.
  • An appropriately selected extension of the source doping region connected to the trench capacitor ensures an electrical connection to the active region, as a result of which charge carriers cannot flow away, unlike the floating body effect.
  • the arrangement according to the invention enables a minimum pitch of the bit lines in particular due to the special structure of the word lines.
  • a pitch of the word lines and the bit lines of 2 F each a cell area of 8 F ⁇ is achieved.
  • Larger distances between bit lines and word lines are possible, which are also suitable for a folded Bitline concept can be used.
  • Sublithographic methods such as spacer techniques are possible with which cell areas below 8 F ⁇ can be achieved with a folded bitline concept.
  • An advantageous embodiment of the semiconductor memory cell provides that a first connecting web and a second connecting web are arranged in the first trench, the first connecting web adjoining the active region and the second connecting web on a side wall of the first trench opposite the first connecting web in the upper region of the first trench is arranged.
  • a gate oxide for example, is also arranged between the active region and the first connecting web, which isolates the first connecting web, which acts as a gate electrode, from the active region, in which a channel of the selection transistor can be arranged.
  • the arrangement of a first connecting web and a second connecting web makes it possible to design the connecting webs differently in order to achieve an optimized shielding of the active area from adjacent active areas or memory cells.
  • a geometry of the active area can be generated which has a large aspect ratio in the lateral dimensions (large ratio between length and width). It is ensured by the process according to the invention that in the direction of the larger extension which runs along the word line, the distance between the active regions is considerably smaller than in the direction which is perpendicular thereto.
  • spacer structures can be produced, for example, which perform a space-saving generation of word lines without a lithographic definition of the dimensions of the word lines. It is also advantageous that the active region can be completely depleted in the desired structure size, which is particularly advantageous for the electrical properties of the selection transistor.
  • a further advantageous embodiment of the semiconductor memory provides that the active region is enclosed by gate electrodes which are formed by the spacer word line and the connecting web. This enables a surrounding gate that allows good shielding of the active area from neighboring word lines. Furthermore, the selection transistor can be designed as double-gated, which advantageously improves its electrical properties.
  • a further advantageous embodiment of the semiconductor memory provides that a connecting web is arranged in each case between two active regions. This enables a surrounding gate, which enables the active region to be shielded well from adjacent word lines.
  • a further advantageous embodiment of the semiconductor memory provides that the second connecting web extends deeper into the first trench than the first connecting web, starting from the substrate surface.
  • the second connecting web can also act as a gate electrode and contribute to the control of a selection transistor.
  • a further advantageous embodiment of the semiconductor memory cell according to the invention provides that an insulation collar is arranged on the side wall of the trench in the central region of the trench.
  • the insulation collar is used for isolation tion of the conductive trench filling against the substrate surrounding the trench.
  • the thickness of the insulation collar also reduces the control effect of the conductive trench filling on the surrounding substrate, as a result of which leakage currents can be avoided.
  • a further advantageous embodiment of the semiconductor memory according to the invention provides that a conductive trench filling is arranged as the inner capacitor electrode of the trench in the lower region and the central region of the trench.
  • the conductive trench filling is also referred to as a node electrode or storage node. It is the inner capacitor electrode, which is insulated from the substrate surrounding the trench by means of an insulating layer, which is, for example, a dielectric layer, in which the outer capacitor electrode is arranged by means of an introduced increased dopant concentration.
  • a further advantageous embodiment of the semiconductor memory according to the invention provides that an insulating layer is arranged on the conductive trench filling, which extends from the first connecting web to the second connecting web and has an angled course on the second connecting web, so that it has the second connecting web covers a longer distance than the first connecting bridge. Due to the angled course of the insulating layer, a buried strap as a conductive connection between the conductive trench filling and the source doping region of the selection transistor can be arranged asymmetrically in the trench, said trench being predominantly formed in the vicinity of the side wall on which the source Doping region of the selection transistor is arranged. This ensures both a low-resistance electrical connection to the source doping region of the selection transistor and good insulation from the other regions of the trench capacitor.
  • a further embodiment of the semiconductor memory according to the invention provides that the insulation collar has a substantially uniform distance from the substrate surface along the circumference of the first trench.
  • the essentially uniform distance between the insulation collar and the substrate surface means that the buried strap is arranged above the insulation collar and is insulated from neighboring structures with the angled course of the insulating layer.
  • the object is achieved by a method for producing a semiconductor memory with the steps:
  • Forming a first trench in the substrate having a lower region, a middle region and an upper region; Forming a second trench in the substrate, which is arranged next to the first trench with respect to the first direction;
  • first longitudinal trench and a second longitudinal trench which are substantially parallel to one another and extend along the first direction, the first longitudinal trench adjoining the first trench and the second trench and the second longitudinal trench on that of the first trench and the second trench with respect to the first longitudinal trench opposite side of the first trench and the second trench adjacent to the first trench and the second trench, with an active area between the first
  • a vertical selection transistor comprising a source doping region, a drain doping region and a channel, the channel being formed between the source doping region and the drain doping region in the active region and the source doping region with the trench capacitor and the drain Doping region is connected to a bit line which is formed on the substrate and crosses the first spacer word line, the connecting webs being formed in the direction of the course of the first spacer word line with a thickness which is less than half the width of the first Trench in the direction of the course of the first spacer word line.
  • the method according to the invention forms the connecting webs in the direction of the first spacer word line with a small thickness. This is possible, for example, using sublithographic techniques, such as spacer technology, a structure being formed by means of a spacer, which specifies the thickness of the connecting webs.
  • the connecting webs can be formed in the same process step as the spacer word lines, whereby process costs can be saved.
  • An advantageous embodiment of the method according to the invention provides that a conductive trench filling is filled as an inner capacitor electrode in the lower region of the trench.
  • a further advantageous embodiment of the method according to the invention provides that an insulating collar in the middle region of the first trench is formed on the side wall of the first trench and the conductive end nachfol g Graben Stahll- is filled in the middle area of the first trench.
  • Another advantageous embodiment of the method according to the invention provides that a first insulating layer is arranged on the conductive trench filling.
  • a further advantageous embodiment of the method according to the invention provides that a first mask layer is deposited in the first trench by means of a directional switch-off on the first insulating layer at an angle which is tilted against a solder perpendicular to the substrate surface in such a way that the first insulating layer Layer is partly covered with the first mask layer and partly remains free;
  • a second insulating layer is deposited conformally in the first trench and the first trench with a first
  • Filling material is filled.
  • the mask can be manufactured without the use of a further lithography step. Since the mask produced is self-aligned to the structure of the trench, it is free of alignment errors which usually occur in lithographic imaging processes. Another advantage is that, apart from the tilting of the separation angle according to the invention, known and established and cost-effective methods such as PVD (Physical Vapor Deposition) and I-PVD (Ionized Physical Vapor Deposition) can be used.
  • the mask structure is self-aligned in the trench, deposited on one side on the insulating layer.
  • Directional separation means that the angular distribution of the separated particles is less than 10 °.
  • the angular deviation of the separated particles from the main direction of the separation is less than 5 °.
  • the masking effect is used to exploit the shading effect of the trench, which occurs when the deposition is carried out at an angle to the trench direction. Some of the particles to be separated are hidden by the geometrical shape of the trench and consequently do not reach the insulating layer.
  • a silicon layer is deposited conformally in the first trench and is etched back, so that a tubular silicon spacer is formed on the side wall of the first trench, above the first insulating layer;
  • the silicon spacer is doped on one side by means of a directed implantation, the substrate being tilted with respect to the implantation direction in such a way that one side of the silicon spacer is doped and the other remains essentially unchanged;
  • the silicon spacer is selectively etched depending on its dopant concentration and is partially removed from the first insulating layer in the process;
  • the exposed first insulating layer is etched, the conductive trench filling is exposed and
  • the conductive trench filling is etched, whereby a recess is formed in the first trench.
  • a self-aligned process which uses the geometric arrangement of the trench capacitor and the tubular silicon spacer in order to produce a mask or etching mask on one side in the trench on the first insulating layer.
  • the silicon spacer can subsequently be used to structure the so-called buried strap. Due to the oblique, one-sided implantation, the silicon spacer is provided with different dopant concentrations and types, whereby a selective etching process enables self-aligned, one-sided formation of the buried strap (conductive connection) of the vertical cell transistor on the trench capacitor.
  • Figure 1 is a plan view of a substrate in which trenches are arranged
  • Figure 2 is a sectional view taken along section line II of Figure 1;
  • FIG. 3 shows the top view of the substrate according to FIG. 1;
  • FIG. 4 shows a sectional view through the substrate along the section line IV from FIG. 3;
  • FIG. 5 shows the top view of the substrate according to FIG. 3, a tubular silicon spacer being arranged in the first trench;
  • FIG. 6 shows a sectional view along the section line VI from FIG. 5;
  • FIG. 7 shows a top view according to FIG. 5;
  • FIG. 8 shows a sectional view along the section line VIII from FIG. 7, the differently doped, tubular silicon spacer being partially removed selectively;
  • FIG. 9 shows the top view of a substrate according to FIG. 7;
  • FIG. 10 shows a sectional view along the section line X from FIG. 9;
  • FIG. 11 shows the plan view of a substrate in accordance with a further process variant, which follows FIG. 3;
  • FIG. 12 shows a sectional view of FIG. 11, along the section line XII;
  • FIG. 13 shows the top view of a substrate according to FIG. 11;
  • FIG. 14 shows a sectional view of the substrate along the section line XIV from FIG. 13;
  • FIG. 15 shows the top view of a substrate according to FIG. 13, further layers being formed in the trench;
  • FIG. 16 shows a sectional view along the section line XVI from FIG. 15;
  • FIG. 17 shows the top view of a substrate according to FIG. 15, masks being additionally arranged
  • FIG. 18 shows a sectional view along the section line XVIII from FIG. 17;
  • FIG. 19 shows a plan view corresponding to FIG. 17, wherein an etching was carried out with the mask arranged in FIG. 17;
  • FIG. 20 shows a sectional view along the section line XX from FIG. 19;
  • Figure 21 is a plan view corresponding to Figure 19;
  • FIG. 22 shows a sectional view along the section line XXII from FIG. 21;
  • FIG. 23 shows a plan view of a substrate according to FIG. 21, with spacer word lines additionally being arranged;
  • FIG. 24 shows a sectional view along the section line XXIV from FIG. 23;
  • Figure 25 is a plan view corresponding to Figure 23;
  • FIG. 26 shows a sectional view along the section line XXVI from FIG. 25;
  • Figure 27 is a plan view corresponding to Figure 25;
  • FIG. 28 shows a sectional view along the section line XXVIII from FIG. 27.
  • FIG. 1 shows a substrate 15 in which a first trench 25 is arranged.
  • a second trench 50 is arranged adjacent to the first trench 25.
  • the substrate 15 is formed, for example, from p- or n-doped silicon, the substrate 15 preferably having p-doped silicon with a dopant concentration of about 10 ⁇ -5 doping atoms / cm ⁇ .
  • the surface of the substrate has a first direction X and a second direction Y, which crosses the first direction X.
  • the substrate 15 has a substrate surface 20 and the first trench 25 and the second trench 50 are arranged in the substrate 15.
  • the substrate 15 additionally has a buried n-doped layer.
  • an approximately 8 nm thick silicon oxide layer is formed on the substrate surface 20 and subsequently an approximately 200 nm thick silicon Ziumnitrid 201 deposited.
  • an approximately 800 nm thick BPSG (boron-phosphorus-silicate glass) layer is deposited on the silicon nitride 201, and a resist mask is deposited and structured using photo technology.
  • the structured oxide mask is used to structure the silicon oxide layer, for example with CHF3 and O2, and the silicon nitride layer 201 with C2F5 and O2.
  • the resist mask is removed and the first trench 25 and the second trench 50 are etched, for example, to a depth of 10 ⁇ m using the substances HBR + HF, by means of the structured oxide layer and nitride layer, which are referred to as pad nitride and pad oxide.
  • the pad oxide is subsequently removed, for example with hydrofluoric acid.
  • An arsenic glass layer with a thickness of approximately 20 nm is deposited in the first trench 25.
  • the trench is subsequently filled with an approximately 500 nm thick polymer layer made of PMMA (poly methacrylate), which is subsequently sunk into the trench.
  • the arsenic glass layer is now removed from the upper region of the trench using hydrofluoric acid and the polymer is subsequently removed from the entire trench using an oxygen plasma.
  • the n-dopant is diffused out of the arsenic glass layer into the substrate and forms a buried plate which is used as the outer electrode of the trench capacitor.
  • the arsenic glass layer is subsequently removed from the trench using hydrofluoric acid.
  • the trench capacitor can also be formed in a bottle-shaped trench, which has a widened lower region, so as to achieve a larger capacitance.
  • FIG. 3 shows a further top view of the substrate 15, which shows the first trench 25 and the second trench 50.
  • the first trench 25 has a circumference 140.
  • the first trench 25 has a lower region 30, a central region 40 and an upper area 45.
  • the lower region 35 of the first trench 25 usually extends from the deepest point of the first trench to the lower edge of an insulation collar 125, which is arranged in the central region 40.
  • the upper region 45 is formed, in which a vertical selection transistor 85 is subsequently formed.
  • a conductive trench filling 130 is subsequently deposited in the lower region 35 and the central region 40 of the trench 25, which contains, for example, polycrystalline silicon and is n-doped. Subsequently, the conductive trench filling 130 is sunk approximately 2 ⁇ m deep into the trench 25, as a result of which the upper region 45 of the trench 25 is freed from the conductive trench filling 130.
  • the capacitor dielectric 202 is removed from the upper region 45 and the central region 40 and an insulation collar 125 is formed in the central region 40 and the upper region 45 with a thickness of approximately 20 nm by means of a TEOS (tetraethyl orthosilicate) deposition.
  • a TEOS tetraethyl orthosilicate
  • the insulation collar 125 is first formed in the upper region 45 and the central region 40 as an annular spacer.
  • the anisotropic etching for example, etches 20 nm silicon oxide using CHF3 and oxygen as etching substances.
  • polycrystalline, n-doped silicon is deposited again, which forms a further partial region of the conductive trench filling 130.
  • the polycrystalline silicon is sunk approximately 800 nm deep into the first trench 25 and the insulation collar 125 is removed from the upper region 45 of the trench 25.
  • the insulation collar 125 is thus formed in the central region 40 of the trench 25.
  • An insulating layer 135 as a so-called trench top oxide with a thickness of approximately 40 nm is subsequently formed on the conductive trench filling 130.
  • the insulating layer 135 is optional.
  • the insulating effect can also be achieved with a pn junction between the filling 155 subsequently formed and the insulating layer 135.
  • a subsequently formed gate oxide is also suitable as insulation between the conductive trench filling and subsequent layers.
  • An approximately 20 nm thick polycrystalline and undoped silicon layer is deposited.
  • An annular silicon spacer 165 is formed from the deposited silicon layer by means of anisotropic etching.
  • An implantation is subsequently carried out in which the implantation angle is tilted against the substrate normal, so that a one-sided implantation of the tubular silicon spacer 165 is achieved.
  • the tubular silicon spacer 165 has a first part 203 and a second part 204.
  • the first part 203 is implanted with p-type dopant or alternatively the second part 204 is implanted with n-type dopant.
  • a first filler material 155 is subsequently formed in the tubular silicon spacer 165 by means of a TEOS deposition.
  • the tubular silicon spacer 165 is selectively etched, the second part 204 being removed, depending on the doping of the first part 203 and the second part 204.
  • the first part 203 is p-doped and the second part 204 is intrinsic
  • the intrinsic second part 204 is removed by means of the selective etching.
  • the second part 204 is n-doped and the first part 203 is intrinsic
  • the n-doped second part 204 can be removed by selective etching and the intrinsically doped first part 203 remains. In both cases the second is consequently Part 204 removed. This is shown, for example, in connection with FIGS. 7 and 8.
  • FIG. 7 shows a top view in which the second part 204 has already been removed.
  • FIG. 8 shows a sectional view along the section line VIII from FIG. 7.
  • the second part 204 has already been removed, with part of the first insulating layer 135 and part of the conductive trench filling 130, which were each arranged below the second part 204, also being removed.
  • a depression 170 has been formed in the trench, which is arranged only in a partial area of the first trench 25.
  • FIG. 9 follows on from FIG. 4 and shows a corresponding top view of the substrate 15.
  • the first trench 25, in which the trench capacitor 35 is arranged is formed differently from a rotational symmetry, the trench length approximately 2 F and the trench width approximately 1 F is.
  • the dimensions of the trench 25 are not limited to these values.
  • FIG. 10 a sectional view along the sectional line X from FIG. 9 is shown. In contrast to FIG. 4, a section along the second direction Y is shown in FIG.
  • FIG. 11 shows the top view of the substrate 15, a first mask layer 145 having been deposited.
  • FIG. 12 shows a sectional view along the section line XII from FIG. 11.
  • the first mask layer 145 is made as a self-aligned mask structure, for example from amorphous phem silicon formed.
  • a PVD (Physical Vapor Deposition) method is used, in which the direction of the deposition is tilted against the substrate normal, so that the first mask layer is formed on a first part of the first insulating layer 135 and a second part of the first insulating layer Leave layer 135 free.
  • a mask layer 205 is additionally formed on the silicon nitride layer 201.
  • a so-called colimated PVD can be carried out, which is known, for example, for producing diffusion barriers from titanium or titanium nitride and from Powell and Rossnagel: "Thin Films", Academic Press, ISBN: 0-12-533026-X, 1999, page 191 to 195.
  • a silicon target is used, which is also suitable for sputtering amorphous silicon.
  • a collimator is required, which should have an aspect ratio between opening and length of the order of 1 to 5, so that the angular distribution of the separated particles has at most a deviation of 5 ° from the direction of separation.
  • a conventional collimator with an aspect ratio of 1 to 1.5 can be modified so that it has an aspect ratio of less than 0.2.
  • a second method of performing directional deposition with a small angular distribution is the so-called Long Throw PVD, which Powell and Rossnagel described: “Thin Films", ISBN: 0-12-533026-X, 1999, pages 195 to 213 becomes. This is also described in the publication by Butler et al., “Long throw and ionized PVD", Solid State technology, ISSN 0038-111X, pages 183 to 190.
  • a silicon target is also used for this, although the distance between the sputtering target and the surface of the wafer is greatly increased. For example, distances of 2 m and more are necessary to determine the angular distribution of the to limit the particle size to a deviation of at most 5 ° to the direction of separation. Standard methods usually use distances of approximately 0.5 m.
  • a third method of deposition is the so-called I-PVD (Ionized Physical Vapor Deposition), which also uses a silicon target. In contrast to normal PVD processes, about 80% of the separated particles are ionized in the I-PVD. If an additional grid electrode is inserted between the area of the high-frequency plasma and the surface of the substrate, which is transparent to the deposited particles, then an angular distribution of the deposited particles with a distribution of less than 5 ° deviation from the deposition direction can also be achieved.
  • a plate with holes or a wire mesh are suitable as the grid electrode, the grid width of which is between 10 ⁇ m and 1 mm, preferably 100 ⁇ m.
  • a bias voltage between 20 V and 200 V is applied to the grid electrode. As a result, the ions to be deposited are directed in the direction of the. Accelerates substrate and the angular distribution is reduced accordingly. Standard methods usually apply the bias voltage directly to the wafer.
  • the substrate must be tiltable in a suitable manner against the deposition direction, so that the shading effects of the first trench 25 form the first mask layer 145 on one side on the first insulating layer 135 in a self-aligned manner.
  • the suitable tilting angle depends on the aspect ratio of the trench, at the bottom of which the first mask layer 145 is to be formed.
  • AV aspect ratio
  • tilt angles between 4 ° and 8 ° are suitable, with a tilt angle of 6 ° preferably being used.
  • the tilt angle should be approximately arctan (1 / (2AV)).
  • the plan view of the substrate 15 is shown with reference to FIG.
  • FIG. 14 shows a sectional view along the section line XIV from FIG. 13.
  • the first mask layer 145 has been used as an etching mask when structuring the first insulating layer 135. This has resulted in the depression 170, which takes up part of the original first insulating layer 135 and part of the conductive trench filling 130.
  • FIG. 14 corresponds structurally to FIG. 8, but differs in detail by the first part 203 of the tubular silicon spacer 165 and the first filling material 155 from FIG. 14. Process steps are subsequently carried out which initially further increase the similarity to FIG. 8, so that a starting point is reached, from which the subsequent structuring and further treatment is regarded as equivalent for both exemplary embodiments.
  • FIG. 15 shows the top view of the substrate 15, a second insulating layer 150 being deposited as a conformal layer with a thickness of approximately 0.25 F by means of a TEOS deposition.
  • the trench is then filled with the first filling material 155, which can be made of amorphous silicon, for example.
  • FIG. 16 shows a sectional view along the section line XVI from FIG. 15.
  • the recess 170 is also filled with the second insulating layer 150.
  • the hard mask 206 is placed in a strip shape in the first direction X over the first trench 25 and the second trench 50.
  • the hard mask 206 serves to structure an active area 65.
  • FIG. 18 shows a sectional view along the section line XVIII from FIG. 17.
  • the hard mask 206 has, for example, a width of 0.8 F and a distance from one another of approximately 1.2 F.
  • a first longitudinal trench 55 is formed laterally next to the first trench 25 and the second trench 50 and a second longitudinal trench 60 opposite the trenches 25 and 50.
  • An active region 65 is formed between the first longitudinal trench 55, the second longitudinal trench 60, the first trench 25 and the second trench 50.
  • FIG. 20 shows a sectional view along the section line XX from FIG. 19.
  • the first longitudinal trench 55 and the second longitudinal trench 60 are filled with a second filling material 207.
  • the second fill material 207 is silicon oxide, for example.
  • the second filling material 207 is partially sunk into the first longitudinal trench 55 and the second longitudinal trench 60, so that part of the second filling material 207 remains at the bottom of the first longitudinal trench 55 and at the bottom of the second longitudinal trench 60.
  • FIG. 22 shows a sectional view along the section line XXII from FIG. 21, in which the depression of the second filling material 207 is shown.
  • FIG. 23 shows the top view of the substrate 15, with a first spacer in the first longitudinal trench 55.
  • Word line 70 and a second spacer word line 75 was formed in the second longitudinal trench 60.
  • FIG. 24 shows a sectional view along the section line XXIV from FIG. 23.
  • a sacrificial oxide is first formed and removed to clean the active area.
  • a gate oxide is formed on the side wall of the active region 65.
  • the gate oxide can be thermally grown in an oxygen-containing atmosphere or formed by means of a deposition process, such as a CVD process.
  • the first spacer word line 70 for example with a thickness of 0.4 F, is formed on the gate oxide in the first longitudinal trench 55, the first spacer word line comprising, for example, polycrystalline silicon and tungsten.
  • the first spacer word line 70 is formed, for example, together with the second spacer word line 75, in which a conformal deposition of polycrystalline silicon and tungsten is carried out and then anisotropic etching back is carried out, so that the first spacer word line 70 and the second spacer Word line 75 are formed as a spacer.
  • the drain doping region 95 is subsequently implanted, for example, with a tilt angle of + 45 ° and -45 ° to the substrate normal and an acceleration voltage of approximately 5 kiloelectron volts.
  • FIG. 25 shows the top view of the substrate 15, conductive connecting webs 80 having been formed instead of the second insulating layer 150 between the first spacer word line 70 and the second spacer word line 75.
  • a first conductive connecting web 115 is formed in the first trench 25 and a second conductive connecting web 120 is formed opposite the first fill material 155.
  • the conductive connecting webs and the spacer word lines enclose an active region 65 and represent gate electrodes for the selection transistor arranged in the active region 65.
  • FIG. 26 shows a sectional view along the section line XXVI from FIG. 25.
  • the first longitudinal trench 55 and the second longitudinal trench 60 are filled with a third filling material 208, which can be formed from silicon oxide, for example, by means of an HDPCVD process (high density plasma).
  • HDPCVD process high density plasma
  • FIG. 27 shows a further top view of the substrate 15.
  • Section line XXVIII shown in Figure 27 The first connecting web 115 and the second connecting web 120 are arranged in the trench 25.
  • a channel 100 of the vertical selection transistor 85 is arranged on the side wall of the trench 25.
  • the source doping region 90 is arranged next to the buried strap 209 in the substrate 15.
  • the drain doping region 95 is arranged on the substrate surface 20 and connected to a bit line 105.
  • the semiconductor memory cell 10 thus comprises the trench capacitor 30 and the vertical selection transistor 85.
  • the semiconductor memory cell 10 forms a semiconductor memory 5 together with adjacent semiconductor memory cells.
  • the second connecting web 120 is formed deeper into the substrate 15, so that the conductivity of the second connecting web 120 shields adjacent active regions 65 and thus adjacent semiconductor memory cells in an improved manner.

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Abstract

Zur Herstellung eines Halbleiterspeichers (5) wird in einem ersten Graben (25) ein Grabenkondensator (30) angeordnet. Neben dem ersten Graben (25) wird ein erster Längsgraben (55) und parallel auf der anderen Seite des ersten Grabens (25) ein zweiter Längsgraben (60) in dem Substrat (15) angeordnet. In dem ersten Längsgraben (55) wird eine erste Spacer-Wortleitung (70) und in dem zweiten Längsgraben (60) eine zweite Spacer-Wortleitung (75) angeordnet. In dem ersten Graben (25) werden Verbindungsstege (80) zwischen der ersten Spacer-Wortleitung (70) und der zweiten Spacer-Wortleitung (75) angeordnet, die eine Dicke (110) aufweisen, die in Richtung der ersten Spacer-Wortleitung (70) kleiner ist als die Hälfte der Breite des ersten Grabens (25) in Richtung der ersten Spacer-Wortleitung (70).

Description

Beschreibung
Halbleiterspeicher mit einen vertikalen Auswahltransistor umfassenden Speicherzellen sowie Verfahren zu seiner Herstel- lung
Die vorliegende Erfindung betrifft einen Halbleiterspeicher mit einem Grabenkondensator und einem vertikalen Auswahltransistor sowie ein Verfahren zu seiner Herstellung.
Halbleiterspeicher, wie zum Beispiel DRAMs (Dynamic Random Access Memories) umfassen ein Zellenfeld und eine Ansteue- rungsperipherie, wobei in dem Zellenfeld einzelne Speicherzellen angeordnet sind.
Das Zellenfeld eines DRAM-Chips enthält eine Matrix von Speicherzellen, welche in Form von Zeilen und Spalten angeordnet sind und von Wortleitungen und Bitleitungen angesteuert werden. Das Auslesen von Daten aus den Speicherzellen oder das Schreiben von Daten in die Speicherzellen wird durch die Aktivierung geeigneter Wortleitungen und Bitleitungen bewerkstelligt.
Üblicherweise enthält eine Speicherzelle eines DRAMs einen mit einem Kondensator verbundenen Transistor. Der Transistor besteht unter anderem aus zwei Diffusionsgebieten, welche durch einen Kanal voneinander getrennt sind, der von einem Gate gesteuert wird. Ein Diffusionsgebiet wird als Drain- Gebiet und das andere Diffusionsgebiet als Source-Gebiet be- zeichnet.
Eines der Diffusionsgebiete ist mit einer Bitleitung, das andere Diffusionsgebiet mit einem Kondensator und das Gate mit einer Wortleitung verbunden. Durch Anlegen geeigneter Span- nungen an das Gate wird der Transistor so gesteuert, daß ein Stromfluß zwischen den Diffusionsgebieten durch den Kanal ein- und ausgeschaltet wird. Durch die fortschreitende Miniaturisierung von Speicherbauelementen wird die Integrationsdichte kontinuierlich erhöht. Die kontinuierliche Erhöhung der Integrationsdichte bedeutet, daß die pro Speicherzelle zur Verfügung stehende Fläche immer weiter abnimmt. Dies führt dazu, daß der Auswahltransistor und der Speicherkondensator einer Speicherzelle einer ständigen Verringerung ihrer geometrischen Abmessungen unterworfen sind.
Das fortwährende Bestrebung nach Verkleinerung der Speichervorrichtungen fördert den Entwurf von DRAMs mit großer Dichte und kleiner charakteristischer Größe, das heißt kleiner Fläche pro Speicherzelle. Zur Herstellung von Speicherzellen, die einen geringen Oberflächenbereich benötigen, werden kleinere Komponenten, wie beispielsweise kleinere Kondensatoren verwendet. Die Verwendung verkleinerter Kondensatoren resultiert in einer niedrigeren Speicherkapazität des Einzelkondensators, was wiederum die Funktionstüchtigkeit und Verwend- barkeit der Speichervorrichtung widrig beeinflussen kann.
Beispielsweise erfordern Leseverstärker einen ausreichenden Signalpegel zum zuverlässigen Auslesen der Information, die in den Speicherzellen gespeichert ist. Das Verhältnis der Speicherkapazität zur Bitleitungskapazität ist entscheidend bei der Bestimmung eines ausreichenden Signalpegels. Falls die Speicherkapazität zu gering ist, kann dieses Verhältnis zu klein zur Erzeugung eines hinreichenden Signals zur An- steuerung des Leseverstärkers sein. Ebenfalls erfordert eine geringere Speicherkapazität eine höhere Auffrischfrequenz .
Weiterhin ist bekannt, den Auswahltransistor als vertikalen Auswahltransistor in dem Graben des Grabenkondensators beziehungsweise oberhalb des Grabens des Grabenkondensators anzu- ordnen. Hierdurch ist ebenfalls ermöglicht, die zur Verfügung stehende Substratoberfläche platzsparend für Speicherzellen auszunutzen. In dynamischen Schreib-Lese-Speichern (DRAMs) werden heute vorwiegend sogenannte Ein-Transistorzellen eingesetzt. Diese umfassen einen Speicherkondensator und einen Auswahltransi- stör, der die Speicherelektrode mit einer Bitleitung verbindet. Der Speicherkondensator wird heute häufig als sogenannter Grabenkondensator (Trench-Kondensator) oder Stapelkondensator (Stacked-Kondensator) ausgebildet. Hierzu wird üblicherweise ein Graben in das Substrat geätzt und ein Dielek- trikum sowie eine innere Speicherelektrode in den Graben eingebracht .
Es sind Speicherzellen bekannt, bei denen der Auswahltransistor auf der planaren Oberfläche des Substrats, neben dem Grabenkondensator angeordnet wird. Eine derartige Speicherzelle benötigt zur Realisierung eines sogenannten Folded- Bitline-Konzepts eine Chipfläche von mindestens 8 F^, wobei F die minimale periodische Strukturgröße der lithographischen Abbildung darstellt. Ein Folded-Bitline-Konzept ermöglicht es beispielsweise, sehr kleine Ξignalpegel auszuwerten, die aus einer Speicherzelle über eine Bitleitung einem Leseverstärker zugeführt werden.
Um ein Folded-Bitline-Konzept mit einer Zellfläche von höch- stens 8 F^ zu gewährleisten, darf eine Wortleitung höchstens 1 F breit sein. Dies bedeutet folglich, daß ein planarer Auswahltransistor eine maximale Kanallänge von 1 F aufweisen kann. Für nachfolgende Technologiegenerationen kann das Lithographiemaß F durchaus kleiner als 100 nm sein, so daß ent- sprechende Auswahltransistoren eine Kanallänge von weniger als 100 nm aufweisen würden. Dies kann dazu führen, daß die entsprechenden Auswahltransistoren aufgrund ihrer kurzen Kanallänge erhöhte Leckströme aufweisen, die zu einem Verlust der in der Speicherzelle gespeicherten Information führen können. Es besteht folglich das Problem, ein skalierbares Speicherzellenkonzept mit einer maximalen Zellfläche von 8 F^ anzugeben. Hierbei steht im Vordergrund, daß die elektrischen Eigenschaften des Auswahltransistors und die entsprechende Ver- schaltung als Folded-Bitline-Konzept nicht beeinträchtigt wird. Neben einer nicht zu kurzen Kanallänge sollte insbesondere ein Absinken der Stromtragfähigkeit des Auswahltransistors sowie die gegenseitige Beeinflussung von Speicherzellen und ein potentieller Informationsverlust vermieden werden.
Die Kanallänge des Auswahltransistors kann beispielsweise durch einen vertikalen Auswahltransistor so ausgeführt werden, daß Leckströme vermindert beziehungsweise vermieden werden. Hierzu sind bereits verschiedene Zellkonzepte mit verti- kalen Auswahltransistoren und verschiedenen Kondensatortypen vorgeschlagen worden. Die vorliegende Erfindung bezieht sich allerdings auf Folded-Bitline-Konzepte, die einen Grabenkondensator verwenden.
Wird der Auswahltransistor mit einer minimalen Transistorweite von 1 F gebildet, so führt dies zwangsläufig zu einem Ansteigen des Kanalwiderstandes, wenn die Kanallänge konstant gehalten wird, da das Verhältnis von Transistorlänge zu Transistorweite mit abnehmenden F immer größer wird. Dies stellt insbesondere bei Konzepten mit einem Auswahltransistor ein Problem dar, dessen Kanalweite lediglich mit 1 F gebildet ist. Es sind beispielsweise Konzepte bekannt, die dieses Problem durch ein das aktive Gebiet umschließendes Gate lösen, wodurch die Kanalweite größer als 1 F gebildet wird. Dies ist beispielsweise in der Druckschrift US 5,519,236 der Fall, wobei die Druckschrift allerdings kein Folded-Bitline-Konzept vorsieht beziehungsweise realisieren kann.
Die Strukturierung und die Justierung der einzelnen Komponen- ten zueinander ist bei der Realisierung von entsprechenden Wortleitungen, welche die das aktive Gebiet umschließenden Gate-Elektroden miteinander verbinden, ein Problem. Da die das aktive Gebiet umschließenden Gate-Elektroden senkrecht zur Wortleitung einen ausreichenden Abstand aufweisen müssen, um gegeneinander isoliert zu sein, besteht bei bekannten Konzepten die Notwendigkeit einer lithographischen Strukturie- rung der Wortleitung, wie es beispielsweise in der Druckschrift US 5,519,236 durchgeführt wird. Die lithographische Strukturierung der Wortleitungen führt aufgrund der notwendigen und aufwendigen Justierung zu erhöhten Prozeßkosten und einem erhöhten Platzbedarf, da entsprechende Sicherheitsab- stände bei der Justierung und Strukturierung eingehalten werden müssen.
Eine weitere Gruppe von Zellkonzepten verhindert den elektrischen Anschluß des aktiven Gebiets, was zu sogenannten Floa- ting-Body-Effekten führt. Floating-Body-Effekte ergeben sich, wenn das aktive Gebiet, abgesehen von den eingebrachten Sour- ce- und Drain-Gebieten, isoliert ist und kein elektrischer Anschluß des Bodys (Substrats) vorgesehen ist. Floating-Body- Effekte bedeuten eine Einschränkung der elektrischen Eigen- schatten, die gegebenenfalls ein Schließen des Auswahltransistor verhindern, wodurch ein Informationsverlust der in der Zelle gespeicherten Informationen aufgrund von Leckströmen eintreten kann.
Es ist die Aufgabe der Erfindung einen Halbleiterspeicher mit einer Speicherzelle, umfassend einen Grabenkondensator und einen vertikalen Auswahltransistor sowie ein Verfahren zu ihrer Herstellung anzugeben, wobei die aus dem Stand der Technik bekannten und oben genannten Nachteile vermieden werden.
Die Aufgabe wird erfindungsgemäß gelöst durch einen Halbleiterspeicher, umfassend:
- ein Substrat, das eine Substratoberfläche aufweist;
- einen ersten Graben, der in dem Substrat angeordnet ist und der einen unteren Bereich, einen mittleren Bereich und einen oberen Bereich aufweist, in dem ein Grabenkondensator gebildet ist; - eine erste Richtung und eine zweite Richtung, welche die erste Richtung kreuzt;
- einen zweiten Graben, der in dem Substrat bezüglich der ersten Richtung neben dem ersten Graben angeordnet ist und in dem ebenfalls ein Grabenkondensator gebildet ist;
- einen ersten Längsgraben und einen zweiten Längsgraben, die im wesentlichen parallel zueinander angeordnet sind und sich entlang der ersten Richtung erstrecken, wobei der erste Längsgraben an den ersten Graben und den zweiten Graben angrenzt und der zweite Längsgraben auf der dem ersten Graben und dem zweiten Graben bezüglich des ersten Längsgrabens gegenüberliegenden Seite an den ersten Graben und den zweiten Graben angrenzt;
- ein aktives Gebiet, das zwischen dem ersten Längsgraben, dem zweiten Längsgraben, dem ersten Graben und dem zweiten
Graben angeordnet ist;
- eine erste Spacer-Wortleitung, die in dem ersten Längsgraben seitlich an dem aktiven Gebiet angeordnet ist;
- eine zweite Spacer-Wortleitung, die in dem zweiten Längs- graben seitlich an dem aktiven Gebiet angeordnet ist;
- leitfähige Verbindungsstege, die in dem oberen Bereich des ersten Grabens oder des zweiten Grabens als Verbindung zwischen der ersten Spacer-Wortleitung und der zweiten Spacer- Wortleitung angeordnet sind; - einen vertikalen Auswahltransistor, der ein Source-Dotiergebiet, ein Drain-Dotiergebiet und einen Kanal aufweist, wobei der Kanal zwischen dem Source-Dotiergebiet und dem Drain-Dotiergebiet in dem aktiven Gebiet angeordnet ist und wobei das Source-Dotiergebiet mit dem Grabenkondensator und das Drain-Dotiergebiet mit einer Bitleitung verbunden ist, die auf dem Substrat angeordnet ist und die erste Spacer- Wortleitung kreuzt,
- wobei die Dicke des Verbindungsstegs in Richtung des Verlaufs der ersten Spacer-Wortleitung kleiner ist als die Hälfte der Breite des ersten Grabens in Richtung des Verlaufs der ersten Spacer-Wortleitung. Durch die erfindungsgemäße Anordnung und Zellstruktur ist eine Speicherzelle gebildet, die eine hohe Packungsdichte ermöglicht. Hierbei wird beispielsweise ein vertikaler Auswahltransistor in einer DRAM-Speicherzelle mit einer Zellfläche von 8 F2 ermöglicht. Es werden Wortleitungen verwendet, die das aktive Gebiet vollständig umschließen, wodurch das aktive Gebiet gegen benachbarte Wortleitungen und Bitleitungen abgeschirmt wird, so daß eine signifikante Beeinflussung benachbarter Speicherzellen beziehungsweise benachbarte aktive Ge- biete und deren Auswahltransistoren vermindert beziehungsweise vermieden wird. Ein weiterer Vorteil besteht darin, daß ein von einer Gate-Elektrode umschlossenes aktives Gebiet nur einem Auswahltransistor zugeordnet ist. Die als Spacer ausgebildeten Ξpacer-Wortleitungen ermöglichen eine selbstjustier- te Anordnung und Strukturierung der Wortleitungen. Zu ihrer Herstellung wird eine Schicht konform abgeschieden und anisotrop zurückgeätzt. Dabei werden die Wortleitungen als Spacer aus der Schicht gebildet. Durch die erfindungsgemäße Anordnung des aktiven Gebiets kann die Kanalweite des verti- kalen Auswahltransistors beispielsweise 6,5 F statt nur 1 F betragen. Ein weiterer Vorteil besteht darin, daß das aktive Gebiet vollständig verarmt werden kann, wodurch ein vorteilhafter Auswahltransistor gebildet wird. Hierdurch ist die Skalierbarkeit des Auswahltransistors bezüglich seiner elek- trischen Eigenschaften ermöglicht. Durch eine entsprechend gewählte Ausdehnung des mit dem Grabenkondensator verbundenen Source-Dotiergebiets ist ein elektrischer Anschluß an das aktive Gebiet gewährleistet, wodurch Ladungsträger abfließen können im Gegensatz zum Floating-Body-Effekt nicht akkumu- liert werden.
Die erfindungsgemäße Anordnung ermöglicht insbesondere durch die besondere Struktur der Wortleitungen einen minimalen Pitch der Bitleitungen. Bei einem Pitch der Wortleitungen und der Bitleitungen von je 2 F wird daher eine Zellfläche von 8 F^ erreicht. Es sind größere Abstände zwischen Bitleitungen und Wortleitungen möglich, die ebenfalls für ein Folded- Bitline-Konzept verwendet werden können. Es sind sublithographische Verfahren wie Spacer-Techniken möglich, mit denen Zellflächen unterhalb von 8 F^ bei einem Folded-Bitline- Konzept erreicht werden können.
Eine vorteilhafte Ausgestaltung der Halbleiterspeicherzelle sieht vor, daß in dem ersten Graben ein erster Verbindungssteg und ein zweiter Verbindungssteg angeordnet sind, wobei der erste Verbindungssteg an das aktive Gebiet angrenzt und der zweite Verbindungssteg an einer dem ersten Verbindungssteg gegenüberliegenden Seitenwand des ersten Grabens in dem oberen Bereich des ersten Grabens angeordnet ist. Zwischen dem aktiven Gebiet und dem ersten Verbindungssteg ist beispielsweise noch ein Gate-Oxid angeordnet, welches den als Gate-Elektrode wirkenden ersten Verbindungssteg von dem aktiven Gebiet isoliert, in dem ein Kanal des Auswahltransistors anordnbar ist. Die Anordnung von einem ersten Verbindungssteg und einem zweiten Verbindungssteg ermöglicht es, die Verbindungsstege unterschiedlich zu gestalten, um eine optimierte Abschirmung des aktiven Gebietes gegen benachbarte aktive Gebiete beziehungsweise Speicherzellen zu erreichen. Weitere Vorteile bestehen darin, daß mit Hilfe von selbstjustierten Prozessen eine Geometrie des aktiven Gebiets erzeugt werden kann, die in den lateralen Dimensionen ein großes Aspektver- hältnis aufweist (großes Verhältnis zwischen Länge zu Breite) . Es wird durch den erfindungsgemäßen Prozeß gewährleistet, daß in Richtung der größeren Ausdehnung, die entlang der Wortleitung verläuft, der Abstand der aktiven Gebiete zueinander erheblich geringer ist als in der Richtung, die senkrecht dazu verläuft. Hierzu können zum Beispiel Spacer- Strukturen hergestellt werden, die eine platzsparende Erzeugung von Wortleitungen ohne eine lithographische Definition der Abmessungen der Wortleitungen vorzunehmen. Vorteilhaft ist weiterhin, daß bei der angestrebten Strukturgröße das ak- tive Gebiet vollständig verarmbar ist, was für die elektrischen Eigenschaften des Auswahltransistors besonders vorteilhaft ist. Eine weitere vorteilhafte Ausgestaltung des Halbleiterspeichers sieht vor, daß das aktive Gebiet von Gate-Elektroden umschlossen ist, die von der Spacer-Wortleitung und dem Ver- bindungssteg gebildet werden. Hierdurch wird ein surrounding Gate ermöglicht, das eine gute Abschirmung des aktiven Gebiets von benachbarten Wortleitungen ermöglicht. Weiterhin ist der Auswahltransistor als double-gated ausführbar, wodurch seine elektrischen Eigenschaften in vorteilhafter Weise verbessert werden.
Eine weitere vorteilhafte Ausgestaltung des Halbleiterspeichers sieht vor, daß zwischen zwei aktiven Gebieten jeweils ein Verbindungssteg angeordnet ist. Hierdurch wird ein sur- rounding Gate ermöglicht, das eine gute Abschirmung des aktiven Gebiets von benachbarten Wortleitungen ermöglicht.
Eine weitere vorteilhafte Ausgestaltung des Halbleiterspeichers sieht vor, daß sich der zweite Verbindungssteg ausge- hend von der Substratoberfläche tiefer in den ersten Graben erstreckt als der erste Verbindungssteg. Hierdurch ist beispielsweise eine einseitig verbesserte Abschirmung einer Speicherzelle zu benachbarten Speicherzellen realisierbar, da von der benachbarten Speicherzelle ausgehende elektrische Felder von dem tiefer in das Substrat hineinragenden zweiten Verbindungssteg aufgrund seiner Leitfähigkeit abgefangen werden. Hierdurch ist eine verbesserte Abschirmung zwischen benachbarten Speicherzellen ermöglicht, wodurch das Übersprechen zwischen benachbarten Speicherzellen und die gegenseiti- ge Beeinflussung reduziert ist. Der zweite Verbindungssteg kann darüber hinaus auch als Gate-Elektrode wirken und zur Steuerung eines Auswahltransistors beitragen.
Eine weitere vorteilhafte Ausgestaltung der erfindungsgemäßen Halbleiterspeicherzelle sieht vor, daß ein Isolationskragen auf der Seitenwand des Grabens in dem mittleren Bereich des Grabens angeordnet ist. Der Isolationskragen dient zur Isola- tion der leitfähigen Grabenfüllung gegen das den Graben umgebende Substrat. Durch die Dicke des Isolationskragens wird darüber hinaus die Steuerwirkung der leitfähigen Grabenfüllung auf das umgebende Substrat vermindert, wodurch Leckströ- me vermieden werden können.
Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Halbleiterspeichers sieht vor, daß eine leitfähige Grabenfüllung als innere Kondensatorelektrode des Grabens in dem unte- ren Bereich und dem mittleren Bereich des Grabens angeordnet ist. Die leitfähige Grabenfüllung wird ebenfalls als Node- Elektrode oder Speicherknoten bezeichnet. Es handelt sich bei ihr um die innere Kondensatorelektrode, die mittels einer isolierenden Schicht, bei der es sich beispielsweise um eine dielektrische Schicht handelt, von dem den Graben umgebenden Substrat isoliert ist, in dem mittels einer eingebrachten erhöhten Dotierstoffkonzentration die äußere Kondensatorelektrode angeordnet ist.
Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Halbleiterspeichers sieht vor, daß auf der leitfähigen Grabenfüllung eine isolierende Schicht angeordnet ist, die sich von dem ersten Verbindungssteg zu dem zweiten Verbindungssteg erstreckt und an dem zweiten Verbindungssteg einen gewinkel- ten Verlauf aufweist, so daß sie den zweiten Verbindungssteg eine längere Strecke bedeckt als den ersten Verbindungssteg. Durch den gewinkelten Verlauf der isolierenden Schicht kann ein Buried Strap als leitende Verbindung zwischen der leitfähigen Grabenfüllung und dem Source-Dotiergebiet des Auswahl- transistors unsymmetrisch in dem Graben angeordnet werden, wobei dieser überwiegend in der Nähe der Seitenwand ausgebildet ist, an der das Source-Dotiergebiet des Auswahltransistors angeordnet ist. Somit ist sowohl ein niederohmiger elektrischer Anschluß an das Source-Dotiergebiet des Auswahl- transistors sowie eine gute Isolation zu den übrigen Bereichen des Grabenkondensators gewährleistet. Eine weitere Ausgestaltung des erfindungsgemäßen Halbleiterspeichers sieht vor, daß der Isolationskragen entlang des Um- fangs des ersten Grabens im wesentlichen einen gleichförmigen Abstand zu der Substratoberfläche aufweist. Der im wesentlichen gleichförmige Abstand des Isolationskragens von der Ξub- stratoberflache bedeutet, daß der Buried Strap oberhalb des Isolationskragens angeordnet ist und mit dem gewinkelten Verlauf der isolierenden Schicht von benachbarten Strukturen isoliert ist.
Bezüglich des Verfahrens wird die Aufgabe gelöst durch ein Verfahren zur Herstellung eines Halbleiterspeichers mit den Schritten:
- Bereitstellen eines Substrats, das eine Substratoberfläche aufweist, die eine erste Richtung und eine zweite Richtung aufweist, welche die erste Richtung kreuzt;
- Bilden eines ersten Grabens in dem Substrat, der einen unteren Bereich, einen mittleren Bereich und einen oberen Bereich aufweist; - Bilden eines zweiten Grabens in dem Substrat, der bezüglich der ersten Richtung neben dem ersten Graben angeordnet ist;
- Bilden eines ersten Längsgrabens und eines zweiten Längsgrabens, die im wesentlichen parallel zueinander verlaufen und sich entlang der ersten Richtung erstrecken, wobei der erste Längsgraben an den ersten Graben und den zweiten Graben angrenzt und der zweite Längsgraben auf der dem ersten Graben und dem zweiten Graben bezüglich des ersten Längsgrabens gegenüberliegenden Seite des ersten Grabens und des zweiten Grabens an den ersten Graben und den zweiten Graben angrenzt, wobei ein aktives Gebiet zwischen dem ersten
Längsgraben, dem zweiten Längsgraben, dem ersten Graben und dem zweiten Graben gebildet wird;
- Bilden einer ersten Spacer-Wortleitung in dem ersten Längsgraben, seitlich an dem aktiven Gebiet; - Bilden einer zweiten Spacer-Wortleitung in dem zweiten
Längsgraben, seitlich an der der ersten Spacer-Wortleitung gegenüberliegenden Seitenwand des aktiven Gebiets; - Bilden von leitfähigen Verbindungsstegen in dem oberen Bereich des ersten Grabens oder des zweiten Grabens, zwischen der ersten Spacer-Wortleitung und der zweiten Spacer-Wortleitung, so daß die erste Spacer-Wortleitung mit der zwei- ten Spacer-Wortleitung verbunden wird;
- Bilden eines Gabenkondensators in dem ersten Graben;
- Bilden eines vertikalen Auswahltransistors, umfassend ein Source-Dotiergebiet, ein Drain-Dotiergebiet und einen Kanal, wobei der Kanal zwischen dem Source-Dotiergebiet und dem Drain-Dotiergebiet in dem aktiven Gebiet gebildet wird und das Source-Dotiergebiet mit dem Grabenkondensator und das Drain-Dotiergebiet mit einer Bitleitung verbunden wird, die auf dem Substrat gebildet wird und die erste Spacer- Wortleitung kreuzt, - wobei die Verbindungsstege in Richtung des Verlaufs der ersten Spacer-Wortleitung mit einer Dicke gebildet werden, die kleiner als die Hälfte der Breite des ersten Grabens in Richtung des Verlaufs der ersten Spacer-Wortleitung ist.
Das erfindungsgemäße Verfahren bildet die Verbindungsstege in Richtung der ersten Spacer-Wortleitung mit einer kleinen Dik- ke aus. Dies ist beispielsweise mit sublithographischen Techniken, wie Spacer-Technik möglich, wobei mittels eines Spacers eine Struktur gebildet wird, welche die Dicke der Verbindungsstege vorgibt. Die Verbindungsstege können in dem gleichen Prozeßschritt wie die Spacer-Wortleitungen gebildet werden, wodurch Prozeßkosten eingespart werden können.
Eine vorteilhafte Ausgestaltung des erfindungsgemäßen Verfah- rens sieht vor, daß eine leitfähige Grabenfüllung als innere Kondensatorelektrode in den unteren Bereich des Grabens gefüllt wird.
Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, daß ein Isolationskragen im mittleren Bereich des ersten Grabens auf der Seitenwand des ersten Grabens gebildet wird und nachfolgend die leitfähige Grabenfül- lung in den mittleren Bereich des ersten Grabens gefüllt wird.
Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, daß eine erste isolierende Schicht auf der leitfähigen Grabenfüllung angeordnet wird.
Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, daß - eine erste Maskenschicht mittels gerichteter Abschaltung in dem ersten Graben auf die erste isolierende Schicht mit einem Winkel abgeschieden wird, der gegen ein senkrecht auf der Substratoberfläche stehendes Lot so verkippt ist, daß die erste isolierende Schicht teilweise mit der ersten Mas- kenschicht bedeckt wird und teilweise frei bleibt;
- eine Ätzung der mittels der ersten Maskenschicht maskierten ersten isolierenden Schicht durchgeführt wird, wobei ebenfalls ein Teil der leitfähigen Grabenfüllung entfernt wird;
- eine zweite isolierenden Schicht konform in den ersten Gra- ben abgeschieden wird und der erste Graben mit einem ersten
Füllmaterial gefüllt wird.
Die Maske kann ohne die Verwendung eines weiteren Lithographieschrittes hergestellt werden. Da die erzeugte Maske selbstjustiert zur Struktur des Grabens erzeugt wird, ist sie frei von Justagefehlern, die üblicherweise bei lithographischen Abbildungsprozessen auftreten. Ein weiterer Vorteil besteht darin, daß abgesehen von der erfindungsgemäßen Verkippung des Abscheidewinkels bekannte und etablierte sowie ko- stengünstige Verfahren wie PVD (Physical Vapour Deposition) und I-PVD (Ionised Physical Vapour Deposition) angewendet werden können. Die Maskenstruktur wird dabei selbstjustiert in dem Graben, einseitig auf der isolierenden Schicht abgeschieden. Gerichtete Abscheidung bedeutet dabei, daß die Win- kelverteilung der abgeschiedenen Partikel kleiner als 10° ist. Die Winkelabweichung der abgeschiedenen Partikel von der Hauptrichtung der Abscheidung ist kleiner als 5°. Zur Erzeu- gung der Maske wird der Abschattungseffekt des Grabens ausgenutzt, der bei einer gegenüber Grabenrichtung schräg durchgeführten Abscheidung auftritt. Es werden einige der abzuscheidenden Partikel durch die geometrische Form des Grabens aus- geblendet und gelangen folglich nicht auf die isolierende Schicht .
Ein weiterer vorteilhafter Verfahrensschritt sieht vor, daß
- eine Siliziumschicht konform in dem ersten Graben abge- schieden wird und rückgeätzt wird, so daß ein rohrförmiger Silizium-Spacer auf der Seitenwand des ersten Grabens, oberhalb der ersten isolierenden Schicht gebildet wird;
- der Silizium-Spacer einseitig mittels einer gerichteten Implantation dotiert wird, wobei das Substrat bezüglich der Implantationsrichtung so verkippt ist, daß eine Seite des Silizium-Spacers dotiert wird und die andere im wesentlich unverändert bleibt;
- der Silizium-Spacer in Abhängigkeit seiner Dotierstoffkon- zentration selektiv geätzt wird und dabei teilweise von der ersten isolierenden Schicht entfernt wird;
- die freigelegte erste isolierenden Schicht geätzt wird, wobei die leitfähige Grabenfüllung freigelegt wird und
- die leitfähige Grabenfüllung geätzt wird, wodurch eine Vertiefung in dem ersten Graben gebildet wird.
Auch hierbei wird ein selbstjustierter Prozeß verwendet, der die geometrische Anordnung des Grabenkondensators und des rohrförmigen Silizium-Spacers verwendet, um einseitig in dem Graben auf der ersten isolierenden Schicht eine Maske bezie- hungsweise Ätzmaske zu erzeugen. Der Silizium-Spacer kann nachfolgend zur Strukturierung des sogenannten Buried Strap verwendet werden. Durch die schräge, einseitige Implantation wird der Silizium-Spacer mit unterschiedlichen Dotierstoffkonzentrationen und -Typen versehen, wodurch ein selektiver Ätzprozeß eine selbstjustierte, einseitige Bildung des Buried Strap (leitfähiger Anschlusses) des vertikalen Zelltransistors an den Grabenkondensator ermöglicht. Nachfolgend wird die Erfindung anhand von Ausführungsbeispielen und Figuren näher erläutert.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche beziehungsweise funktionsgleiche Elemente.
In den Figuren zeigen:
Figur 1 die Draufsicht auf ein Substrat, in dem Gräben angeordnet sind;
Figur 2 ein Schnittbild entlang der Schnittlinie II aus Figur 1;
Figur 3 die Draufsicht auf das Substrat gemäß Figur 1;
Figur 4 ein Schnittbild durch das Substrat gemäß der Schnittlinie IV aus Figur 3;
Figur 5 die Draufsicht auf das Substrat gemäß Figur 3, wobei ein rohrförmiger Silizium-Spacer in dem ersten Graben angeordnet ist;
Figur 6 ein Schnittbild entlang der Schnittlinie VI aus Figur 5;
Figur 7 eine Draufsicht gemäß Figur 5;
Figur 8 ein Schnittbild entlang der Schnittlinie VIII aus Figur 7, wobei der unterschiedlich dotierte, rohr- förmige Silizium-Spacer teilweise selektiv entfernt wurde;
Figur 9 die Draufsicht auf ein Substrat gemäß Figur 7; Figur 10 ein Schnittbild entlang der Schnittlinie X aus Figur 9;
Figur 11 die Draufsicht auf ein Substrat gemäß einer weite- ren Prozeßvariante, die sich an Figur 3 anschließt;
Figur 12 ein Schnittbild zu Figur 11, entlang der Schnittlinie XII;
Figur 13 die Draufsicht auf ein Substrat gemäß Figur 11;
Figur 14 ein Schnittbild des Substrats entlang der Schnittlinie XIV aus Figur 13;
Figur 15 die Draufsicht auf ein Substrat gemäß Figur 13, wobei weitere Schichten in dem Graben gebildet sind;
Figur 16 ein Schnittbild gemäß der Schnittlinie XVI aus Figur 15;
Figur 17 die Draufsicht auf ein Substrat gemäß Figur 15, wobei zusätzlich Masken angeordnet sind;
Figur 18 ein Schnittbild gemäß der Schnittlinie XVIII aus Figur 17;
Figur 19 eine Draufsicht entsprechend Figur 17, wobei eine Ätzung mit der in Figur 17 angeordneten Maske durchgeführt wurde;
Figur 20 ein Schnittbild entlang der Schnittlinie XX aus Figur 19;
Figur 21 eine Draufsicht entsprechend Figur 19;
Figur 22 ein Schnittbild entlang der Schnittlinie XXII aus Figur 21; Figur 23 eine Draufsicht auf ein Substrat gemäß Figur 21, wobei zusätzlich Spacer-Wortleitungen angeordnet sind;
Figur 24 ein Schnittbild entlang der Schnittlinie XXIV aus Figur 23;
Figur 25 eine Draufsicht entsprechend Figur 23;
Figur 26 ein Schnittbild entlang der Schnittlinie XXVI aus Figur 25;
Figur 27 eine Draufsicht entsprechend Figur 25;
Figur 28 ein Schnittbild entlang der Schnittlinie XXVIII aus Figur 27.
In Figur 1 ist ein Substrat 15 dargestellt, in dem ein erster Graben 25 angeordnet ist. Benachbart zu dem ersten Graben 25 ist ein zweiter Graben 50 angeordnet. Das Substrat 15 ist beispielsweise aus p- oder n-dotiertem Silizium gebildet, wobei das Substrat 15 bevorzugt p-dotiertes Silizium mit einer Dotierstoffkonzentration von zirka 10^-5 Dotieratomen/cm^ auf- weist. Die Oberfläche des Substrats weist eine erste Richtung X und eine zweite Richtung Y auf, welche die erste Richtung X kreuzt .
Mit Bezug auf Figur 2 ist ein Schnittbild entlang der Schnittlinie II aus Figur 1 dargestellt. Das Substrat 15 weist eine Substratoberfläche 20 auf und in dem Substrat 15 sind der erste Graben 25 und der zweite Graben 50 angeordnet. Das Substrat 15 weist zusätzlich eine vergrabene n-dotierte Schicht auf. Um den ersten Graben 25 und den zweiten Graben 50 in dem Substrat 15 zu bilden, wird beispielsweise eine zirka 8 nm dicke Siliziumoxidschicht auf der Substratoberfläche 20 gebildet und nachfolgend ein etwa 200 nm dickes Sili- ziumnitrid 201 abgeschieden. Optional wird auf das Siliziumnitrid 201 eine zirka 800 nm dicke BPSG (Bor-Phosphor- Silikatglas) -Schicht abgeschieden und eine Lackmaske abgeschieden und mittels Fototechnik strukturiert. Nachfolgend wird mittels der strukturierten Lackmaske die Siliziumoxidschicht beispielsweise mit CHF3 und O2 und die Siliziumnitridschicht 201 mit C2F5 und O2 strukturiert. Die Lackmaske wird entfernt und der erste Graben 25 und der zweite Graben 50 werden zum Beispiel mit einer Tiefe von 10 μm unter Ver- wendung der Substanzen HBR + HF , mittels der strukturierten Oxidschicht und Nitridschicht, die als Padnitrid und Padoxid bezeichnet werden, geätzt. Nachfolgend wird das Padoxid beispielsweise mit Flußsäure entfernt. Es wird eine Arsenglasschicht mit einer Dicke von zirka 20 nm in den ersten Graben 25 abgeschieden. Aufgefüllt wird der Graben nachfolgend mit einer zirka 500 nm dicken Polymerschicht aus PMMA (Polyme- thylmethacrylat) die nachfolgend in den Graben eingesenkt wird. Die Arsenglasschicht wird nun aus dem oberen Bereich des Grabens mittels Flußsäure entfernt und das Polymer wird nachfolgend aus dem gesamten Graben mittels eines Sauerstoffplasmas entfernt. Der n-Dotierstoff wird aus der Arsenglasschicht in das Substrat ausdiffundiert und bildet eine vergrabene Platte, die als äußere Elektrode des Grabenkondensators verwendet wird. Nachfolgend wird die Arsenglasschicht mittels Flußsäure aus dem Graben entfernt. Der Grabenkondensator kann ebenfalls in einem flaschenförmigen Graben (bottle shaped trench) gebildet werden, der einen aufgeweiteten unteren Bereich aufweist, um so eine größere Kapazität zu erzielen.
In Figur 3 ist eine weitere Draufsicht auf das Substrat 15 dargestellt, die den ersten Graben 25 und den zweiten Graben 50 zeigt. Der erste Graben 25 weist einen Umfang 140 auf.
Mit Bezug auf Figur 4 ist ein Schnittbild entlang der
Schnittlinie IV dargestellt. Der erste Graben 25 weist einen unteren Bereich 30, einen mittleren Bereich 40 und einen obe- ren Bereich 45 auf. Der untere Bereich 35 des ersten Grabens 25 erstreckt sich üblicherweise von dem tiefsten Punkt des ersten Grabens bis zur Unterkante eines Isolationskragens 125, der im mittleren Bereich 40 angeordnet ist. Oberhalb des mittleren Bereichs ist der obere Bereich 45 gebildet, in dem nachfolgend ein vertikaler Auswahltransistor 85 gebildet wird. Es wird ein Kondensatordielektrikum 202 mit einer Dicke von zirka 3 nm, bestehend aus der Schichtenfolge Siliziumoxid, Siliziumnitrid und Siliziumoxid, in dem unteren Be- reich 35 des Grabens 25 gebildet. Nachfolgend wird eine leitfähige Grabenfüllung 130 in den unteren Bereich 35 und den mittleren Bereich 40 des Grabens 25 abgeschieden, die beispielsweise polykristallines Silizium enthält und n-dotiert ist. Nachfolgend wird die leitfähige Grabenfüllung 130 zirka 2 μm tief in den Graben 25 eingesenkt, wodurch der obere Bereich 45 des Grabens 25 von der leitfähigen Grabenfüllung 130 befreit wird.
Das Kondensatordielektrikum 202 wird aus dem oberen Bereich 45 und dem mittleren Bereich 40 entfernt und es wird ein Isolationskragen 125 in dem mittleren Bereich 40 und dem oberen Bereich 45 mit einer Dicke von zirka 20 nm mittels einer TEOS (Tetraethylorthosilikat) Abscheidung gebildet. Mittels einer anisotropen Ätzung wird der Isolationskragen 125 zunächst in dem oberen Bereich 45 und dem mittleren Bereich 40 als ringförmiger Spacer gebildet. Die anisotrope Ätzung ätzt beispielsweise 20 nm Siliziumoxid unter Verwendung von CHF3 und Sauerstoff als Ätzsubstanzen. Nachfolgend wird erneut polykristallines, n-dotiertes Silizium abgeschieden, welches ei- nen weiteren Teilbereich der leitfähigen Grabenfüllung 130 bildet. Das polykristalline Silizium wird um zirka 800 nm tief in den ersten Graben 25 eingesenkt und der Isolationskragen 125 wird aus dem oberen Bereich 45 des Grabens 25 entfernt. Somit ist der Isolationskragen 125 in dem mittleren Bereich 40 des Grabens 25 gebildet. Nachfolgend wird eine isolierende Schicht 135 als sogenanntes Trench-Top-Oxid mit einer Dicke von zirka 40 nm auf der leitfähigen Grabenfüllung 130 gebildet. Die isolierende Schicht 135 ist optional. Die isolierende Wirkung kann ebenfalls mit einem pn-Übergang zwischen der nachfolgend gebildeten Füllung 155 und der isolierenden Schicht 135 erreicht werden. Ebenso ist ein nachfolgend gebildetes Gate-Oxid als Isolation zwischen der leitfähigen Grabenfüllung und nachfolgenden Schichten geeignet .
Es wird eine zirka 20 nm dicke polykristalline und undotierte Siliziumschicht abgeschieden. Aus der abgeschiedenen Siliziumschicht wird mittels anisotroper Ätzung ein ringförmiger Silizium-Spacer 165 gebildet. Nachfolgend wird eine Implanta- tion durchgeführt, bei der der Irαplantationswinkel gegen die Substratnormale verkippt ist, so daß eine einseitige Implantation des rohrförmigen Silizium-Spacers 165 erreicht wird. Nach der Implantation weist der rohrförmige Silizium-Spacer 165 einen ersten Teil 203 und einen zweiten Teil 204 auf. Beispielsweise wird der erste Teil 203 mit p-Dotierstoff implantiert oder alternativ wird der zweite Teil 204 mit n- Dotierstoff implantiert.
Nachfolgend wird ein erstes Füllmaterial 155 beispielsweise aus Siliziumoxid mittels einer TEOS-Abscheidung in dem rohrförmigen Silizium-Spacer 165 gebildet. Es wird eine selektive Ätzung des rohrförmigen Silizium-Spacers 165 vorgenommen, wobei - je nach Dotierung des ersten Teils 203 und des zweiten Teils 204 - der zweite Teil 204 entfernt wird. Ist beispiels- weise der erste Teil 203 p-dotiert und der zweite Teil 204 intrinsisch, so wird der intrinsische zweite Teil 204 mittels der selektiven Ätzung entfernt. Ist alternativ der zweite Teil 204 n-dotiert und der erste Teil 203 intrinsisch, so kann mittels einer selektiven Ätzung der n-dotierte zweite Teil 204 entfernt werden und der intrinsisch dotierte erste Teil 203 verbleibt. In beiden Fällen wird folglich der zweite Teil 204 entfernt. Dies ist beispielsweise im Zusammenhang mit den Figuren 7 und 8 dargestellt.
In Figur 7 ist eine Draufsicht dargestellt, in der der zweite Teil 204 bereits entfernt ist.
In Figur 8 ist ein Schnittbild entlang der Schnittlinie VIII aus Figur 7 dargestellt. Der zweite Teil 204 ist bereits entfernt, wobei ebenfalls ein Teil der ersten isolierenden Schicht 135 sowie ein Teil der leitfähigen Grabenfüllung 130, die jeweils unterhalb des zweiten Teils 204 angeordnet waren, entfernt ist. Hierbei ist eine Vertiefung 170 in dem Graben gebildet worden, die lediglich in einem Teilbereich des ersten Grabens 25 angeordnet ist.
Mit Bezug auf Figur 9 wird ein Verfahren zur Herstellung einer Struktur dargestellt, die der in Figur 8 entspricht. Figur 9 schließt dabei an Figur 4 an und zeigt eine entsprechende Draufsicht auf das Substrat 15. Beispielsweise ist der erste Graben 25, in dem der Grabenkondensator 35 angeordnet wird, abweichend von einer Rotationssymmetrie gebildet, wobei die Grabenlänge zirka 2 F und die Grabenbreite zirka 1 F beträgt. Die Abmessungen des Grabens 25 sind nicht auf diese Werte beschränkt.
Mit Bezug auf Figur 10 ist ein Schnittbild entlang der Schnittlinie X aus Figur 9 dargestellt. Im Gegensatz zu Figur 4 ist in Figur 10 ein Schnitt entlang der zweiten Richtung Y dargestellt.
In Figur 11 ist die Draufsicht auf das Substrat 15 dargestellt, wobei eine erste Maskenschicht 145 abgeschieden wurde.
In Figur 12 ist ein Schnittbild entlang der Schnittlinie XII aus Figur 11 dargestellt. Die erste Maskenschicht 145 wird als selbstjustierte Maskenstruktur beispielsweise aus amor- phem Silizium gebildet. Dazu wird ein PVD (Physical Vapour Deposition) -Verfahren verwendet, bei dem die Richtung der Abscheidung gegen die Substratnormale verkippt ist, so daß die erste Maskenschicht auf einem ersten Teil der ersten isolie- renden Schicht 135 gebildet wird und einen zweiten Teil der ersten isolierenden Schicht 135 frei läßt. Bei der Abscheidung wird zusätzlich eine Maskenschicht 205 auf der Siliziumnitridschicht 201 gebildet.
Erfindungsgemäß können alternativ drei verschiedene PVD-
Verfahren verwendet werden. Zunächst ist ein sogenanntes col- limated PVD durchführbar, daß beispielsweise zur Erzeugung von Diffusionsbarrieren aus Titan oder Titannitrid bekannt ist und von Powell und Rossnagel: "Thin Films", Academic Press, ISBN: 0-12-533026-X, 1999, Seite 191 bis 195, beschrieben wird. Es wird ein Silizium-Target verwendet, welches auch zum Sputtern von amorphem Silizium geeignet ist. Zusätzlich ist ein Kollimator erforderlich, der ein Aspektverhältnis zwischen Öffnung zu Länge in der Größenordnung von 1 zu 5 aufweisen sollte, so daß die Winkelverteilung der abgeschiedenen Partikel höchstens eine Abweichung von 5° von der Abscheidungsrichtung aufweist. Hierzu kann beispielsweise ein üblicher Kollimator mit einem Aspektverhältnis von 1 bis 1,5 so modifiziert werden, daß er ein Aspektverhältnis von weniger als 0,2 aufweist.
Ein zweites Verfahren, die gerichtete Abscheidung mit einer geringen Winkelverteilung durchzuführen, besteht in der sogenannten Long Throw PVD, die von Powell und Rossnagel: "Thin Films", ISBN: 0-12-533026-X, 1999, Seite 195 bis 213, beschrieben wird. Auch die Veröffentlichung von Butler et al., "Long throw and ionized PVD", Solid State technology, ISSN 0038-111X, Seite 183 bis 190, beschreibt dies. Hierzu wird ebenfalls ein Silizium-Target verwendet, wobei allerdings der Abstand zwischen Sputter-Target und Oberfläche des Wafers stark vergrößert wird. Beispielsweise sind Abstände von 2 m und mehr notwendig, um die Winkelverteilung der abgeschiede- nen Partikel auf eine Abweichung von höchstens 5° zur Abscheidungsrichtung zu beschränken. Standardverfahren verwenden üblicherweise Abstände von zirka 0,5 m.
Eine dritte Methode zur Abscheidung ist die sogenannte I-PVD (Ionised Physical Vapour Deposition) , die ebenfalls ein Silizium-Target verwendet. Im Gegensatz zu normalen PVD-Verfahren sind bei der I-PVD zirka 80 % der abgeschiedenen Partikel ionisiert. Wird nun zusätzlich zwischen dem Bereich des Hoch- frequenzplasmas und der Oberfläche des Substrats eine Gitterelektrode eingefügt, die für die abgeschiedenen Partikel transparent ist, so kann ebenfalls eine Winkelverteilung der abgeschiedenen Partikel mit einer Verteilung von weniger als 5° Abweichung von der Abscheidungsrichtung erreicht werden. Als Gitterelektrode sind beispielsweise eine Platte mit Bohrungen oder ein Drahtnetz geeignet, deren Gitterweite zwischen 10 μm und 1 mm, bevorzugt bei 100 μm liegt. An die Gitterelektrode wird beispielsweise eine Bias-Spannung zwischen 20 V und 200 V angelegt. Hierdurch werden die abzuscheidenden Ionen in Richtung des . Substrats beschleunigt und die Winkelverteilung wird entsprechend verkleinert. Standardverfahren legen die Bias-Spannung üblicherweise direkt an den Wafer an.
Bei allen drei Verfahren muß das Substrat in geeigneter Weise gegen die Abscheidungsrichtung verkippbar sein, so daß durch die Abschattungseffekte des ersten Grabens 25 die erste Maskenschicht 145 selbstjustiert einseitig auf der ersten isolierenden Schicht 135 gebildet wird. Der geeignete Verkip- pungswinkel richtet sich nach dem Aspektverhältnis des Gra- bens, an dessen Boden die erste Maskenschicht 145 zu bilden ist. Für Gräben mit einem Aspektverhältnis (AV) zwischen Grabentiefe zu Grabendurchmesser von zirka 5 sind Verkippungs- winkel zwischen 4° und 8° geeignet, wobei bevorzugt ein Ver- kippungswinkel von 6° verwendet wird. Allgemein gesprochen sollte der Verkippungswinkel zirka arctan (1/ (2AV) ) betragen. Mit den drei erfindungsgemäßen Varianten zur Bildung der ersten Maskenschicht 145 wird die erste Maskenschicht 145 aus amorphem Silizium keilförmig auf der ersten isolierenden Schicht 135 gebildet.
Mit Bezug auf Figur 13 ist die Draufsicht auf das Substrat 15 dargestellt.
In Figur 14 ist ein Schnittbild entlang der Schnittlinie XIV aus Figur 13 dargestellt. Die erste Maskenschicht 145 ist als Ätzmaske bei der Strukturierung der ersten isolierenden Schicht 135 verwendet worden. Hierbei ist die Vertiefung 170 entstanden, die einen Teil der ursprünglichen ersten isolierenden Schicht 135 und einen Teil der leitfähigen Grabenfül- lung 130 einnimmt. Figur 14 entspricht strukturell der Figur 8, unterscheidet sich allerdings im Detail durch den ersten Teil 203 des rohrförmigen Silizium-Spacers 165 und das erste Füllmaterial 155 von Figur 14. Nachfolgend werden Prozeßschritte durchgeführt, die zunächst die Ähnlichkeit zu Figur 8 weiter vergrößern, so daß ein Ausgangspunkt erreicht wird, von dem an die nachfolgende Strukturierung und Weiterbehandlung für beide Ausführungsbeispiele als gleichwertig angesehen wird.
In Figur 15 wird die Draufsicht auf das Substrat 15 dargestellt, wobei eine zweite isolierende Schicht 150 als konforme Schicht mit einer Dicke von etwa 0,25 F mittels einer TEOS-Abscheidung abgeschieden ist. Nachfolgend wird der Graben mit dem ersten Füllmaterial 155 aufgefüllt, welches bei- spielsweise aus amorphem Silizium bestehen kann.
In Figur 16 ist ein Schnittbild entlang der Schnittlinie XVI aus Figur 15 dargestellt. Hierbei ist die Vertiefung 170 ebenfalls mit der zweiten isolierenden Schicht 150 gefüllt.
Die nachfolgenden Verfahrensschritte werden nun entsprechend für beide Ausführungsbeispiele durchgeführt. Es wird eine Hartmaske 206 streifenförmig in der ersten Richtung X über den ersten Graben 25 und den zweiten Graben 50 gelegt. Die Hartmaske 206 dient dazu, ein aktives Gebiet 65 zu strukturieren.
In Figur 18 ist ein Schnittbild entlang der Schnittlinie XVIII aus Figur 17 dargestellt. Die Hartmaske 206 weist beispielsweise eine Breite von 0,8 F und einen Abstand zueinander von zirka 1,2 F auf.
Mit Bezug auf Figur 19 ist die Draufsicht auf ein mittels der Hartmaske 206 strukturiertes Substrat 15 dargestellt. Hierbei sind seitlich neben dem ersten Graben 25 und dem zweiten Graben 50 ein erster Längsgraben 55 und gegenüberliegend der Gräben 25 und 50 ein zweiter Längsgraben 60 gebildet. Ein aktives Gebiet 65 ist zwischen dem ersten Längsgraben 55, dem zweiten Längsgraben 60, dem ersten Graben 25 und dem zweiten Graben 50 gebildet.
In Figur 20 ist ein Schnittbild entlang der Schnittlinie XX aus Figur 19 dargestellt. Der erste Längsgraben 55 und der zweite Längsgraben 60 sind mit einem zweiten Füllmaterial 207 gefüllt. Das zweite Füllmaterial 207 ist beispielsweise Siliziumoxid.
Mit Bezug auf Figur 21 ist das zweite Füllmaterial 207 in den ersten Längsgraben 55 und den zweiten Längsgraben 60 teilweise eingesenkt, so daß am Boden des ersten Längsgrabens 55 und am Boden des zweiten Längsgrabens 60 ein Teil des zweiten Füllmaterials 207 verbleibt.
In Figur 22 ist ein Schnittbild entlang der Schnittlinie XXII aus Figur 21 dargestellt, bei dem die Einsenkung des zweiten Füllmaterials 207 dargestellt ist.
In Figur 23 ist die Draufsicht auf das Substrat 15 dargestellt, wobei in dem ersten Längsgraben 55 eine erste Spacer- Wortleitung 70 und in dem zweiten Längsgraben 60 eine zweite Spacer-Wortleitung 75 gebildet wurde.
In Figur 24 ist ein Schnittbild entlang der Schnittlinie XXIV aus Figur 23 dargestellt. Ausgehend von Figur 22 wird zunächst ein Opferoxid gebildet und zur Reinigung des aktiven Gebietes entfernt. Nachfolgend wird ein Gate-Oxid an der Seitenwand des aktiven Gebiets 65 gebildet. Das Gate-Oxid kann thermisch in sauerstoffhaltiger Atmosphäre gewachsen werden, oder mittels eines Abscheideprozesses, wie einem CVD-Prozeß, gebildet werden. Auf dem Gate-Oxid wird in dem ersten Längsgraben 55 die erste Spacer-Wortleitung 70 beispielsweise mit einer Dicke von 0,4 F gebildet, wobei die erste Spacer- Wortleitung beispielsweise polykristallines Silizium und Wolfram umfaßt. Die erste Spacer-Wortleitung 70 wird beispielsweise zusammen mit der zweiten Spacer-Wortleitung 75 gebildet, in dem eine konforme Abscheidung von polykristallinem Silizium und Wolfram durchgeführt wird und anschließend eine anisotrope Rückätzung vorgenommen wird, so daß die erste Spacer-Wortleitung 70 und die zweite Spacer-Wortleitung 75 als Spacer gebildet werden. Nachfolgend wird beispielsweise das Drain-Dotiergebiet 95 mit einem Verkippungswinkel von +45° und -45° zur Substratnormalen und einer Beschleunigungsspannung von etwa 5 Kiloelektronenvolt implantiert.
In Figur 25 ist die Draufsicht auf das Substrat 15 dargestellt, wobei zwischen der ersten Spacer-Wortleitung 70 und der zweiten Spacer-Wortleitung 75 leitfähige Verbindungsstege 80 anstelle der zweiten isolierenden Schicht 150 gebildet worden sind. Beispielsweise ist in dem ersten Graben 25 ein erster leitfähiger Verbindungssteg 115 und gegenüber dem ersten Füllmaterial 155 ein zweiter leitfähiger Verbindungssteg 120 gebildet. Die leitfähigen Verbindungsstege und die Spacer-Wortleitungen umschließen ein aktives Gebiet 65 und stellen für den im aktiven Gebiet 65 angeordneten Auswahltransistor Gate-Elektroden dar. In Figur 26 ist ein Schnittbild entlang der Schnittlinie XXVI aus Figur 25 dargestellt. Der erste Längsgraben 55 und der zweite Längsgraben 60 sind mit einem dritten Füllmaterial 208 aufgefüllt, das beispielsweise mittels eines HDPCVD-Prozesses (High Density Plasma) aus Siliziumoxid gebildet werden kann.
In Figur 27 ist eine weitere Draufsicht auf das Substrat 15 dargestellt.
Mit Bezug auf Figur 28 ist ein Schnittbild entlang der
Schnittlinie XXVIII aus Figur 27 dargestellt. Es sind der erste Verbindungssteg 115 und der zweite Verbindungssteg 120 in dem Graben 25 angeordnet. Ein Kanal 100 des vertikalen Auswahltransistors 85 ist an der Seitenwand des Grabens 25 ange- ordnet. Das Source-Dotiergebiet 90 ist neben dem Buried Strap 209 in dem Substrat 15 angeordnet. Das Drain-Dotiergebiet 95 ist an der Substratoberfläche 20 angeordnet und mit einer Bitleitung 105 verbunden. Die Halbleiterspeicherzelle 10 umfaßt somit den Grabenkondensator 30 und den vertikalen Aus- wahltransistor 85. Die Halbleiterspeicherzelle 10 bildet zusammen mit benachbarten Halbleiterspeicherzellen einen Halbleiterspeicher 5.
Der zweite Verbindungssteg 120 ist tiefer in das Substrat 15 hinein gebildet, so daß durch die Leitfähigkeit des zweiten Verbindungsstegs 120 eine Abschirmung zu benachbarten aktiven Gebieten 65 und somit zu benachbarten Halbleiterspeicherzellen in verbesserter Weise gebildet ist.

Claims

Patentansprüche
1. Halbleiterspeicher (5) mit Halbleiterspeicherzellen (10), umfassend: - ein Substrat (15), das eine Substratoberfläche (20) aufweist;
- einen ersten Graben (25) , der in dem Substrat (15) angeordnet ist, der einen unteren Bereich (35), einen mittleren Bereich (40) und einen oberen Bereich (45) aufweist und in dem ein Grabenkondensator (30) gebildet ist;
- eine erste Richtung (X) und eine zweite Richtung (Y) , welche die erste Richtung (X) kreuzt;
- einen zweiten Graben (50), der in dem Substrat (50) bezüglich der ersten Richtung (X) neben dem ersten Graben ange- ordnet ist und in dem ebenfalls ein Grabenkondensator (30) gebildet ist;
- einen ersten Längsgraben (55) und einen zweiten Längsgraben (60), die im wesentlichen parallel zueinander angeordnet sind und sich entlang der ersten Richtung (X) erstrecken, wobei der erste Längsgraben (55) an den ersten Graben (25) und den zweiten Graben (50) angrenzt und der zweite Längsgraben (60) auf der dem ersten Graben (25) und dem zweiten Graben (50) bezüglich des ersten Längsgrabens gegenüberliegenden Seite an den ersten Graben (25) und den zweiten Gra- ben (50) angrenzt;
- ein aktives Gebiet (65) , das zwischen dem ersten Längsgraben (55), dem zweiten Längsgraben (60), dem ersten Graben
(25) und dem zweiten Graben (50) angeordnet ist;
- eine erste Spacer-Wortleitung (70) , die in dem ersten Längsgraben (55) seitlich an dem aktiven Gebiet (65) angeordnet ist;
- eine zweite Spacer-Wortleitung (75) , die in dem zweiten Längsgraben (60) seitlich an dem aktiven Gebiet angeordnet ist; - leitfähige Verbindungsstege (80), die in dem oberen Bereich (45) des ersten Grabens (25) oder des zweiten Grabens (50) als Verbindungen zwischen der ersten Spacer-Wortleitung (70) und der zweiten Spacer-Wortleitung (75) angeordnet sind; - einen vertikalen Auswahltransistor (85) , der ein Source- Dotiergebiet (90), ein Drain-Dotiergebiet (95) und einen Kanal (100) aufweist, wobei der Kanal (100) zwischen dem
Source-Dotiergebiet (90) und dem Drain-Dotiergebiet (95) in dem aktiven Gebiet (65) angeordnet ist und das Source- Dotiergebiet (90) mit dem Grabenkondensator (30) und das Drain-Dotiergebiet (95) mit einer Bitleitung (105) verbun- den ist, die auf dem Substrat (15) angeordnet ist und die erste Spacer-Wortleitung (70) kreuzt, d a d u r c h g e k e n n z e i c h n e t, daß die Dicke (110) der Verbindungsstege (80) in Richtung des Verlaufs der ersten Spacer-Wortleitung (70) kleiner als die Hälfte der Breite des ersten Grabens (25) in Richtung des Verlaufs der ersten Spacer-Wortleitung (70) sind.
2. Halbleiterspeicher nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß in dem ersten Graben (25) ein erster Verbindungssteg (115) und ein zweiter Verbindungssteg (120) angeordnet sind, wobei der erste Verbindungssteg (115) an das aktive Gebiet (65) angrenzt und der zweite Verbindungssteg (120) an einer dem ersten Verbindungssteg (115) gegenüberliegenden Seitenwand des ersten Grabens (25) in dem oberen Bereich (45) des ersten Grabens (25) angeordnet ist.
3. Halbleiterspeicher nach einem der Ansprüche 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß das aktive Gebiet (65) von Gate-Elektroden umschlossen ist, die von der Spacer-Wortleitung und dem Verbindungssteg gebildet werden.
4. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, daß zwischen zwei aktiven Gebieten (65) jeweils ein Verbindungssteg (115) angeordnet ist.
5. Halbleiterspeicher nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, daß sich der zweite Verbindungssteg (120) , ausgehend von der Sub- stratoberflache (20), tiefer in den ersten Graben (25) erstreckt als der erste Verbindungssteg (115) .
6. Halbleiterspeicher nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, daß ein Isolationskragen (125) auf der Seitenwand des Grabens
(25) in dem mittleren Bereich (40) des Grabens (25) angeordnet ist.
7. Halbleiterspeicher nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß eine leitfähige Grabenfüllung (130) als innere Kondensatorelektrode des Grabenkondensators (30) in dem unteren Bereich (35) und dem mittleren Bereich (40) des Grabens (25) angeordnet ist.
8. Halbleiterspeicher nach Anspruch 7, d a d u r c h g e k e n n z e i c h n e t, daß auf der leitfähigen Grabenfüllung (130) eine isolierende Schicht (135) angeordnet ist, die sich von dem ersten Verbin- dungssteg (115) zu dem zweiten Verbindungssteg (120) erstreckt und an dem zweiten Verbindungssteg (120) einen gewinkelten Verlauf aufweist, so daß sie den zweiten Verbindungssteg (120) eine längere Strecke bedeckt als den ersten Verbindungssteg (115) .
9. Halbleiterspeicher nach einem der Ansprüche 6 bis 8, d a d u r c h g e k e n n z e i c h n e t, daß der Isolationskragen (125) entlang des Umfangs (140) des ersten Grabens (25) im wesentlichen einen gleichförmigen Ab- stand zu der Substratoberfläche (20) aufweist.
10. Verfahren zur Herstellung eines Halbleiterspeichers mit den Schritten:
- Bereitstellen eines Substrats (15), das eine Substratoberfläche (20) aufweist, die eine erste Richtung (X) und eine zweite Richtung (Y) aufweist, welche die erste Richtung (X) kreuzt;
- Bilden eines ersten Grabens (25) in dem Substrat (15) , der einen unteren Bereich (35), einen mittleren Bereich (40) und einen oberen Bereich (45) aufweist; - Bilden eines zweiten Grabens (50) in dem Substrat (15), der bezüglich der ersten Richtung (X) neben dem ersten Graben (25) angeordnet ist;
- Bilden eines ersten Längsgrabens (55) und eines zweiten Längsgrabens (60) , die im wesentlichen parallel zueinander verlaufen und sich entlang der ersten Richtung (X) erstrek- ken, wobei der erste Längsgraben (55) an den ersten Graben (25) und den zweiten Graben (50) angrenzt und der zweite Längsgraben (60) an der dem ersten Graben (25) und dem zweiten Graben (50) bezüglich des ersten Längsgrabens ge- genüberliegenden Seite des ersten Grabens (25) und des zweiten Grabens (50) an den ersten Graben (25) und den zweiten Graben (50) angrenzt, wobei ein aktives Gebiet (65) zwischen dem ersten Längsgraben (55), dem zweiten Längsgraben (60), dem ersten Graben (25) und dem zweiten Graben (50) gebildet wird;
- Bilden einer ersten Spacer-Wortleitung (70) in dem ersten Längsgraben (55), seitlich an dem aktiven Gebiet (65);
- Bilden einer zweiten Spacer-Wortleitung (75) in dem zweiten Längsgraben (60), seitlich an der der ersten Spacer-Wort- leitung (70) gegenüberliegenden Seitenwand des aktiven Gebiets (65) ;
- Bilden von leitfähigen Verbindungsstegen (80) in dem oberen Bereich (45) des ersten Grabens (25) oder des zweiten Grabens (50), zwischen der ersten Spacer-Wortleitung (70) und der zweiten Spacer-Wortleitung (75) , so daß die erste
Spacer-Wortleitung (70) mit der zweiten Spacer-Wortleitung (75) verbunden wird; - Bilden eines Grabenkondensators (30) in dem ersten Graben
(25);
- Bilden eines vertikalen Auswahltransistors (85) , umfassend ein Source-Dotiergebiet (90), ein Drain-Dotiergebiet (95) und einen Kanal (100), wobei der Kanal (100) zwischen dem
Source-Dotiergebiet (90) und dem Drain-Dotiergebiet (95) in dem aktiven Gebiet (65) gebildet wird und das Source- Dotiergebiet (90) mit dem Grabenkondensator (30) und das Drain-Dotiergebiet (95) mit einer Bitleitung (105) verbun- den wird, die auf dem Substrat (15) gebildet wird und die erste Spacer-Wortleitung (70) kreuzt, d a d u r c h g e k e n n z e i c h n e t, daß die Verbindungsstege (80) in Richtung der ersten Spacer-Wortleitung (70) mit einer Dicke (110) gebildet werden, die klei- ner als die Hälfte der Breite des ersten Grabens (25) in Richtung der ersten Spacer-Wortleitung (70) ist.
11. Verfahren nach Anspruch 10, d a d u r c h g e k e n n z e i c h n e t, daß eine leitfähige Grabenfüllung (130) als innere Kondensatorelektrode in den unteren Bereich (35) des Grabens (25) gefüllt wird.
12. Verfahren nach Anspruch 11, d a d u r c h g e k e n n z e i c h n e t, daß ein Isolationskragen (125) im mittleren Bereich (40) des ersten Grabens (25) auf der Seitenwand des ersten Grabens (25) gebildet wird und nachfolgend die leitfähige Grabenfüllung (130) in den mittleren Bereich (40) des ersten Grabens (25) gefüllt wird.
13. Verfahren nach Anspruch 12, d a d u r c h g e k e n n z e i c h n e t, daß eine erste isolierende Schicht (135) auf der leitfähigen Gra- benfüllung (130) angeordnet wird.
14. Verfahren nach Anspruch 12 oder 13, d a d u r c h g e k e n n z e i c h n e t, daß
- eine erste Maskenschicht (145) mittels gerichteter Abscheidung in dem ersten Graben (25) auf die leitfähige Graben- füllung (130) mit einem Winkel abgeschieden wird, der gegen ein senkrecht auf der Substratoberfläche (20) stehendes Lot so verkippt ist, daß die leitfähige Grabenfüllung (130) teilweise mit der ersten Maskenschicht (145) bedeckt wird und teilweise frei bleibt; - eine Ätzung der mittels der ersten Maskenschicht (145) maskierten leitfähigen Grabenfüllung (130) durchgeführt wird, wobei ebenfalls ein Teil der leitfähigen Grabenfüllung (130) entfernt;
- eine zweite isolierende Schicht (150) konform in dem ersten Graben (25) abgeschieden wird und der erste Graben (25) mit einem ersten Füllmaterial (155) gefüllt wird.
15. Verfahren nach Anspruch 12 oder 13, d a d u r c h g e k e n n z e i c h n e t, daß - eine Siliziumschicht (160) konform in dem ersten Graben (25) abgeschieden wird und rückgeätzt wird, so daß ein rohrförmiger Silizium-Spacer auf der leitfähigen Grabenfüllung (130) gebildet wird;
- der Silizium-Spacer (165) einseitig mittels einer gerichte- ten Implantation dotiert wird, wobei das Substrat (15) bezüglich der Implantationsrichtung so verkippt ist, daß eine Seite des Silizium-Spacers (165) dotiert wird und die andere im wesentlichen unverändert bleibt;
- der Silizium-Spacer (165) in Abhängigkeit seiner Dotier- Stoffkonzentration selektiv geätzt wird und dabei teilweise von der leitfähigen Grabenfüllung (130) entfernt wird;
- die freigelegte leitfähigen Grabenfüllung (130) geätzt wird, wodurch eine Vertiefung (170) in dem ersten Graben (25) gebildet wird.
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