JP2005504440A - 垂直選択トランジスタを含むメモリーセルを備えた半導体メモリー、および、その製造方法 - Google Patents
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Abstract
Description
本発明は、トレンチキャパシタ(Grabenkondensator)と垂直選択トランジスタ(vertikalen Auswahltransistor)とを備えた半導体メモリー、および、その製造方法に関するものである。
【0002】
半導体メモリー(例えばDRAM(Dynamic Random Access Memories))は、セル配列(Zellenfeld)およびアドレス周辺部(Ansteuerungsperipherie)を含んでいる。このセル配列には、メモリーセルがそれぞれ1つずつ配置されている。
【0003】
DRAMチップのセル配列には、行と列との形状に配置されるとともにワード線とビット線とによって駆動されるマトリックス(行列)状のメモリーセルが含まれている。メモリーセルからのデータの読み出しや、メモリーセルへのデータの書き込みは、適切なワード線およびビット線を作動させること(Aktivierung)によって行われる。
【0004】
通常、DRAMのメモリーセルには、キャパシタに接続されたトランジスタが含まれている。このトランジスタは、例えば、チャネルによって互いに分離された2つの拡散領域を含んでいる。このチャネルは、ゲートによって制御される。また、一方の拡散領域はドレイン領域と呼ばれ、他方の拡散領域はソース領域と呼ばれている。
【0005】
一方の拡散領域はビット線に接続され、他方の拡散領域はキャパシタに接続され、ゲートはワード線に接続されている。このゲートに適切な電圧を印加することにより、チャネルを介した拡散領域間の電流の流れのON/OFFを切り替え、トランジスタを制御する。
【0006】
メモリー素子の小型化が進むと、集積密度は高くなる一方である。集積密度が高くなる一方であるということは、各メモリーセルの許容面積がさらに縮小されるということである。このため、メモリーセルの選択トランジスタおよび蓄積キャパシタ(Speicherkondensator)の幾何寸法(geometrischen Abmessungen)は、だんだん縮小されている。
【0007】
メモリー装置の縮小化に対する絶え間ない努力によって、高密度で、固有の大きさ(charakteristischer Groesse)が小さい(つまり、各メモリーセルの面積が小さい)DRAMの設計が進んでいる。表面領域の小さいメモリーセルを製造するために、より小さな素子(Komponenten)(例えば、より小さなキャパシタ)を使用する。しかし、小さなキャパシタを使用することにより、一つ一つのキャパシタの記憶容量が低下し、これにより、記憶装置の機能性および利便性に悪影響を与えてしまう。
【0008】
例えば、センスアンプ(Leseverstaerker)には、メモリーセルに格納されている情報を確実に読み出すために十分な信号レベルが必要である。十分な信号レベルを規定する際には、記憶容量とビット線容量との比が重要である。記憶容量が少なすぎると、この比は、センスアンプの駆動に必要な信号を十分に生成するには小さすぎる。また、記憶容量が低減すると、リフレッシュ頻度(Auffrischfrequenz)を増やすことが必要となる。
【0009】
さらに、垂直選択トランジスタとしての選択トランジスタを、トレンチキャパシタのトレンチ内またはトレンチ上に配置することが、知られている。これにより、メモリーセルに用いられる基板表面を、面積を縮小して使用することができる。
【0010】
ダイナミックランダムアクセスメモリ(DRAM)の分野では、今日、主に、いわゆるユニポーラトランジスタセル(Ein-Transistorzellen))が用いられている。このユニポーラトランジスタセルは、蓄積キャパシタ、および、蓄積電極(Speicherelektrode)をビット線に接続した選択トランジスタを含んでいる。また、メモリキャパシタは、今日、いわゆるトレンチキャパシタ(溝キャパシタ)または積層キャパシタ(stacked-Kondensator)として形成される場合が多い。このために、通常、基板の中にトレンチをエッチングし、誘電体および内部蓄積電極をトレンチ内に埋設する。
【0011】
選択トランジスタを基板の平坦な表面の上に、トレンチキャパシタと並んで配置されたメモリーセルが、知られている。このようなメモリーセルには、いわゆる折り返しビット線概念(Folded Bitline-Konzepts)を実現するために、少なくとも8F2のチップ面積が必要である。Fとは、リソグラフィー露光処理(lithographischen Abbildung)の断続的な形状寸法の最小値である。折り返しビット線概念によって、例えば、メモリーセルからビット線を介してセンスアンプに供給される非常に小さな信号レベルを評価することができる。
【0012】
セル面積を最大8F2にし、折り返しビット線概念を保証するために、ワード線の幅を最大1Fにしてもよい。つまり、平面選択トランジスタ(planarer Auswahltransistor)の最大チャネル長が1Fであってもよい。今後の技術世代では、リソグラフィーの寸法Fは、完全に100nmよりも小さくなることが予想され、この結果、これに対応する選択トランジスタのチャネル長は100nm以下となる。これにより、この選択トランジスタでは、チャネル長が短いために、漏れ電流が増す。そして、この漏れ電流が、メモリーセルに格納された情報の損失を引き起こすこともありえる。
【0013】
したがって、問題は、最大セル面積が8F2である拡張可能メモリーセル概念(skalierbares Speicherzellenkonzept)を提示することにある。ここでまず重要なことは、選択トランジスタの電気的特性と、この選択トランジスタの折り返しビット線概念としての相互接続(Verschaltung)とを損なわないことである。また、チャネル長が短すぎないようにすると共に、特に、選択トランジスタの電流容量(Stromtragfaehigkeit)の低下、および、メモリーセル同士の相互影響、および、情報損失の可能性を防止する必要がある。
【0014】
選択トランジスタのチャネル長を、漏れ電流を低減または防止するように、例えば垂直選択トランジスタによって実現してもよい。このために、垂直選択トランジスタおよび様々な型のキャパシタを備えた様々なセル概念(Zellkonzepte)が、提示されてきた。しかし、本発明は、トレンチキャパシタを用いた折り返しビット線概念に関するものである。
【0015】
トランジスタの最小幅が1Fの選択トランジスタを形成すると、チャネル長が一定である場合には、必然的にチャネル抵抗が上昇する。なぜなら、トランジスタ長とトランジスタ幅との比が、Fが減少することによってますます大きくなるからである。このことが、特に、チャネルサイズがわずか1Fで形成された選択トランジスタを有する概念において問題になる。例えば、活性領域を取り囲むゲートによって、チャネル幅を1Fよりも大きく形成し、この問題を解決する概念が知られている。例えば、文献US5,519,236がそうである。しかしながら、この文献は、折り返しビット線概念を示すものではなく、折り返しビット線概念を実現することはできない。
【0016】
活性領域を取り囲むゲート電極、および、このゲート電極と互いに接続されるワード線を実現するためには、互いに関連する各素子のパターン形成(パターニング)および調整が問題になる。互いに絶縁するために、活性領域を取り囲ゲート電極は、ワード線に対して垂直方向に十分な間隔を保っている必要がある。このため、公知の概念では、ワード線をリソグラフィーによってパターン形成する必要がある(これについては、例えば文献US5,59,236において実行されている)。ワード線をリソグラフィーによってパターン形成するには、ワード線の複雑な調整が必要となるので、製造コストが上昇し、所要面積が増す。なぜなら、調整およびパターン形成を行う際に安全限界を守る必要があるからである。
【0017】
他のグループのセル概念では、活性領域の電気接続が妨害され、これにより、いわゆる浮遊体効果(Floating-Body-Effekten)が生じる。この浮遊体効果は、活性領域が、埋設されたソース領域およびドレイン領域を除いて絶縁されており、かつ、本体(基板)の電気接続が行われていない場合に、生じる。浮遊体効果とは、選択トランジスタの遮蔽状態(OFF状態)を場合によっては妨げる、電気的特性の制限を意味する。この結果、漏れ電流によって、セルに格納された情報の損失が生じてしまう。
【0018】
本発明の目的は、トレンチキャパシタおよび垂直選択トランジスタを含んだメモリーセルを備えた半導体メモリー、および、その製造方法を提示することにある。これにより、従来技術から知られている、上記した不都合を回避できる。
【0019】
この目的は、本発明の半導体メモリーによって達成される。本発明の半導体メモリーは、
基板表面を有する基板と、
上記基板の中に配置されており、下部領域、中間領域、および、上部領域を有し、内部にトレンチキャパシタが形成されている第1トレンチと、
第1方向、および、第1方向と交差する第2方向と、
上記基板の中に第1トレンチと第1方向に並ぶように配置され、上記第1トレンチと同様に、内部にトレンチキャパシタが形成されている第2トレンチと、
互いにほぼ平行に配置され、第1方向に延びている、第1縦トレンチおよび第2縦トレンチと、
第1縦トレンチと、第2縦トレンチと、第1トレンチと、第2トレンチとの間に配置されている活性領域と、
第1縦トレンチの中で、上記活性領域の側面に配置されている、第1スペーサーワード線と、
第2縦トレンチの中で、上記活性領域の側面に配置されている、第2スペーサーワード線と、
第1トレンチまたは第2トレンチの上部領域に、第1スペーサーワード線と第2スペーサーワード線との接続部として配置されている、導電性接続板と、
ソースドープ領域、ドレインドープ領域、および、チャネルを備えた、垂直選択トランジスタとを含んでいる。
【0020】
ここで、第1縦トレンチは、第1トレンチおよび第2トレンチに隣接しており、第2縦トレンチは、第1トレンチ(25)および第2トレンチ(50)を挟んで第1縦トレンチの向かい側で、第1トレンチ(25)および第2トレンチ(25)に隣接しており、
また、チャネルは活性領域内におけるソースドープ領域とドレインドープ領域との間に配置され、ソースドープ領域は、トレンチキャパシタに接続され、ドレインドープ領域は、ビット線に接続されている。このビット線は、基板上に配置されており、第1スペーサーワード線と交差している。また、第1スペーサーワード線の延びる方向における上記接続板の厚さは、第1スペーサーワード線の延びる方向における第1トレンチの幅の、半分よりも小さい。
【0021】
本発明に係る配置(Anordnung)およびセル構造は、集積密度の高いメモリーセルを形成する。例えば、DRAMメモリーセル中の垂直選択トランジスタのセル面積を8F2にすることができる。また、活性領域を完全に取り囲むワード線を、使用することにより、隣接するワード線およびビット線から活性領域を遮蔽できる。この結果、隣接するメモリーセルまたは隣接する活性領域およびその選択トランジスタからの著しい影響を、低減または防止できる。また、他の利点として、ゲート電極によって取り囲まれた活性領域が、1つの選択トランジスタにのみ割り当てられるという点がある。スペーサーとして形成されたスペーサーワード線によって、配置を自己整合し、ワード線をパターン形成することができる。このスペーサーワード線を形成するために、1つの層を一様に堆積し、異方性エッチバックを行う。この方法で、ワード線を、この層からなるスペーサーとして形成する。このような本発明に係る活性領域の配置によって、垂直選択トランジスタのチャネル幅は、たったの1Fではなくて、例えば6.5Fにできる。また、他の利点は、活性領域を、完全に使い尽くす(verarmt)ことができ、これにより、有効な選択トランジスタが形成される点にある。この結果、選択トランジスタを、その電気的特性に基づいて拡張(Skalierbarkeit)することができる。トレンチキャパシタに接続されたソースドープ領域の範囲を適切に選択することにより、選択トランジスタと活性領域とを確実に電気的に接続できる。これにより、荷電粒子(Ladungstraeger)は、浮遊体効果とは対照的に、流れ去ることができ、蓄積されない。
【0022】
本発明に係る配置によって、特に、ワード線が特殊な構造をしているので、ビット線同士の間隔を最小にできる。したがって、ワード線とビット線との間隔がそれぞれ2Fである場合、セル面積を8F2にすることができる。また、折り返しビット線概念に用いられるビット線とワード線との間隔を、より広くすることができる。例えば、スペーサー技術のような、折り返しビット線概念においてセル面積を8F2以下にできるサブリソグラフィー(sublithographische)方法が可能である。
【0023】
半導体セルの有効な形態では、第1トレンチの中に第1接続板および第2接続板が配置されている。第1接続板は、活性領域に隣接しており、第2接続板は、第1トレンチの上部領域における第1接続板と反対側の、第1トレンチの側壁に配置されている。活性領域と第1接続板との間には、例えば、ゲート酸化物が配置されていてもよい。このゲート酸化物は、ゲート電極として作用する第1接続板を、活性領域から絶縁している。また、この活性領域には、選択トランジスタのチャネルが配置されている。このように、第1接続板および第2接続板を配置することにより、接続板を異なるように構成でき、この結果、活性領域を、隣接する活性領域またはメモリーセルから最適に遮蔽することができる。
また、他の利点は、自己整合的なプロセスを用いて、側面寸法のアスペクト比(縦横比)が大きい活性領域を形成できる点にある。本発明に係るプロセスでは、活性領域同士の間隔は、ワード線に対して垂直に延びる方向よりも、ワード線に沿って延びるより大きな範囲(groesseren Ausdehnung)の方向に、非常に短くなっている。したがって、例えば、ワード線の寸法をリソグラフィーによって規定せずに、面積を縮小してワード線を形成する、スペーサー構造を形成できる。
さらに、得られた(angestrebten)構造寸法では、活性領域を完全に使い尽くせることが有利である。このことは、特に、選択トランジスタの電気的特性に有利である。
【0024】
半導体メモリーの他の有効な形態では、活性領域が、スペーサーワード線と接続板とからなるゲート電極によって、取り囲まれている。これにより、隣接するワード線から活性領域をよりよく遮蔽できる取り囲みゲート(surrounding Gate)を形成できる。さらに、二重ゲート(double-gated)の選択トランジスタを実現できる。これにより、選択トランジスタの電気的特性を改善できる。
【0025】
半導体メモリーの他の有効な形態では、2つの活性領域間に、1つの接続板が配置されている。これにより、活性領域を隣接するワード線からよく遮蔽できる取り囲みゲートが、可能になる。
【0026】
半導体メモリーの他の有効な形態では、第2接続板が、基板表面から第1トレンチの中に、第1接続板よりも深く延びている。
これにより、例えば一面的に改善されたメモリーセルを、隣接したメモリーセルから遮蔽することができる。なぜなら、隣接するメモリーセルから出ている電界を、基板中に深く埋設された第2接続板から、その導電性のゆえに、吸収するからである。これにより、隣接するメモリーセル間をよりよく遮蔽できる。この結果、隣接するメモリーセル間のクロストークおよび相互影響は低減される。さらに、第2接続板は、ゲート電極として作用でき、選択トランジスタを制御する。
【0027】
本発明の半導体メモリーセルの他の有効な形態では、絶縁環(Isolationskragen)がトレンチの中間領域の側壁に沿って配置されている。この絶縁環は、トレンチを取り囲む基板から導電性トレンチ充填部を絶縁するために用いられる。さらに、絶縁環を厚くすることにより、取り囲んでいる基板上の導電性トレンチ充填部の制御動作(Steuerwirkung)を低減し、これによって漏れ電流を防止できる。
【0028】
本発明の半導体メモリーの他の有効な形態では、導電性トレンチ充填部が、トレンチの内部キャパシタ電極としてトレンチの下部領域および中間領域に配置されている。導電性トレンチ充填部は、節点電極(Node-Elektrode)またはストレージノード(蓄積電極)(Speicherknoten)と呼ばれる。この充填部は、絶縁層(例えば誘電層)によってトレンチを取り囲んでいる基板から絶縁されている、内部キャパシタ電極である。この基板には、ドーパント濃度の高い外部キャパシタ電極が配置されている。
【0029】
本発明の半導体メモリーの他の有効な形態では、導電性トレンチ充填部の上に、絶縁層が配置されている。この絶縁層は、第1接続板から第2接続板まで延びており、第2接続板に接したところで曲がっている。これにより、この絶縁層は、第1接続板よりも広い範囲で第2接続板を覆っている。このように、絶縁層が曲がっていることにより、埋没帯(Buried Strap)を、導電性トレンチ充填部と選択トランジスタのソースドープ領域との間の導電性接続部として、トレンチの中に非対称に配置することができる。この埋没帯の大部分は、選択トランジスタのソースドープ領域が配置されている側壁の近傍に形成されている。したがって、選択トランジスタのソースドープ領域との電気接続を確実に低抵抗で行うとともに、トレンチキャパシタの残りの領域に対する絶縁を確実に行うことができる。
【0030】
本発明の半導体メモリーの他の形態では、上記絶縁環は、第1トレンチの外周部に沿っており、基板表面に対してほぼ一様の間隔を有する。絶縁環と基板表面との間隔がほぼ一様なので、埋没帯は、絶縁環の上に配置されており、絶縁層の延びが曲がっていることにより、隣接する構造から絶縁されている。
【0031】
本発明の方法によれば、以下の工程を有する半導体メモリーの製造方法によって、この目的を達成する。
第1方向とそれと交差する第2方向とを有する基板表面を備えた基板を形成する工程と、
基板の中に、下部領域、中間領域、および、上部領域を有する第1トレンチを形成する工程と、
基板の中に、第1トレンチと第1方向に並ぶように、第2トレンチを形成する工程と、
第1方向に沿って互いにほぼ平行に延びるように、第1縦トレンチおよび第2縦トレンチを形成する工程であって、第1縦トレンチが第1トレンチおよび第2トレンチに隣接し、第2縦トレンチが、第1トレンチ(25)および第2トレンチ(50)を挟んで第1縦トレンチの向かい側で、第1トレンチ(25)および第2トレンチ(25)に隣接し、第1縦トレンチと、第2縦トレンチと、第1トレンチと、第2トレンチとの間に、活性領域が形成されるように第1縦トレンチおよび第2縦トレンチを形成する工程と、
第1縦トレンチ中における活性領域の側面に第1スペーサーワード線を形成する工程と、
第2縦トレンチ中における、第1スペーサーワード線とは反対側の、活性領域の側壁に、第2スペーサーワード線を形成する工程と、
第1トレンチまたは第2トレンチの上部領域における、第1スペーサーワード線と第2スペーサーワード線との間に、導電性接続板を形成し、これによって、第1スペーサーワード線を第2スペーサーワード線に接続する工程と、
第1トレンチ中にトレンチキャパシタを形成する工程と、
ソースドープ領域、ドレインドープ領域、および、チャネルを含む垂直選択トランジスタを形成する工程であって、上記チャネルを、活性領域のソースドープ領域とドレインドープ領域との間に形成し、上記ソースドープ領域をトレンチキャパシタに接続し、上記ドレインドープ領域を、基板の上に形成され、第1スペーサーワード線と交差するビット線に接続する工程とを含み、
第1スペーサーワード線が延びる方向の接続板を、第1スペーサーワード線が延びる方向における第1トレンチの幅の半分よりも薄く形成する。
【0032】
本発明の方法は、接続板を第1スペーサーワード線の方向に薄く形成する。このことは、例えば、サブリソグラフィー技術(例えば、スペーサーによって接続板の厚さを規定した構造を形成する、スペーサー技術)によって可能である。これらの接続板を、スペーサーワード線と同じ製造工程において形成でき、これにより、製造コストを削減できる。
【0033】
本発明の方法の有効な形態では、導電性トレンチ充填部を、内部キャパシタ電極として、トレンチの下部領域に充填する。
【0034】
本発明の方法の他の有効な形態では、第1トレンチの中間領域における第1トレンチの側壁に沿って絶縁環を形成した後、第1トレンチの中間領域に上記導電性トレンチ充填部を充填する。
【0035】
本発明の方法の他の有効な形態では、第1絶縁層を上記導電性トレンチ充填部に沿って配置する。
【0036】
本発明の方法の他の有効な形態では、
第1マスク層を、第1トレンチにおける第1絶縁層上に、第1絶縁層の一部が第1マスク層に覆われ、一部が覆われないように、基板表面に垂直な垂線に対して傾いた角度で指向性堆積(gerichteter Abschaltung)し、第1マスク層によってマスクされた(覆われた)第1絶縁層をエッチングし、さらに、導電性トレンチ充填部の一部分を除去し、第1トレンチに第2絶縁層を一様に堆積し、第1トレンチに第1充填剤を充填する。
【0037】
このマスクを、他のリソグラフィー工程を用いずに形成できる。この場合、マスクはトレンチの構造に対して自己整合的に形成するので、このマスクには、通常、リソグラフィー露光処理工程(lithographischen Abbildungsprozessen)において発生する調整エラーが生じない。他の利点は、本発明の堆積角度の傾き以外は、周知の、確立された、低コストの方法(例えば、PVD(物理的気相成長法)およびI−PVD(電離物理的気相成長法))を使用することができる点にある。本発明の方法では、マスク構造を、トレンチの中に自己整合的に、絶縁層上の片側にだけ堆積する。なお、指向性堆積とは、堆積された粒子の角度分布が10°よりも小さいことである。堆積された粒子の、堆積の主方向からの角度のずれは、5°よりも小さい。マスクを形成するために、トレンチの遮蔽効果(Abschattungseffekt)を利用する。この遮蔽効果は、トレンチの方向に対して斜めに堆積する場合に生じる。堆積される粒子には、トレンチの形状によって遮蔽され(ausgeblendet)、絶縁層に達しないものもある。
【0038】
他の有効な方法工程を示す。シリコン層を第1トレンチに一様に堆積し、エッチバックすることにより、管状シリコンスペーサーを、第1トレンチの側壁に沿って、第1絶縁層の上に形成する。
上記シリコンスペーサーの一方の側面がドープされ、他方の側面がほぼそのまま残るように、基板を注入方向に対して傾ける指向性注入(gerichteten Implantation)によって、シリコンスペーサーの片側をドープする。
上記シリコンスペーサーを、そのドーパント濃度に応じて選択的にエッチングするとともに、この工程において、第1絶縁層から部分的に除去する。
露出した第1絶縁層をエッチングし、導電性トレンチ充填部を露出させる。
上記導電性トレンチ充填部をエッチングすることにより、第1トレンチの中に窪みを形成する。
ここでもまた、トレンチ中における第1絶縁層上の片側にだけ、マスクまたはエッチングマスクを形成するために、トレンチキャパシタと管状のシリコンスペーサーとの配置(geometrische Anordnung)を用いた自己整合的な工程を使用する。上記シリコンスペーサーは、その後、いわゆる埋没帯をパターン形成するために用いることができる。片側にだけ注入するように傾けることにより、シリコンスペーサーを、様々なドーパント濃度および形状にすることができる。これにより、選択エッチング工程(selektiver Aetzprozess)によって、垂直セルトランジスタの埋没帯(導電性接続部)にトレンチキャパシタを自己整合的に、かつ、片側だけに形成できる。
【0039】
次に、本発明を、実施例および図面に基づいて詳述する。
【0040】
図面において、同一の参照符号は、同じ部材あるいは同じ機能の部材を示す。
図1は、トレンチが配置された基板を示す平面図である。
図2は、図1を切断線IIに沿って切断した断面図である。
図3は、図1に係る基板を示す平面図である。
図4は、図3の切断線IVに沿って切断した基板の断面図である。
図5は、管状のシリコンスペーサーが第1トレンチの中に配置されている、図3に係る基板を示す平面図である。
図6は、図5の切断線VIに沿って切断した断面図である。
図7は、図5に係る平面図である。
図8は、図7の切断線VIIIに沿って切断した断面図であり、様々にドープされた管状のシリコンスペーサーを部分的に選択的除去した図である。
図9は、図7に係る基板を示す図である。
図10は、図9の切断線Xに沿って切断した断面図である。
図11は、図3の変型例に係る基板を示す平面図である。
図12は、図11の切断線XIIに沿って切断した断面図である。
図13は、図11に係る基板を示す平面図である。
図14は、図13の切断線XIVに沿って切断した基板を示す断面図である。
図15は、図13に係る基板を示す平面図であり、トレンチの中に他の層が形成されている図である。
図16は、図15の切断線XVIに係る断面図である。
図17は、図15に係る基板を示す平面図であり、マスクが配置されている図である。
図18は、図17の切断線XVIIIに係る断面図である。
図19は、図17に基づく平面図であり、図17に配置されたマスクを用いてエッチングが行われた図である。
図20は、図19の切断線XXに沿って切断した断面図である。
図21は、図19に基づく平面図である。
図22は、図21の切断線XXIIに沿って切断した断面図である。
図23は、図21に係る基板を示す平面図であり、スペーサーワード線が配置されている図である。
図24は、図23の切断線XXIVに沿って切断した断面図である。
図25は、図23に基づく平面図である。
図26は、図25の切断線XXVIに沿って切断した断面図である。
図27は、図25に基づく平面図である。
図28は、図27の切断線XXVIIIに沿って切断した断面図である。
【0041】
図1に、第1トレンチ25が配置された基板15を示す。第1トレンチ25の隣には、第2トレンチ50が配置されている。基板15は、p型またはn型にドープされたシリコンから形成されている。例えば、基板15は、約1015ドーピング原子/cm3でp型にドープされていることが好ましい。この基板の表面は、第1方向X、および、それと交差する第2方向Yを有する。
【0042】
図2に、図1の切断線IIに沿って切断した断面図を示す。基板15には基板表面20があり、基板15の中には、第1トレンチ25および第2トレンチ50が配置されている。さらに、基板15の中には、埋設されたn型ドープ層がある。基板15の中に第1トレンチ25および第2トレンチ50を形成するために、例えば、厚さが約8nmのシリコン酸化物層を基板表面20の上に形成し、次に、その上に、厚さが約200nmのシリコン窒化物201を堆積する。さらに、窒化シリコン201の上に、厚さが約800nmのBPSG(ホウ素燐ケイ酸ガラス)層を堆積し、さらに、レジストマスクを堆積し、それをフォト技術を用いてパターン形成する。次に、パターン形成されたレジストマスクを用いて、例えばCHF3およびO2を用いてシリコン酸化物層をパターン形成し、C2F6およびO2を用いてシリコン窒化物層をパターン形成する。さらに、レジストマスクを除去し、第1トレンチ25および第2トレンチ50を、物質HBR+HF(パッド(埋込み)窒化物(Padoxid)およびパッド酸化物(Padnitrid)と呼ばれるパターン形成された酸化物層および窒化物層)を用いて、例えば深さ10μmにエッチングする。
次に、パッド酸化物を、例えばフッ化水素酸によって除去する。厚さ約20nmのヒ素ガラス層を、第1トレンチ25の中に堆積する。次に、PMMA(ポリメタクリル酸メチル)からなる厚さ約500nmの重合体(ポリマー)層(後にトレンチの中に埋設される)によって、トレンチを満たす。このヒ素ガラス層を、フッ化水素酸を用いてトレンチの上部領域から除去し、次に重合体を酸素プラズマを用いて全トレンチから除去する。n型ドーパントを、ヒ素ガラス層から基板に拡散し、トレンチキャパシタの外部電極に用いられる埋設された板を形成する。次に、ヒ素ガラス層を、フッ化水素酸によってトレンチから除去する。より大きな容量を得るために、このトレンチキャパシタを、下部領域が広がったビン形状のトレンチ(ビン形トレンチ(bottle shaped trench))の中に同様に形成してもよい。
【0043】
図3に、基板15に第1トレンチ25および第2トレンチ50を有する他の平面図を示す。第1トレンチ25は、外周部140を有している。
【0044】
図4に、切断線IVに沿って切断した断面図を示す。第1トレンチ25には下部領域30、中間領域40、および、上部領域45が含まれている。第1トレンチ25の下部領域35は、通常、第1トレンチの最も深い箇所から、中間領域40に配置された絶縁環125の一番下の縁まで延びている。また、中間領域の上には、後に垂直選択トランジスタが形成される上部領域45が形成されている。また、酸化シリコンと、窒化シリコンと、酸化シリコンとの積層からなる厚さ約3nmのキャパシタ誘電体202を、トレンチ25の下部領域35の中に形成する。次に、導電性トレンチ充填部130を、トレンチ25の下部領域35および中間領域40に堆積する。この導電性トレンチ充填部は、例えば多結晶シリコンを含んでおり、n型にドープされている。次に、導電性トレンチ充填部130を、トレンチ25に深さ約2nmで埋設する。これにより、トレンチ25の上部領域45は、導電性トレンチ充填部130から離れる。
【0045】
さらに、キャパシタ誘電体202を、上部領域45および中間領域40から引き離し、絶縁環125を、中間領域40および上部領域45に厚さ約20nmでTEOS(テトラエトキシシラン)堆積によって形成する。そして、異方性エッチングによって、絶縁環125を、初めに上部領域45および中間領域40中に管状のスペーサーとして形成する。異方性エッチングとには、エッチング剤としてCHF3および酸素を用い、例えば厚さ20nmのシリコン酸化物をエッチングする。次に、導電性トレンチ充填部130のさらに部分的な領域に、n型にドープされた多結晶シリコンを再び堆積する。この多結晶シリコンを、第1トレンチ25の中に約800nmの深さまで沈め、絶縁環125を、トレンチ25の上部領域45から引き離す。これにより、絶縁環125は、トレンチ25の中間領域40の中に形成された状態になる。
【0046】
次に、導電性トレンチ充填部130の上に、厚さ約40nmの絶縁層135を、いわゆるトレンチトップ酸化物(トレンチ上酸化物)(Trench-Top-Oxid)として形成する。この絶縁層135は、任意である。この絶縁効果は、後に形成される充填部155と絶縁層135との間のpn接合によって生じる。同じように、導電性トレンチ充填部とその次の層との間の絶縁には、後に形成されるゲート酸化物が適している。
【0047】
また、厚さ約20nmのドープされていない多結晶シリコン層を堆積する。堆積されたシリコン層から、異方性エッチングによって、環状シリコンスペーサー165を構成する。次に、注入角度を垂直方向から基板方向に傾けて注入することにより、管状シリコンスペーサーを片側にだけ注入できる。注入後、管状シリコンスペーサー165は、第1部分203および第2部分204を備えた状態になる。例えば、第1部分203にp型のドーパントを注入するか、または、第2部分204にn型のドーパントを注入する。
【0048】
次に、例えばシリコン酸化物からなる第1充填剤155を、TEOS堆積によって管状のシリコンスペーサー165の中に形成する。そして、この管状シリコンスペーサー165の選択的エッチングを行う。ここで、(第1部分203および第2部分204のドーピングに応じて、)第2部分204を除去する。例えば、第1部分203がp型にドープされており、第2部分204がそのままの場合、そのままの状態である第2部分204が、選択的エッチングによって除去される。一方、第2部分204がn型にドープされており、第1部分203がそのままの場合、n型にドープされた第2部分204を選択的エッチングによって除去し、そのままのドープされた第1部分203を残す。したがって、いずれの場合にも、第2部分204を除去する。このことを、例えば図7および図8に示す。
【0049】
図7に、第2部分204をすでに除去した平面図を示す。
【0050】
図8に、図7の切断線VIIIに沿って切断した断面図を示す。第2部分204はすでに除去されており、同様に、第1絶縁層135の一部分、および、第2部分204の下に配置されていた導電性トレンチ充填部130の一部分も除去されている。これに伴って、トレンチに窪み170が形成されている。この窪みは、第1トレンチ25の一部の領域にのみ配置される。
【0051】
図9に、図8の構造の製造方法を示す。図9は、図4に示した工程に続くものであり、基板15の平面図である。例えば、トレンチキャパシタ35を中に配置した第1トレンチ25は、回転対称とは異なるように形成されている。ここでは、トレンチの長さは約2Fであり、トレンチの幅は約1Fである。ただし、トレンチ25の寸法はこれらの値に限定されるものではない。
【0052】
図10に、図9の切断線Xに沿って切断した断面図を示す。図10では、図4とは逆に、第2方向Yに沿って切断されている。
【0053】
図11に、第1マスク層145を堆積した、基板15の平面図を示す。
【0054】
図12に、図11の切断線XIIに沿って切断した断面図を示す。第1マスク層145を、自己整合的なマスク構造として例えばアモルファスシリコン(非晶質シリコン)から形成する。この目的のために、PVD(物理的気相成長)法を、堆積方向を垂直方向から基板方向に傾けて用いる。これにより、第1マスク層を第1絶縁層135の第1部分の上に形成し、第1絶縁層135の第2部分をそのままにしておける。この堆積中に、マスク層205をシリコン窒化物層201の上に形成する。
【0055】
本発明には、3つの異なるPVD法を使用できる。第1に、いわゆるコリメートPVD(collimated PVD)を用いることができる。この方法は、例えばチタンまたは窒化チタンからの拡散障壁の形成に用いられ、「PowellおよびRossnagel、”薄膜”、Academic Press、ISBN: 0-12-533026-X、1999年、p.191〜195」に開示されている。アモルファスシリコン(非晶質シリコン)をスパッタ(Sputtern)することにも適しているシリコンターゲット(Silizium-Target)を使用する。さらに、コリメータは、開口部と長さとのアスペクト比が1〜5の大きさであることが必要である。これにより、堆積された粒子の角度分布は、堆積方向から最大で5°ずれる。この目的のために、例えばアスペクト比が1〜1.5である通常のコリメータを、アスペクト比を0.2よりも小さく変更できる。
【0056】
小さな角度分布で指向性堆積を行う第2方法は、いわゆるロングスローPVD(Long Throw PVD)である。この方法については、「PowellおよびPossnagel、”薄膜”、ISBN: 0-12-533026-X、1999年、195〜213ページ)」に開示されている。さらに、「Butler他、”ロングスローおよび電離PVD(Long throw and ionized PVD)”、半導体技術(Solid state technology)、ISSN0038-111X、p.183〜190」にも公開されている。この目的のために、同様にシリコンターゲット(Silizium-Target)を使用するが、スパッタ標的(Sputter-Target)とウェハー(基板)表面との間隔は著しく開けられる。堆積された粒子の角度分布の、堆積方向に対するずれを最大で5°に制限するために、この間隔は、例えば2mかあるいはそれ以上である必要がある。標準的な方法において用いられる間隔は、通常、約0.5mである。
【0057】
堆積のための第3の方法は、いわゆるI−PVD(電離物理的気相成長法)である。この方法でも同様に、シリコン標的を使用する。通常のPVD法とは異なって、I−PVDでは、堆積される粒子の約80%が電離されている。さらに、高周波数プラズマの領域と基板の表面との間に、堆積された粒子を透過する格子電極を挿入すると、同様に、堆積された粒子の角度分布を、堆積方向から5°よりも少なくずらすことができる。格子電極としては、例えば穴または金網を備えた板が適している。また、格子の幅は、10μm〜1mmであればよく、好ましくは100μmである。この格子電極に、例えば20V〜200Vのバイアス電圧を印加する。これにより、堆積されるイオンを、基板の方向に加速して、それに応じて角度分布を小さくする。標準的な方法では、バイアス電圧を通常ウェハーに直接印加する。
【0058】
これら3つの方法ではいずれも、基板を、堆積方向に対して適切に傾けることができる必要がある。これにより、第1トレンチ25の遮蔽効果によって、第1マスク層145を、自己整合的に片側だけ第1絶縁層135上の一方の側面に形成する。適切な傾斜角度は、底面に第1マスク層145が形成されるトレンチのアスペクト比に応じて決まる。トレンチの深さ対トレンチの直径のアスペクト比(AV)が約5であるトレンチには、4°〜8°の傾斜角度が適しており、傾斜角度が6であることが好ましい。一般的には、傾斜角度は、およそarctan(逆正接関数)(1/(2AV))である必要がある。
【0059】
第1マスク層145を形成するための本発明の3つの変型例を用いて、アモルファスシリコンからなるこの第1マスク層145を、くさび形の形状に、第1絶縁層135の上に形成する。
【0060】
図13に、基板15の平面図を示す。
【0061】
図14に、図13の切断線XIVに沿って切断された断面図を示す。第1マスク層145は、第1絶縁層135をパターン形成する間、エッチングマスクとして用いられてきた。これにより、もともとあった第1絶縁層135の一部および導電性トレンチ充填部130の一部が取り去られた窪み170が形成される。図14は、構造的には図8に相当するが、図8は、詳細には、管状シリコンスペーサー165からなる第1部分203および充填材155の存在において、図14と異なっている。次に、当初の図8との類似点をさらに大きくするプロセス工程を実行する。これにより、その後のパターン形成およびさらなる処理が、両実施例について同じであるとみなされる起点(Ausgangspunkt)に達する。
【0062】
図15に、第2絶縁層150が、厚さ約0.25Fの一様な層として、TEOS堆積によって堆積された、基板15の平面図を示す。次に、トレンチを、例えばアモルファスシリコンからなる第1充填剤155によって、充填する。
【0063】
図16に、図15の切断線XVIに沿って切断した断面図を示す。ここでは、窪み170に、同様に、第2絶縁層150が充填されている。
【0064】
次の方法工程を、両方の実施例に合うように実施する。硬質マスク206を、第1方向Xに帯状に、第1トレンチ25および第2トレンチ50の上に配置する。硬質マスク206は、活性領域65をパターン形成するのに役立つ。
【0065】
図18に、図17の切断線XVIIIに沿って切断された断面図を示す。例えば、硬質マスク206の幅は、0.8Fであり、互いの間隔は、約1.2Fである。
【0066】
図19に、硬質マスク206を用いてパターン形成された基板15の平面図を示す。ここでは、第1トレンチ25および第2トレンチ50の側方近傍に第1縦トレンチ55が形成されており、トレンチ25および50の反対側には第2縦トレンチ60が形成されている。また、活性領域65が、第1縦トレンチ55と、第2縦トレンチ60と、第1トレンチ25と、第2トレンチ50との間に形成されている。
【0067】
図20に、図19の切断線XXに沿って切断した断面図を示す。第1縦トレンチ55および第2縦トレンチ60には、第2充填剤207が充填されている。第2充填剤207は、例えばシリコン酸化物である。
【0068】
図21では、第2充填剤207が、第1縦トレンチ55および第2縦トレンチ60に部分的に埋設されている。この結果、第1縦トレンチ55の底部および第2縦トレンチ60の底部には、第2充填剤207の一部分が残っている。
【0069】
図22に、図21の切断線XXIIに沿って切断した断面図を示す。この図に、第2充填剤207の埋設状態を示す。
【0070】
図23に、基板15の平面図を示す。第1縦トレンチ55の中には、第1スペーサーワード線70が形成されており、第2縦トレンチ60の中には第2スペーサーワード線75が形成されている。
【0071】
図24に、図23の切断線XXIVに沿って切断した断面図を示す。図22の状態から始めて、まず、犠牲酸化物(Opferoxid)を形成し、活性領域を洗浄するためにこの層を除去する。次に、活性領域65の側壁にゲート酸化物を形成する。ゲート酸化物は、酸素を含んだ雰囲気中において熱によって成長させることができ、また、堆積工程を用いて(例えばCVD工程)形成することもできる。第1縦トレンチ55の中のゲート酸化物上に、第1スペーサーワード線70を、例えば厚さ0.4Fで形成する。第1スペーサーワード線は、例えば、多結晶シリコンおよびタングステンからなる。第1スペーサーワード線70を、例えば、多結晶シリコンおよびタングステンを一様に堆積し、その後、異方性エッチバックを行うことにより、第2スペーサーワード線75と同時に形成する。これにより、第1スペーサーワード線70および第2スペーサーワード線75を、スペーサーとして形成する。次に、例えば、垂直方向から基板方向に対して+45°および−45°の傾斜角、および、約5キロ電子ボルトの加速電圧でドレインドープ領域95を注入する。
【0072】
図25に、基板15の平面図を示す。ここでは、第2絶縁層150の代わりに、第1スペーサーワード線70と第2スペーサーワード線75との間に、導電性接続板80が形成されている。例えば、第1トレンチ25の中には、第1導電性接続板115が形成されており、第1充填剤155の反対側に第2導電性接続板120が形成されている。これらの導電性接続板およびスペーサーワード線は、活性領域65を取り囲んでおり、活性領域65の中に配置された選択トランジスタ用にゲート電極を構成している。
【0073】
図26に、図25の切断線XXVIに沿って切断した断面図を示す。第1縦トレンチ55および第2縦トレンチ60は、第3充填剤208で埋められている。この第3充填剤208は、例えば、HDPCVD工程(高密度プラズマ)を用いてシリコン酸化物から形成されている。
【0074】
図27に、基板15の他の平面図を示す。
【0075】
図28に、図27の切断線XXVIIIに沿って切断した断面図を示す。第1接続板115および第2接続板120が、トレンチ25の中に配置されている。垂直選択トランジスタ85のチャネル100が、トレンチ25の側壁に配置されている。ソースドープ領域90は、基板15中の埋没帯209の横に配置されている。ドレインドープ領域95は、基板表面20に配置されており、ビット線105に接続されている。このように、半導体メモリーセル10は、トレンチキャパシタ30および垂直選択トランジスタ85を含んでいる。この半導体メモリーセル10は、隣接する半導体メモリーセルと共に、半導体メモリー5を構成する。
【0076】
第2接続板120は、基板15の深くまで形成されている。したがって、第2接続板120の導電性によって、隣接する活性領域65すなわち隣接する半導体メモリーセルをよりよく遮蔽することができる。
【図面の簡単な説明】
【0077】
【図1】トレンチが配置された基板を示す平面図である。
【図2】図1を切断線IIに沿って切断した断面図である。
【図3】図1に係る基板を示す平面図である。
【図4】図3の切断線IVに沿って切断した基板の断面図である。
【図5】管状のシリコンスペーサーが第1トレンチの中に配置されている、図3に係る基板を示す平面図である。
【図6】図5の切断線VIに沿って切断した断面図である。
【図7】図5に係る平面図である。
【図8】図7の切断線VIIIに沿って切断した断面図であり、様々にドープされた管状のシリコンスペーサーを部分的に選択的除去した図である。
【図9】図7に係る基板を示す図である。
【図10】図9の切断線Xに沿って切断した断面図である。
【図11】図3の変型例に係る基板を示す平面図である。
【図12】図11の切断線XIIに沿って切断した断面図である。
【図13】図11に係る基板を示す平面図である。
【図14】図13の切断線XIVに沿って切断した基板を示す断面図である。
【図15】図13に係る基板を示す平面図であり、トレンチの中に他の層が形成されている図である。
【図16】図15の切断線XVIに係る断面図である。
【図17】図15に係る基板を示す平面図であり、マスクが配置されている図である。
【図18】図17の切断線XVIIIに係る断面図である。
【図19】図17に基づく平面図であり、図17に配置されたマスクを用いてエッチングが行われた図である。
【図20】図19の切断線XXに沿って切断した断面図である。
【図21】図19に基づく平面図である。
【図22】図21の切断線XXIIに沿って切断した断面図である。
【図23】図21に係る基板を示す平面図であり、スペーサーワード線が配置されている図である。
【図24】図23の切断線XXIVに沿って切断した断面図である。
【図25】図23に基づく平面図である。
【図26】図25の切断線XXVIに沿って切断した断面図である。
【図27】図25に基づく平面図である。
【図28】図27の切断線XXVIIIに沿って切断した断面図である。
Claims (15)
- 半導体メモリーセル(10)を備えた半導体メモリー(5)であって、
基板表面(20)を有する基板(15)と、
基板(15)の中に配置されており、下部領域(35)、中間領域(40)、および、上部領域(45)を有し、内部にトレンチキャパシタ(30)が形成されている、第1トレンチ(25)と、
第1方向(X)、および、第1方向(X)に交差する第2方向(Y)と、
基板(50)の中に、第1トレンチ(25)と第1方向(X)に並ぶように配置されており、第1トレンチ(25)と同様に、内部にトレンチキャパシタ(30)が形成されている、第2トレンチ(50)と、
互いにほぼ平行に配置され、第1方向(X)に延びている、第1縦トレンチ(55)および第2縦トレンチ(60)と、
第1縦トレンチ(55)と、第2縦トレンチ(60)と、第1トレンチ(25)と、第2トレンチ(50)との間に配置されている活性領域(65)と、
第1縦トレンチ(55)の中で、活性領域(65)の側面に配置されている、第1スペーサーワード線(70)と、
第2縦トレンチ(60)の中で、活性領域(65)の側面に配置されている、第2スペーサーワード線(75)と、
第1トレンチ(25)または第2トレンチ(50)の上部領域(45)に、第1スペーサーワード線(70)と第2スペーサーワード線(75)との接続部として配置されている、導電性接続板(80)と、
ソースドープ領域(90)、ドレインドープ領域(95)、および、チャネル(100)を備えた、垂直選択トランジスタ(85)とを含み、
第1縦トレンチ(55)が、第1トレンチ(25)および第2トレンチ(50)に隣接し、
第2縦トレンチ(60)が、第1トレンチ(25)および第2トレンチ(50)を挟んで第1縦トレンチの向かい側で、第1トレンチ(25)および第2トレンチ(25)に隣接しており、
チャネル(100)が、活性領域(65)内における、ソースドープ領域(90)とドレインドープ領域(95)との間に配置され、
ソースドープ領域(90)がトレンチキャパシタ(30)に接続され、
ドレインドープ領域(95)が、基板(15)上に第1スペーサーワード線(70)と交差するように配置されているビット線(105)に接続されている、半導体メモリーにおいて、
第1スペーサーワード線(70)の延びる方向における接続板(80)の厚さ(110)が、第1スペーサーワード線(70)の延びる方向における第1トレンチ(25)の幅の、半分よりも小さいことを特徴とする、半導体メモリー。 - 第1トレンチ(25)の中に第1接続板(115)および第2接続板(120)が配置されており、
第1接続板(115)は、活性領域(65)に隣接しており、
第2接続板(120)は、第1トレンチ(25)の上部領域(45)における第1接続板(115)と反対側の、第1トレンチ(25)の側壁に配置されていることを特徴とする、請求項1に記載の半導体メモリー。 - 活性領域(65)が、スペーサーワード線と接続板とからなるゲート電極によって、取り囲まれていることを特徴とする、請求項1または2に記載の半導体メモリー。
- 2つの活性領域(65)間に、1つの接続板(115)が配置されていることを特徴とする、請求項1〜3のいずれか1項に記載の半導体メモリー。
- 基板表面(20)から、第1トレンチ(25)の中に、第1接続板(115)よりも深く延びている、第2接続板(120)を備えていることを特徴とする、請求項2に記載の半導体メモリー。
- トレンチ(25)の中間領域(40)における側壁に沿って、絶縁環(125)が配置されていることを特徴とする、請求項1〜5のいずれか1項に記載の半導体メモリー。
- トレンチキャパシタ(30)の内部キャパシタ電極として、導電性トレンチ充填部(130)が、トレンチ(25)の下部領域(35)および中間領域(40)に配置されていることを特徴とする、請求項1〜6のいずれか1項に記載の半導体メモリー。
- 導電性トレンチ充填部(130)上に、絶縁層(135)が配置されており、
上記絶縁層(135)は、第1接続板(115)から第2接続板(120)まで延び、第2接続板(120)に接したところで曲がっており、第1接続板(115)よりも広い範囲で第2接続板(120)を覆っていることを特徴とする、請求項7に記載の半導体メモリー。 - 絶縁環(125)は、第1トレンチ(25)の外周部(140)に沿っており、基板表面(20)に対してほぼ一様の間隔を有することを特徴とする、請求項6〜8のいずれか1項に記載の半導体メモリー。
- 半導体メモリーの製造方法であって、
第1方向(X)と、第1方向(X)に交差する第2方向(Y)とを有する基板表面(20)を備えた基板(15)を形成する工程と、
基板(15)の中に、下部領域(35)、中間領域(40)、および、上部領域(45)を有する第1トレンチ(25)を形成する工程と、
基板(15)の中に、第1トレンチ(25)と第1方向(X)に並ぶように、第2トレンチ(50)を形成する工程と、
第1方向(X)に沿って互いにほぼ平行に延びるように、第1縦トレンチ(55)および第2縦トレンチ(60)を形成する工程であって、第1縦トレンチ(55)が第1トレンチ(25)および第2トレンチ(50)に隣接し、第2縦トレンチ(60)が、第1トレンチ(25)および第2トレンチ(50)を挟んで第1縦トレンチの向かい側で、第1トレンチ(25)および第2トレンチ(25)に隣接し、第1縦トレンチ(55)と、第2縦トレンチ(60)と、第1トレンチ(25)と、第2トレンチ(50)との間に、活性領域を形成するように第1縦トレンチ(55)および第2縦トレンチ(60)を形成する工程と、
第1縦トレンチ(55)の中における活性領域(65)の側面に第1スペーサーワード線(70)を形成する工程と、
第2縦トレンチ(60)の中における、第1スペーサーワード線(70)とは反対側の、活性領域(65)の側壁に、第2スペーサーワード線(75)を形成する工程と、
第1トレンチ(25)または第2トレンチ(50)の上部領域(45)における、第1スペーサーワード線(70)と第2スペーサーワード線(75)との間に、導電性接続板(80)を形成し、第1スペーサーワード線(70)を第2スペーサーワード線(75)に接続する工程と、
第1トレンチ(25)中にトレンチキャパシタ(30)を形成する工程と、
ソースドープ領域(90)、ドレインドープ領域(95)、および、チャネル(100)を含む、垂直選択トランジスタ(85)を形成する工程であって、チャネル(100)を、活性領域(65)のソースドープ領域(90)とドレインドープ領域(95)との間に形成し、ソースドープ領域(90)をトレンチキャパシタ(30)に接続し、ドレインドープ領域(95)を、基板(15)上に第1スペーサーワード線(70)と交差するように形成したビット線(105)に接続する工程とを含む製造方法において、
第1スペーサーワード線(70)の延びる方向における接続板(80)の厚さ(110)を、第1スペーサーワード線(70)の延びる方向における第1トレンチ(25)の幅の半分よりも薄く形成することを特徴とする、製造方法。 - 導電性トレンチ充填部(130)を、内部キャパシタ電極として、トレンチ(25)の下部領域(35)に充填することを特徴とする、請求項10に記載の製造方法。
- 第1トレンチ(25)の中間領域(40)における第1トレンチ(25)の側壁に沿って絶縁環(125)を形成した後、導電性トレンチ充填部(130)を第1トレンチ(25)の中間領域(40)に充填することを特徴とする、請求項11に記載の製造方法。
- 導電性トレンチ充填部(130)に沿って、第1絶縁層(135)を配置することを特徴とする、請求項12に記載の製造方法。
- 第1マスク層(145)を、第1トレンチ(25)における導電性トレンチ充填部(130)の上に、導電性トレンチ充填部(130)の一部が当該第1マスク層(145)によって覆われ、一部が覆われないように、基板表面(20)に垂直な垂線に対して傾いた角度で指向性堆積し、
第1マスク層(145)によって覆われた導電性トレンチ充填部(130)をエッチングし、さらに、導電性トレンチ充填部(130)の一部分を除去し、
第1トレンチ(25)に第2絶縁層(150)を一様に堆積し、第1トレンチ(25)に第1充填剤(155)を充填することを特徴とする、請求項12または13に記載の製造方法。 - シリコン層(160)を第1トレンチ(25)に一様に堆積し、エッチバックすることにより、管状シリコンスペーサーを、導電性トレンチ充填部(130)の上に形成し、
シリコンスペーサー(165)の一方の側面がドープされ、他方の側面がほぼそのまま残るように、基板(15)を注入方向に対して傾ける指向性注入によって、シリコンスペーサー(165)の片側をドープし、
シリコンスペーサー(165)を、そのドーパント濃度に応じて選択的にエッチングし、導電性トレンチ充填部(130)から部分的に除去し、
露出した導電性トレンチ充填部(130)をエッチングすることにより、第1トレンチ(25)に窪み(170)を形成することを特徴とする、請求項12または13に記載の製造方法。
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