EP1190454A1 - Procede de fabrication d'un dispositif semiconducteur comprenant un empilement forme alternativement de couches de silicium et de couches de materiau dielectrique - Google Patents

Procede de fabrication d'un dispositif semiconducteur comprenant un empilement forme alternativement de couches de silicium et de couches de materiau dielectrique

Info

Publication number
EP1190454A1
EP1190454A1 EP00946029A EP00946029A EP1190454A1 EP 1190454 A1 EP1190454 A1 EP 1190454A1 EP 00946029 A EP00946029 A EP 00946029A EP 00946029 A EP00946029 A EP 00946029A EP 1190454 A1 EP1190454 A1 EP 1190454A1
Authority
EP
European Patent Office
Prior art keywords
silicon
layer
germanium
sige
stack
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP00946029A
Other languages
German (de)
English (en)
Inventor
Thomas Skotnicki
Malgorzata Jurczak
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Orange SA
Original Assignee
France Telecom SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by France Telecom SA filed Critical France Telecom SA
Publication of EP1190454A1 publication Critical patent/EP1190454A1/fr
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors

Definitions

  • a method of manufacturing a semiconductor device comprising a stack formed alternately of layers of silicon and layers of dielectric material.
  • the present invention relates to a method for manufacturing a semiconductor device comprising a stack formed alternately of layers of silicon and layers of dielectric material. It finds a particularly interesting application in applications such as the ultimate CMOS, the integration of logic functions in a single structure, the memories, the GAA transistor (garlic around), the sensors, etc.
  • MOSFETs of silicon on insulator (SOI) architecture One of the limiting factors of conventional solid architecture MOSFETs is the substrate effect which affects the performance of the transistor. This drawback is avoided in MOSFETs of silicon on insulator (SOI) architecture by separating the thin silicon film from the substrate by a buried layer of silicon oxide.
  • SOI silicon on insulator
  • ultrathin SOI architecture MOSFETs suffer from high source / drain resistance (S / D) due to shallow junctions limited by the thickness of the silicon layer and poor thermal conductivity.
  • S / D source / drain resistance
  • the cost of manufacturing SOI architectural substrates is high, which has limited their introduction to the market.
  • Transistors of so-called "SON" architecture silicon on nothing
  • SON silicon on nothing
  • FIG. 1 a SON architecture transistor comprising a silicon substrate 1 having an upper surface coated with a thin layer of gate dielectric 4 and in which source and drain regions 5 and 6 are formed defining between them a channel region la, a gate 7 on the upper surface of the body au- above the channel region la.
  • This transistor further comprises in the channel region 1a between the source and drain regions 5 and 6 a continuous insulating cavity 2 delimiting with the source and drain regions 5 and 6 a thin layer of silicon 3 situated above of the insulating cavity 2.
  • the grid 7 is flanked by spacers 8 and 9. Contacts 10, 1 1 are provided on the source and drain regions 5, 6.
  • the present invention aims to provide a method for realize a basic semiconductor device from which the above described transistor can be developed.
  • the present invention also aims to provide a method for achieving ultimate CMOS, the integration of logic functions in a single structure, memories, GAA transistors (garlic around), sensors, etc., in which the substrate effect is eliminated or at least reduced without increasing the series resistances of the source and drain regions, which have better heat dissipation than SOI architecture devices and whose manufacturing cost is lower than those of architecture SOI.
  • the invention therefore proposes a method for manufacturing a semiconductor device comprising the following steps: a) forming on a main surface of a silicon substrate a stack comprising at least a first and a second successive set, each consisting, with reference to the substrate, of a lower thin layer of germanium or an alloy of germanium and silicon SiGe and of an upper thin layer of silicon; b) the formation on the upper thin layer of silicon of the second set of a thin layer of silicon dioxide such that this layer maintains the layers of the stack, at least on two lateral sides of the stack; c) the formation on the thin layer of silicon dioxide of a hard mask so as to form on opposite sides of two opposite sides of the hard mask two opposite distinct zones; d) the engraving, in the two opposite opposite zones, of the thin layer of silicon dioxide, the upper layer of silicon and at least part of the lower layer of germanium or SiGe of the second set; e) selective lateral etching of the lower germanium or SiGe layer of the second set to form a tunnel; f) fill
  • alloys of germanium and silicon (SiGe) suitable for the present invention mention may be made of the alloys of formulas Si l ⁇ Ge ⁇ (0 ⁇ x ⁇ 1) and S ⁇ Ge ⁇ (0 ⁇ x ⁇ 0.95; 0 ⁇ y ⁇ 0.05).
  • the hard mask it is possible to use any conventional material having an etching selectivity with respect to silicon, germanium and / or SiGe.
  • the etching of the opposite distinct zones of steps d) and g) is advantageously carried out by plasma etching as is conventional in technology.
  • the etching of the germanium or SiGe layers of steps e) and h) can be done by an anisotropic plasma etching which is selective with respect to silicon and the dielectric material or also by selective chemical attack by means of an oxidizing solution such as this is well known.
  • the tunnels thus formed in place of the germanium or SiGe layers are filled during steps f) and i) with a solid dielectric material such as, for example, silicon dioxide Si0 2 or Ta2 ⁇ 5 .
  • the filling with Si0 2 can be done by thermal oxidation.
  • the present invention also relates to a semiconductor device comprising a silicon body on a part of which is formed a stack of successive layers of dielectric material and silicon.
  • the layer of dielectric material of the stack immediately adjacent to the silicon body is air.
  • the upper layers are advantageously held by the last layer of silicon dioxide extending on two opposite lateral sides beyond the stack.
  • FIGS. 2a to 2h are side sections illustrating the different steps of the manufacturing process of the invention
  • Figure 3 is a sectional view along a sectional plane perpendicular to the sectional plane of Figures 2a to 2h, of an embodiment of a semiconductor device according to the invention.
  • FIG. 2a shows a silicon substrate 12, the upper part of which is surrounded by an isolation box 13 of cylindrical shape with rectangular section.
  • a first assembly is formed, composed of a lower layer of an alloy of silicon and germanium SiGe 14 and an upper layer of silicon 15.
  • a second set also composed of a lower layer of SiGe 16 and an upper layer of silicon 17.
  • the silicon layers 15, 17 and of SiGe 14, 16 of the two sets are formed by selective epitaxy so as to transfer the mesh continuity from the silicon substrate 12 to the consecutive silicon layers 15, 17 and SiGe 14, 16 Stacking as well formed completely covers the upper surface of the silicon substrate 12.
  • the next step consists first of growing a thin layer of silicon dioxide 18 on the upper layer of silicon 17 of the second set.
  • a thin layer of silicon dioxide 18 on the upper layer of silicon 17 of the second set.
  • the thin layer of silicon dioxide 18 does not cover the isolation box 13.
  • the thin layer of silicon dioxide 18 extends as far as the isolation box 13 according to the other two secondary lateral sides of the stack.
  • the two secondary lateral sides are in a direction perpendicular to the two primary lateral sides A and A ′, that is to say perpendicular to the plane of the section.
  • a hard mask 19 is formed which also extends on the two secondary lateral sides of the stack.
  • the hard mask 19 can be produced by any type of material having an etching selectivity with respect to silicon and the SiGe alloy.
  • the hard mask 19 can be replaced by a poly-silicon grid covered with a thin layer of said hard mask. This material can for example be a layer of silicon oxynitride as is well known.
  • the next step is to remove the bottom layer of SiGe
  • an anisotropic plasma etching is carried out so as to create a tunnel delimited above by the upper layer of silicon 17 of the second set and below by the upper layer 15 of the first set. It is also possible to carry out a selective chemical etching of the SiGe layer for example by means of a conventional oxidizing solution.
  • the upper layer of silicon 17 of the second set does not collapse on the upper layer of silicon 15 of the first set because it is held by the layer of silicon dioxide 18 and the hard mask 19 which extend as far as the portions of isolation box 13 located on the two secondary lateral sides.
  • FIG. 2d shows the tunnel formed between the layers of silicon 15 and 17.
  • the first tunnel is then filled with a dielectric such as silicon dioxide 20 by thermal oxidation.
  • a new etching operation is then carried out on two opposite lateral sides of the hard mask so as to eliminate, any deposit of the silicon dioxide 20 used to fill the first tunnel, the upper silicon layer 15 of the first set, and a part top of the bottom layer SiGe 14 of the first set as seen in Figure 2f.
  • the etching step is repeated using anisotropic plasma, making it possible to eliminate the bottom layer SiGe 14 from the first set.
  • the layers above the tunnel are then maintained by the layer of silicon dioxide 18 and the hard mask 19 at the level of the two secondary lateral sides resting on two lateral portions of the isolation box 13.
  • Figure 2h therefore shows the final semiconductor device.
  • FIG. 3 shows such a device with a sectional view along a plane perpendicular to the cutting plane of the previous figures.
  • the semiconductor device thus described comprises several layers stacked on the upper surface of a silicon substrate and can advantageously serve as the basic device for the production of new semiconductor components.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

L'invention concerne un procédé de fabrication d'un dispositif semi-conducteur constitué d'un substrat de silicium sur lequel est formé un empilement de couches. L'empilement comprend au moins un premier et un second ensembles successifs, chacun constitué, en référence au substrat, d'une couche mince inférieure de SiGe et d'une couche mince supérieure de silicium. On forme sur la couche mince supérieure de silicium du second ensemble une mince couche de dioxyde de silicium (18) telle que cette couche assure un maintien des couches de l'empilement, au moins sur deux côtés latéraux opposés de l'empilement. On effectue ensuite successivement une gravure latérale sélective des couches SiGe pour former des tunnels que l'on remplit d'un matériau diélectrique.

Description

Procédé de fabrication d'un dispositif semi-conducteur comprenant un empilement formé alternativement de couches de silicium et de couches de matériau diélectrique.
La présente invention concerne un procédé de fabrication d'un dispositif semi-conducteur comprenant un empilement formé alternativement de couches de silicium et de couches de matériau diélectrique. Elle trouve une application particulièrement intéressante dans les applications telles que le CMOS ultime, l'intégration de fonctions logiques en une seule structure, les mémoires, le transistor GAA (gâte ail around), les capteurs, etc..
Un des facteurs limitatifs des MOSFETs d'architecture massive classiques est l'effet de substrat qui nuit aux performances du transistor. Cet inconvénient est évité dans les MOSFETs d'architecture silicium sur isolant (SOI) en séparant le mince film de silicium du substrat par une couche enterrée d'oxyde de silicium.
L'élimination de l'effet de substrat dans les MOSFETs d'architecture SOI à film mince totalement appauvri résulte en un accroissement du courant de drain.
Cependant, les MOSFETs d'architecture SOI ultramince souffrent d'une résistance source/drain (S/D) élevée du fait de jonctions peu profondes limitées par l'épaisseur de la couche de silicium et d'une mauvaise conductivité thermique. En outre, le coût de fabrication des substrats d'architecture SOI est élevé, ce qui a limité leur introduction sur le marché.
Les transistors d'architecture dite "SON" (silicon on nothing) combinant les avantages des architectures massives et silicium sur isolant
(SOI) permettent de remédier à ces inconvénients. On voit sur la figure 1 un transistor d'architecture SON comprenant un substrat de silicium 1 ayant une surface supérieure revêtue d'une mince couche de diélectrique de grille 4 et dans lequel sont formées des régions de source et de drain 5 et 6 définissant entre elles une région de canal la, une grille 7 sur la surface supérieure du corps au-dessus de la région de canal la. Ce transistor comprend en outre dans la région de canal 1 a entre les régions de source et de drain 5 et 6 une cavité isolante 2 continue délimitant avec les régions de source et de drain 5 et 6 une mince couche de silicium 3 située au-dessus de la cavité isolante 2. La grille 7 est flanquée d'espaceurs 8 et 9. Des contacts 10, 1 1 sont prévus sur les régions de source et de drain 5, 6. La présente invention a pour but de fournir un procédé permettant de réaliser un dispositif semi-conducteur de base à partir duquel le transistor ci-dessus décrit peut être élaboré.
La présente invention a également pour but de fournir un procédé permettant de réaliser des CMOS ultimes, l'intégration de fonctions logiques en une seule structure, des mémoires, des transistors GAA (gâte ail around), des capteurs, etc., dans lesquels l'effet de substrat est supprimé ou au moins réduit sans accroissement des résistances séries des régions de source et de drain, qui présentent une meilleure dissipation de chaleur que les dispositifs d'architecture SOI et dont le coût de fabrication est inférieur à ceux d'architecture SOI.
L'invention propose donc un procédé de fabrication d'un dispositif semi-conducteur comprenant les étapes suivantes : a) la formation sur une surface principale d'un substrat de silicium d'un empilement comprenant au moins un premier et un second ensembles successifs, chacun constitué, en référence au substrat, d'une couche mince inférieure en germanium ou un alliage de germanium et de silicium SiGe et d'une couche mince supérieure de silicium; b) la formation sur la couche mince supérieure de silicium du second ensemble d'une mince couche de dioxyde de silicium telle que cette couche assure un maintien des couches de l'empilement, au moins sur deux côtés latéraux de l'empilement; c) la formation sur la mince couche de dioxyde de silicium d'un masque dur de manière à former de part et d'autre de deux côtés opposés du masque dur deux zones distinctes opposées; d) la gravure, dans les deux zones distinctes opposées, de la mince couche de dioxyde de silicium, de la couche supérieure de silicium et au moins d'une partie de la couche inférieure de germanium ou de SiGe du second ensemble; e) la gravure latérale sélective de la couche inférieure de germanium ou de SiGe du second ensemble pour former un tunnel; f) le remplissage du tunnel du second ensemble avec un matériau diélectrique solide; g) la gravure, dans les deux zones distinctes opposées, de la couche supérieure de silicium et au moins d'une partie de la couche inférieure de germanium ou de SiGe du premier ensemble; h) la gravure latérale sélective de la couche inférieure de germanium ou de SiGe du premier ensemble pour former un tunnel; et éventuellement i) le remplissage du tunnel du premier ensemble avec un matériau diélectrique solide.
Parmi les alliages de germanium et de silicium (SiGe) convenant pour la présente invention, on peut citer les alliages de formules Sil χGeχ (0 < x < 1) et S^ Ge^ (0< x < 0,95 ; 0< y < 0,05).
Pour former le masque dur on peut utiliser tout matériau classique présentant une sélectivité de gravure par rapport au silicium, au germanium et/ou au SiGe.
La gravure des zones distinctes opposées des étapes d) et g) est avantageusement effectuée par gravure par plasma comme cela est classique dans la technologie. La gravure des couches de germanium ou de SiGe des étapes e) et h) peut se faire par une gravure par plasma anisotrope qui est sélective par rapport au silicium et au matériau diélectrique ou encore par attaque chimique sélective au moyen d'une solution oxydante comme cela est bien connu. Les tunnels ainsi formés à la place des couches de germanium ou de SiGe, sont remplis au cours des étapes f) et i) avec un matériau diélectrique solide tel que par exemple du dioxyde de silicium Si02 ou Ta2θ5. En particulier, le remplissage avec Si02 peut se faire par oxydation thermique. Toutefois, on peut ne pas remplir le tunnel du premier ensemble avec un matériau diélectrique solide et donc utiliser l'air comme matériau diélectrique pour ce tunnel sans nuire à l'intégrité physique du dispositif semi-conducteur réalisé.
La présente invention a également pour objet un dispositif semiconducteur comprenant un corps de silicium sur une partie duquel est formé un empilement de couches successives de matériau diélectrique et de silicium.
Selon une variante avantageuse de l'invention, la couche de matériau diélectrique de l'empilement immédiatement adjacente au corps de silicium est l'air. Les couches supérieures sont avantageusement maintenues par la dernière couche de dioxyde de silicium s'étendant sur deux côtés latéraux opposés au-delà de l'empilement.
D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée d'un mode de mise en oeuvre nullement limitatif, et des dessins annexés, sur lesquels : les figures 2a à 2h sont des coupes latérales illustrant les différentes étapes du procédé de fabrication de l'invention; la figure 3 est une vue en coupe suivant un plan de coupe perpendiculaire au plan de coupe des figures 2a à 2h, d'une réalisation d'un dispositif semi-conducteur selon l'invention.
Bien que l'invention n'y soit pas limitée, on va maintenant décrire le procédé de fabrication d'un dispositif semi-conducteur à deux niveaux. Le procédé selon l'invention peut aisément s'appliquer à des dispositifs semi-conducteurs comportant plus de deux niveaux.
La figure 2a montre un substrat de silicium 12 dont la partie supérieure est entourée par un caisson d'isolement 13 de forme cylindrique à section rectangulaire. Sur la surface supérieure du substrat de silicium 12 délimitée par le caisson d'isolement 13, on forme un premier ensemble composé d'une couche inférieure d'un alliage de silicium et de germanium SiGe 14 et d'une couche supérieure de silicium 15. On forme ensuite sur le premier ensemble, un second ensemble composé également d'une couche inférieure de SiGe 16 et d'une couche supérieure de silicium 17.
Les couches de silicium 15, 17 et de SiGe 14, 16 des deux ensembles sont formées par épitaxie sélective de façon à assurer un transfert de la continuité de mailles du substrat de silicium 12 vers les couches consécutives silicium 15, 17 et SiGe 14, 16. L'empilement ainsi formé recouvre complètement la surface supérieure du substrat de silicium 12.
Comme le montre la figure 2a, l'étape suivante consiste d'abord en la croissance d'une couche mince de dioxyde de silicium 18 sur la couche supérieure de silicium 17 du second ensemble. Sur deux côtés latéraux primaires A et A' de l'empilement constitué par les couches 14,
15, 16 et 17, la couche mince du dioxyde de silicium 18 ne recouvre pas le caisson d'isolement 13. Par contre, la couche mince de dioxyde de silicium 18 s'étend jusque sur le caisson d'isolement 13 suivant les deux autres côtés latéraux secondaires de l'empilement. Sur les figures 2a à 2h, les deux côtés latéraux secondaires sont suivant une direction perpendiculaire aux deux côtés latéraux primaires A et A', c'est-à-dire perpendiculaire au plan de la coupe.
Ensuite, comme le montre la figure 2b, sur une partie centrale de la couche mince de dioxyde de silicium 18, on forme un masque dur 19 s'étendant également sur les deux côtés latéraux secondaires de l'empilement. Le masque dur 19 peut être réalisé par tout type de matériau présentant une sélectivité de gravure par rapport au silicium et à l'alliage SiGe. Dans le cas de fabrication d'un transistor MOS par exemple, le masque dur 19 peut être remplacé par une grille en poly-silicium recouverte d'une mince couche dudit masque dur. Ce matériau peut par exemple être une couche d'oxynitrure de silicium comme cela est bien connu.
On grave alors, conformément à la figure 2c, par exemple au moyen d'un plasma, la couche de dioxyde de silicium 18, la couche supérieure de silicium 17 du second ensemble et une partie supérieure de la couche inférieure de SiGe 16 du second ensemble. Cette gravure est réalisée sur les deux côtés latéraux primaires A et A'. La couche de dioxyde de silicium 18 et la couche supérieure de silicium 17 du second ensemble sont gravées de telle façon que seules les parties se trouvant sous le masque dur 19 subsistent.
L'étape suivante consiste à éliminer la couche inférieure de SiGe
16. Pour cela, on réalise une gravure par plasma anisotrope de façon à créer un tunnel délimité supérieurement par la couche supérieure de silicium 17 du second ensemble et inférieurement par la couche supérieure de silicium 15 du premier ensemble. Il est également possible de réaliser une gravure chimique sélective de la couche de SiGe par exemple au moyen d'une solution oxydante classique. La couche supérieure de silicium 17 du second ensemble ne s'affaisse pas sur la couche supérieure de silicium 15 du premier ensemble car elle est maintenue par la couche de dioxyde de silicium 18 et le masque dur 19 qui s'étendent jusque sur les portions de caisson d'isolement 13 situées sur les deux côtés latéraux secondaires. La figure 2d montre le tunnel formé entre les couches de silicium 15 et 17. On procède ensuite au remplissage de ce premier tunnel avec un diélectrique tel que du dioxyde de silicium 20 par oxydation thermique.
On procède alors à une nouvelle opération de gravure sur deux côtés latéraux opposés du masque dur de façon à éliminer, un éventuel dépôt du dioxyde de silicium 20 utilisé pour remplir le premier tunnel, la couche supérieure de silicium 15 du premier ensemble, et une partie supérieure de la couche inférieure SiGe 14 du premier ensemble comme on le voit sur la figure 2f.
On reprend l'étape de gravure par plasma anisotrope permettant d'éliminer la couche inférieure SiGe 14 du premier ensemble. On crée ainsi un second tunnel comme le montre la figure 2g. Les couches au- dessus du tunnel sont alors maintenues par la couche de dioxyde de silicium 18 et le masque dur 19 au niveau des deux côtés latéraux secondaires prenant appui sur deux portions latérales du caisson d'isolement 13. Comme on le voit sur la figure 2h, on peut procéder éventuellement à une dernière étape qui consiste à remplir le second tunnel avec du dioxyde de silicium 21 par oxydation thermique. La figure 2h montre donc le dispositif semi-conducteur final.
Il est évidemment possible de ne pas réaliser la dernière étape consistant à remplir le second tunnel d'un matériau diélectrique (dioxyde de silicium 21). On aurait alors un dispositif comprenant une couche d'air 22 entre la couche supérieure de silicium 15 du premier ensemble et le substrat de silicium 12. La figure 3 montre un tel dispositif avec une vue en coupe selon un plan perpendiculaire au plan de coupe des figures précédentes. On distingue alors la couche de dioxyde de silicium 18 et le masque dur 19 maintenant la couche de silicium 17, la couche de SiGe 16 et la couche de silicium 15 suivant les deux côtés latéraux secondaires (B et B' sur la figure 3 ) en prenant appui sur deux portions latérales du caisson d'isolement 13.
Le dispositif semi-conducteur ainsi décrit comporte plusieurs couches empilées sur la surface supérieure d'un substrat de silicium et peut avantageusement servir du dispositif de base à la réalisation de nouveaux composants semi-conducteurs.

Claims

REVENDICATIONS
1. Procédé de fabrication d'un dispositif semi-conducteur caractérisé par le fait qu'il comprend : a) la formation sur une surface principale d'un substrat de silicium (12) d'un empilement (14, 15, 16, 17) comprenant au moins un premier (14, 15) et un second (16, 17) ensembles successifs, chacun constitué, en référence au substrat, d'une couche mince inférieure en germanium ou un alliage de germanium et de silicium SiGe (14, 16) et d'une couche mince supérieure de silicium (15, 17); b) la formation sur la couche mince supérieure de silicium (17) du second ensemble d'une mince couche de dioxyde de silicium (18) telle que cette couche assure un maintien des couches de l'empilement, au moins sur deux côtés latéraux opposés (A, A') de l'empilement; c) la formation sur la mince couche de dioxyde de silicium (18) d'un masque dur (19) de manière à former de part et d'autre de deux côtés opposés (A, A') du masque dur deux zones séparées opposées; d) la gravure, dans les deux zones séparées opposées, de la mince couche de dioxyde de silicium (18), de la couche supérieure de silicium (17) et au moins d'une partie de la couche inférieure de germanium ou de SiGe (16) du second ensemble; e) la gravure latérale sélective de la couche inférieure de germanium ou de SiGe (16) du second ensemble pour former un tunnel; f) le remplissage du tunnel du second ensemble avec un matériau diélectrique solide (20); g) la gravure, dans les deux zones distinctes opposées, de la couche supérieure de silicium (15) et au moins d'une partie de la couche inférieure de germanium ou de SiGe (14) du premier ensemble; h) la gravure latérale sélective de la couche inférieure de germanium ou de SiGe (14) du premier ensemble pour former un tunnel; et éventuellement i) le remplissage du tunnel du premier ensemble avec un matériau diélectrique solide (21).
2. Procédé selon la revendication 1, caractérisé par le fait que l'alliage de germanium et de silicium SiGe (14, 16) est un alliage formé de germanium et de silicium tel que S^ χGeχ (O < x < 1) ou Sil χ GeχC (0< x < 0,95 ; 0< y < 0,05).
3. Procédé selon l'une des revendications précédentes, caractérisé par le fait que le masque dur (19) est un matériau présentant une sélectivité de gravure par rapport au silicium, au germanium et/ou au
SiGe.
4. Procédé selon l'une quelconque des revendications précédentes, caractérisé par le fait que la gravure des zones distinctes opposées des étapes d) et g) est effectuée par gravure par plasma.
5. Procédé selon l'une quelconque des revendications précédentes, caractérisé par le fait que la gravure des couches de germanium ou de SiGe (14, 16) des étapes e) et h) se fait par une gravure par plasma anisotrope qui est sélective par rapport au silicium (12, 15, 17, 18) et au matériau diélectrique, ou par attaque chimique sélective au moyen d'une solution oxydante.
6. Procédé selon l'une quelconque des revendications précédentes, caractérisé par le fait que les tunnels formés à la place des couches de germanium ou de SiGe (14, 16), sont remplis au cours des étapes f) et i) avec un matériau diélectrique solide (20, 21).
7. Dispositif semi-conducteur comprenant un corps de silicium
(12) sur une partie duquel est formé un empilement (21, 15, 20, 17) de couches successives de matériau diélectrique et de silicium.
8. Dispositif semi-conducteur selon la revendication 8, caractérisé par le fait que la couche de matériau diélectrique de l'empilement immédiatement adjacente au corps de silicium est l'air.
EP00946029A 1999-06-28 2000-06-28 Procede de fabrication d'un dispositif semiconducteur comprenant un empilement forme alternativement de couches de silicium et de couches de materiau dielectrique Withdrawn EP1190454A1 (fr)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR9908249A FR2795555B1 (fr) 1999-06-28 1999-06-28 Procede de fabrication d'un dispositif semi-conducteur comprenant un empilement forme alternativement de couches de silicium et de couches de materiau dielectrique
FR9908249 1999-06-28
PCT/FR2000/001798 WO2001001496A1 (fr) 1999-06-28 2000-06-28 Procede de fabrication d'un dispositif semi-conducteur comprenant un empilement forme alternativement de couches de silicium et de couches de materiau dielectrique

Publications (1)

Publication Number Publication Date
EP1190454A1 true EP1190454A1 (fr) 2002-03-27

Family

ID=9547390

Family Applications (1)

Application Number Title Priority Date Filing Date
EP00946029A Withdrawn EP1190454A1 (fr) 1999-06-28 2000-06-28 Procede de fabrication d'un dispositif semiconducteur comprenant un empilement forme alternativement de couches de silicium et de couches de materiau dielectrique

Country Status (5)

Country Link
US (1) US6713356B1 (fr)
EP (1) EP1190454A1 (fr)
FR (1) FR2795555B1 (fr)
TW (1) TW488033B (fr)
WO (1) WO2001001496A1 (fr)

Families Citing this family (151)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2821483B1 (fr) 2001-02-28 2004-07-09 St Microelectronics Sa Procede de fabrication d'un transistor a grille isolee et a architecture du type substrat sur isolant, et transistor correspondant
FR2838238B1 (fr) * 2002-04-08 2005-04-15 St Microelectronics Sa Dispositif semiconducteur a grille enveloppante encapsule dans un milieu isolant
US7078298B2 (en) * 2003-05-20 2006-07-18 Sharp Laboratories Of America, Inc. Silicon-on-nothing fabrication process
US7015147B2 (en) * 2003-07-22 2006-03-21 Sharp Laboratories Of America, Inc. Fabrication of silicon-on-nothing (SON) MOSFET fabrication using selective etching of Si1-xGex layer
KR100527108B1 (ko) * 2003-11-28 2005-11-09 한국전자통신연구원 반도체 광소자의 제작 방법
JP2005354024A (ja) * 2004-05-11 2005-12-22 Seiko Epson Corp 半導体基板の製造方法および半導体装置の製造方法
US7256077B2 (en) * 2004-05-21 2007-08-14 Freescale Semiconductor, Inc. Method for removing a semiconductor layer
JP4759967B2 (ja) * 2004-10-01 2011-08-31 セイコーエプソン株式会社 半導体装置の製造方法
JP2006128428A (ja) * 2004-10-29 2006-05-18 Seiko Epson Corp 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
KR100669556B1 (ko) 2004-12-08 2007-01-15 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
FR2881273B1 (fr) * 2005-01-21 2007-05-04 St Microelectronics Sa Procede de formation d'un substrat semi-conducteur de circuit integre
EP1911098A1 (fr) 2005-06-30 2008-04-16 Freescale Semiconductor, Inc. Procédé de formation d'une structure semi-conductrice
JP2007027232A (ja) * 2005-07-13 2007-02-01 Seiko Epson Corp 半導体装置及びその製造方法
FR2889622A1 (fr) * 2005-08-08 2007-02-09 St Microelectronics Crolles 2 Procede de fabrication d'un transistor a nanodoigts semiconducteurs paralleles
KR100630763B1 (ko) * 2005-08-30 2006-10-04 삼성전자주식회사 다중 채널을 갖는 ｍｏｓ 트랜지스터의 제조방법
US7811891B2 (en) * 2006-01-13 2010-10-12 Freescale Semiconductor, Inc. Method to control the gate sidewall profile by graded material composition
US7776745B2 (en) * 2006-02-10 2010-08-17 Stmicroelectronics S.A. Method for etching silicon-germanium in the presence of silicon
FR2897471A1 (fr) * 2006-02-10 2007-08-17 St Microelectronics Sa Formation d'une portion de couche semiconductrice monocristalline separee d'un substrat
FR2899017A1 (fr) * 2006-03-21 2007-09-28 St Microelectronics Sa Procede de realisation d'un transistor a canal comprenant du germanium
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
TWI396230B (zh) * 2010-06-30 2013-05-11 Macronix Int Co Ltd 半導體裝置及其製造方法
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9236265B2 (en) * 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9499898B2 (en) 2014-03-03 2016-11-22 Applied Materials, Inc. Layered thin film heater and method of fabrication
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299538B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9269590B2 (en) 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
US9368364B2 (en) 2014-09-24 2016-06-14 Applied Materials, Inc. Silicon etch process with tunable selectivity to SiO2 and other materials
US9355862B2 (en) 2014-09-24 2016-05-31 Applied Materials, Inc. Fluorine-based hardmask removal
US9613822B2 (en) 2014-09-25 2017-04-04 Applied Materials, Inc. Oxide etch selectivity enhancement
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US9299583B1 (en) 2014-12-05 2016-03-29 Applied Materials, Inc. Aluminum oxide selective etch
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US9502258B2 (en) 2014-12-23 2016-11-22 Applied Materials, Inc. Anisotropic gap etch
US9343272B1 (en) 2015-01-08 2016-05-17 Applied Materials, Inc. Self-aligned process
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US9373522B1 (en) 2015-01-22 2016-06-21 Applied Mateials, Inc. Titanium nitride removal
US9449846B2 (en) 2015-01-28 2016-09-20 Applied Materials, Inc. Vertical gate separation
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US9929266B2 (en) 2016-01-25 2018-03-27 International Business Machines Corporation Method and structure for incorporating strain in nanosheet devices
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
CN107452793B (zh) 2016-06-01 2020-07-28 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US9721789B1 (en) 2016-10-04 2017-08-01 Applied Materials, Inc. Saving ion-damaged spacers
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
US11094578B2 (en) 2019-05-22 2021-08-17 Nanya Technology Corporation Semiconductor structure and method for manufacturing the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63278375A (ja) * 1987-05-11 1988-11-16 Nec Corp 半導体集積回路装置
US5155657A (en) * 1991-10-31 1992-10-13 International Business Machines Corporation High area capacitor formation using material dependent etching
EP0799495A4 (fr) * 1994-11-10 1999-11-03 Lawrence Semiconductor Researc Compositions silicium-germanium-carbone et processus associes
DE69609313T2 (de) * 1995-12-15 2001-02-01 Koninkl Philips Electronics Nv Halbleiterfeldeffektanordnung mit einer sige schicht
FR2799305B1 (fr) * 1999-10-05 2004-06-18 St Microelectronics Sa Procede de fabrication d'un dispositif semi-conducteur a grille enveloppante et dispositif obtenu
FR2806833B1 (fr) * 2000-03-27 2002-06-14 St Microelectronics Sa Procede de fabrication d'un transistor mos a deux grilles, dont l'une est enterree, et transistor correspondant
FR2812764B1 (fr) * 2000-08-02 2003-01-24 St Microelectronics Sa Procede de fabrication d'un substrat de type substrat-sur- isolant ou substrat-sur-vide et dispositif obtenu

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO0101496A1 *

Also Published As

Publication number Publication date
FR2795555B1 (fr) 2002-12-13
WO2001001496A1 (fr) 2001-01-04
TW488033B (en) 2002-05-21
US6713356B1 (en) 2004-03-30
FR2795555A1 (fr) 2000-12-29

Similar Documents

Publication Publication Date Title
WO2001001496A1 (fr) Procede de fabrication d&#39;un dispositif semi-conducteur comprenant un empilement forme alternativement de couches de silicium et de couches de materiau dielectrique
EP1837916B1 (fr) Procédé de réalisation d&#39;un transistor à canal comprenant du germanium
EP2323160A1 (fr) Procédé de réalisation de transistors à effet de champs avec une contre-électrode et dispositif semi-conducteur
FR2838238A1 (fr) Dispositif semiconducteur a grille enveloppante encapsule dans un milieu isolant
EP1192653A1 (fr) Procede de gravure laterale par trous pour fabriquer des dispositifs semi-conducteurs
FR2853454A1 (fr) Transistor mos haute densite
FR2845203A1 (fr) Transistor a effet de champ ayant de multiples canaux empiles et procede de fabrication
EP1889296A1 (fr) Transistor a canal a base de germanium enrobe par une electrode de grille et procede de fabrication d&#39;un tel transistor
EP1589572B1 (fr) Procédé de fabrication d&#39;un circuit intégré comprenant l&#39;élaboration de tranchées d&#39;isolation creuses
EP1091417A1 (fr) Procédé fabrication d&#39;un dispositif semi-conducteur à grille enveloppante et dispositif obtenu
FR2821483A1 (fr) Procede de fabrication d&#39;un transistor a grille isolee et a architecture du type substrat sur isolant, et transistor correspondant
FR2823010A1 (fr) Procede de fabrication d&#39;un transistor vertical a grille isolee a quadruple canal de conduction, et circuit integre comportant un tel transistor
EP1638149A2 (fr) Procédé de fabrication d&#39;un transistor à effet de champ à grille isolée à canal à hétérostructure et transistor correspondant
EP1788635B1 (fr) Procédé de réalisation de transistor à double grilles auto-alignées par réduction de motifs de grille
EP1480266A2 (fr) Procédé de réalisation d&#39;un circuit électronique intégré comprenant des composants superposés et circuit électronique intégré ainsi obtenu
EP3503175A1 (fr) Procede de realisation d&#39;un substrat semi-conducteur comprenant au moins une portion de semi-conducteur contraint en compression
FR2985089A1 (fr) Transistor et procede de fabrication d&#39;un transistor
FR2899381A1 (fr) Procede de realisation d&#39;un transistor a effet de champ a grilles auto-alignees
FR2799307A1 (fr) Dispositif semi-conducteur combinant les avantages des architectures massives et soi, procede de fabrication
EP1507286A2 (fr) Procédé de formation sous une couche mince d&#39;un premier matériau de portions d&#39;un autre matériau et/ou de zones de vide
FR2885733A1 (fr) Structure de transistor a trois grilles
EP3667715B1 (fr) Procede de realisation d&#39;un substrat semi-conducteur comprenant une region de semi-conducteur contraint
EP0949667A1 (fr) Cellule mémoire électriquement programmable
EP3401953A1 (fr) Puce à transistors nmos et pmos contraints
EP0675544A1 (fr) Procédé de fabrication d&#39;un transistor à effet de champ à grille isolée de longueur de canal réduite, et transistor correspondant

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20011219

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LI LU MC NL PT SE

RBV Designated contracting states (corrected)

Designated state(s): GB IT

REG Reference to a national code

Ref country code: DE

Ref legal event code: 8566

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20071231