EP0859401B1 - Halbleiterkörper mit selbstjustierender Struktur - Google Patents

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EP0859401B1
EP0859401B1 EP98100724A EP98100724A EP0859401B1 EP 0859401 B1 EP0859401 B1 EP 0859401B1 EP 98100724 A EP98100724 A EP 98100724A EP 98100724 A EP98100724 A EP 98100724A EP 0859401 B1 EP0859401 B1 EP 0859401B1
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EP
European Patent Office
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layer
semiconductor
insulation layer
semiconductor layer
region
Prior art date
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EP98100724A
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EP0859401A2 (de
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Mattihas Dr. Stecher
Hermann Peri
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Publication date
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Publication of EP0859401A3 publication Critical patent/EP0859401A3/de
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H—ELECTRICITY
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
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    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
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    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Definitions

  • Such a method is for example from DE 44 34 108 A1 known.
  • the process describes the generation of a low-resistance Contact between a metallization layer and a semiconductor material in which over the surface of the Semiconductor material insulating layers of predetermined doping and an intermediate semiconductor layer is applied and be structured.
  • dopants are becoming more different Conductivity in the semiconductor body below Use of the structured layers implanted as a mask. This results in a small contact area given current and a small on-resistance.
  • This semiconductor layer becomes an at least single layer on top of this Insulating layer with a given dopant content applied.
  • This insulating layer serves as a getter layer.
  • the insulating layer can typically be a so-called TEOS, which then using standard photo technology is structured and anisotropically etched. Under use this insulating layer as a mask then becomes the semiconductor layer anisotropically etched and the desired gate shape, e.g. B. strips, generated in the MOS transistor area. Subsequently can implant an dopant into the semiconductor body through a hole etched in the semiconductor layer.
  • Figure 7 shows a section of such a finished Semiconductor body, in which the one self-adjusting Structured area with A and the rest of the area with B is designated.
  • area A there is, for example, a DMOS transistor realized while in the rest of area B one above the other arranged metallization levels of a resistor, a diode or the like are shown in sections.
  • the semiconductor body has a p-doped substrate 10, in which a so-called buried layer 12 is embedded.
  • the buried layer 12 is located in the area A.
  • a deep diffusion region 16 extends vertically upward from this buried layer 12, which creates a conductive connection between the buried layer 12 and a first metallization layer 32.
  • To the left of the deep diffusion region 16 are two p-doped wells 18, of which the well 18 shown on the left is only half recognizable. These p-doped wells 18 are contacted by the first metallization layer 32 in the center.
  • To the left and right of the contact formed on the p-doped well 18 by the metallization layer 32 there are n + -doped regions 20 which form the source of a MOS transistor.
  • An oxide layer 22 is arranged on the upper main surface of this semiconductor body, which is interrupted by the contacts mentioned, which are formed by the metallization layer 32 on the p-doped wells 18 and the deep diffusion region 16.
  • the semiconductor layer 24 is interrupted by the aforementioned contact of the metallization layer 32 in the region A.
  • this semiconductor layer 24 forms the gate electrode layer, on which an additional insulation layer 26 of at least one layer is seated.
  • spacers 30 To the left and right of the edges of this superimposition of semiconductor layers 24 and 26 are so-called spacers 30, which cover the edges in an insulating manner.
  • the metallization layer 32 runs above this structure.
  • the semiconductor layer 24 with the insulation layer 26 lying above it is arranged between the p-region 18 shown on the right in FIG rises.
  • the semiconductor layer 24 In the second area B of the semiconductor body there is also a structured section of the mentioned semiconductor layer 24, here, however, to implement a conductor track or a resistor and not a gate electrode.
  • the structuring of this semiconductor layer 24 mentioned above exclusively via the overlying insulation layer 26 can take place (see FIGS. 5 and 6), it is located necessarily also in area B on the semiconductor layer 24.
  • With this necessarily existing insulation layer 26 relatively high levels are generated in area B, which are not absolutely necessary because in area B no self-adjusting structure for the realization of MOS transistors is necessary, so there are no spacers 30 there have to be.
  • the metallization layer 32 overcome relatively high levels. So that second conductor track by means of the metallization layer 32 in the Area B can be realized, must - as Figure 4 shows - an additional insulation layer 28 on the semiconductor body be applied. Only then can the metallization layer 32 are applied.
  • FIG upper insulation layer 36 For the sake of completeness, there is another one in FIG upper insulation layer 36 and a second metal layer 34 shown.
  • the high levels mentioned for the metallization layer 32 lead in the manufacture of semiconductor bodies on which both self-adjusting structures as well as other areas are integrated into significant problems.
  • the high levels the metallization layer for example an aluminum layer can lead to relatively deep Etching processes. Such deep etching processes are complex and in complicated to manufacture. After all, with such high Steps in the remaining area of the semiconductor body a high Packing density excluded from integrated components.
  • the invention has for its object the above Method for producing a semiconductor body with a self-aligning structure and another area to improve so that overall a higher packing density is achieved and a simpler manufacture of the semiconductor body is possible.
  • the process aims at semiconductor bodies be producible, at least in the remaining area of the Semiconductor body relatively small interconnect spacing enable.
  • FIG. 1 shows the partial sectional view through a semiconductor body, in which an area A with self-adjusting Structure and a remaining area B is shown.
  • Figure 1 shows an early process step during the Manufacturing process.
  • the structure of the Semiconductor body can, for example, by method steps, as described in DE 44 34 108 A1 become. Therefore, it is expressly for the purpose of disclosure referred to this document.
  • the semiconductor body has a p-doped substrate 10, that extends laterally over the entire semiconductor body.
  • area A there is a buried layer 12 in the substrate 10 embedded.
  • n-doped layer above the buried layer 12
  • Epitaxial layer extending from one to the vertical upper main surface of the semiconductor body extending deep diffusion region 16 is severed. This will in the area A formed a tub 14.
  • an insulation layer 22 here a FOX layer, applied.
  • This insulation layer 22 is by means of a standard photo technique and wet chemical etching structured, the oxide angle of this insulation layer 22 can be set with a pre-implantation of a low dose or can be produced using a LOCOS process. Subsequently, a gate oxide is provided in predetermined areas 37 applied to the semiconductor body.
  • the next step is on the structured insulation layer 22 and gate oxide layer 37 a semiconductor layer 24, z. B. a highly doped polysilicon layer applied.
  • This semiconductor layer 24 is made to have high conductivity Furnace allocation doped.
  • gate electrodes in area A and e.g. resistors, Conductors, field plates or other gate electrodes in the Area B created.
  • the next step is to cover the entire area this semiconductor layer 24 is a further insulation layer 26 applied.
  • This insulation layer 26 can have one or more layers be trained. The structure described so far shows Figure 1.
  • the insulating layer 26 can be a TEOS layer, for example his.
  • the insulating layer 26 is preferably a double layer from a doped oxide and an undoped oxide.
  • the insulation layer 26 is structured in such a way that it is completely removed in area B and at least partially remains in area A, in which self-adjusting contacts are to be present.
  • the etching process can be implemented, for example, by wet chemical etching.
  • the insulation layer 26 is present to the left of the deep diffusion region 16, while it is etched away above the deep diffusion region 16 and to the right thereof. In this process step, it must be absolutely ensured that the insulation layer 26 remains in the area of the self-adjusting contacts to be realized later, that is to say, where in area A the p + -doped trough 18 (see FIG. 4) is present.
  • a spacer 30 is formed (see FIG 4).
  • the semiconductor layer 24 serves as a conductor or resistor in area B.
  • the oxide layer 28 insulates this semiconductor layer 24 in area B against an overlying metallization layer 32nd

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Weting (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Drying Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)

Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines Halbleiterkörpers mit einem eine selbstjustierende Struktur aufweisenden ersten Bereich und einem übrigen zweiten Bereich und folgenden Verfahrensschritten:
  • eine erste Oxidschicht wird auf eine obere Hauptfläche des Halbleiterkörpers aufgebracht und strukturiert;
  • auf die Oxidschicht wird eine Halbleiterschicht aufgebracht;
  • auf die Halbleiterschicht wird eine Isolationsschicht aufgebracht.
Ein solches Verfahren ist beispielsweise aus DE 44 34 108 A1 bekannt. Das Verfahren beschreibt die Erzeugung eines niederohmigen Kontaktes zwischen einer Metallisierungsschicht und einem Halbleitermaterial, bei dem über der Oberfläche des Halbleitermaterials Isolierschichten vorgegebener Dotierung und eine dazwischenliegende Halbleiterschicht aufgebracht und strukturiert werden. Darüber hinaus werden Dotierstoffe unterschiedlicher Leitfähigkeit in den Halbleiterkörper unter Verwendung der strukturierten Schichten als Maske implantiert. Es ergibt sich hierdurch eine kleine Kontaktfläche bei vorgegebenem Strom und ein kleiner Einschaltwiderstand.
Ganz entscheidend bei diesem bekannten Verfahren ist die eingesetzte, sogenannte "selbstjustierende" Technik, bei der eine Halbleiterschicht, z. B. polykristallines hochdotiertes Silizium, als Gatematerial eines MOS-Transistors verwendet und gleichzeitig als Maske für die Source- und Draindotierung benutzt wird (vgl. hierzu auch das Buch R. Müller:
"Bauelemente der Halbleiter-Elektronik"). Zur Strukturierung dieser Halbleiterschicht wird auf diese eine mindestens einlagige Isolierschicht mit einem vorgegebenen Gehalt an Dotierstoffen aufgebracht. Diese Isolierschicht dient als Getterschicht. Die Isolierschicht kann typischerweise eine sogenannte TEOS sein, die anschließend mittels Standard-Fototechnik strukturiert und anisotrop geätzt wird. Unter Verwendung dieser Isolierschicht als Maske wird dann die Halbleiterschicht anisotrop geätzt und die gewünschte Gateform, z. B. Streifen, im MOS-Transistorbereich erzeugt. Anschließend kann eine Implantation eines Dotierstoffes in den Halbleiterkörper durch ein in die Halbleiterschicht geätztes Loch erfolgen.
Obwohl sich dieses bekannte Verfahren hervorragend zum Erzeugen von selbstjustierenden Strukturen in Halbleiterkörpern eignet, hat sich herausgestellt, daß dann Probleme auftreten, wenn in den Halbleiterkörper sowohl Leistungsbauelemente, wie DMOS-Transistoren, und übrige Bauelemente integriert werden sollen. Bei den Leistungs-MOS-Transistoren, wie DMOS-Transistoren, muß nämlich zur Optimierung des Einschaltwiderstandes die erwähnte Technologie mit selbstjustierender Struktur, die das Übereinanderanordnen von Halbleiterschicht und darüberliegender Isolationsschicht erfordert, angewandt werden. Diese erforderliche und auf der Halbleiterschicht sitzende Isolationsschicht ist nämlich etwa doppelt so hoch wie die Halbleiterschicht. Da die Halbleiterschicht auch im übrigen Bereich des Halbleiterkörpers, in dem keine selbstjustierende Struktur notwendig ist, zur Realisierung von Leiterbahnen eingesetzt wird, ergeben sich aufgrund der durch das erwähnte Herstellverfahren gezwungenerweise vorhandenen Auflage der Isolationsschicht auf diesen Leiterbahnen verhältnismäßig hohe Stufen, die von weiteren Metallisierungsebenen überwunden werden müssen. Dies führt zu großen Leiterbahnabständen, Kontaktlöchern auf der Halbleiterschicht, Fertigungs- und Ausbeuteproblemen und demzufolge zu hohen Prozeßkosten.
Das Problem der von weiteren Metallisierungsebenen zu überwindenden hohen Stufen, die durch die auf der Halbleiterschicht bisher gezwungenermaßen vorhandenen Isolationsschicht bedingt sind, wird anhand von Schnittbildern durch einen Teil eines Halbleiterkörpers, der nach dem bekannten Verfahren hergestellt ist, verdeutlicht. Die Figuren 5 bis 7 zeigen den Halbleiterkörper in verschiedenen Phasen seiner Herstellung.
Figur 7 zeigt einen Ausschnitt aus einem solchen fertigen Halbleiterkörper, bei welchem der eine selbstjustierende Struktur aufweisende Bereich mit A und der übrige Bereich mit B bezeichnet ist. Im Bereich A ist beispielsweise ein DMOS-Transistor realisiert, während im übrigen Bereich B übereinander angeordnete Metallisierungsebenen eines Widerstandes, einer Diode oder ähnlichem ausschnittsweise dargestellt sind.
Der Halbleiterkörper weist ein p-dotiertes Substrat 10 auf, in das eine sogenannte Buried-Layer 12 eingebettet ist. Die Buried-Layer 12 befindet sich im Bereich A. Von diesen Buried-Layer 12 erstreckt sich vertikal nach oben ein Tiefdiffusionsgebiet 16, das eine leitende Verbindung zwischen dem Buried-Layer 12 und einer ersten Metallisierungsschicht 32 herstellt. Links von dem Tiefdiffusionsgebiet 16 befinden sich zwei p-dotierte Wannen 18, von denen die links dargestellte Wanne 18 lediglich noch halb zu erkennen ist. Diese p-dotierten Wannen 18 sind von der ersten Metallisierungsschicht 32 mittig kontaktiert. Links und rechts von dem an die p-dotierte Wanne 18 durch die Metallisierungsschicht 32 angeformten Kontakt befinden sich n+-dotierte Gebiete 20, die die Source eines MOS-Transistors bilden. Auf der oberen Hauptfläche dieses so gestalteten Halbleiterkörpers ist eine Oxidschicht 22 angeordnet, die durch die erwähnten Kontakte, die durch die Metallisierungsschicht 32 an den p-dotierten Wannen 18 und dem Tiefdiffusionsgebiet 16 gebildet sind, unterbrochen ist. Über dieser Oxidschicht 22 befindet sich eine Halbleiterschicht 24, die beispielsweise eine hochdotierte Polysiliziumschicht sein kann. Die Halbleiterschicht 24 ist durch den erwähnten Kontakt der Metallisierungsschicht 32 im Bereich A unterbrochen. Im linken Teil des Bereiches A bildet diese Halbleiterschicht 24 die Gateelektrodenschicht, auf welcher eine mindestens einlagig ausgeführte weitere Isolationsschicht 26 sitzt. Links und rechts der Kanten dieser Übereinanderanordnung von Halbleiterschicht 24 und 26 befinden sich sogenannte Spacer 30, die die Kanten isolierend abdecken. Über dieser erwähnten Struktur verläuft die Metallisierungsschicht 32. In ähnlicher Weise ist die Halbleiterschicht 24 mit darüberliegender Isolationsschicht 26 zwischen dem in Figur 7 rechts dargestellten p-Gebiet 18 und dem Tiefdiffusionsgebiet 16 angeordnet, wobei sich diese Zweilagenschicht aus Halbleiterschicht 24 und Isolationsschicht 26 stufenförmig nach rechts erhebt.
Im zweiten Bereich B des Halbleiterkörpers ist ebenfalls ein strukturierter Ausschnitt der erwähnten Halbleiterschicht 24, hier jedoch zur Realisierung einer Leiterbahn bzw. eines Widerstandes und nicht einer Gateelektrode vorgesehen. Da, wie oben erwähnt, die Strukturierung dieser Halbleiterschicht 24 ausschließlich über die darüberliegende Isolationsschicht 26 erfolgen kann (vgl. Figuren 5 und 6), befindet sich diese notwendigerweise auch im Bereich B auf der Halbleiterschicht 24. Durch diese notwendigerweise vorhandene Isolationsschicht 26 werden verhältnismäßig hohe Stufen im Bereich B erzeugt, die nicht unbedingt erforderlich sind, weil im Bereich B keine selbstjustierende Struktur zur Realisierung von MOS-Transistoren notwendig ist, dort also keine Spacer 30 vorhanden sein müssen. Dennoch muß die Metallisierungsschicht 32 verhältnismäßig hohe Stufen überwinden. Damit eine solche zweite Leiterbahn mittels der Metallisierungsschicht 32 im Bereich B realisiert werden kann, muß - wie Figur 4 zeigt - noch eine zusätzliche Isolationsschicht 28 auf den Halbleiterkörper aufgebracht werden. Erst dann kann die Metallisierungsschicht 32 aufgebracht werden.
Der Vollständigkeit halber ist in Figur 7 noch eine weitere obere Isolationsschicht 36 und eine zweite Metallschicht 34 dargestellt.
Die erwähnten hohen Stufen für die Metallisierungsschicht 32 führen bei der Fertigung von Halbleiterkörpern, auf denen sowohl selbstjustierende Strukturen als auch übrige Bereiche integriert sind, zu erheblichen Problemen. Die hohen Stufen der Metallisierungsschicht, die beispielsweise eine Aluminiumschicht sein kann, führen nämlich zu verhältnismäßig tiefen Ätzvorgängen. Solche tiefen Ätzvorgänge sind aufwendig und in der Herstellung kompliziert. Schließlich ist mit solch hohen Stufen im übrigen Bereich des Halbleiterkörpers eine hohe Packungsdichte von integrierten Bauelementen ausgeschlossen.
Der Erfindung liegt die Aufgabe zugrunde, das eingangs genannte Verfahren zum Herstellen eines Halbleiterkörpers mit einer selbstjustierenden Struktur und einem übrigen Bereich so zu verbessern, daß insgesamt eine höhere Packungsdichte erreicht wird und eine einfachere Herstellung des Halbleiterkörpers möglich ist. Durch das Verfahren sollen Halbleiterkörper herstellbar sein, die zumindest im übrigen Bereich des Halbleiterkörpers verhältnismäßig geringe Leiterbahnabstände ermöglichen.
Diese Aufgabe wird bei dem eingangs genannten Verfahren durch folgende zusätzliche Verfahrensschritte gelöst:
  • die Isolationsschicht wird mittels Fototechnik und anschließendem Ätzen so strukturiert, daß diese im zweiten Bereich B vollständig entfernt ist und im ersten Bereich A mindestens teilweise noch auf der Halbleiterschicht sitzt,
  • mittels Fototechnik und anschließendem Ätzen wird die Halbleiterschicht und in Abschnitten, bei denen die Isolationsschicht über der Halbleiterschicht sitzt, die Isolationsschicht zusammen mit der Halbleiterschicht strukturiert.
Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.
Die Erfindung wird nachfolgend anhand von Figuren im Zusammenhang mit einem Ausführungsbeispiel näher erläutert. Es zeigen:
Figur 1
eine Schnittansicht durch einen Halbleiterkörper, welcher nach dem erfindungsgemäßen Verfahren hergestellt wird, in einem frühen Prozeßschritt,
Figur 2
den Halbleiterkörper von Figur 1 in einem späteren Prozeßschritt,
Figur 3
den Halbleiterkörper der Figur 2 in einem noch späteren Prozeßschritt,
Figur 4
den Halbleiterkörper der Figur 3 in einem noch späteren Prozeßschritt.
Figuren 5 bis 7
einen Halbleiterkörper nach dem Stand der Technik in verschiedenen Stadien seiner Herstellung, jeweils im Schnittbild.
In den nachfolgenden Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen gleiche Teile mit gleicher Bedeutung.
In Figur 1 ist die teilweise Schnittansicht durch einen Halbleiterkörper, in welchem ein Bereich A mit selbstjustierender Struktur und ein übriger Bereich B integriert ist, dargestellt. Figur 1 zeigt einen frühen Prozeßschritt während des Herstellverfahrens. Die in Figur 1 dargestellte Struktur des Halbleiterkörpers kann beispielsweise durch Verfahrensschritte, wie diese in DE 44 34 108 A1 beschrieben sind, erreicht werden. Deshalb wird ausdrücklich zum Zwecke der Offenbarung auf dieses Dokument Bezug genommen.
Der Halbleiterkörper weist ein p-dotiertes Substrat 10 auf, das sich über den gesamten Halbleiterkörper lateral erstreckt. Im Bereich A ist eine Buried-Layer 12 im Substrat 10 eingebettet. Über dem Buried-Layer 12 befindet sich eine n-dotierte Epitaxieschicht, die von einem sich vertikal zur oberen Hauptfläche des Halbleiterkörpers erstreckenden Tiefdiffusionsgebiet 16 durchtrennt ist. Hierdurch wird im Bereich A eine Wanne 14 gebildet. In dieser Wanne 14 sitzen später (vgl. Figur 4) p-dotierte Wannen 18, die jedoch nicht zum Buried-Layer 12 heranreichen. Auf dem gesamten Halbleiterkörper ist eine Isolationsschicht 22, hier eine FOX-Schicht, aufgebracht. Diese Isolationsschicht 22 wird mittels einer Standard-Fototechnik und naßchemischer Ätzung strukturiert, wobei der Oxidwinkel dieser Isolationsschicht 22 mit einer Vorimplantation niedriger Dosis eingestellt werden oder mittels eines LOCOS-Prozeß hergestellt werden kann. Im Anschluß daran wird in vorgegebenen Bereichen ein Gateoxid 37 auf den Halbleiterkörper aufgebracht.
Im nächsten Schritt wird auf die strukturierte Isolationsschicht 22 und Gateoxidschicht 37 eine Halbleiterschicht 24, z. B. eine hochdotierte Polysiliziumschicht, aufgebracht. Diese Halbleiterschicht 24 wird auf hohe Leitfähigkeit mittels Ofenbelegung dotiert. Aus dieser Halbleiterschicht 24 werden später Gateelektroden im Bereich A und z.B. Widerstände, Leitbahnen, Feldplatten oder weitere Gatelektroden im Bereich B erzeugt. Im nächsten Schritt wird ganzflächig auf diese Halbleiterschicht 24 eine weitere Isolationsschicht 26 aufgebracht. Diese Isolationsschicht 26 kann ein- oder mehrlagig ausgebildet sein. Die bisher beschriebene Struktur zeigt Figur 1.
Die Isolierschicht 26 kann beispielsweise eine TEOS-Schicht sein. Vorzugsweise ist die Isolierschicht 26 eine Doppelschicht aus einem dotierten Oxid und einem undotierten Oxid.
Wie aus Figur 2 ersichtlich, wird im nächsten Prozeßschritt mittels Fototechnik und anschließendem Ätzvorgang die Isolationsschicht 26 so strukturiert, daß diese im Bereich B vollständig entfernt ist und im Bereich A, in dem selbstjustierende Kontakte vorhanden sein sollen, zumindest noch teilweise stehen bleibt. Der Ätzvorgang kann beispielsweise durch naßchemisches Ätzen realisiert sein. Im dargestellten Ausführungsbeispiel ist die Isolationsschicht 26 links vom Tiefdiffusionsgebiet 16 vorhanden, während sie über dem Tiefdiffusionsgebiet 16 und rechts davon weggeätzt ist. Es muß bei diesem Prozeßschritt unbedingt sichergestellt werden, daß die Isolationsschicht 26 im Bereich der später zu realisierenden selbstjustierenden Kontakte, also dort, wo im Bereich A später die p+-dotierte Wanne 18 (vgl. hierzu Figur 4) vorhanden ist, stehenbleibt.
In einem nächsten Prozeßschritt wird mittels Fototechnik und anschließendem Ätzvorgang die Halbleiterschicht 24 und in Abschnitten, in denen die Isolationsschicht 26 noch über der Halbleiterschicht 24 sitzt, die Isolationsschicht 26 zusammen mit der Halbleiterschicht 24 gemeinsam strukturiert. Der sich hierbei ergebende Halbleiterkörper ist in Figur 3 dargestellt. Der erwähnte Ätzvorgang sorgt im Bereich A zu einem Durchätzen der Isolationsschicht 24 und der darunterliegenden Halbleiterschicht 24 bis zur Oxidschicht 22. Die sich hierbei ergebenden Kanten, an denen später sogenannte Spacer 30 (vgl. hier ebenfalls Figur 4) angebracht werden, sind in Figur 3 mit K bezeichnet. In den übrigen Bereichen, bei denen keine Isolierschicht 26 auf der Halbleiterschicht 24 sitzt, wird lediglich die Halbleiterschicht 24 strukturiert. Im Bereich B kann die strukturierte Halbleiterschicht 24 zur Realisierung von z. B. Leiterbahnen und/oder Widerständen erfolgen.
An den erwähnten Kanten K (vgl. Figur 3) wird in einem nächsten Prozeßschritt durch Aufbringen einer weiteren Oxidschicht 28 unter Verwendung einer Standard-Fototechnik und anschließender Ätzung ein Spacer 30 angeformt (vgl. Figur 4). Die erwähnte Oxidschicht 28, die zunächst ganzflächig auf den Halbleiterkörper aufgetragen bzw. abgeschieden wird, umgibt auch die Halbleiterschicht 24 im Bereich B. Die Halbleiterschicht 24 dient im Bereich B als Leiterbahn oder Widerstand. Die Oxidschicht 28 isoliert diese Halbleiterschicht 24 im Bereich B gegen eine darüberliegende Metallisierungsschicht 32.
Im einzelnen können nach dem in Figur 3 dargestellten Prozeßschnitt z. B. folgende weitere Schritte durchgeführt werden, um den in Figur 4 gezeigten Halbleiterkörper zu bilden:
  • ein p-Dotierstoff wird implantiert zur Bildung der Wanne 18;
  • ein n+-Dotierstoff wird implantiert zur Bildung von n+-Gebieten 20;
  • ganzflächig wird eine weitere Isolationsschicht 28 auf den Halbleiterkörper aufgebracht;
  • die weitere Isolationsschicht 28 wird mittels Fototechnik und Ätzung bis zur Halbleiteroberfläche strukturiert;
  • der Halbleiterkörper wird unter Verwendung der weiteren Isolationsschicht 28 als Maske geätzt;
  • ein p+-Dotierstoff vom zweiten Leitfähigkeitstyp wird unter Verwendung der weiteren Isolationsschicht 28 als Maske implantiert; und
  • mindestens eine Metallisierungsschicht 32, 34 wird auf den Halbleiterkörper abgeschieden.
Ein Vergleich der Figuren 4 und 7 zeigt deutlich, daß die Metallisierungsschicht 32 beim erfindungsgemäßen Verfahren (vgl. Figur 4) eine deutlich geringere Stufe zu überwinden hat und daher in der Fertigungstechnik leichter zu realisieren ist als beim bekannten Verfahren nach dem Stand der Technik (vgl. Figur 7). Dies bedingt insgesamt eine höhere Packungsdichte im Bereich B des im Halbleiterkörper integrierten Schaltkreises.
Zusammenfassend kann also festgestellt werden, daß bei dem Verfahren nach der vorliegenden Erfindung die für die selbstjustierende Technik notwendige Isolationsschicht 26 in allen Teilen des Halbleiterkörpers, wo keine selbstjustierende Kontakte verwendet werden, wieder entfernt wird. Dies erfordert zwar eine zusätzliche Maskenebene und eine Ätzung der Isolierschicht. Diese beiden zusätzlichen Prozeßschritte führen jedoch nur zu einem geringfügig höheren Herstellaufwand des Halbleiterkörpers. Durch diesen geringfügig erhöhten Herstellaufwand wird jedoch eine höhere Packungsdichte des gesamten integrierten Schaltkreises ermöglicht.

Claims (8)

  1. Verfahren zum Herstellen eines Halbleiterkörpers mit einem eine selbstjustierende Struktur aufweisenden ersten Bereich (A) und einem übrigen zweiten Bereich (B) und folgenden Verfahrensschritten:
    eine erste Oxidschicht (22) wird auf eine obere Hauptfläche des Halbleiterkörpers aufgebracht und strukturiert;
    auf die Oxidschicht (22) wird eine Halbleiterschicht (24) aufgebracht;
    auf die Halbleiterschicht (24) wird eine Isolationsschicht (26) aufgebracht;
    die Isolationsschicht (26) wird mittels Fototechnik und anschließendem Ätzen so strukturiert, daß diese im zweiten Bereich (B) vollständig entfernt ist und im ersten Bereich (A) mindestens teilweise noch auf der Halbleiterschicht (24) sitzt;
    gekennzeichnet durch den weiteren Verfahrensschritt:
    mittels Fototechnik und anschließendem Ätzen wird die Halbleiterschicht (24) und in Abschnitten, bei denen die Isolationsschicht (26) über der Halbleiterschicht (24) sitzt, die Isolationsschicht (26) zusammen mit der Halbleiterschicht (24) strukturiert.
  2. Verfahren nach Anspruch 1,
    dadurch gekennzeichnet, daß für die Halbleiterschicht (24) Polysilizium verwendet wird.
  3. Verfahren nach Anspruch 1 oder 2,
    dadurch gekennzeichnet, daß mittels Fototechnik und anschließendem Ätzvorgang mindestens teilweise die Isolationsschicht (26) auch über der verbleibenden Halbleiterschicht (24) im ersten Bereich (A) entfernt wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3,
    dadurch gekennzeichnet, daß im ersten Bereich (A) eine Vielzahl von DMOS-FETs integriert sind.
  5. Verfahren nach einem der Ansprüche 1 bis 4,
    dadurch gekennzeichnet, daß die auf der Halbleiterschicht (24) sitzende Isolationsschicht (26) aus mindestens zwei Lagen (26a, 26b) gebildet ist.
  6. Verfahren nach einem der Ansprüche 1 bis 5,
    dadurch gekennzeichnet, daß die auf der Halbleiterschicht (24) sitzende Isolationsschicht (26) mindestens annähernd doppelt so hoch wie die Halbleiterschicht (24) ausgebildet ist.
  7. Verfahren nach einem der Ansprüche 1 bis 6,
    dadurch gekennzeichnet, daß nach dem Entfernen der auf der Halbleiterschicht (24) sitzenden Isolationsschicht (26) folgende Verfahrensschritte durchgeführt werden:
    ein erster Dotierstoff eines ersten Leitfähigkeitstyps wird implantiert;
    ein zweiter Dotierstoff vom zweiten Leitfähigkeitstyp wird implantiert;
    ganzflächig wird eine weitere Isolationsschicht (28) auf den Halbleiterkörper aufgebracht;
    die weitere Isolationsschicht (28) wird mittels Fototechnik und anisotroper Ätzung bis zur Halbleiteroberfläche strukturiert;
    der Halbleiterkörper wird unter Verwendung der weiteren Isolationsschicht (28) als Maske anisotrop geätzt;
    ein dritter Dotierstoff vom zweiten Leitfähigkeitstyp wird unter Verwendung der weiteren Isolationsschicht (28) als Maske implantiert; und
    mindestens eine Metallisierungsschicht (32, 34) wird auf den Halbleiterkörper abgeschieden.
  8. Verfahren nach Anspruch 7,
    dadurch gekennzeichnet, daß die weitere Isolationsschicht (28) unter Bildung von seitlich an den Kanten der im ersten Bereich (A) befindlichen übereinanderliegenden Halbleiterschicht (24) und darüberliegenden Isolationsschicht (26) angrenzenden Spacer (30) strukturiert wird.
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KR0120196B1 (ko) * 1987-05-13 1997-10-17 미다 가쓰시게 반도체 집적회로장치 및 그 제조방법
US5573967A (en) * 1991-12-20 1996-11-12 Industrial Technology Research Institute Method for making dynamic random access memory with fin-type stacked capacitor
JP2705476B2 (ja) * 1992-08-07 1998-01-28 ヤマハ株式会社 半導体装置の製造方法
DE4434108A1 (de) * 1994-09-23 1996-03-28 Siemens Ag Verfahren zur Erzeugung eines niederohmigen Kontaktes zwischen einer Metallisierungsschicht und einem Halbleitermaterial
US5710073A (en) * 1996-01-16 1998-01-20 Vanguard International Semiconductor Corporation Method for forming interconnections and conductors for high density integrated circuits
US5736441A (en) * 1996-03-15 1998-04-07 United Microelectronics Corporation High-capacitance dynamic random access memory cell and method for fabricating the same
US5895239A (en) * 1998-09-14 1999-04-20 Vanguard International Semiconductor Corporation Method for fabricating dynamic random access memory (DRAM) by simultaneous formation of tungsten bit lines and tungsten landing plug contacts

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